JP2002216481A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
したメモリ回路を備えた半導体集積回路装置を提供す
る。 【解決手段】 メモリアレイから読み出される信号を受
けて増幅するセンスアンプを活性化させるタイミング信
号を、ダミーメモリセルから読み出されるダミー信号と
上記センスアンプのタイミング信号とのタイミング差を
検出回路で検出して、その出力により上記タイミング差
が小さくなるように第1可変遅延回路による遅延させ、
かつ、第2可変遅延回路により上記ダミー信号と上記セ
ンスアンプのタイミング信号との相対的なタイミング差
を調整可能とする。
Description
装置に関し、高速な読み出し動作が行われるメモリ回路
を備えた大規模集積回路に利用して有効な技術に関する
ものである。
幅するセンスアンプの活性化信号のタイミングを、ダミ
ービット線の信号を用いて形成された信号より制御する
する技術が特開平9−259589号公報に開示されて
いる。
信号を用いてセンスアンプの活性化信号を制御するもの
でも、センスアンプのペア素子のプロセスバラツキ等に
より生じる入力オフセット、あるいは上記タイミング制
御系でのプロセスバラツキのワーストケースに対応した
時間マージンを設定する必要がある。つまり、センスア
ンプの確実な動作のために、上記オフセットを考慮した
信号量が得られるまでの時間マージンや制御回路でのタ
イミングバラツキに対応して時間マージンを持ってセン
スアンプの活性化時間を遅らせるように設定する必要が
ある。
応した高速動作の実現したメモリ回路を備えた半導体集
積回路装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。メモリアレイから読み出される信号を
受けて増幅するセンスアンプを活性化させるタイミング
信号を、ダミーメモリセルから読み出されるダミー信号
と上記センスアンプのタイミング信号とのタイミング差
を検出回路で検出して、その出力により上記タイミング
差が小さくなるように第1可変遅延回路による遅延さ
せ、かつ、第2可変遅延回路により上記ダミー信号と上
記センスアンプのタイミング信号との相対的なタイミン
グ差を調整可能とする。
集積回路装置に搭載されるメモリ回路の一実施例のブロ
ック図が示されている。この実施例のメモリ回路は、後
述するようなマイクロコンピュータ機能を持つ大規模集
積回路に搭載されるRAMマクロを構成する。
れて、X系アドレス信号は行デコーダに、Y系アドレス
信号は列デコーダに伝えられる。メモリアレイ部は、ワ
ード線とビット線対の交点にメモリセルがマトリックス
配置されて構成される。メモリセルは、特に制限されな
いが、CMOSラッチ回路からなるスタティック型メモ
リセルにより構成される。
イミング信号を形成するためにダミメモリセル及びダミ
ービット線が設けられる。ダミーメモリセルは、ダミー
ワード線によりその選択動作が行われる。上記メモリア
レイ部のビット線及びダミービット線には、メモリセル
及びダミーメモリセルの他に、ビット線対及びダミービ
ット線対を同電位にプリチャージするイコライザ、ダミ
ーイコライザや、ライトアンプ、ダミーライトアンプ及
び列スイッチ及びダミー列スイッチが設けられる。
列スイッチ回路により選択されたものはデータ線対に接
続される。このデータ線対には、センスアンプSAが設
けられる。センスアンプSAは、SA活性化信号により
その増幅動作の制御が行われる。センスアンプSAの出
力信号は、論理ゲート回路により構成されたラッチ回路
を介して出力端DQから出力される。
データDIとを受けて、列デーダで選択されたライトア
ンプを通してビット線に上記書き込み信号を伝える。書
き込み信号が伝えられたビット線対には、ワード線の選
択により1つのメモリセルが選択されているので、かか
るメモリセルに上記書き込み信号が伝えられる。
消費電力化を図るためにタイミング信号により増幅動作
が制御されるCMOSラッチ回路が用いられる。CMO
Sラッチ回路では、正帰還作用により高感度の信号増幅
を行い、CMOSレベルのような大振幅信号を得ること
ができるとともに、かかる信号振幅の増大により直流電
流が流れなくなるので低消費電力となる。つまり、定常
的にバイアス電流(直流電流)を流す差動回路を用いた
スタティック型のセンスアンプに比べて、差動回路での
小振幅信号をCMOSレベルのような大振幅に変換する
レベル変換回路も不要になるので、回路の簡素化と大幅
な消費電流を低減できる。
でセンスアンプを活性化させると、誤ったセンス動作を
行うとその正帰還ループによって回復不能になるもので
あるために、その活性化タイミングの制御が重要にな
る。そこで、この実施例ではセンスアンプのセンス動作
に必要な入力信号量を確保するために、ダミー回路が用
いられる。ダミー回路は、ダミービット線のうち一方の
ビット線には常に一定の信号が出力されるようにダミー
メモリセルの記憶状態が回路的に決められている。した
がって、ダミーワード線の選択動作により一方のダミー
ビット線には常に一定の信号が出力される。このような
ダミー回路での選択動作により得られるダミービット線
の信号から、メモリセルの選択動作を間接的にモニタす
ることができる。
と上記ダミービット線の信号との位相比較を行ない、両
者が一致させるような可変遅延段制御信号を形成し、S
A活性化信号を遅延させる可変遅延回路の遅延時間を制
御する。特に制限されないが、位相比較器の可変遅延段
制御信号は、位相の進み又は遅れの2値信号からなり、
かかる2値信号をカウンタ回路でアップ/ダウンの計数
動作を行わせ、かかるカウンタ回路の計数出力が、いわ
ば積分信号とされて上記可変遅延回路の遅延時間を制御
するために用いられる。
プの活性化信号の調整としての役割を受け持つ。つま
り、電圧変動や温度変化といった環境変動をモニタして
センスアンプSAの活性化タイミングを制御するもので
ある。このような制御系のみでは、素子のプロセスバラ
ツキには対応できないので、位相比較器の入力部に可変
遅延段が設けられる。この可変遅延段は、トリミング用
とされて主にセンスアンプの入力オフセット、あるいは
ダミービット線とビット線との相対的なプロセスバラツ
キに対応したタイミングのズレ補償するために用いられ
る。
ト線用の可変遅延段のうち、一方が固定遅延とされて他
方がトリミングによって遅延段が可変にされる。例え
ば、SA活性化信号を遅延させる遅延段とダミービット
線に対応して設けられる可変遅延段とを同じ可変遅延回
路で構成し、SA活性化信号を遅延させる可変遅延段に
対しては、その最小遅延時間と最大遅延時間の中間の遅
延時間となるように固定信号を供給し、ダミービット線
に対応して設けられる可変遅延段にはヒューズ等で設定
されたトリミングで形成された可変遅延制御信号を供給
するようにする。このようにすることにより、センスア
ンプの活性化信号に対してダミービット線の信号の調整
範囲を大きくすることができる。
に設けられたトリミング用の可変遅延段をメモリ回路の
外部から設定し、センスアンプ動作限界に収束点を設定
し、環境の変化分は位相比較器と、それにより制御され
る可変遅延回路で補正することにより、個々の回路のプ
ロセスバラツキに対応してセンスアンプを動作限界で使
用することが可能となり、タイミングマージンを削減で
きRAMマクロのアクセス時間の向上につながる。
装置に搭載されるメモリ回路の他の一実施例のブロック
図が示されている。この実施例では、トリミング用の可
変遅延段がダミービット線に接続されるメモリセルの数
により設定される。つまり、ダミービット線と正規ビッ
ト線に接続されるメモリセルの数を同じくすれば、プロ
セスバラツキを考慮しなければ、正規回路のビット線の
信号量とダミービット線の信号量とがほぼ同時に変化す
るものとなる。そこで、ワード線の選択動作よってダミ
ービット線に接続されるダミーメモリセルの数を増加す
れば、ダミービット線の駆動力が大きくなり、その信号
量の変化を早くするように調整することができる。
るインバータ回路は、波形整形の役割の他に、遅延時間
に差(オフセット)を持たせておいて、ダミービット線
に接続されるダミーメモリセルの数を増加させることに
より、前記実施例と同様に位相比較器の入力部での2つ
の信号のタイミング調整を行うようにすることができ
る。特に制限されないが、上記ダミービット線に接続さ
れるダミーメモリセルの数を設定するために、ダミーワ
ード線の選択信号が、トリミングによって形成されるス
イッチ制御信号により動作が有効とされるクロッグドイ
ンバータ回路等によって、ダミーメモリセルのアドレス
選択MOSFETをオン状態にさせるようにすればよ
い。
装置に搭載されるメモリ回路の他の一実施例のブロック
図が示されている。この実施例でも、トリミング用の可
変遅延段がダミービット線に接続されるメモリセルの数
により設定される。この実施例では、複数対のダミービ
ット線が設けられ、それぞれのダミービット線には接続
されるダミーメモリセルの数が20個、15個、10個
等の異なるように形成される。これらの複数のダミービ
ット線の信号は、マルチプレクサMPXを通して位相比
較器に入力される。マルチプレクサMPXは、トリミン
グによって形成された制御信号によって制御される。
ット線に接続されるメモリセルの数を同じておいて、ダ
ミーワード線の選択動作により接続されるダミーメモリ
セルが上記のように20個、15個、10個等の異なる
ようにするものの他、ダミービット線の負荷容量を決定
するメモリセルの数そのものの異なるようにすることも
できる。つまり、ダミービット線に接続されるメモリセ
ルの数が多いと、その分ダミービット線の負荷が重くな
り、信号読み出しが遅くなる。逆に、ダミービット線に
接続されるメモリセルの数を少なくすると、その分ダミ
ービット線の負荷が軽くなり信号読み出しが早くなる。
装置に搭載されるメモリ回路に用いられるセンスアンプ
の動的制御系の一実施例の回路図が示されいてる。この
実施例では、カウンタと電流制御部及び可変遅延段が代
表として例示的に示されている。カウンタは、2進のア
ップ/ダウンカンウタからなり、特に制限されないが、
01〜32の6ビットのカウンタが用いられる。これら
の各カウンタの計数出力s01、s02、s04、s0
8、s16及びs32に対して、かかる2進の重みを持
ったオン抵抗値を持つようなMOSFETが直列形態に
接続される。上記2進の重みを持つ各MOSFETに対
しては、オン抵抗が十分大きなMOSFETが並列に接
続される。これにより、各カウンタの計数出力s01、
s02、s04、s08、s16及びs32によりオン
にされるMOSFETは、それに対応した抵抗の重みを
持つので、直列合成抵抗は加算されたものとされる。
及びs32に対応した全MOSFETがオフ状態のとき
には、上記並列に設けられた大きな抵抗によって最小の
電流値が決められる。上記のような直列MOSFETに
より構成される抵抗値に逆比例して電流が減少し、全部
で64通りの制御電流を形成することができる。信号E
Nにより制御させるPチャンネル型MOSFETとNチ
ャンネル型MOSFETは、かかる直列回路に定常的に
電流が流れるスイッチ回路とされる。つまり、信号EN
がハイレベルのとき、上記直列回路によるデジタル入力
信号に対応した電流信号が形成され、かかる電流はダイ
オード形態のPチャンネル型MOSFETを介して、上
記可変遅延段の動作電流を制御するために用いられる。
信号ENがロウレベルのときには、Nチャンネル型MO
SFETがオフ状態となり、上記制御電流を出力するダ
イオード接続のPチャンネル型MOSFETをオフ状態
にする。
流信号によって、入力信号inを受ける縦列接続された
複数のCMOSインバータ回路の動作電流が設定される
ので、これに対応して64通りに制御された遅延信号を
出力端子Outから得ることができる。なお、上記のデ
ジタル信号を電流信号に変換する回路は、並列形態にさ
れたMOSFETにより構成するものであってもよい。
つまり、s01、s02、s04、s08、s16及び
s32に対応した電流の重みを持つMOSFETを並列
に接続し、上記信号s01、s02、s04、s08、
s16及びs32によりオン状態にされた電流が加算さ
れるようにしてもよい。
施例の回路図が示されている。同図には、1ビット分の
回路が代表として例示的に示されており、位相比較器又
は前段回路からの供給されるアップ入力信号upiとダ
ンウ信号dniとクロック信号ckに対応して、出力信
号qと次段回路に伝えるアップキャリー信号upqとダ
ウンキャリー信号snqを出力する。
装置に搭載されるメモリ回路に用いられるトリミング用
可変遅延回路の一実施例の回路図が示されいてる。この
実施例では、SA活性化信号Aに対応した可変遅延段
と、ダミービット線の信号Bに対応した可変遅延段が例
示的に示されている。上記2つの可変遅延段は、同じ回
路により構成される。つまり、セレクタを構成する3つ
のクロックドインバータ回路の出力信号を共通にしてイ
ンバータ回路を通して出力信号Aq(Bq)を得る。上
記3つのクロックドインバータ回路のうち、選択信号S
1に対応したクロックドインバータ回路の入力には、入
力信号A(B)を受けるインバータ回路の出力が供給さ
れ、選択信号S2に対応したクロックドインバータ回路
の入力には、入力信号A(B)を受けるインバータ回路
の出力が更に2段のインバータ回路を通した信号が供給
され、選択信号S3に対応したクロックドインバータ回
路の入力には、入力信号A(B)を受けるインバータ回
路の出力が更に4段のインバータ回路を通した信号が供
給される。
ンバータ回路の入力には、それぞれインバータ回路の2
段分ずつの遅延時間が増加した遅延信号が供給される。
SA活性化信号Aに対応した可変遅延段は、上記選択信
号S1がロウレベル、S2がハイレベル、S3がロウレ
ベルとされて、中間の遅延時間を持つように設定され
る。これに対して、ダミービット線の信号Bに対応した
可変遅延段の制御信号S1〜S3は、そのトリミングに
よってS1ないしS3のいずれか1つを選択することに
より、上記SA活性化信号Aと同じか、あるいはインバ
ータ回路の2段分進め、又は2段分遅れた遅延信号Bq
を得ることができる。
装置に搭載されるメモリ回路に用いられるトリミング用
可変遅延回路の他の一実施例の回路図が示されいてる。
この実施例では、前記図4に示した可変遅延回路が用い
られる。SA活性化信号Aに対応した可変遅延段は、電
流設定にs32に対応したMOSFETをオン状態にし
て、中間電流を設定して遅延時間設定範囲の中間遅延時
間に設定される。これに対して、ダミービット線の信号
Bに対応した可変遅延段の制御信号s01〜s32は、
そのトリミングによってs01ないしs32の組み合わ
せにより前記64通りの遅延時間を設定し,上記SA活
性化信号Aと同じか、あるいは32通りに進められ、又
は32通りに遅れた遅延信号Bqを得ることができる。
装置に搭載されるメモリ回路の一実施例の全体ブロック
図が示されている。この実施例のメモリ回路は、前記の
ようなマイクロコンピュータ機能を持つ大規模集積回路
に搭載されるRAMマクロを構成し、大規模集積回路に
搭載される論理回路等によりアドレス信号、クロック信
号CK、書き込み制御信号WE及び書き込み入力信号D
Iが形成され、かかる論理回路に対して読み出し信号D
Qが出力される。
する内蔵のテスト回路により形成された信号MC1とM
C0によりその遅延時間の設定が行われる。つまり、信
号ENにより、テスト回路でのテスト動作によってトリ
ミング信号MC1が選ばれて、可変遅延段の設定が行わ
れる。ウエハ上に回路が完成された時点で行われるプロ
ービング工程でのテスト回路でのテスト動作によって、
最適な遅延時間の設定量が検出され、後のヒューズ切断
等によるトリミングによって実際の動作状態ではトリミ
ング信号MC0によって上記トリミング用可変遅延段の
遅延時間の制御が行われる。
装置に搭載されるメモリ回路におけるビット線に設けら
れるメモリセル、イコライザ、ライトアンプ、列スイッ
チ及びセンスアンプの具体的一実施例の回路図が示され
ている。同図においては、Pチャンネル型MOSFET
は、そのゲートに〇を付すことによってNチャンネル型
MOSFETと区別される。
TとPチャンネル型MOSFETにより構成されたCM
OSインバータ回路の入力と出力とが交差接続されたC
MOSラッチ回路と、かかるCMOSラッチ回路の一対
の入出力ノードと一対のビット線との間に設けられ、ゲ
ートがワード線に接続されたアドレス選択用のNチャン
ネル型MOSFETから構成される。
ト線対を電源電圧等にプリチャージするPチャンネル型
のプリチャージMOSFETと、両ビット線を短絡させ
るPチャンネル型のスイッチMOSFETから構成され
る。
制御され、入力回路からの書き込みデータを伝える論理
ゲート回路と、かかる論理ゲート回路により駆動される
Nチャンネル型の駆動MOSFETにより構成される。
つまり、書き込みデータに対応してビット線対のうち、
いずれか一方を回路の接地電位のようなロウレベルとし
て、ビット線対をプリチャージのような電源電圧と上記
ロウレベルのCMOSレベルにさせる。
ンバータ回路の出力信号によって制御されるPチャンネ
ル型のスイッチMOSFETから構成され、ビット線対
とデータ線とを接続させる。
sacによってスイッチ制御されるPチャンネル型の入
力MOSFETと、Pチャンネル型MOSFETとNチ
ャンネル型MOSFETからなるCMOSインバータ回
路の入力と出力とが交差接続されせたCMOSラッチ回
路と、かかるCMOSラッチ回路のNチャンネル型MO
SFETの共通化されたソースと回路の接地電位との間
に設けられ、上記センスアンプ活性化信号sacによっ
て動作電流を上記CMOSラッチ回路に流すようにする
Nチャンネル型のMOSFETから構成される。かかる
センスアンプの出力部には、2つの論理ゲート回路によ
り構成されたラッチ回路が設けられる。
路装置の概略ブロック図が示されている。この実施例で
は、特に制限されないが、複数のRAMマクロ1と2に
対して、テスト回路(BIST) とヒューズ回路(Fus
e) が設けられる。上記テスト回路により、遅延制御信
号(Delay Control)を形成し、テスト回路により最適な
遅延時間を検出し、それによりヒューズ回路のヒューズ
の切断情報を得るようにするものである。
路装置のセンスアンプの活性化信号の調整方法の説明す
るためのフローチャート図が示されている。ステップ
(1)において、テスト回路によるテストモードに設定
する。ステップ(2)では、上記トリミング用遅延段の
遅延時間を、ビット線とSA活性化タイミングのマージ
ン最大に設定する。つまり、トリミング信号を形成する
カウンタの計数値を00000のように上記マージン最
大値に設定する。
定のもとでRAMマクロの読み出しテストを行う。ステ
ップ(4)でテスト結果が良品(PASS)とされたな
ら、ステップ(4)にてトリミング信号を形成するカウ
ンタの計数値を+1のように増加させ、上記時間マージ
ンを遅延時間の1ステップ分小さくして、上記ステップ
(3)と(4)を繰り返す。
L)と判定されたなら、上記トリミング信号を形成する
カウンタの計数値を−1のように減少させ、不良と判定
された直前の状態、つまりは良品(PASS)の状態に
戻し、かかるカウンタ値に対応してヒューズの切断をス
テップ(6)において行うようにするものである。これ
により、自動的に時間マージンが最小に設定できるもの
となる。
装置に搭載されるメモリ回路の動作の一例を説明するた
めのタイミング図が示されている。クロック信号CKに
よりメモリサイクルが実施される。つまり、クロックに
対応してアドレス信号がラッチされ、ワード線の選択、
列選択(ビット線選択)が行われる。ワード線の選択に
よりビット線に現れたビット線の読み出し信号は、列選
択によってデータ線に伝えられる。このデータ線の読み
出し信号に対応してダミービット線から信号が出力さ
れ、これとSA活性化信号とが位相比較されてSA活性
化信号の動的調整が実施される。つまり、データ線に得
られた差電圧が、センスアンプの動作に必要な入力信号
量になるように自動的にかSA活性化信号が形成され
る。
たようにSA活性化信号のタイミングが前又は後にずれ
た場合には、上記位相比較動作での最適タイミングに合
致するようにトリリミングによって調整するものであ
る。これにより、プロセス及び環境変動に対するマージ
ンの削減が可能となって、実施的なメモリ動作の高速化
が可能になるものである。
路装置の一実施例の概略全体ブロック図が示されてい
る。この実施例の半導体集積回路装置、チップに内蔵さ
れている複数のメモリブロックMCL1,MCL2……
MCLnのそれぞれに予め識別コード(IDコード)が
与えられ、その識別コードと入力された識別コード(R
AM−ID)とを比較するコンパレータCMPと識別コ
ードが一致した時に入力されているアドレスなどの情報
(Data)をラッチするラッチ回路又は保持回路LT
Cとが設けられる。
メモリブロックMCL1,MCL2……MCLnに対し
て救済アドレス(DataO〜DataM)と救済する
メモリブロックを特定したり、前記のような遅延回路の
トリミングを実施するための識別コード(RAM−ID
O〜RAM−IDM)を対で設定する設定回路10と、
この設定回路10を制御する制御回路としてのメモリ診
断コントローラ20とを設ける。
可能なプログラム素子としてのヒューズを並べて配置し
たヒューズアレイF−ALY11と、それぞれのヒュー
ズの状態を読み込んでシリアルに転送するためのシフト
レジスタSFTとから構成する。そして、上記メモリ診
断コントローラ20によって、上記設定回路10から設
定情報をシリアルバスSBUSを介してシリアルに読み
込んでそれをパラレルデータに変換してパラレルバスと
してのメモリコントロールバス30を介してメモリブロ
ックMCL1,MCL2……MCLnに供給し、自動的
に救済アドレスをラッチさせるようにしたものである。
ラ20との間には、設定回路10からのデータFDAT
Aまたは外部端子からのデータDATAのいずれかをメ
モリ診断コントローラに供給させるためのセレクタSE
Lが設けられている。これによって、システム稼動中に
いずれかのメモリブロックにおいてあらたに不良ビット
が発生したような場合に、設定回路10からのデータF
DATAに代えて外部からのデータDATAを不良ビッ
トが発生したメモリブロックへ送ってラッチさせること
で、チップの交換あるいはヒューズへの追加プログラム
を行なうことなく故障をなしたり、前記センスアンプの
活性化信号のタイミング調整のためのトリミングを実施
することができるようになる。
タ自身の故障の有無を検出できるようにするため、初段
のフリップフロップF/F1のデータ端子には、テスト
データ入力用フリップフロップF/Finのデータ出力
端子が接続されている。また、シフトレジスタの最終段
のフリップフロップF/Fzのデータ出力端子は、テス
トデータ出力用フリップフロップF/Foutのデータ
入力端子に接続されている。これによって、例えば、テ
ストデータ入力用フリップフロップF/Finに“1”
または“0”をセットしてシフトレジスタに沿ってシフ
トさせ、最後にテストデータ出力用フリップフロップF
/Foutにラッチされたデータが入力データに一致し
ているか判定することでシフトレジスタに異常があるか
否かを検出することができる。
プF/Fin,F/Foutは、例えばロジック部のテ
ストあるいはバウンダリスキャンテストに使用されるス
キャンパス上に設けることにより、テストデータの設定
とテスト結果の読出しが別途特別な仕組みを設けること
なく行なえるように構成することができる。また、テス
トデータ入出力用フリップフロップF/Fin,F/F
outを設ける代わりに、テストデータ入出力用の外部
端子を設けて直接テストデータを入力したり、テスト結
果を観察できるように構成しても良い。
積回路装置の概略構成図が示されている。同図に示され
ている回路ブロックはすべて、単結晶シリコンのような
1個の半導体チップ上に形成される。◎印で示されてい
るのは、当該半導体チップに設けられる外部端子として
のパッドであり、図示されているのは実際に設けられる
外部端子のうち本発明に関連するものを示しているに過
ぎず、これらの外部端子の他に、チップ本来の機能を果
たすための外部端子や電源電圧端子が設けられている。
されているのは、内蔵メモリとしてのRAMマクロセ
ル、LGC11,LGC12……LGC2nで示されて
いるのは、チップ本来の論理機能(システム論理)を実
現するための論理回路である。上記RAMマクロセルM
CL1,MCL2……MCLnは、前記のように、それ
ぞれがメモリアレイや選択用のデコーダ回路、読出し書
き込み回路の他に、不良ビットと置き換えられる予備メ
モリ列および置換制御回路やトリミングされる可変遅延
回路やメモリのテストを容易化するためのテスト補助回
路等を備えた構成とされる。
は、予め設計されて動作が確認されているメモリ回路で
あって、データベース等に登録される複数のRAMの中
から所望の記憶容量、性能を有するものを選択してチッ
プ上に配置するだけでよく、詳細な回路設計を省略する
ことができるようにされているものを意味する。かかる
マクロセルとしては、RAM以外にもROMや論理演算
回路、PLL(フェーズロックドループ)回路、クロッ
クアンプなど論理LSIにおいて良く使用される回路が
ある。
CL1,MCL2……MCLnを識別するための情報や
欠陥アドレス情報やトリミングを設定するためのヒュー
ズアレイを含む設定回路10と、外部端子からのテスト
モード設定信号TMODE(0:2)やトリガ信号TR
IG、制御パルスPULSEに基づいて上記設定回路1
0に対する制御信号FSETやシフトクロック信号SC
Kを生成したり、設定回路10に設定されている情報F
DATAを読み込んで上記RAMマクロセルMCL1,
MCL2……MCLnに転送したりするタイミング制御
機能や設定情報をシリアル−パラレル変換する機能を有
するメモリ診断コントローラ20と、メモリ診断コント
ローラ20からの設定情報を上記RAMマクロセルMC
L1,MCL2……MCLnへ供給するための専用のメ
モリコントロールバス30とが設けられている。
コントロールバス30は17ビットで構成されており、
このうち3ビットには上記テストモード設定信号TMO
DE(0:2)がそのまま出力され、13ビットには設
定回路10から読み込まれRAMマクロセルMCL1,
MCL2……MCLnに転送される設定に関する情報が
出力され、残る1ビットには設定情報をラッチするタイ
ミングを与える信号が出力される。
た上記RAMマクロセルMCL1,MCL2……MCL
nをテストするためのテストパターンを発生するパター
ンジェネレータなどからなるメモリテスト回路40が設
けられている。パターンジェネレータは、FSM(フィ
ニットステータマシン)方式やマイクロプログラム方式
の回路を利用することができる。かかるメモリテスト回
路はBIST(ビルトインセルフテスト)技術として既
に確立されているものを使用しているに過ぎないので詳
しい説明は省略する。メモリテスト回路40は、外部か
らメモリテストのスタート信号MBISTSTARTを与えるとテ
ストパターンやテスト制御信号を生成してテスト信号線
50を介して各RAMマクロセルMCL1,MCL2…
…MCLnに供給するように構成されている。
成する代わりに、破線Aで示すように上記テスト信号線
50に接続されるテスト用入力端子TESTINを設けて、外
部のメモリテスト回路で生成した上記テストパターンや
テスト制御信号と同様な信号あるいは固定パターンを上
記テスト用入力端子TESTINより入力してRAMマクロセ
ルMCL1,MCL2……MCLnをテストするように
構成することも可能である。
ジスタの構成例が示されている。なお、図15では、各
フリップフロップがヒューズ内蔵フリップフロップとし
て示されている。この実施例のシフトレジスタは、縦続
接続された13個のフリップフロップF/F1〜F/F
13からなる30個のヒューズセットFS1〜FS30
が設けられ、これらのセットがさらに縦続接続されてな
り、各フリップフロップに共通に印加されているシフト
クロックSCKによって保持データを1ビットずつシフ
トするように構成されている。FSETはすべてのフリ
ップフロップに対してその内部のヒューズの状態を取り
込んで保持させるためのヒューズセット信号である。
プフロップF/F1〜F/F13は、それぞれ図16に
示すように、用途を示すビットB1,RAMマクロセル
の識別コードを示すビットB2〜B7,救済アドレスコ
ードまたはタイミング調整コードを示すB8〜B13に
より構成される。ここで、用途を示すビットB1は、B
8〜B13のコードが救済アドレスコードまたはタイミ
ング調整コードのいずれを表わしているか示すビットで
あり、具体的にはビットB1が“0”のときはB8〜B
13のコードが救済アドレスコードであることを、また
ビットB1が“1”のときはB8〜B13のコードがタ
イミング調整コードであることを表わしている。さら
に、B8〜B13のコードがタイミング調整コードであ
る場合、前4ビットがセンスアンプの活性化タイミング
の調整情報、後2ビットがワード駆動パルスのパルス幅
の調整情報とされる。
すビットB2〜B7は、さらにマクロセルの種類を示す
ビットB2,B3とマクロセル番号を示すビットB4〜
B7とからなる。例えば、ビットB2,B3が“00”
のときは指定されたRAMマクロセルが4kワードの記
憶容量を備えているセルであることを、またビットB
2,B3が“01”のときは指定されたRAMマクロセ
ルが2kワードの記憶容量を備えているセルであること
を、そしてビットB2,B3が“10”のときは指定さ
れたRAMマクロセルが1kワードの記憶容量を備えて
いるセルであることを、それぞれ表わしている。
きはすべてのRAMマクロセルを指定していることを表
わしている。このビットB2,B3によるRAMマクロ
セルの指定は、主としてビットB1が“1”でビットB
8〜B13がタイミング調整コードである場合に有効と
される。同一チップ内の同一種類のRAMは互いに特性
が近似するので一括してタイミングを調整するのが望ま
しいためである。
ド」とはビット長が36ビットのデータを意味する。R
AMマクロセルの種類は表1に示されるものに限定され
るものでない。ワード長も36ビットである必要はな
く、またセルによって互いにワード長が異なっていても
良い。
有する設定回路10を構成するヒューズ内蔵のフリップ
フロップF/F1〜F/F13の具体例が示されている。
各フリップフロップは、ヒューズFiおよび該ヒューズ
と直列に接続されたMOSFETQiとからなりヒュー
ズFiの状態(切断または未切断)に応じた電位(Vc
cまたはGND)をその接続ノードNiに生じさせる状
態設定手段11と、前記メモリ診断コントローラ20か
ら供給されるヒューズセット信号FSETによって上記
状態設定手段11の設定電位を内部に伝達するための伝
送ゲート12と、伝送ゲート12によって伝達された電
位状態を保持するためのラッチ回路13と、データ入力
端子INに入力されたデータを上記ラッチ回路13に伝
達したり遮断したりするための伝送ゲート14などから
構成される。
にネゲートされているときに、前記メモリ診断コントロ
ーラ20から供給されるシフトクロックSCKに同期し
て、データ入力端子INに入力されているデータを上記
ラッチ回路13に伝達させるように上記伝送ゲート14
を制御する信号を形成するため論理回路15が設けられ
ている。
を構成する図17のヒューズ内蔵のフリップフロップ
は、ヒューズセット信号FSETが、図18に示すよう
にハイレベルにアサートされるとラッチ回路13にヒュ
ーズの状態FUSEをラッチし、ヒューズセット信号F
SETがロウレベルにネゲートされているときにシフト
クロックSCKが入るとその立上がりに同期して、デー
タ入力端子INに入力されているデータをラッチ回路1
3にラッチするように動作する。ラッチ回路13にラッ
チされたデータは出力端子OUTより次段のフリップフ
ロップのデータ入力端子INに供給される。
ず、ヒューズセット信号FSETをハイレベルに変化さ
せてラッチ回路13にヒューズの状態FUSEをラッチ
してから、シフトクロックSCKを続けて変化させるこ
とによって、各フリップフロップの保持データを次段の
フリップフロップへ次々とシフトさせることができる。
なお、上記伝送ゲート14が2段ゲートで構成されてい
るのは、データ入力端子INに入力されているデータが
そのまま出力端子OUTより出力されてしまういわゆる
レーシングを防止するためである。
信号TRIGと、ヒューズセット信号FSET、シフト
クロックSCK、バス出力信号MC3〜MC15および
MC16との関係が示されている。内部クロックNCK
の13サイクルの間シフトクロックSCKが出力されて
ヒューズ設定回路10からのシリアルデータの取込みが
行なわれ、次の16サイクルでメモリ診断コントローラ
20からメモリコントロールバス30上に信号が出力さ
れる。この間にRAMマクロセルではバス上のマクロセ
ル番号を示す信号B3〜B9をデコードして自己宛のデ
ータか否か判定する。そして、その後の16サイクルで
RAMマクロセルへのメモリコントロールバス30上の
情報信号B10〜B15のラッチが行なわれる。そし
て、合計で45サイクル要する上記動作をヒューズセッ
トの数である30回だけ繰返すことですべてのヒューズ
の設定情報が対応するRAMマクロセルへ転送される。
路装置に搭載されるRAMマクロセルの一実施例の構成
図が示されている。この実施例のRAMマクロセルMC
Lは、複数のメモリセルがマトリックス状に配置された
メモリアレイと冗長回路などの周辺回路を含んだRAM
コア110、RAMコア110内の欠陥ビットを予備メ
モリセルに置き換えるための救済アドレスをメモリコン
トロールバス30から取り込んで保持する救済アドレス
受信ラッチ回路121、RAMコア110内の信号のタ
イミング(センスアンプの活性化信号)を調整するため
のタイミング情報をメモリコントロールバス30から取
込んで保持するタイミング情報受信ラッチ回路122を
含んでいる。
モリコントロールバス30から供給されるRAMマクロ
セルの識別コード(マクロID)が予め自己に与えられ
たコードと一致するか検出するマクロID一致検出回路
130、メモリコントロールバス30から供給されるテ
ストモード信号をデコードしてモードに応じて制御信号
を生成するテストモードデコーダ140、テストモード
時にメモリコントロールバス30から供給されるコード
(MC10〜MC15)をデコードしてテスト対象ビッ
トを指定する信号TDB0〜TDB35を生成するテス
トビットデコーダ150、テストモード時に読出しデー
タと期待値データとを比較して一致したか否かを判定す
るテスト結果比較判定回路160、LSI本来の機能を
構成するシステム論理回路から供給されるアドレス信号
Aやリード・ライト制御信号WE、ライトデータWDま
たはメモリテスト回路40から供給されるアドレス信号
TAやリード・ライト制御信号TWE、テストライトデ
ータTWDのいずれか選択するためのセレクタ群170
などから構成されている。
構成例が示されている。この実施例のRAMコア110
は、複数のメモリセルMCがマトリックス状に配置され
たメモリアレイ111、入力されたアドレス信号をラッ
チするアドレスラッチ回路112、行アドレス信号をデ
コードしてこれに対応したメモリアレイ内の1本のワー
ド線WLを選択する行アドレスデコーダ113、入力さ
れた列アドレス信号をデコードしてメモリアレイ内のビ
ット線BL,/BLを選択する列アドレスデコーダ11
4、書込みパルスなどを生成するパルス生成回路11
5、パルス生成回路115により生成された信号を遅延
してメモリアレイ内のセンスアンプの活性化信号φsa
を生成する可変遅延回路116aを含んでいる。この可
変遅延回路116aは、ダミービット線の信号とSA活
性化信号φsaを受ける位相比較器PDの出力信号によ
り遅延時間が制御される。
情報受信ラッチ回路122から供給されるタイミング調
整信号TC0〜TC5のうちTC4,TC5をデコード
して上記パルス生成回路115に対する調整信号を生成
する調整用デコーダ117a、同じくTC0〜TC5の
うちTC0〜TC3をデコードして前記トリミング用可
変遅延回路116bに対する調整信号を生成する調整用
デコーダ117b、救済アドレス受信ラッチ回路121
から供給される救済アドレスRYA0〜RYA5をデコ
ードしてセレクタの切換え信号を生成する冗長デコーダ
118、パルス生成回路115により生成された信号に
基づいてメモリアレイ内のコモンデータ線CDL,/C
DLのプリチャージ信号φpを生成するタイミング回路
119なども含んでいる。
イトされる36個のビットデータに対応して36個のメ
モリブロックBLK0〜BLK35と冗長用すなわち予
備のメモリブロックR−BLKとにより構成されてい
る。そして、各メモリブロックは、ローカルメモリアレ
イLMAと、該ローカルメモリアレイLMA内の選択さ
れた一対のビット線をデータ線CDL,/CDLに接続
させるカラムスイッチCSW、メモリセルからデータ線
CDL,/CDL上に読み出されたデータ信号を増幅す
るセンスアンプSA、センスアンプSAにより増幅され
たリードデータをラッチするデータラッチ回路DLT、
リード・ライト制御信号WEとライトデータWDに基づ
いて選択メモリセルへのデータ書込みを行なうためのラ
イトアンプWA、ライトデータWDやリード・ライト制
御信号WEを取り込む入力回路IBF、上記冗長デコー
ダ118からの切換え制御信号に従って隣り合うメモリ
ブロックの入力回路IBFinのいずれの信号を選択す
るか決定する書込みセレクタW−SEL、同じく冗長デ
コーダ118からの切換え制御信号に従って隣り合うメ
モリブロックのデータラッチDLTのいずれの信号を選
択するか決定する読出しセレクタR−SELなどから構
成されている。
するワンショットパルス生成回路を備えており、調整用
デコーダ117aからの調整信号により可変遅延段にお
ける遅延量が決定されることにより書込みパルス幅を調
整できるように構成されている。また、前記のように可
変遅延回路116aと116bは、前記のように環境変
動に対応した動的調整とプロセスバラツキに対応したト
リミング用調整用とされる。これにより、調整用デコー
ダ117bからの調整信号により可変遅延段における遅
延量が決定されることによりセンスアンプ活性化タイミ
ングを調整できるように構成されている。
路装置の一実施例の全体構成図が示されている。同図に
示された各回路ブロックは、実際の半導体チップ上にお
ける幾何学的な配置に合わせて示されいてる。
サに向けられており、インストラクション・キャッシュ
(I Cache :Instruction Cache)、インストラクショ
ン・トランスレイション・ルック−エイサイド・バッフ
ァ(I TLB:InstructionLook-aside Buffer) 、イ
ンストラクション・タグ(I Tag:Instruction Tag)
、データ・キャッシュ(D Cache :Data Cache) 、
データ・トランスレイション・ルック−エイサイド・バ
ッファ(D TLB:Data Look-aside Buffer)、データ
・タグ(D Tag:Data Tag)、メモリ・マネイジメント
・ユニット(MMU:Memory Management Unit)、インス
トラクション・ユニット(IU:Instruction Unit)、イ
クセクション・ユニット(EXU:Execution Unit) 、
フロテーング・ポイント・ユニット(FPU:Floatrin
g Point Unit) 及びテスト回路(BIST CONTR
OLLER)等から構成される。
に対応して設けちれた複数のRAMマクロを含んでお
り、そのメモリアクセスタイムがかかる各回路ブロック
での動作速度に大きな影響を及ぼす。この実施例では、
上記のようにセンスアンプに対する環境マージン及び製
造マージンを最小に設定できるので、マイクロプロセッ
サとしての動作速度の高速化が可能となる。また、テス
ト回路によって、プロービング工程においてヒューズを
切断することなく、センスアンプの活性化タイミングを
検証することができるので、製造工程の簡素化も図るこ
とができる。
記の通りである。 (1) メモリアレイから読み出される信号を受けて増
幅するセンスアンプを活性化させるタイミング信号を、
ダミーメモリセルから読み出されるダミー信号と上記セ
ンスアンプのタイミング信号とのタイミング差を検出回
路で検出して、その出力により上記タイミング差が小さ
くなるように第1可変遅延回路による遅延させ、かつ、
第2可変遅延回路により上記ダミー信号と上記センスア
ンプのタイミング信号との相対的なタイミング差を調整
可能とすることにより、個々の回路のプロセスバラツキ
に対応してセンスアンプを動作限界で使用することが可
能となり、タイミングマージンの削減できアクセス時間
の向上を実現できるという効果が得られる。
を複数のワード線と複数の相補ビット線対の交点に設け
られた複数からなる正規メモリセルと、ダミーワード線
とダミービット線対に対応して設けられたダミーメモリ
セルとにより構成することにより、ダミービット線から
の信号を上記正規メモリセルからの読み出し信号に対応
させることができ、高い精度でのモニタ動作を行わせる
ことができるという効果が得られる。
を複数の相補ビット線対に対応して設けられたカラムス
イッチと、上記複数のカラムスイッチに対応して設けら
れたデータ線として、上記センスアンプを上記データ線
に対応して設けるようにすることにより、センスアンプ
を複数のビット線対に対応して設けるようにすればよい
ので、回路の簡素化と記憶容量の増大化を図ることがで
きるという効果が得られる。
上記ダミービット線のうちの一方の信号を増幅して形成
し、上記検出回路を位相比較器で構成することにより、
センスアンプ活性化信号のタイミング調整を簡単な回路
により実現できるという効果が得られる。
よりタイミング差に対応したアップ/ダウン信号を形成
し、それをアップ/ダンウカウンタ回路により計数して
デジタル信号に変換し、上記第1可変遅延回路をデジタ
ル信号により遅延時間が制御される構成とすることによ
り、デジタル回路での回路が構成できるために動作の安
定化及び低消費電力化を図ることができるという効果が
得られる。
回路を上記検出回路の一方の入力に設けられた固定遅延
回路と、他方の入力に設けられた可変遅延回路の組み合
わせにより構成することにより、タイミング差の調整を
高い精度でしかも正負両方向に行うようにすることがで
きるという効果が得られる。
回路を上記ダミービット線対に接続されるダミーセルの
数により構成することにより、回路の簡素化を図ること
ができるという効果が得られる。
線対として、それぞれ接続されるメモリセルの数が異な
る複数のダミービット線対を設け、複数のダミービット
線のいずれか1つを選択回路で選択することにより、上
記第2可変遅延回路の設定が簡単に行えるという効果が
得られる。
回路の遅延時間を設定する信号として、テスト回路で形
成された信号と、ヒューズ回路で形成された信号とが選
択的に供給することにより、ヒューズの切断なしに第2
可変遅延回路での最適タイミングの検証が行えるので、
製造工程の簡素化と高い精度でセンスアンプのタイミン
グ設定が可能になるという効果が得られる。
を複数として各々に自己の識別コードと一致しているか
否か判定する識別回路およびラッチ回路とを設け、上記
識別回路により、入力された識別コードと自己の識別コ
ードとが一致していると判定したとき、上記ヒューズ回
路に設定された入力情報を上記ラッチ回路に保持し、か
かる保持された入力情報に上記第2可変遅延回路の遅延
時間設定信号を含ませることにより、回路機能の柔軟性
と簡素化を図ることができるという効果が得られる。
信号をタイミング信号に従って増幅するセンスアンプを
含むメモリ回路を備えた半導体集積回路装置に、環境変
動に応じて上記センスアンプの動作タイミング信号を制
御する第1回路と、上記メモリ回路の素子特性のバラツ
キに対応して上記センスアンプの動作タイミング信号を
制御する第2回路とを設けることにより、個々の回路の
プロセスバラツキに対応してセンスアンプを動作限界で
使用することが可能となり、タイミングマージンの削減
できアクセス時間の向上を実現できるという効果が得ら
れる。
ダミーメモリセルから読み出されるダミー信号と上記セ
ンスアンプの動作タイミング信号とのタイミング差を検
出回路で検出し、その検出出力に応じて上記タイミング
差が小さくなるように上記動作タイミング信号を遅延さ
せる第1可変遅延回路で構成することにより、環境変動
に応じたセンスアンプのタイミング調整を自動的に行う
ようにすることができるという効果が得られる。
上記ダミー信号と上記センスアンプの動作タイミング信
号との相対的なタイミング差を調整する第2可変遅延回
路で構成することにより、個々の回路のプロセスバラツ
キに対応してセンスアンプを動作限界で使用することが
できるという効果が得られる。
イを複数のワード線と複数の相補ビット線対の交点に設
けられた複数からなる正規メモリセルと、ダミーワード
線とダミービット線対に対応して設けられたダミーメモ
リセルとにより構成することにより、ダミービット線か
らの信号を上記正規メモリセルからの読み出し信号に対
応させることができ、高い精度でのモニタ動作を行わせ
ることができるという効果が得られる。
複数として各々に自己の識別コードと一致しているか否
か判定する識別回路およびラッチ回路とを設け、上記識
別回路により、入力された識別コードと自己の識別コー
ドとが一致していると判定したとき、上記ヒューズ回路
に設定された入力情報を上記ラッチ回路に保持し、かか
る保持された入力情報に上記第2可変遅延回路の遅延時
間設定信号を含ませることにより、回路機能の柔軟性と
簡素化を図ることができるという効果が得られる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、テ
スト回路の構成は種々の実施形態を採ることができるも
のである。ヒューズ回路は、電気的に切断にするもので
あってもよい。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野である複数
のRAMを内蔵したマイクロプロセッサのようなLSI
に適用した場合について説明したが、本発明はそれに限
定されるものでなく、ヒューズ回路により環境変化やプ
ロセスバラツキの変動に対応した最適タイミングの設定
を行う回路を備えた半導体集積回路装置に広く利用する
ことができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。メモリアレイから読み出される信号を
受けて増幅するセンスアンプを活性化させるタイミング
信号を、ダミーメモリセルから読み出されるダミー信号
と上記センスアンプのタイミング信号とのタイミング差
を検出回路で検出して、その出力により上記タイミング
差が小さくなるように第1可変遅延回路による遅延さ
せ、かつ、第2可変遅延回路により上記ダミー信号と上
記センスアンプのタイミング信号との相対的なタイミン
グ差を調整可能とすることにより、個々の回路のプロセ
スバラツキに対応してセンスアンプを動作限界で使用す
ることが可能となり、タイミングマージンの削減できア
クセス時間の向上を実現できる。
ミング信号に従って増幅するセンスアンプを含むメモリ
回路を備えた半導体集積回路装置に、環境変動に応じて
上記センスアンプの動作タイミング信号を制御する第1
回路と、上記メモリ回路の素子特性のバラツキに対応し
て上記センスアンプの動作タイミング信号を制御する第
2回路とを設けることにより、個々の回路のプロセスバ
ラツキに対応してセンスアンプを動作限界で使用するこ
とが可能となり、タイミングマージンの削減できアクセ
ス時間の向上を実現できる。
るメモリ回路の一実施例を示すブロック図である。
るメモリ回路の他の一実施例を示すブロック図である。
るメモリ回路の他の一実施例を示すブロック図である。
るメモリ回路に用いられるセンスアンプの動的制御系の
一実施例を示す回路図である。
す回路図である。
るメモリ回路に用いられるトリミング用可変遅延回路の
一実施例を示す回路図である。
るメモリ回路に用いられるトリミング用可変遅延回路の
他の一実施例を示す回路図である。
るメモリ回路の一実施例を示す全体ブロック図である。
るメモリ回路におけるビット線に設けられる主要な回路
の具体的一実施例を示す回路図である。
ロック図である。
アンプの活性化信号の調整方法の説明するためのフロー
チャート図である。
れるメモリ回路の動作の一例を説明するためのタイミン
グ図である。
例を示す概略全体ブロック図である。
略構成図である。
の構成図である。
ット構成図である。
路を構成するヒューズ内蔵のフリップフロップの一実施
例を示す具体的回路図である。
ためのタイミング図である。
明するためのタイミング図である。
ブロック図である。
実施例を示す構成図である。
例を示す全体構成図である。
レータ、LTC…保持回路、LGC11〜2n…システ
ム論理、10…設定回路、20…メモリ診断コントロー
ラ、30…メモリコントロールバス、FS1〜FS30
…ヒューズセット、110…RAMコア、121…救済
アドレスラッチ、122…タイミング情報受信ラッチ、
130…マクロID一致検出回路、140…テストモー
ドデコーダ、150…テストビットデコーダ、160…
テスト結果比較判定回路、170…セレクタ群、111
…メモリアレイ、112…アドレスラッチ回路、113
…行アドレスデコーダ、114…列アドレスデコーダ、
115…パルス生成回路、116a,b…可変遅延回
路、117a,b…調整デコーダ、118…冗長デコー
ダ、119…タイミング回路
Claims (17)
- 【請求項1】 メモリアレイから読み出される信号を受
け、タイミング信号により増幅動作が制御されるセンス
アンプと、 ダミーメモリセルから読み出されるダミー信号と上記セ
ンスアンプのタイミング信号とのタイミング差を検出す
る検出回路と、 上記検出回路の検出出力に応じて上記タイミング差が小
さくなるように上記タイミング信号を遅延させる第1可
変遅延回路と、 上記ダミー信号と上記センスアンプのタイミング信号と
の相対的なタイミング差を調整する第2可変遅延回路と
を備えたメモリ回路を具備してなることを特徴とする半
導体集積回路装置。 - 【請求項2】 請求項1において、 上記メモリアレイは、複数のワード線と複数の相補ビッ
ト線対の交点に設けられた複数からなる正規メモリセル
と、ダミーワード線とダミービット線対に対応して設け
られたダミーメモリセルとからなることを特徴とする半
導体集積回路装置。 - 【請求項3】 請求項2において、 上記メモリアレイは、複数の相補ビット線対に対応して
設けられたカラムスイッチと、上記複数のカラムスイッ
チに対応して設けられたデータ線とを備え、上記センス
アンプは、上記データ線に対応して設けられるものであ
ることを特徴とする半導体集積回路装置。 - 【請求項4】 請求項3において、 上記ダミー信号は、上記ダミービット線のうちの一方の
信号を増幅して形成されるものであり、 上記検出回路は、位相比較器からなることを特徴とする
半導体集積回路装置。 - 【請求項5】 請求項4において、 上記位相比較器は、タイミング差に対応したアップ/ダ
ウン信号を形成し、 このアップ/ダンウ信号は、アップ/ダンウカウンタ回
路により計数されてデジタル信号に変換され、 上記第1可変遅延回路は、デジタル信号により遅延時間
が制御されるものであることを特徴とする半導体集積回
路装置。 - 【請求項6】 請求項1ないし5のいずれかにおいて、 上記第2可変遅延回路は、上記検出回路の一方の入力に
設けられた固定遅延回路と、他方の入力に設けられた可
変遅延回路の組み合わせにより構成されることを特徴と
する半導体集積回路装置。 - 【請求項7】 請求項1ないし5のいずれかにおいて、 上記第2可変遅延回路は、上記ダミービット線対に接続
されるダミーセルの数により構成されることを特徴とす
る半導体集積回路装置。 - 【請求項8】 請求項7において、 上記ダミービット線対は、それぞれ接続されるメモリセ
ルの数が異なる複数のダミービット線対と、複数のダミ
ービット線のいずれか1つを選択する選択回路から構成
されることを特徴とする半導体集積回路装置。 - 【請求項9】 請求項6ないし8のいずれかにおいて、 上記第2可変遅延回路の遅延時間を設定する信号は、テ
スト回路で形成された信号と、ヒューズ回路で形成され
た信号とが選択的に供給されるものであることを特徴と
する半導体集積回路装置。 - 【請求項10】 請求項1ないし9のいずれかにおい
て、 上記メモリ回路は、複数個が設けられ、 各メモリ回路の各々は、入力された識別コードが自己の
識別コードと一致しているか否か判定する識別回路およ
びラッチ回路とを更に有し、 上記識別回路は、入力された識別コードと自己の識別コ
ードとが一致していると判定したとき、上記ヒューズ回
路に設定された入力情報を上記ラッチ回路に保持し、か
かる保持された入力情報に上記第2の可変遅延回路の遅
延時間設定信号が含まれることを特徴とする半導体集積
回路装置。 - 【請求項11】 メモリアレイから読み出される信号を
タイミング信号に従って増幅するセンスアンプを含むメ
モリ回路を備えた半導体集積回路装置であって、 環境変動に応じて上記センスアンプの動作タイミング信
号を制御する第1回路と、 上記メモリ回路の素子特性のバラツキに対応して上記セ
ンスアンプの動作タイミング信号を制御する第2回路と
を備えてなることを特徴とする半導体集積回路装置。 - 【請求項12】 請求項11において、 上記第1回路は、 ダミーメモリセルから読み出されるダミー信号と上記セ
ンスアンプの動作タイミング信号とのタイミング差を検
出する検出回路と、 上記検出回路の検出出力に応じて上記タイミング差が小
さくなるように上記動作タイミング信号を遅延させる第
1可変遅延回路を含むことを特徴とする半導体集積回路
装置。 - 【請求項13】 請求項12において、 上記第2の回路は、 上記ダミー信号と上記センスアンプの動作タイミング信
号との相対的なタイミング差を調整する第2可変遅延回
路を含むことを特徴とする半導体集積回路装置。 - 【請求項14】 請求項13において、 上記メモリアレイは、複数のワード線と複数の相補ビッ
ト線対の交点に設けられた複数からなる正規メモリセル
と、ダミーワード線とダミービット線対に対応して設け
られたダミーメモリセルとかなることを特徴とする半導
体集積回路装置。 - 【請求項15】 請求項13又は14において、 上記メモリ回路は、複数個が設けられ、 各メモリ回路の各々は、入力された識別コードが自己の
識別コードと一致しているか否か判定する識別回路およ
びラッチ回路とを更に有し、 上記識別回路は、入力された識別コードと自己の識別コ
ードとが一致していると判定したとき、不揮発性記憶回
路に設定された入力情報を上記ラッチ回路に保持し、か
かる保持された入力情報に上記第2可変遅延回路の遅延
時間設定信号が含まれることを特徴とする半導体集積回
路装置。 - 【請求項16】 メモリアレイから読み出される信号を
受けるセンスアンプと、 ダミーメモリセルから読み出されるダミー信号を検出す
る検出回路と、 上記検出回路の検出出力に応じて上記センスアンプの動
作タイミング信号を制御する第1可変遅延回路と、 上記ダミー信号を上記検出回路へ伝達する際の遅延時間
を制御する第2可変遅延回路とを備えることを特徴とす
る半導体集積回路装置。 - 【請求項17】 メモリアレイから読み出される信号を
受けるセンスアンプを備えた半導体メモリであって、 環境変動に応じて上記センスアンプの動作タイミング信
号を制御する第1回路と、 上記半導体メモリの素子特性のバラツキに対応して上記
センスアンプの動作タイミング信号を制御する第2回路
とを備えることを特徴とする半導体集積回路装置。
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