JP2663586B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JP2663586B2 JP2663586B2 JP63299979A JP29997988A JP2663586B2 JP 2663586 B2 JP2663586 B2 JP 2663586B2 JP 63299979 A JP63299979 A JP 63299979A JP 29997988 A JP29997988 A JP 29997988A JP 2663586 B2 JP2663586 B2 JP 2663586B2
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- Japan
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- circuit
- memory
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に冗長回路を有す
るメモリ回路に関する。
るメモリ回路に関する。
［従来の技術］ 近年半導体メモリの大容量化に伴い冗長回路技術が導
入されるようになった。冗長回路とは正規メモリセルア
レイに対し、予備のメモリセルアレイを付加し、これを
選択するための予備デコーダを設けておくものである。
正規メモリセルアレイ内に不良のセルが発見された場
合、適当な手段により不良のセルを予備メモリセルに置
換し不良チップを救済することが可能である。
入されるようになった。冗長回路とは正規メモリセルア
レイに対し、予備のメモリセルアレイを付加し、これを
選択するための予備デコーダを設けておくものである。
正規メモリセルアレイ内に不良のセルが発見された場
合、適当な手段により不良のセルを予備メモリセルに置
換し不良チップを救済することが可能である。
この冗長回路を有するメモリではメモリの評価や試験
の際、メモリの救済情報つまり冗長回路の使用の有無を
知る必要が出てくる。
の際、メモリの救済情報つまり冗長回路の使用の有無を
知る必要が出てくる。
メモリの救済情報を知る手段としてロールコール回路
がある。従来のロールコール回路について第４図を参照
して説明する。REは冗長回路を使用するか否かにより高
レベルまたは低レベルに設定されるノードであり、冗長
回路を使用する場合はヒューズＦをレーザー光線の照射
等の方法により切断して、高レベルに設定する。冗長回
路を使用しているメモリの場合ノードREは高レベルであ
るのでＮ型トランジスタQ2はオンし、ロールコール回路
には電源から接地（GND）への電流が常に流れる。従っ
て、冗長回路を使用していないメモリに比べてこの電流
分だけ動作電源電流が大きくなり、メモリの動作電源電
流値を調べることにより冗長回路の使用の有無の情報を
得ることができる。
がある。従来のロールコール回路について第４図を参照
して説明する。REは冗長回路を使用するか否かにより高
レベルまたは低レベルに設定されるノードであり、冗長
回路を使用する場合はヒューズＦをレーザー光線の照射
等の方法により切断して、高レベルに設定する。冗長回
路を使用しているメモリの場合ノードREは高レベルであ
るのでＮ型トランジスタQ2はオンし、ロールコール回路
には電源から接地（GND）への電流が常に流れる。従っ
て、冗長回路を使用していないメモリに比べてこの電流
分だけ動作電源電流が大きくなり、メモリの動作電源電
流値を調べることにより冗長回路の使用の有無の情報を
得ることができる。
［発明が解決しようとする問題点］ 上述した従来の回路は、冗長回路使用のメモリの場
合、メモリの動作時常にロールコール回路に電流が流れ
るので、メモリの動作電源電流が増大し、メモリの消費
動作電源電流の特性を悪化させるという欠点がある。
合、メモリの動作時常にロールコール回路に電流が流れ
るので、メモリの動作電源電流が増大し、メモリの消費
動作電源電流の特性を悪化させるという欠点がある。
［発明の従来技術に対する相違点］ 上述した従来の回路に対し、本発明は電源イニシャラ
イズ回路と入力信号変化検知回路から発生される２個の
パルス信号により通常動作状態においてのロールコール
回路に流れる電流をカットする手段を有し、メモリの動
作電源電流特性を悪化させることなくメモリの救済情報
を得ることができるという相違点を有する。
イズ回路と入力信号変化検知回路から発生される２個の
パルス信号により通常動作状態においてのロールコール
回路に流れる電流をカットする手段を有し、メモリの動
作電源電流特性を悪化させることなくメモリの救済情報
を得ることができるという相違点を有する。
［問題点を解決するための手段］ 本発明の要旨はメモリセルアレイと、メモリセルアレ
イの不良部分と切り替えられる冗長回路と、冗長回路へ
の切り換えを記憶するロールコール回路とを有するメモ
リ回路において、上記ロールコール回路中に電源との導
通または遮断を制御するスイッチ回路を設け、外部信号
の変化を検出する検出回路から出力されるパルス信号
と、電源投入を検出する電源イニシャライズ回路から出
力されるパルス信号との供給により一定期間のみ上記ス
イッチ回路をオンさせる制御回路を備えたことである。
イの不良部分と切り替えられる冗長回路と、冗長回路へ
の切り換えを記憶するロールコール回路とを有するメモ
リ回路において、上記ロールコール回路中に電源との導
通または遮断を制御するスイッチ回路を設け、外部信号
の変化を検出する検出回路から出力されるパルス信号
と、電源投入を検出する電源イニシャライズ回路から出
力されるパルス信号との供給により一定期間のみ上記ス
イッチ回路をオンさせる制御回路を備えたことである。
［実施例］ 次に本発明について第１図，第2A図，第2B図，第3A図
を参照して説明する。
を参照して説明する。
第１図は本発明の第１実施例、第2A図は電源イニシャ
ライズ回路、第2B図はその波形図、第3A図はアドレス変
化検知回路、第3B図はその波形をそれぞれ示している。
ライズ回路、第2B図はその波形図、第3A図はアドレス変
化検知回路、第3B図はその波形をそれぞれ示している。
まず第2A図の電源イニシャライズ回路について説明す
る。第２図のＰチャンネルMOSトランジスタ（以下、Ｐ
チャンネルMOSFET）Q4とＮチャンネルMOSトランジスタ
（以下、ＮチャンネルMOSFET）Q5,Q6とのスレッショル
ド電圧VTPとVTNには|VTP|＜VTNの関係があると仮定す
る。電源VCCが「０」Ｖより穏やかに上昇し、VCCが|VTP
|と等しくなるとMOSFETQ4がオンするため、節点ＣはVCC
と等しい電位まで上昇する。
る。第２図のＰチャンネルMOSトランジスタ（以下、Ｐ
チャンネルMOSFET）Q4とＮチャンネルMOSトランジスタ
（以下、ＮチャンネルMOSFET）Q5,Q6とのスレッショル
ド電圧VTPとVTNには|VTP|＜VTNの関係があると仮定す
る。電源VCCが「０」Ｖより穏やかに上昇し、VCCが|VTP
|と等しくなるとMOSFETQ4がオンするため、節点ＣはVCC
と等しい電位まで上昇する。
次にVCCが２・VTN＋△ｖに等しくなるとMOSFETQ4に加
えてMOSFETQ5,Q6もオンする。△ｖはQ5の基板バイアス
効果によるVTNの上昇分である。ここでMOSFETQ4に比べ
てMOSFETQ5,Q6の方がきわめて大きな電流能力を持つ関
係にしておくと節点Ｃの電位は下がる。
えてMOSFETQ5,Q6もオンする。△ｖはQ5の基板バイアス
効果によるVTNの上昇分である。ここでMOSFETQ4に比べ
てMOSFETQ5,Q6の方がきわめて大きな電流能力を持つ関
係にしておくと節点Ｃの電位は下がる。
第2B図に示すように電源VCCの上昇にともない節点Ｃ
は上向きのパルス信号になり、この同相信号φｖも同様
に上向きパルス信号となる。
は上向きのパルス信号になり、この同相信号φｖも同様
に上向きパルス信号となる。
第3A図のアドレス変化検知回路の出力φｐはアドレス
信号が低レベルから高レベルまたは高レベルから低レベ
ルに変化すると、第3B図に示すように上向きのパルス信
号となる。
信号が低レベルから高レベルまたは高レベルから低レベ
ルに変化すると、第3B図に示すように上向きのパルス信
号となる。
次に本発明の第１実施例に含まれるロールコール回路
について説明する。ノードREは従来例と同様に冗長回路
の使用の有無により高レベルまたは低レベルに設定され
る。冗長回路を使用していないメモリの場合、ノードRE
は低レベルであるので、ＮチャンネルMOSFETQ2はオフし
ており、ロールコール回路に電流は流れない。
について説明する。ノードREは従来例と同様に冗長回路
の使用の有無により高レベルまたは低レベルに設定され
る。冗長回路を使用していないメモリの場合、ノードRE
は低レベルであるので、ＮチャンネルMOSFETQ2はオフし
ており、ロールコール回路に電流は流れない。
冗長回路を使用しているメモリの場合について説明す
る。ノードREは高レベルであるのでMOSFETQ2はオンす
る。アドレスを低レベルにして電源を投入する。電源イ
ニシャライズ回路により上向きパルス信号φｖが発生す
る。パルス信号φｐは低レベルで一定でありφｐが入力
されているトランスファーゲート100は非導通状態であ
る。φｖが高レベルの期間φｖが入力されているトラン
スファーゲート101が導通状態となり、節点Ａは高レベ
ルとなる。φｖが低レベルとなりトランスファーゲート
101が非導通状態となった後もフリップフロップ102によ
り節点A,Bは高レベルに保たれる。節点Ｂが高レベルで
あるのでＮチャンネルMOSFETQ3がオンし、ロールコール
回路に電流が流れる。次にアドレスを低レベルから高レ
ベルにするとφｐは上向きパルス信号となる。φｖは低
レベル一定であり、φｖが入力されているトランスファ
ーゲート101は非導通状態である。φｐが高レベルの期
間φｐが入力されているトランスファーゲート100が導
通状態となり、節点Ａは低レベルとなりフリップフロッ
プ102が反転する。φｐが再び低レベルとなりトランス
ファーゲートが非導通状態となった後もフリップフロッ
プにより節点A,Bは低レベルに保たれる。節点Ｂが低レ
ベルであるのでMOSFETQ3はオフし、ロールコール回路に
は電流は流れない。上記トランスファーゲート100,101
とフリップフロップ102とは制御回路103を構成する。さ
らにアドレスが変化しφｐパルス信号が発生しても節点
A,Bは低レベルとなる。電源投入後一度パルス信号φｖ
が発生した後はφｖは低レベル一定であるためφｖが入
力されているトランスファーゲート101は非導通状態の
ままであるから節点A,Bが高レベルになることはなく、M
OSFETQ3はオフし、ロールコール回路に電流は流れな
い。
る。ノードREは高レベルであるのでMOSFETQ2はオンす
る。アドレスを低レベルにして電源を投入する。電源イ
ニシャライズ回路により上向きパルス信号φｖが発生す
る。パルス信号φｐは低レベルで一定でありφｐが入力
されているトランスファーゲート100は非導通状態であ
る。φｖが高レベルの期間φｖが入力されているトラン
スファーゲート101が導通状態となり、節点Ａは高レベ
ルとなる。φｖが低レベルとなりトランスファーゲート
101が非導通状態となった後もフリップフロップ102によ
り節点A,Bは高レベルに保たれる。節点Ｂが高レベルで
あるのでＮチャンネルMOSFETQ3がオンし、ロールコール
回路に電流が流れる。次にアドレスを低レベルから高レ
ベルにするとφｐは上向きパルス信号となる。φｖは低
レベル一定であり、φｖが入力されているトランスファ
ーゲート101は非導通状態である。φｐが高レベルの期
間φｐが入力されているトランスファーゲート100が導
通状態となり、節点Ａは低レベルとなりフリップフロッ
プ102が反転する。φｐが再び低レベルとなりトランス
ファーゲートが非導通状態となった後もフリップフロッ
プにより節点A,Bは低レベルに保たれる。節点Ｂが低レ
ベルであるのでMOSFETQ3はオフし、ロールコール回路に
は電流は流れない。上記トランスファーゲート100,101
とフリップフロップ102とは制御回路103を構成する。さ
らにアドレスが変化しφｐパルス信号が発生しても節点
A,Bは低レベルとなる。電源投入後一度パルス信号φｖ
が発生した後はφｖは低レベル一定であるためφｖが入
力されているトランスファーゲート101は非導通状態の
ままであるから節点A,Bが高レベルになることはなく、M
OSFETQ3はオフし、ロールコール回路に電流は流れな
い。
以上説明したように本発明の実施例では冗長回路を使
用しているメモリはアドレスを低レベルにして電源を投
入してからアドレスを変化させるまでの間つまり電源投
入後の第１サイクルのみロールコール回路に電流が流
れ、この電流分だけメモリの動作電源電流が増加し、こ
の時の電流値により冗長回路の使用の有無を調べること
ができる。又一度アドレスを変化させた後の動作つまり
通常の使用ではロールコール回路に電流は流れないので
メモリの動作電源電流は冗長回路を使用していないメモ
リと同じであり冗長回路の使用による特性の悪化はな
い。
用しているメモリはアドレスを低レベルにして電源を投
入してからアドレスを変化させるまでの間つまり電源投
入後の第１サイクルのみロールコール回路に電流が流
れ、この電流分だけメモリの動作電源電流が増加し、こ
の時の電流値により冗長回路の使用の有無を調べること
ができる。又一度アドレスを変化させた後の動作つまり
通常の使用ではロールコール回路に電流は流れないので
メモリの動作電源電流は冗長回路を使用していないメモ
リと同じであり冗長回路の使用による特性の悪化はな
い。
本発明の第２実施例について第１図，第2A図〜第2B
図，第3C図〜第3D図を参照して説明する。第１図φｐは
第3C図の回路により生成される信号である。第3C図の▲
▼は書込制御信号であり、▲▼が高レベルから
低レベルに変化するとφｐは上向きパルス信号となる。
図，第3C図〜第3D図を参照して説明する。第１図φｐは
第3C図の回路により生成される信号である。第3C図の▲
▼は書込制御信号であり、▲▼が高レベルから
低レベルに変化するとφｐは上向きパルス信号となる。
電源投入時の動作は第１実施例と同様であり、φｖに
より節点A,Bは高レベルとなりロールコール回路に電流
が流れる。電源投入後最初の書込動作で▲▼が高レ
ベルから低レベルに変化するとパルス信号φｐが発生し
節点A,Bは低レベルとなりロールコール回路に電流は流
れない。第１実施例と同様にその後節点A,Bは高レベル
なることはないので、その後の動作ではロールコール回
路に電流は流れない。第１実施例と同様特性を悪化させ
ることなく冗長回路の使用の有無を調べることができ
る。また第１図Q2のゲートにREの代わりの予備デコーダ
出力を入力すると置換アドレス選択時のみ予備デコーダ
出力が高レベルになりQ2がオンするので電源投入後、書
込動作をせずに各アドレスの読出動作を行うと、置換ア
ドレス選択時のみロールコール回路に電流が流れる。こ
の電流の増分により置換アドレスを調べることができ
る。通常の動作では上述した通り、電流は増加すること
はなく実施例と同様の効果が得られる。
より節点A,Bは高レベルとなりロールコール回路に電流
が流れる。電源投入後最初の書込動作で▲▼が高レ
ベルから低レベルに変化するとパルス信号φｐが発生し
節点A,Bは低レベルとなりロールコール回路に電流は流
れない。第１実施例と同様にその後節点A,Bは高レベル
なることはないので、その後の動作ではロールコール回
路に電流は流れない。第１実施例と同様特性を悪化させ
ることなく冗長回路の使用の有無を調べることができ
る。また第１図Q2のゲートにREの代わりの予備デコーダ
出力を入力すると置換アドレス選択時のみ予備デコーダ
出力が高レベルになりQ2がオンするので電源投入後、書
込動作をせずに各アドレスの読出動作を行うと、置換ア
ドレス選択時のみロールコール回路に電流が流れる。こ
の電流の増分により置換アドレスを調べることができ
る。通常の動作では上述した通り、電流は増加すること
はなく実施例と同様の効果が得られる。
［発明の効果］ 以上説明したように本発明のロールコール回路は電源
イニシャライズ回路と入力信号変化検知回路で発生され
る２つのパルス信号により電源投入から特定のサイクル
のみ電流が流れ通常の使用では流れなくすることにより
冗長回路使用しているメモリの動作電源電流の増大を防
ぎ、特性を悪化させることなくメモリの救済情報を得る
ができる効果がある。
イニシャライズ回路と入力信号変化検知回路で発生され
る２つのパルス信号により電源投入から特定のサイクル
のみ電流が流れ通常の使用では流れなくすることにより
冗長回路使用しているメモリの動作電源電流の増大を防
ぎ、特性を悪化させることなくメモリの救済情報を得る
ができる効果がある。
第１図は本発明の第1,第２実施例に共通の構成を示す回
路図、第2A図は電源イニシャライズ回路の回路図、第2B
図は第2A図に示した回路の出力波形図、第3A図はアドレ
ス変化検知回路の回路図、第3B図は第3A図の出力波形
図、第3C図は書込制御信号変化検知回路の回路図、第3D
図は第3C図の出力波形図、第４図は従来例の回路図であ
る。 100,101……トランスファーゲート、 102……フリップフロップ、 Ｆ……ヒューズ、 Q1,Q4……ＰチャンネルMOSトランジスタ、 Q5,Q6……ＮチャンネルMOSトランジスタ、 103……制御回路。
路図、第2A図は電源イニシャライズ回路の回路図、第2B
図は第2A図に示した回路の出力波形図、第3A図はアドレ
ス変化検知回路の回路図、第3B図は第3A図の出力波形
図、第3C図は書込制御信号変化検知回路の回路図、第3D
図は第3C図の出力波形図、第４図は従来例の回路図であ
る。 100,101……トランスファーゲート、 102……フリップフロップ、 Ｆ……ヒューズ、 Q1,Q4……ＰチャンネルMOSトランジスタ、 Q5,Q6……ＮチャンネルMOSトランジスタ、 103……制御回路。
Claims (1)
- 【請求項１】メモリセルアレイと、メモリセルアレイの
不良部分と切り替えられる冗長回路と、冗長回路への切
り換えを記憶するロールコール回路とを有するメモリ回
路において、 上記ロールコール回路中に電源との導通または遮断を制
御するスイッチ回路を設け、 外部信号の変化を検出する検出回路から出力されるパル
ス信号と、電源投入を検出する電源イニシャライズ回路
から出力されるパルス信号との供給により一定期間のみ
上記スイッチ回路をオンさせる制御回路を備えたことを
特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299979A JP2663586B2 (ja) | 1988-11-28 | 1988-11-28 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299979A JP2663586B2 (ja) | 1988-11-28 | 1988-11-28 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146197A JPH02146197A (ja) | 1990-06-05 |
| JP2663586B2 true JP2663586B2 (ja) | 1997-10-15 |
Family
ID=17879287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299979A Expired - Fee Related JP2663586B2 (ja) | 1988-11-28 | 1988-11-28 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663586B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212797A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 半導体装置 |
| JP3401522B2 (ja) * | 1998-07-06 | 2003-04-28 | 日本電気株式会社 | ヒューズ回路及び冗長デコーダ回路 |
-
1988
- 1988-11-28 JP JP63299979A patent/JP2663586B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146197A (ja) | 1990-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| R150 | Certificate of patent or registration of utility model |
Ref document number: 2663586 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
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