JPH08321196A - 集積回路形式メモリの読出のための電流検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 ターンオフ状態を生じないようにした集積回
路形式メモリの読出のための電流検出回路 【解決手段】 行及び列のマトリクスで編成された集積
回路形式のメモリにおいて、並設トランジスタ（Ｔ2 ）
を備えた電流検出回路（５）が設けられる。この電流検
出回路（５）は、入力（Ｅ）がメモリの少なくとも１つ
の列（l1）に接続され、出力（Ｓ）が対応する読出回路
（６）に接続される。また、前記トランジスタ（Ｔ2 ）
は、前記入力（Ｅ）と前記出力（Ｓ）との間に接続さ
れ、基準電流検出回路（９）によりそのゲートが制御さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路形式メモ
リの読出のための電流検出回路に関する。本発明は、特
に、しかし排他的ではなく、基本セルがフローティング
ゲートトランジスタである（ＥＰＲＯＭＰ，Ｅ₂ ＰＲＯ
Ｍ，フラッシュＥＰＲＯＭのような）電気的にプログラ
ム可能なメモリに、適用される。

【０００２】集積回路メモリは、マトリクス形式で配列
されている。ワード線は、１つの同一行に位置するセル
のゲートを（直接的、又は、選択トランジスタを介し
て）制御する。セルの状態は、１つの同一列上にこのセ
ルと共に位置するセルのドレインに接続されたビット線
上で読出される。

【０００３】あるセルが読出されなければならないと
き、そのアドレスはメモリのデコーダに与えられ、デコ
ーダは、対応する行を選択してそのセルのゲートに読出
電圧を供給し、対応する列を選択してそれを読出装置に
接続する。

【０００４】この読出装置は、慣用的に、入力が列に接
続され、入力電流に伴って大きく変化する出力の電圧レ
ベルを与える。それを簡単にするには、選択されたセル
が低度で導通した場合は、検出器の出力電圧は高くな
る。セルが高導通した場合は、この出力は低くなる。こ
の出力電圧は、２進情報を与える読出回路に供給され
る。この読出回路は、また、プリチャージ要素（抵抗又
はトランジスタ）を有しており、この要素によって、ア
ドレス変化の検出を活動化して、電流を電流検出回路に
導入する。この方法では、（容量性）ビット線がプリチ
ャージ電圧に設定され、読出アクセス時間を短縮するこ
とができる。

【０００５】本発明は、より詳細には、読出基準セルを
有するタイプのメモリに関する。基準電流検出回路が基
準セルに対応付けられる。このケースでは、読出回路に
設けられた差動増幅器が、一方の入力に基準電流検出器
の出力を受け、他方の入力に選択された列の電流検出器
の出力を受ける。

【０００６】読出の差動特性に関係する１つの問題は、
差動アームのバランスである。特に、基準電流検出回路
の出力に接続された電流源と列上の電流検出回路の出力
との間には、電流ミラー構造が設けられる。さらに、プ
リチャージを基準回路に対応付けて、バランスを更に改
良するようにすることが計画されている。

【０００７】

【従来の技術】集積回路メモリ分野の近年の発展は、特
に、低外部供給電源の使用に関係している。このような
メモリ回路は、メモリの動作に必要な論理レベルを内部
的に発生するための回路を備えるべきである。このよう
な発生回路の基本要素は、電圧増幅器である。

【０００８】さらに、メモリに対してできるだけ迅速に
アクセスすべきであるから、これらの発生回路は、高電
圧利得を得るようなサイズに作られる。これらの内部論
理電圧発生用回路は、論理電圧ピークによりプリチャー
ジレベルがより大きく引上げられる結果を招くことが明
らかになってきた。このようなより大きいプリチャージ
によって、選択された列の実質的電流が引上げられる。
これは、対応する電流検出回路のインバータをフリップ
オーバさせる。これにより、検出器のトランジスタにカ
ットオフ命令が押しつけられ、検出器の出力は、高イン
ピーリンス状態、即ち、一時的に読出回路から中断され
た状態になる。読出回路の入力には電流が流れないの
で、この回路は入力を零として中断する。このことは、
２進情報が出力にできるだけ迅速に得られるように、ま
さに、読出回路を前もって中間値に置いておくことで成
っているプリチヤージの利点をすべて喪失させる。

【０００９】

【発明が解決しようとする課題】本発明の目的は、読出
回路と選択された列との間の接続が開状態になる自体を
回避することにある。本発明では、電流検出器のトラン
ジスタに対して制御命令を監視してこのトランジスタを
ターンオフ状態にならないようにするための装置が備え
られる。

【００１０】それから、別の問題がある。それは、基準
電流検出回路と対応する選択列回路との間の読出回路の
バランスを維持するという問題である。本発明の思想
は、基準電流検出器を用いて電流検出回路の入出力間の
通路を強制するようにしたことにある。

【００１１】

【課題を解決するための手段】特徴とするところは、本
発明は、行及び列のマトリクスで編成された集積回路形
式のメモリであって、基準電流検出回路に対応付けられ
た少なくとも１つの読出基準セルを具備するメモリに関
係していることである。電流検出回路は、入力がメモリ
の少なくとも１つの列に、そして、出力が比較器の他方
の入力に接続される。本発明によれば、この電流検出回
路は、前記入出力間に接続され、基準電流検出回路によ
りそのゲートが制御される第１のトランジスタを有して
いる。

【００１２】

【発明の実施の形態】本発明は、添付した図面を用いた
以下の説明からより明瞭に理解することができるが、こ
れらの図面は本発明の範囲を限定するものではない。図
１には、行及び列でマトリクス形式に配列されたメモリ
セルアレイ１、１以上の列（この例では８列）の選択
（sely）を行うため、及び、各列を対応する読出装置Ｃ
l0，…，Ｃl7に接続するためのものであって、ビット列
デコーダＤＥＣＹにより制御されるゲート回路２が示さ
れている。

【００１３】このメモリアレイは、さらに、行の選択
（selx）を行うために、行デコーダＤＥＣＸにより制御
される。アドレス転移検出回路３は、メモリ／ＣＥから
そしてアドレスバスＡＤから選択信号を受け、新アドレ
スの検出に基づいて読出装置（Ｃl0，…，Ｃl7）に対し
て能動化信号Ｃkrを与える。

【００１４】メモリの少なくとも１つの列l1に対応付け
られた読出装置が、図２に示されている。この装置は、
プリチャージ回路４、電流検出器５及び読出回路６より
成っている。

【００１５】この例では、プリチャージ回路４は、ドレ
インがスイッチＴb を介して論理供給電圧Ｖccに接続さ
れソースが電流検出器５の入力Ｅに接続されたＮ形ＭＯ
ＳトランジスタＴa を有している。トランジスタＴa の
ゲートは電流検出器５によって制御される。スイッチＴ
b は、それ自体、能動化信号Ｃkrによって制御される。
例えば、スイッチＴb はＰ形ＭＯＳトランジスタであ
る。

【００１６】電流検出器５の入力Ｅは、図１のゲート回
路２のトランジスタ14を介して少なくとも列l1に接続さ
れる。電流検出器５の入力Ｅは、それから、列デコーダ
ＤＥＣＹ（図１）の信号selyi により制御されるトラン
ジスタ14によって選択される列l1に、作動的に接続され
る。他の列は、（説明が）必要ならば、これと同様の入
力Ｅに接続されるが、（説明が）不要なので、省略され
ている。

【００１７】読出回路６は、慣用的に、一方の入力に基
準信号Ｓr を受ける差動増幅器を有しており、他方の入
力は、電流検出器の出力Ｓに接続される。この回路は、
出力から、集積回路形式のメモリの入出力ピンに２進信
号を送出する。

【００１８】読出装置は、さらに、基準回路ＲＥＦが対
応付けられる。この基準回路は、電流源８及び少なくと
も１つのセルＣr に対応付けられた基準電流検出器９を
有している。この回路は、また、プリチャージ回路（図
示せず）を備えることができる。

【００１９】電流源８は、慣用的に、ダイオード接続の
トランジスタである。この例では、ゲートがドレインＣ
Ｍに接続されソースが供給電圧Ｖccに接続されたＰ形Ｍ
ＯＳトランジスタである。この電流源８は、読出装置と
共にミラー電流アセンブリに用いられている。このため
に、トランジスタ７のゲートが基準回路ＲＥＦのトラン
ジスタ８のゲートに接続される。このトランジスタ７
は、供給電圧と電流検出回路５の出力Ｓとの間に接続さ
れる。このカレントミラー構造によって、各電流検出ア
ームに、これら２トランジスタ間の幾何学的比率により
決まる電流を得ることができる。これにより、差動読出
増幅器の効果的なバランスを可能にする。

【００２０】基準電流検出回路９は、慣用的に、トラン
ジスタ10、例えばＮ形ＭＯＳトランジスタを有してい
る。そのドレインは電流源８の当該検出器への出力Ｓr
に接続され、ソースは、できればスイッチ11を介して、
基準セルＣr のドレインへの入力Ｅr に接続される。そ
して、インバータ12がトランジスタ10のソース・ゲート
間に接続される。また、差動増幅器の入力を適切にバラ
ンスさせるために、プリチャージ回路を再び計画するこ
とができる。しかしながら、説明を簡単にするために、
ここには示されていない。

【００２１】このような周知の電流検出用アセンブリ
は、検出器９の入力Ｅr にプリチャージ電圧をセットア
ップするサーボリンクを構成しており、このプリチャー
ジ電圧は、トランジスタ10及びインバータ12の技術上の
特性に関係している。

【００２２】列l1のセルＣi が読出モードにおいて選択
される場合、対応する読出電圧（フラッシュＥＰＲＯＭ
セルに対しては５Ｖの範囲内）がゲートに供給される。
基準回路ＲＥＦが選択される（信号selr1, selr2が、そ
れぞれ、スイッチ11、基準セルＣr に与えられる) 。能
動化信号Ｃkrが発生される。それから、プリチャージ回
路４によって注入電流が電流検出器５に与えられ、この
電流検出器によって選択された列（l1）をプリチャージ
電圧にサーボリンク（フィードバック結合）する。当該
セルＣi は、プログラムされた、或いは、プログラムさ
れない状態の関数として、検出器５の反応を引き起こす
所定の電流を与える。電圧が、検出器５の出力Ｓにセッ
トアップされ、比較器６によって、基準回路ＲＥＦによ
り与えられる基準電圧Ｓr と比較され、この比較器によ
り、対応する２進情報「０」又は「１」が与えられる。
この２進情報はピンＤ0 に伝送される。

【００２３】本発明によれば、読出装置の電流検出器５
は、通常、上述した基準電流検出器９と同一の構造及び
同一のサーボリンク特性を有しており、さらに、基準回
路ＲＥＦにより制御されるトランジスタＴ2 を有してい
る。

【００２４】この例では、電流検出器５は、このよう
に、その入力Ｅ及び出力Ｓ間に並列接続された２つのト
ランジスタＴ1 ，Ｔ2 を有している。それらの一方Ｔ1
は、インバータ13の出力によって、標準的な方法でゲー
トが制御される。他方Ｔ2 は、基準電流検出器９のトラ
ンジスタ10のゲートによって、ゲートが制御される。

【００２５】この方法では、読出操作の間中、トランジ
スタＴ2 が依然として電流の通流を可能にするので、つ
まり、入力Ｅ及び出力Ｓ間の通流が基準回路ＲＥＦによ
って強制されので、電流検出器５の出力ノードＳは、も
はや、高インピーダンスであり得ない。

【００２６】列が読出回路から一時的に断路されるとい
うリスクは、もはや、存在せず、従って、誤ったゼロ読
取りも生じない。実際には、トランジスタＴ1 ，Ｔ2
は、それらが基準回路のトランジスタ10と等価であるよ
うなサイズに作られる。

【００２７】本発明は、（ビット線容量の充電の加速の
ために）インバータの出力により制御されるいくつかの
異なる閾値トランジスタを用いる諸検出器を均一に申し
分なく提供することができる。本発明は、これらの検出
器の１つを２つのトランジスタに分離し、それらのトラ
ンジスタの１つを基準電流検出器によって制御しようと
するところにある。

【図面の簡単な説明】

【図１】集積回路形式のメモリのアーキテクチャ例を示
す図。

【図２】読出基準回路を備えた集積回路形式のメモリの
の列に対応付けられた本発明による読出装置を示す図。

【符号の説明】

１ 行及び列でマトリクス形式に配列されたメモリセル
アレイ、 ２ ゲート回路、 ３ メモリ／ＣＥ及びアドレスバスＡＤから選択信号を
受け、能動化信号Ｃkrを与えるアドレス転移検出回路、 Ｃl0，…，Ｃl7 読出装置、 ＤＥＣＹ 列選択信号selyを発生するビット列デコー
ダ、 ＤＥＣＸ 行選択信号selxを発生する行デコーダ、 ４ トランジスタＴa とスイッチＴb から成るプリチャ
ージ回路、 ５ 入力Ｅ及び出力Ｓを有する電流検出器、 ６ 一方の入力に基準信号Ｓr を受ける差動増幅器から
成り、集積回路形式のメモリの入出力ピンＤ0 に２進信
号を送出する読出回路、 ７ トランジスタ、 ８ ダイオード接続のトランジスタから成り、出力Ｓr
を有する電流源、 ９ 入力Ｅr を有する基準電流検出回路、 10 トランジスタ、 11 信号selr1 が与えられるスイッチ、 12，13 インバータ、 14 列l1に接続され、列選択信号selyi により制御され
るトランジスタ、 Ｔ1 ，Ｔ2 並列接続されたトランジスタ、 ＲＥＦ 基準回路、 Ｃr 信号selr2 が与えられる基準セル、 Ｃi 行選択信号selxi が与えられる列l1のセル、 Ｖcc 供給電圧。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 行及び列のマトリクスで編成された集積
   回路形式のメモリであって、比較器の一方の入力に基準
   信号を伝えるための基準電流検出回路に対応付けられた
   少なくとも１つの読出基準セル、及び、前記メモリの少
   なくとも１つの列に入力を、そして、前記比較器の他方
   の入力に出力を接続する電流検出回路を具備する集積回
   路形式のメモリにおいて、前記電流検出回路は、前記入
   力と前記出力との間に接続され、前記基準電流検出回路
   によりそのゲートが制御される第１のトランジスタを有
   することを特徴とする集積回路形式のメモリ。
2. 【請求項２】 前記電流検出回路は、前記入力点と前記
   出力点との間に直列接続された少なくとも１つの第２の
   トランジスタのゲートを制御するためのインバータを備
   え、これらのトランジスタは、同一閾値電圧を有してい
   ることを特徴とする請求項１に記載の集積回路形式のメ
   モリ。
3. 【請求項３】 前記電流検出回路は、基準トランジスタ
   のゲートを制御するインバータを備え、前記第１のトラ
   ンジスタは、そのゲートが前記基準トランジスタのゲー
   トに接続されることを特徴とする請求項１又は２に記載
   の集積回路形式のメモリ。