KR100287131B1 - 비휘발성 반도체 기억장치 - Google Patents

비휘발성 반도체 기억장치 Download PDF

Info

Publication number
KR100287131B1
KR100287131B1 KR1019970063579A KR19970063579A KR100287131B1 KR 100287131 B1 KR100287131 B1 KR 100287131B1 KR 1019970063579 A KR1019970063579 A KR 1019970063579A KR 19970063579 A KR19970063579 A KR 19970063579A KR 100287131 B1 KR100287131 B1 KR 100287131B1
Authority
KR
South Korea
Prior art keywords
memory cell
cell array
word line
block
blocks
Prior art date
Application number
KR1019970063579A
Other languages
English (en)
Other versions
KR19980042858A (ko
Inventor
마사루 나와키
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마찌다 가쯔히꼬, 샤프 가부시키가이샤 filed Critical 마찌다 가쯔히꼬
Publication of KR19980042858A publication Critical patent/KR19980042858A/ko
Application granted granted Critical
Publication of KR100287131B1 publication Critical patent/KR100287131B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/24—Nonvolatile memory in which programming can be carried out in one memory bank or array whilst a word or sector in another bank or array is being erased simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 비휘발성 반도체 기억장치는 매트릭스상으로 배열된 전기적으로 정보를 기입, 소거 및 독출할 수 있는 비휘발성 메모리 트랜지스터를 포함하는 복수의 메모리 셀 어레이 블럭을 단일 집적 회로상에 포함한다. 동일 행의 트랜지스터의 콘트롤 게이트는 공통 접속되어 워드선을 형성하며, 동일 열의 트랜지스터의 드레인은 공통 접속되어 비트선을 형성하며 또 모든 트랜지스터의 소스는 공통 접속된다. 각 블럭은 또한 복수의 비트선을 입력 어드레스 신호의 소정 부분의 신호치에 따라 데이터 버스에 선택적으로 접속하는 비트선 선택 회로, 및 정보를 기입, 소거 및 독출시 소정 전압을 공통 접속된 소스로 선택적으로 출력하기 위한 출력 회로를 포함한다. 각 블럭의 복수의 워드선은 각 블럭 사이에 제공된 복수의 스위칭 트랜지스터를 통하여 인접 블럭의 대응하는 워드선에 접속되며, 입력 어드레스 신호의 다른 소정 부분의 신호치에 따라서 소정 워드선 선택 신호를 출력하는 2개의 워드선 선택회로가 제공된다. 복수의 블럭중 소정의 2개 블럭의 워드선은 각기 대응하는 워드선 선택 회로에 접속되며, 비트선 선택 회로 각각은 입력 어드레스 신호의 소정 부분의 신호치에 따라서 선택된 비트선을 2개의 데이터 버스에 택일적으로 접속한다.

Description

비휘발성 반도체 기억장치
제1도는 본 발명의 실시예 1의 블럭 다이어그램,
제2도는 본 발명의 실시예 2의 블럭 다이어그램,
제3도는 본 발명의 실시예 3의 블럭 다이어그램,
제4도는 종래의 비휘발성반도체 기억장치의 블럭 다이어그램,
제5도는 종래의 비휘발성반도체 기억장치의 블럭 다이어그램, 및
제6도는 종래의 비휘발성반도체 기억장치의 블럭다이어그램이다.
[발명의 목적]
본 발명은 전기적 기입/소거가능한 비휘발성반도체기억장치에 관한 것으로, 더 구체적으로는 특정 메모리셀의 독출동작과 기입/소거동작을 1칩상에서 동시에 실행할 수 있는 구성으로 된 비휘발성반도체기억장치에 관한 것이다.
[발명이 속하는 기술분야 및 그 분야의 종래기술]
도 4는 종래의 비휘발성반도체기억장치(블럭일괄 소거형 1칩플래쉬메모리)의 회로구성도이다. 종래기술에 의하면, 비휘발성메모리 트랜지스터로서, 플로팅게이트를 가지며 데이터 기입을 채널하트 일렉트론 주입에 의해 행하며, 소거는 폴로워 노르데임 전류에 의한 터널소거에 의해 행하는 구성으로 된, 플로팅게이트형 MOS트랜지스터가 사용된다.
도 4에 도시된 바와같이, 각 메모리셀 어레이 블럭들 BL1, BL2, ..., BLk에서는, 상기 플로팅게이트형 MOS 트랜지스터가 매트릭스상으로 배열된다. 동일행의 트랜지스터의 콘트롤게이트는 공통접속되어 워드선(W1,W2,...,WM)을 형성한다. 동일행의 트랜지스터의 드레인은 공통접속되어 비트선(B1-1,..,B1-N,B2-1,...,B2-N,...BK-1,...BK-N)을 형성한다. 또한, 매트릭스상으로 배열된 모든 트랜지스터의 소스는 공통접속되어 공통소스(S1,...,SK)를 형성한다. 각 블럭의 워드선은 대응하는 것들에 공통접속된다. 메모리셀 어레이블럭(BL1,...,BLK)은 각각 데이터 기입 및 독출시에 입력어드레스 신호의 열선택신호부분의 신호치에 대응하여, 상기 다수의 비트선을 선택적으로 데이터버스(D-BUS)에 접속하는 열디코더(YD1,...,YDK)를 가진다. 또한, 각 메모리셀 어레이블럭(BL1,...,BLK)은 각각 상기 공통소스(S1,...,SK)에 기입시 소거 및 독출시의 소정 인가전압(기입시 및 독출시는 GND(접지전압), 소거시는 VHH(고전압))을 선택적으로 출력하는 소스인가전압 선택 출력회로(SV1,...,SVK)를 가진다. 각 소스 인가전압 선택 출력회로(SV1,..,SVK)는 각각 고전압 VHH 인가용 P채널 MOS트랜지스터(P11,...,PK1), 접지전압 GND 인가용 N채널 MOS트랜지스터(N11,...,NK1)으로 구성된다. 또한, XD는 입력 어드레스 신호의 행선택신호부분의 신호치에 대응하여 소정의 워드선택신호를 상기 각 블럭(BL1,...,BLK)의 워드선에 공통으로 출력하는 행디코더이다. 또한, N1은 디코더기입시에, 데이터버스(D-BUS)에 소정의 기입용 고전압(VPP)을 인가하기 위한 N채널 MOS 트랜지스터, SA는 데이터 독출시에, 데이터버스(D-BUS)의 전류를 센스하고, 증폭하여 출력하는 센스엠프회로이다.
다음, 상기한 종래의 반도체 메모리 장치의 동작에 대해 설명한다.
먼저, 데이터기입동작에 대해 설명한다. 설명을 위해, 메모리셀 어레이 블럭(B2)에 설치된 워드선(W2)과 비트선(B2-2)의 교점에 있는 메모리(M2-22)에 데이터를 기입하는 경우에 대해 기술한다.
메모리셀 어레이블럭(BL2)의 공통소스(S2)를 GND 레벨로 고정하도록, 제어신호(P/R2)를 "H"로 하고, 트랜지스터(N21)를 온시킨다. 이에 따라 공통소스(S2)가 GND 레벨로 설정된다. 이와 함께, 입력어드레스 신호에 따라, 행디코드(XD)에 의해 워드선(W2)에 10V 정도의 기입용 고전압이 인가된다. 다음, 열디코더(YD2)에 의해 데이터버스(D-BUS)와 비트선(B2-2)이 접속되어, 제어신호(PGEN)를 "H"로 함으로써, 데이터버스에 고전압이 인가되며, 비트선(B2-2)에도 6V 정도의 전압이 인가된다. 이에 따라, 메모리셀(M2-22)에서는, 비트선(B2-2)에서 소드(S2)로 향하여 전류가 흐르고, 이때 발생하는 하트일렉트론에 의해 메모리셀(M2-22)의 플로팅게이트에 전자가 주입되어, 기입을 완료한다.
다음, 메모리셀 어레이 블럭(BL2)의 모든 메모리셀에서 데이터가 소거되는 경우에서의 데이터 소거 동작에 대해 설명한다.
행디코더(XD)에 의해 모든 워드선(W1,..,WM)을 GND 레벨로 고정시킨후, 제어 신호(ER2#)와 (P/R2)를 "L"로 하여, 일정기간 공통소스(S2)를 10V 정도의 고전압으로 설정함에 의해, 블럭(BL2)의 모든 메모리셀의 소스 및 콘트롤게이트 사이에 10V 정도의 고전압을 인가하여, 모든 메모리셀의 플로팅게이트에서 전자를 배출함으로써 소거가 완료된다.
마지막으로, 메모리셀 어레이 블럭(BL2)에 설치되는 워드선(W2)과 비트선(B2-2)의 교점에서의 메모리셀(M2-22)의 데이터를 독출하는 경우를 예로 하여 데이터 독출 동작을 설명한다.
제어신호(P/R2)를 "H"로 하고, 트랜지스터(N21)를 온시키며, 공통소스(S2)를 GND 레벨로 하고, 행어드레스(XD)에 의해 워드선(W2)에 5V 정도의 독출용 전압을 인가하고, 열어드레스(YD2)를 통해 비트선(B2-2)에 1V정도의 전압을 인가하여, 이 경우에 메모리셀로 흐르는 전류의 강약을 센스앰프회로(SA)에서 증폭함으로써, 독출이 행해진다.
상기 각각의 동작에 필요한 시간은, 독출시 10나노s정도로 비교적 고속임에 대해, 기입시에는 통상 수마이크로s-10마이크로s, 소거 동작에서는 수백 밀리s-1s 정도의 긴시간이 필요하게 된다. 기입동작에 장시간을 요하는 것은 기입후, 해당 메모리셀의 임계치가 소정치에 되는 것을 체크하는 기입 베라파이 동작과, 소정치가 되지 않는 경우에는 다시 재기입 동작을 필요로함에 따른 것이다. 따라서, 기입동작에는 비교적 긴시간을 필요로 한다.
소거 동작시에 긴 시간을 필요로 하는 것은 기입과 마찬가지의 소거 베리파 이동작과 재소거 동작에 더하여, 소거 개시시의 모든 메모리셀의 임계치를 동일하게 하려는 목적으로 소거전에 기입동작을 포함함에 따른 것이다.
상기한 바와같이, 가입 및 소거 동작에는 장시간을 필요로 하기 때문에, 1개의 블럭의 소거 또는 기입을 행할 때, 다른 블럭의 데이터를 독출할 필요가 있는 경우는 소거 동작 또는 기입 동작을 일단 중단하고, 독출을 행하는 동작이 필요하게 된다. 일반적으로, 이는 "서스펜드"라 한다.
그러나, 독출동작중에는 소거 또는 기입동작은 완전 중단된다. 따라서, 독출 동작이 자주 실행되는 시스템, 예컨대 시스템을 제어하기 위한 프로그램이 플래쉬 메모리에 격납되어 있는 시스템의 경우, 실제로는, 플래쉬메모리에 격납된 시스템 제어 프로그램(명령 코드)을 독출하면서, 동일한 플래쉬메모리에서 데이터를 기입하거나, 또는 데이터의 소거를 행하는 것은 불가능하다.
이 문제를 시스템상에서 해결하는 방법은 2개의 플래쉬메모리 장치를 제공하는 것이지만, 이 경우에도 다음의 문제가 있다.
즉, 극단적인 경량화, 소형화가 요구되는 휴대전화 등의 용도로는 시스템상에 탑재하는 디바이스의 수를 최소화할 필요가 있다. 따라서, 2개의 별도의 장치를 제공함은 불리하다. 또한, 2개의 플래쉬메모리 장치가 이용되더라도, 하나의 플래쉬메모리 장치에서 데이터가 독출되는 때에는, 다른 하나의 장치에 대해서만 기입 및 소거를 행할 수 있다. 즉, 일단 시스템이 구성되면, 데이터가 독출 및 기입 또는 소거되는 영역은 변형될 수 없다. 일반적으로, 시스템의 제어를 위한 프로그램(명령코드)을 기억하는 영역의 크기는 데이터가 기입 또는 소거되는 데이터 영역과는 다르다. 그들 사이의 비율은 동일 시스템의 경우에도 시스템을 업그레이드한 경우에 변경될 수 있다.
상기 경량화 및 소형화의 문제점을 해결하기 위해서는, 하나의 플래쉬메모리 장치중에 완전 독립적으로 동작하는 2개의 메모리영역을 구성하면 된다. 도 5는 그러한 하나의 실시예를 나타낸다. 이 실시예에서는, 워드선을 중앙에서 완전하게 분할하여, 2조의 워드선블럭(W1-1,W1-2,...,W1-M)과 (W2-1,W2-2,...,W2-M)을 구성하고, 각각에 대해 행디코더(XD1,XD2)를 배치한다. 즉, 메모리셀 어레이블럭(BL1-BL K/2)에서는, 행디코더(XD1)에 의해 구동되고, 메모리셀어레이블럭(BL K/2+1 - BL K)에서는, 행디코더(XD2)에 의해 구동하는 것이다.
그러나, 도 5에 도시된 실시예에서도, 예컨대 블럭(BL1)과 블럭(BL2)에 대해, 동시에 독출과 기입 및 소거를 행할 수 없다. 이 때문에, 블럭들(BL1,BL2)은 워드선이 공유되어진다.
각각의 메모리셀어레이 블럭의 동작을 완전하게 독립적으로 행하기 위해서는, 도 6에 나타낸 바와같이, 각 블럭(BL1,BL2,...,BLK) 마다에, 각각 독립된 워드선(W1-1,W1-2,...,W1-M), (W2-1,W2-2,.., W2-M),..., (WK-1,WK-2,...,WK-M)을 설치하고, 각 블럭에, 완전하게 독립된 행디코더(XD1,XD2,..,XDK)에 의해 구동될 수 있게해야 된다. 이 경우에, 레이아웃 면적이 현저하게 줄어들게 되므로, 역시 불리하다.
[발명이 이루고자 하는 기술적 과제]
본 발명의 비휘발성반도체 기억장치는 매트릭스상으로 배열되고 또 모든 트랜지스터의 소스가 공통 접속된, 전기적으로 정보의 기입, 소거 및 독출이 가능한 비휘발성 메모리 트랜지스터; 매트릭스의 동일 행의 트랜지스터의 콘트롤 게이트를 공통 접속하기 위한 복수의 워드선; 매트릭스의 동일 열의 트랜지스터의 드레인을 공통 접속하기 위한 복수의 비트선; 입력 어드레스 신호의 제 1 소정 부분의 신호치에 대응하여 상기 복수의 비트선을 데이터 버스에 선택적으로 접속하기 위한 비트선 선택 회로; 및 정보의 기입, 소거 및 독출시에 상기 공통 접속된 소스로 소정 전압을 선택적으로 출력하는 전압 선택 출력 회로를 포함하는 복수의 메모리 셀 어레이 블럭을 단일 집적 회로상에 포함한다.
상기 각 블럭의 복수의 워드선은 각 블럭 사이에 설치된 일군의 스위칭 트랜지스터를 통하여 각각 인접 블럭의 대응하는 워드선에 접속되고, 입력 어드레스 신호의 제 2 소정 부분의 신호치에 대응하는 소정의 워드선 선택 신호를 출력하는 2 개 이상의 워드선 선택 회로를 추가로 더 포함하며, 상기 복수의 블럭내, 소정의 2 개의 블럭쌍의 복수의 워드선이 대응하는 상기 워드선 선택회로에 각기 접속되고, 각 비트선 선택 회로가 입력 어드레스 신호의 제 1 소정 부분의 신호치에 대응하여 선택된 비트선을 2개의 데이터 버스에 택일적으로 접속한다.
본 발명의 일 실시예에서, 상기 블럭 사이에 설치된 복수의 스위칭 트랜지스터의 게이트가 각 블럭 사이 마다에 각각 공통 접속되고 또 소정의 트랜지스터 온 또는 오프 전압이 인가된다.
본 발명의 다른 실시예에서, 기억 내용이 변경가능한 기억회로, 기억회로의 기억 내용에 대응하여 상기 트랜지스터 온 또는 오프 전압을 선택적으로 출력하는 트랜지스터 스위칭 전압 출력 회로를 추가로 포함한다.
본 발명의 또 다른 실시예에서, 스위칭 트랜지스터의 각 군이 인접 블럭의 대응하는 워드선에 각기 접속된 N 채널 MOS 트랜지스터 및 P 채널 MOS 트랜지스터를 포함한다.
본 발명의 또 다른 실시예에서, 각 블럭의 복수의 워드선이 블럭 사이를 접속하기 위한 글로벌 워드선; 및 각 블럭내의 매트릭스의 동일 열의 트랜지스터의 콘트롤 게이트를 공통 접속하기 위해 글로벌 워드선에 각기 접속된 국부 워드선을 포함한다.
본 발명에 따른 비휘발성반도체 기억장치에서는, 스위칭 트랜지스터(MOS 트랜지스터)가 메모리셀어레이 블럭들 사이에 제공되어 각 워드선들을 블럭들 사이에서 전기적으로 절연시킨다. 따라서, 데이터가 동시에 독출 또는 기입 또는 소거되는 블럭영역이 임의로 설절될 수 있다. 또한, 스위칭 트랜지스터들이 2개의 워드선 선택회로(행디코더)에 더하여 각 블럭들 사이에 제공된다.
또한, 상기 스위칭 트랜지스터들에 인가되는 제어전압을 임의로 변경함에 의해, 워드선 분리위치가 임의로 변경될 수 있다.
따라서, 본 발명에서는 데이터가 1칩상의 다른 메모리셀 어레이에서 기입 또는 소거되는 동안 하나의 메모리셀 어레이블럭에서 데이터가 독출될 수 있고, 칩레이아웃 면적의 증가가 최소화되는 비휘발성 반도체 기억장치를 제공한다.
본 발명의 상기한 장점 및 다른 장점들은 첨부도면들을 참조하여 후술되는 설명을 이해함으로써 당업자들에게 더욱 명확해질 것이다.
[발명의 구성 및 작용]
[실시예 1]
도 1은 본 발명에 의한 실시예 1의 (데이터가 블럭 단위로 소거가능한 원칩 플래시 메모리)의 회로구성도이다.
본 실시예에 의하면, 비휘발성 트랜지스터로서 플로팅 게이트형 MOS 트랜지스터가 사용되며, 상기 트랜지스터는 플로팅 게이트를 갖고 채널 핫 전자의 주입에 의해 데이터가 기입되고 Fowlwe-Nordheim 전류에 의해 소거가능하도록 되어 있다.
도 1에 보인 바와 같이, 각각의 메모리셀 어레이 블럭 BL1, BL2, ... BLk의 각각에 있어서, 상기 플로팅 게이트형 MOS 트랜지스터는 매트릭스 형태로 배열된다. 각 동일한 행의 트랜지스터의 콘트롤 게이트는 워드선 (W1-1, W1-2, W1-M), (W2-1, W2-2, W2-M), (Wk-1, Wk-2, Wk-M)을 형성하도록 공통으로 접속된다. 각 동일한 열의 트랜지스터의 콘트롤 드레인은 비트선 (B1-1, , ... B1-N), (B2-1, ... B2-N), (Bk-1,... Bk-N)을 형성하도록 공통으로 접속된다. 또한, 매트릭스형태로 배열된 모든 트랜지스터의 소스는 공통 소스 S1, ..., Sk를 형성하도록 공통접속된다. 상기 메모리셀 블럭 BL1, ... BLk는 각각 입력 어드레스 신호의 컬럼선택 신호부의 신호치에 따라 선택된 비트선을, 기록 및 독출 데이터의 타임에서 데이터 버스 D-BUS-1 및 D-BUS-2에 교호적으로 접속되는 열디코더 YD1, ... YDk를 각각 갖는다. 상기 메모리셀 블럭 BL1, ... BLk는 각각 소거의 타임에서 VHH(고전압), 기록 및 소거의 타임에서 독출데이터(즉, GND)(접지전압), 기입, 소거의 타임에서 공통소스에 소정 전압을 선택적으로 출력하기 위한 출력회로 SV1, SVk를 갖는다. 상기 출력회로 SV1, SVk는 각각 접지전압 GND를 인가하기 위한 N채널 MOS트랜지스터 N11, ... Nk1및 고전압 VHH를 인가하기 위한 P채널 MOS트랜지스터 P11, ... Pk1을 각각 갖는다.
본 실시예에 있어서, 2개의 행디코더 XD1, XD2가 제공된다. 특히, 상기 행디코더 XD1, XD2는 입력어드레스 신호의 행선택부의 신호치에 따라 소정 워드선 선택신호를 출력한다. 상기 행디코더 XD1는 상기 메모리셀 어레이 블럭 BL1의 각 워드선 W1-1, ... W1-M에 접속된다. 상기 행디코더 XD2는 상기 메모리셀 어레이 블럭 BLk의 각 워드선 Wk-1, ... Wk-M에 접속된다.
본 실시예에 있어서, 2개의 데이터 버스 D-BUS-1 및 D-BUS-2는 독출동작 및 기입동작을 동시에 행하기 위한 목적으로 제공된다. N채널 MOS트랜지스터 N1,N2는 각각 기입 데이터의 타임에서 상기 데이터 버스 D-BUS-1 및 D-BUS-2에 기입하기 위한 소정 고전압 VPP를 각각 입가한다. 센스앰프 SA1, SA2는 각각 독출 데이터의 타임에서 상기 데이터 버스 D-BUS-1 및 D-BUS-2의 전류를 감지, 증폭 및 출력한다. 또한, 멀티플렉서 MUX는 제어신호에 따라 센스앰프 SA1또는 SA2의 출력신호를 선택적으로 출력한다.
또한, 스위칭 MOS 트랜지스터군 MOS1, ... MOSk-1은 각각 메모리셀 어레이 블럭 BL1, ... BLk간(즉, 각 블럭의 워드선간)에 개재된다. 상기 스위칭 MOS 트랜지스터군 MOS1, ... MOSk-1은 각각 복수의 N채널 MOS 트랜지스터군 (NT1-1, ... NT1-M), ... (NTk-1-1, ... NTk-1-M)을 포함한다. 각 MOS 트랜지스터군 MOS1, ... MOSk-1의 게이트는 동일한 제어전압을 받기위해 공통으로 접속되어 있다.
구성회로 CON1, .... CONk-1은 각각 상기 스위칭 MOS 트랜지스터군 MOS1, ... MOSk-1의 공통 접속 게이트에 제어전압 G1, ... Gk-1을 출력한다. 상기 구성회로 CON1, ... CONk-1은 각각 레지스터 R1, ... Rk-1및 이 레지스터 R1, ... Rk-1에 기억된 내용(H 또는 L)에 따라 접지전압 GND 또는 전압 WXX을 선택적으로 출력하는 CMOS회로 CM1,... CMk-1을 포함한다.
상기 스위칭 MOS 트랜지스터군 MOS1, ... MOSk-1및 구성회로 CON1, .... CONk-1은 본 발명의 특징적인 요소이다.
이하, 독출 및 기입 동작의 병행 동작을 설명한다.
상기 메모리셀 어레이블럭 BL1의 메모리셀 M1-11에 기억된 데이터가 독출되는 동안 데이터가 메모리셀 어레이블럭 BL2의 메모리셀 M2-22에 기입되는 경우를 간단히 설명한다.
우선, 메모리셀 어레이 블럭 BL1과 BL2간의 워드선을 전기적으로 분리시키기위해, 구성 신호선 CSL을 통해 레지스터 R1을 "H"로 설정하고 레지스터 R2내지 Rk-1을 "L"로 설정한다. 사용자가 파워온 후 명령을 엔터링하여 이 구성 동작을 설정할 수도 있다. 또는, 플래시 메모리의 제조자가 출하전에 미리 구성 동작을 설정할수도 있다.
레지스터 R1이 "H"로 설정되면, 메모리셀 어레이블럭 BL1의 워드선 W1-1,... W1-M과 메모리셀 어레이블럭 BL2의 워드선 W2-1,... W2-M간에 제공된 MOS 트랜지스터군 MOS1의 게이트 콘트롤 전압 G1은 GND레벨에 달하고, MOS 트래지스터군 MOS1의 각각의 트랜지스터 NT1-1, ... NT1-M은 턴오프된다. 이에 따라, 메모리셀 어레이블럭 BL1의 워드선 W1-1,... W1-M은 메모리셀 어레이블럭 BL2의 워드선 W2-1,... W2-M과 전기적으로 분리된다.
레지스터 R2내지 Rk-1이 "L"로 설정되면, 다른 메모리셀 어레이블럭 BL2내지 BLk간의 MOS 트랜지스터군 MOS2내지 MOSk-1의 게이트 콘트롤 전압 G2, ... Gk-1은 전압 VXX레벨에 달하고, MOS 트랜지스터군 MOS2내지 MOSk-1의 각 트랜지스터는 턴온된다. 이에 따라, 워드선이 메모리셀 어레이블럭 BL2내지 BLk간에 서로 접속된다.
상기 구성회로 CON1, .... CONk-1에 있어서의 레지스터 R1내지 Rk-1에 기억된 내용에 따라, 행디코더 YD1내지 YDk를 상기 데이터 버스 D-BUS-1 및 D-BUS-2의 어느 하나에 선택된 비트선을 접속한다. 레지스터 Ri(i = 1, ..., k-1)이 "H"로 설정되고, 메모리셀 어레이블럭 BL1내지 BLi의 열디코더 YD1내지 YDi를 데이터 버스 D-BUS-1에 선택된 비트선을 접속하고, 메모리셀 어레이블럭 BLi+1내지 BLk의 열디코더 YDi+1내지 YDk를 데이터 버스 D-BUS-2에 선택된 비트선을 접속한다.
상기 메모리셀 어레이블럭 BL1의 메모리셀 M1-11로 부터의 데이터를 독출하기 위해, 제어신호 P/Ri을 "H"로 설정하여 트랜지스터 N11을 턴온시키고, 공통 소스 S1을 GND레벨로 설정한다. 독출동작을 위해 약 5V의 전압을 행디코더 XD1에 의해 워드선 W1-1에 인가한다. 상기 열디코더 YD1를 통해 비트선 B1-1에 데이터 버스 D-BUS-1이 접속되어, 상기 비트선 B1-1에 약 1V의 전압이 인가된다. 이 때 흐르는 전류는 센스앰프 SA1에 의해 증폭된다. 이에 따라 데이터는 독출된다. 이 때, 트랜지스터 NT1-1이 OFF상태로 되고, 상기 워드선 W2-1및 그 후의 워드선에는 상기 워드선 W2-1에 인가된 약 5V의 전압이 전송되지 않는다.
독출동작과 병행하여 상기 메모리셀 어레이블럭 BL2의 메모리셀 M2-22에 데이터를 기입하기 위해, 제어신호 P/R2을 "H"로 설정하고, 공통 소스 S2를 GND레벨로 설정한다. 독출동작을 위해 약 10V의 고전압을 행디코더 XD2에 의해 워드선 WK-2에 인가한다. 상기 구성 회로의 각 전압 VXX는 10V보다 약간 높게 설정된다(즉, 약 12V). 상기 레지스터 R2, ... RK-1은 "L"로 설정되며, 이에 따라 제어전압 G2내지 GK-1이 약 12V로 설정된다. 이 때문에, 메모리셀 어레이블럭 BL2와 BLK-1간의 스위칭 MOS 트랜지스터군의 각 트랜지스터는 도통된다. 따라서, 워드선 WK-1에 인가되는 10V의 전압이 워드선 W2-2에 직접 전송된다. 상기 워드선 WK-2이외의 워드선 WK-1, WK-3, ... WK-M은 행디코더 XD2에 의해 GND레벨로 설정되기 때문에, 상기 메모리셀 어레이블럭 BL2의 워드선 W2-1, W2-3, ... W2-M은 모두 GND레벨로 설정된다. 이 때, 메모리셀 어레이블럭 BL1과 BL2간에 위치된 스위칭 MOS 트랜지스터군 MOS1의 제어전압은 GND레벨로 설정된다. 따라서, MOS 트랜지스터군 MOS1의 각 트랜지스터는 OFF상태로 되어, 상기 메모리셀 어레이블럭 BL1이 워드선 W1-1, ..., W1-M에는 상기 상기 메모리 셀 어레이블럭 BL2의 워드선 W2-1, ..., W2-M의 전압이 전송되지 않는다.
다음, 제어신호 PGEN2를 "H"로 설정하여 고전압을 데이터 버스 D-BUS-2에 인가한다. 약 6V의 전압을 열디코더 YD2를 통해 비트선 B2-2에 인가하여, 메모리셀 M2-22에 데이터를 기입한다. 상기 메모리셀 M2-22에 데이터가 정상적으로 기입되었는지를 확인하기 위해, 센스앰프 SA2를 사용하여 상기 데이터 버스 B-BUS-2를 통해 데이터를 독출한다. 이 독출결과 데이터가 정상적으로 기입되지 않은 것으로 발견되었을때, 재기입동작이 행해진다.
상기한 바와 같이, 데이터가 메모리셀 어레이블럭 BL1의 메모리셀로 부터 독출되는 동안, 데이터는 예컨대 메모리셀 어레이블럭 BL2의 메모리셀에 기입될수 있다. 각각의 메모리셀 어레이블럭간에 MOS 타타군 MOS1, ... MOSK-1을 개재시킴으로써, 상기 메모리셀 어레이블럭 BL1이 상기 메모리셀 어레이블럭 BL2와 완전히 독립적으로 동작하기 때문에, 독출 및 기입 동작이 동시에 행해질수 있다.
독출 및 기입 동작이 동시에 행해지는 경우를 설명하였다. 이와 비슷하게, 독출 및 소거 동작 또는 기입 및 소거동작이 동시에 행해질수 있다. 또한, 두개의 메모리셀 어레이 블럭에 데이터가 동시에 기입될수도 있다. 또한, 독립적으로 동작되는 메모리셀 어레이블럭은 임의로 선택될수 있다. 예컨대, 메모리셀 어레이블럭 BL2와 BL3이 독립적으로 동작되도록 요망되는 경우, 레지스터 R2(도시되지 않음)는 "H"로 설정되고, 레지스터 R1, R3, ... (도시되지 않음), RK-1는 "L"로 설정된다. 이 경우, 메모리셀 어레이블럭 BL2와 BL3간의 스위칭 MOS 트랜지스터군의 각 트랜지스터는 OFF상태로 되고, 메모리셀 어레이블럭 BL2의 워드선 W2-1,... W2-M은 메모리셀 어레이블럭 BL3의 워드선 W3-1,... W3-M과 전기적으로 분리된다.
상기한 바와 같이, 레지스터 R1, ... RK-1의 데이터 설정에 따라, 독립적으로 동작될 영역이 임의로 설정되고, 이 설정역시 변경될 수 있다. 이에 따라, 독출 및 기입 동작, 기입 및 소거동작, 또는 독출 및 소거 동작이 서로 독립적으로 동작하는 영역에서 동시에 행해질수 있다.
본 실시예에 있어서, 프로그램 기억부와 데이터 기억부는 원칩 플래시 메모리에 제공될수 있다. 또한, 그의 설정은 임의로 행해질수 있다.
[실시예 2]
도 2는 본 발명에 따른 실시예 2의 회로 구성도이다. 실시예 1과 2의 차이는 메모리셀 배열 블럭간에 제공된 각각의 스위칭 MOS 트랜지스터 그룹의 구성에 있다. 더 구체적으로, 실시예 1에서, 스위칭 MOS 트래지스터 그룹은 N-채널 MOS 트랜지스터로 구성된다. 실시예 2에서, P-채널 MOS 트랜지스터(PT1-1,...PT1-M), ...(PTK-1-1,....., PTK-1-M)는 N-채널 MOS 트랜지스터에 병렬로 접속된다. 상술한 변경으로 인해, 하나 이상의 CMOS 회로(CM'1, .., CM'K-1)는 각각의 구성 회로(CON1,...,CONK-1)에 부가된다.
실시예 1에서, 스위칭 MOS 트랜지스터 그룹이 N-채널 MOS 트랜지스터로 구성되기 때문에, 전압(VXX)는 기입(임계 전압에서의 감소를 방지하기 위한 목적)시에 워드선 전압(10 볼트) 보다 약 2볼트 정도 높게 되는 것이 요구된다. 실시예 2에서는, 스위칭 MOS 트랜지스터 그룹은 CMOS로 구성되어, 구성 회로에 공급된 전압(VXX)은 기입시에 워드선 전압의 레벨과 동일한 레벨로 설정될 수 있다.
[실시예 3]
도 3은 본 발명에 따른 실시예 3의 회로 구성도이다.
본 실시예에서, 워드선에 부의 전압을 인가하여 데이터를 소거하는 방법이 적용된다. 본 방법에 따르면, 워드선에 인가된 전압은 GND 레벨보다 부(즉, -10 볼트 정도)로 설정된다. 이는 메모리 트랜지스터의 소스에 인가된 고전압 레벨을 감소시키는 것이 그 목적이다. 이 방법은 압력 저항을 향상시키기 위한 이중 확산이 소스 부분 등에서 요구되지 않는다는 이점을 갖는다. 이 방법의 적용과 관련하여, 워드선은 부의 전압으로 데이터를 소거하기에 적합한 전역 워드선(GW1-1, ..., GW1-M), ..., (GWK-1, ... , GWK-M) 및 국부 워드선(LW1-1, ..., LW1-M), ..., (LWK-1, ..., LWK-M)을 포함한다. 본 실시예에서, 메모리셀의 수, 즉, 데이터가 독립적으로 소거되는 메모리셀 배열 블럭에서 비트선의 수는 블럭에 따라 다르다. 도 3에서, 메모리셀 배열 블럭(BL1)은 N개의 비트선을 가지며, 메모리셀 배열 블럭(BL2)은 L개의 비트선을 가지며,...., 메모리셀 배열 블럭(BLK)은 J개의 비트선을 가진다. 일반적으로, 도 3에 도시된 메모리 블럭 구성은 "부트 블럭(boot block)" 구성을 갖는 반면, 메모리셀의 동일한 수를 갖는 블럭이 배열된 도 1에 도시된 메모리 블럭 구성은 "대칭형 블럭" 구성이라 불린다. 도 3에 도시된 부트 블럭이 도 1에 도시된 보통의 소거 방법에 적용될 수 있다. 도 1에 도시된 등가 블럭 구성은 도 3에 도시된 워드선에 부의 전압을 인가하여 데이터를 소거하기 위한 방법에 적용될 수 있다.
도 3에서, 부의 전압은 소거시에 워드선에 인가되어, P-채널 MOS 트랜지스터가 스위칭 MOS 트랜지스터로서 사용될 수 있게 한다. 부의 전압으로 데이터를 소거하는 경우에조차 삼중 웰 공정(triple well process)을 사용할 수 있다면, N-채널 MOS 트랜지스터는 P-웰에서 형성될 수 있다. 이로 인해, P-웰의 기전력은 P-기판과 무관하게 소정 부의 전압(즉, 소거시에 워드선 부 전압보다 낮은 전압)으로 설정되도록 한다. 따라서, 도 1에 도시된 바와 같은 N-채널 MOS 트랜지스터로 구성된 스위칭 MOS 트랜지스터 그룹 또는 도 2에 도시된 바와 같은 CMOS로 구성된 스위칭 MOS 트랜지스터 그룹이 사용될 수 있다.
이하에서, 독출 및 소거 동작의 병렬 동작이 설명될 것이다.
데이터가 메모리셀 배열 블럭(BL2)의 메모리셀(M2-22)로부터 소거되는 반면, 메모리셀 배열 블럭(BL1)으로부터 독출되는 경우가 설명될 것이다.
우선, 저항(R1)은 "L"로 설정되고 저항(R2, ... , RK-1)은 메모리셀 배열 블럭(BL1및 BL2)사이에 전역 워드선을 전기적으로 분리시키기 위한 목적으로 "H"로 설정된다.
부의 전압으로 데이터를 소거하기 위한 방법을 적용하는 경우에, 워드선에 적용된 전압은 다음과 같다:
독출: 5 볼트 또는 GND
기입: 10 볼트 및 또는 GND
소거: - 10 볼트
따라서, 동시에 수행될 동작의 조합에 있어서, 전역 워드선을 서로 전도 상태로 하거나 전기적으로 분리시키기 위해, 구성 회로에 공급될 전압(VXX및 VNEG)은 예를 들면, 약 10 볼트 약 -12 볼트에 설정될 것이 요구된다. 이러한 전압을 발생시키기 위한 회로로서, 충전 펌프 회로 등이 사용될 수 있다.
저항(R1)이 "L"로 설정될 때, 메모리셀 배열 블럭(BL1및 BL2) 사이의 스위칭 MOS 트랜지스터 그룹(MOS1)의 제어 전압(G1)은 VXX(약 10 볼트)가 되고, MOS 트랜지스터 그룹(MOS1)의 P-채널 MOS 트랜지스터(PT1-1,..., PT1-M)는 턴 오프된다. 다른 저항이 "H"로 설정될 때, 메모리셀 배열 블럭(BL2, ..., BLK)의 메모리셀 배열간에 스위칭 MOS 트랜지스터 그룹(MOS2, ... , MOSK-1)의 각 트랜지스터는 턴 온된다.
메모리셀(M1-11)로부터 데이터를 독출하기 위해, 국부 워드선(LW1-1)에 독출용의 약 5볼트의 전압을 인가하는 것이 필요하다. 메모리셀 배열 블럭(BL2)로부터 데이터를 소거하기 위해, 메모리셀 배열 블럭(BL2)의 모든 국부 워드선(LW2-1, ... , LW2-M)에 약 -10 볼트의 부의 전압을 인가하는 것이 필요하다. 국부 워드선(LW1-1)을 약 5 볼트로 설정하기 위해, 전역 워드선(GW1-1)은 행 디코더(XD1)에 의해 약 5 볼트로 설정되어, 국부 워드선(LW1-1) 및 전역 워드선(GW1-1) 사이에 P-채널 MOS 트랜지스터의 게이트 전압(L1)이 약 -2 내지 -5 볼트의 부의 전압으로 설정된다. 약 -10 볼트의 부의 전압으로 국부 워드선(LW2-1, ..., LW2-M)을 설정하기 위해, 행 디코더(XD2)에 의해 약 -10 볼트의 부의 전압으로 전역 워드선(GW2-1, ... , GW2-M)을 설정하는 것이 필요하다. 이로 인해, 전역 워드선(GW2-1, ..., GW2-M)과 국부 워드선(LW2-1, ..., LW2-M) 사이에 P-채널 MOS 트랜지스터의 게이트 전압(L2)은 -10 볼트보다 약간 낮은 전압, 예를 들면, 약 -12 볼트로 설정된다. 타 블럭내에 전역 워드선과 국부 워드선 사이의 P-채널 MOS 트랜지스터의 게이트 전압(L3, ..., LK)은 예를 들면, P-채널 MOS 트랜지스터를 턴 오프하기 위해 예를 들면, 10 볼트로 설정된다. 각각의 게이트 전압(L1, ..., LK)의 설정은 어떤 동작(즉, 독출, 기입 또는 소거 동작)이 블럭에서 수행되는 지를 나타내는 정보 및 병렬로 동작하는 블럭을 특정하는 정보에 따라 제어된다.
상술한 바와 같이, 워드선에 부의 전압을 인가하기 위한 데이터를 소거하는 방법을 적용하는 플래시 메모리에서조차, 워드선은 전기적으로 분리될 수 있다. 나아가, 저항(R1, .., RK-1)에서 설정된 데이터에 따라, 독립적으로 동작되는 영역은 임의로 설정될 수 있고, 상기 설정은 반경될 수 있다. 따라서, 독출 및 기입 동작, 기입 및 소거 동작 및 독출 및 소거 동작은 서로 무관하게 동작하는 영역내에서 동시에 수행될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 아주 유용한 비휘발성 반도체 메모리 장치가 실현될 수 있고, 독출, 기입 및 소거 동작이 완전히 무관하게 수행되는 메모리 블럭은 임의로 선택되고 단순한 스위칭 트랜지스터를 소거될 블럭을 기초로한 워드선 사이에 직렬로 겹쳐놓음으로써 레이아웃 영역의 증가를 최소화할 수 있다. 나아가, 본 발명에 따르면, 워드선은 각 워드선의 부하 커패시턴스를 감소시키기 위해 전기적으로 분리된다. 따라서, 독출 속도는 향상될 수 있다. 예를 들면, 블럭(BL1)이 독출 전용 프로그램(지시 코드) 저장부로서 할당된다고 가정하면, 블럭(BL2내지 BLK)은 데이터가 기입 또는 소거되는 데이터 저장부로서 할당되고, 행디코더(XD1)에 의해 구동되는 워드선의 부하 커패시턴스는 감소한다. 따라서, 워드선의 전이 속도가 향상되어, 프로그램 저장부의 독출 속도는 향상될 수 있다.
본 발명의 범위를 벗어나지 않는 한, 본 발명이 속한 기술 분야에서의 당업자에게 다양한 변형이 가능한 것은 명백할 것이다. 따라서, 본 발명은 이하의 특허 청구 범위에 의해서 넓게 해석되고, 상술한 설명에 제한되지 않는다.

Claims (6)

  1. 매트릭스상으로 배열되고 또 모든 트랜지스터의 소스가 공통 접속된, 전기적으로 정보의 기입, 소거 및 독출이 가능한 비휘발성 메모리 트랜지스터; 매트릭스이 동일 행의 트랜지스터의 콘트롤 게이트를 공통 접속하기 위한 복수의 워드선; 매트릭스의 동일 열의 트랜지스터의 드레인을 공통 접속하기 위한 복수의 비트선; 입력 어드레스 신호의 제 1 소정 부분의 신호치에 대응하여 상기 복수의 비트선을 데이터 버스에 선택적으로 접속하기 위한 비트선 선택 회로; 및 정보의 기입, 소거 및 독출시에 상기 공통 접속된 소스로 소정 전압을 선택적으로 출력하는 전압 선택 출력 회로를 포함하는 복수의 메모리 셀 어레이 블럭을 단일 집적 회로상에 포함하는 비휘발성 반도체 기억장치에 있어서, 상기 각 블럭의 복수의 워드선은 각 블럭 사이에 설치된 일군의 스위칭 트랜지스터를 통하여 각각 인접 블럭의 대응하는 워드선에 접속되고, 입력 어드레스 신호의 제 2 소정 부분의 신호치에 대응하는 소정의 워드선 선택 신호를 출력하는 2개 이상의 워드선 선택 회로를 추가로 더 포함하며, 상기 복수의 블럭내, 소정의 2개의 블럭쌍의 복수의 워드선이 대응하는 상기 워드선 선택회로에 각기 접속되고, 또 각 비트선 선택 회로가 입력 어드레스 신호의 제 1 소정 부분의 신호치에 대응하여 선택된 비트선을 2개의 데이터 버스에 선택적으로 접속하고, 데이터가 메모리 셀 어레이 블록의 한 메모리 셀로부터 독출되는 동안, 데이터가 다른 메모리 셀 어레이 블록의 메모리 셀에 기입될 수 있으며, 상기 하나의 메모리 셀 어레이 블록과 상기 다른 메모리 셀 어레이 블록 사이에 스위칭 MOS 트랜지스터군을 개재시켜, 상기 하나의 메모리 셀 어레이가 상기 다른 메모리 셀 어레이 블록과 완전히 독립적으로 동작됨으로써 독출 및 기입의 동작이 동시에 수행되도록 하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 블럭 사이에 설치된 복수의 스위칭 트랜지스터의 게이트가 각 블럭사이 마다에 각각 공통 접속되고 또 소정의 트랜지스터 온 또는 오프 전압이 인가되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  3. 제2항에 있어서, 기억 내용이 변경가능한 기억회로, 기억 회로의 기억 내용에 대응하여 상기 트랜지스터 온 또는 오프 전압을 선택적으로 출력하는 트랜지스터 스위칭 전압 출력 회로를 추가로 포함하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  4. 제2항에 있어서, 스위칭 트랜지스터의 각 군이 인접 블럭의 대응하는 워드선에 각기 접속된 N 채널 MOS 트랜지스터 및 P 채널 MOS 트랜지스터를 포함하는 비휘발성 반도체 기억장치.
  5. 제2항에 있어서, 각 블럭의 복수의 워드선이 블럭 사이를 접속하기 위한 전역 워드선; 및 각 블럭내의 매트릭스의 동일 열의 트랜지스터의 콘트롤 게이트를 공통 접속하기 위해 전역 워드선에 각기 접속된 국부 워드선을 포함하는 비휘발성 반도체 기억장치.
  6. 제1항에 있어서, 상기 하나의 메모리 셀 어레이 블록은 독출전용(read-only) 프로그램(명령 코드: instruction code) 저장부로서 할당되고, 다른 메모리 셀 어레이 블록은 데이터가 기입 또는 소거되는 데이터 저장부로서 할당되고, 상기 독출전용 프로그램 저장영역의 독출속도가 향상되도록 행 디코더에 의해 구동되는 상기 워드선의 부하용량을 감소시키며, 이에의해 워드선의 천이 속도가 향상될 수 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
KR1019970063579A 1996-11-14 1997-11-14 비휘발성 반도체 기억장치 KR100287131B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-302269 1996-11-14
JP30226996A JPH10144086A (ja) 1996-11-14 1996-11-14 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
KR19980042858A KR19980042858A (ko) 1998-08-17
KR100287131B1 true KR100287131B1 (ko) 2001-04-16

Family

ID=17906986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970063579A KR100287131B1 (ko) 1996-11-14 1997-11-14 비휘발성 반도체 기억장치

Country Status (6)

Country Link
US (1) US6081450A (ko)
EP (1) EP0843316B1 (ko)
JP (1) JPH10144086A (ko)
KR (1) KR100287131B1 (ko)
DE (1) DE69726698T2 (ko)
TW (1) TW355844B (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3940513B2 (ja) 1999-01-11 2007-07-04 株式会社東芝 半導体記憶装置
KR100560634B1 (ko) * 1999-01-13 2006-03-16 삼성전자주식회사 불휘발성 반도체 메모리 장치
EP1052646B1 (en) 1999-05-11 2004-07-14 Fujitsu Limited Non-volatile semiconductor memory device permitting data-read operation performed during data-write/erase operation
US6163478A (en) * 1999-10-19 2000-12-19 Advanced Micro Devices, Inc. Common flash interface implementation for a simultaneous operation flash memory device
US6240040B1 (en) * 2000-03-15 2001-05-29 Advanced Micro Devices, Inc. Multiple bank simultaneous operation for a flash memory
JP2001283594A (ja) * 2000-03-29 2001-10-12 Sharp Corp 不揮発性半導体記憶装置
US6851026B1 (en) 2000-07-28 2005-02-01 Micron Technology, Inc. Synchronous flash memory with concurrent write and read operation
KR100368590B1 (ko) * 2000-04-17 2003-01-24 삼성전자 주식회사 비등분할 메모리 블록을 가진 반도체 메모리 장치
JP3871184B2 (ja) 2000-06-12 2007-01-24 シャープ株式会社 半導体記憶装置
US6594194B2 (en) * 2001-07-11 2003-07-15 Sun Microsystems, Inc. Memory array with common word line
US7184307B2 (en) * 2001-08-28 2007-02-27 Samsung Electronics Co., Ltd. Flash memory device capable of preventing program disturbance according to partial programming
US6741502B1 (en) 2001-09-17 2004-05-25 Sandisk Corporation Background operation for memory cells
US7177197B2 (en) * 2001-09-17 2007-02-13 Sandisk Corporation Latched programming of memory and method
US20050185465A1 (en) * 2003-03-11 2005-08-25 Fujitsu Limited Memory device
JP2005116119A (ja) 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
US7058754B2 (en) * 2003-12-22 2006-06-06 Silicon Storage Technology, Inc. Nonvolatile memory device capable of simultaneous erase and program of different blocks
US7092288B2 (en) * 2004-02-04 2006-08-15 Atmel Corporation Non-volatile memory array with simultaneous write and erase feature
KR100610006B1 (ko) * 2004-05-04 2006-08-08 삼성전자주식회사 호스트 시스템의 다중동작 지원에 적합한 메모리 구조를갖는 반도체 메모리 장치
DE602005010403D1 (de) * 2005-05-25 2008-11-27 St Microelectronics Srl Entladeschaltung für einen wortweise löschbaren Flash-Speicher
JP2007128633A (ja) * 2005-10-07 2007-05-24 Matsushita Electric Ind Co Ltd 半導体記憶装置及びこれを備えた送受信システム
JP2007157331A (ja) * 2007-03-16 2007-06-21 Ricoh Co Ltd 複合化フラッシュメモリ及びそれを搭載した携帯用機器
KR20110131208A (ko) * 2009-02-09 2011-12-06 램버스 인코포레이티드 동기화된 제어를 갖는 다중 플레인의 비휘발성 메모리
US9082515B2 (en) 2011-05-24 2015-07-14 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory device and driving method of variable resistance nonvolatile memory device
WO2012164926A1 (ja) 2011-05-31 2012-12-06 パナソニック株式会社 抵抗変化型不揮発性記憶装置
KR102586179B1 (ko) * 2018-10-04 2023-10-10 에스케이하이닉스 주식회사 반도체 장치
CN112634955A (zh) * 2019-09-24 2021-04-09 长鑫存储技术有限公司 Dram存储器
JP2023141465A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448517A (en) * 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
US5119340A (en) * 1990-09-26 1992-06-02 Sgs-Thomson Microelectronics, Inc. Semiconductor memory having latched repeaters for memory row line selection
JP3143161B2 (ja) * 1991-08-29 2001-03-07 三菱電機株式会社 不揮発性半導体メモリ
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
EP0741415A1 (en) * 1995-05-05 1996-11-06 STMicroelectronics S.r.l. Flash-EEPROM memory with contactless memory cells

Also Published As

Publication number Publication date
EP0843316A2 (en) 1998-05-20
TW355844B (en) 1999-04-11
US6081450A (en) 2000-06-27
DE69726698T2 (de) 2004-10-07
EP0843316A3 (en) 1999-05-19
JPH10144086A (ja) 1998-05-29
DE69726698D1 (de) 2004-01-22
KR19980042858A (ko) 1998-08-17
EP0843316B1 (en) 2003-12-10

Similar Documents

Publication Publication Date Title
KR100287131B1 (ko) 비휘발성 반도체 기억장치
KR100261737B1 (ko) 불휘발성 반도체 기억 장치
US6888751B2 (en) Nonvolatile semiconductor memory device
US4807188A (en) Nonvolatile memory device with a high number of cycle programming endurance
JP3379761B2 (ja) 不揮発性記憶装置
EP0055594B1 (en) Electrically programmable non-volatile semiconductor memory device
US6222774B1 (en) Data-erasable non-volatile semiconductor memory device
JP3779480B2 (ja) 半導体記憶装置
JP3165489B2 (ja) 持久メモリアレイに対するバイアス回路
US6947325B2 (en) Non-volatile semiconductor memory device and controlling method of the same
US6950336B2 (en) Method and apparatus for emulating an electrically erasable programmable read only memory (EEPROM) using non-volatile floating gate memory cells
US5467310A (en) EEPROM and EEPROM reading method
US7286411B2 (en) Row decoder circuit for use in non-volatile memory device
JP2964982B2 (ja) 不揮発性半導体記憶装置
JP2002367378A (ja) 不揮発性半導体記憶装置
US5398204A (en) Nonvolatile semiconductor system
JPH097364A (ja) 半導体記憶装置
JP3544731B2 (ja) 不揮発性半導体記憶装置
JP2825217B2 (ja) フラッシュメモリ
KR940005695B1 (ko) 불휘발성 기억소자의 로우 디코더 회로
JP2732471B2 (ja) 不揮発性半導体記憶装置
JP3258956B2 (ja) 不揮発性半導体メモリ
JP3181478B2 (ja) 不揮発性半導体記憶装置
JPH0376098A (ja) 半導体不揮発性記憶装置
JPS6221200B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140107

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee