JP3165489B2 - 持久メモリアレイに対するバイアス回路 - Google Patents

持久メモリアレイに対するバイアス回路

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JP3165489B2
JP3165489B2 JP33888491A JP33888491A JP3165489B2 JP 3165489 B2 JP3165489 B2 JP 3165489B2 JP 33888491 A JP33888491 A JP 33888491A JP 33888491 A JP33888491 A JP 33888491A JP 3165489 B2 JP3165489 B2 JP 3165489B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的にプログラム可
能な読取専用メモリ（ＥＰＲＯＭ）アレイを含む、集積
回路持久メモリアレイおよびそのようなアレイの列線を
バイアスする回路に関する。
【０００２】特に、本発明は、そのようなアレイの列線
の電圧を所望レベルに保持する回路に関する。
【０００３】
【従来の技術】ＥＰＲＯＭアレイは、本発明の回路およ
び方法を適用しうる集積回路の１例である。ＥＰＲＯＭ
アレイは、行および列をなして配列されたフローティン
グゲート・メモリセルを含む。プログラムされたメモリ
セルのフローティングゲートは電子によって充電され、
それらの電子は、制御ゲートに対して選択された行線選
択電圧が印加された時には、充電されたフローティング
ゲート下のソース−ドレイン路を非導通にする。この非
導通状態は「０」ビットとして読取られる。プログラム
されていないセルのフローティングゲートの荷電は中性
であり、制御ゲートに対して同じ選択された行線選択電
圧が印加された時には、プログラムされていないフロー
ティングゲート下のソース−ドレイン路は導通状態にな
る。この導通状態は、「１」ビットとして読取られる。
【０００４】ＥＰＲＯＭアレイのそれぞれの列および行
は、数千のセルを含みうる。１列内のそれぞれのセルの
ソースは、仮想接地線（ソース列線）に接続されてい
る。１列内のそれぞれのセルのドレインは、別個のビッ
ト線に接続されている。１行内のそれぞれのセルの制御
ゲートは、ワード線に接続されている。
【０００５】セルのプログラミング中においては、適切
なプログラミング電圧が、選択された制御ゲートワード
線および選択されたドレイン列線へ印加されることによ
って、選択されたチャネル領域内に高電流状態を作り出
し、チャネル酸化物を通してチャネル・ホットエレクト
ロンおよび／またはなだれ降伏電子をフローティングゲ
ートへ注入する。
【０００６】仮想接地メモリアレイに対する以前のバイ
アス回路は、ドレイン列線およびソース列線（後者は仮
想接地線とも呼ばれる）の双方をバイアスすることを含
め、メモリアレイ全体をバイアスした。この形式のバイ
アスは、米国特許第４，７２２，０７５号に記載されて
いる。この特許に記載されているバイアス構造の利点
は、全ての列線が抵抗によって共通ノードに接続される
ことによって、全ての（選択された、また選択されな
い）列線が放電または充電路を有し、いずれの列線も浮
動状態にありえないことである。仮想接地アレイの特許
（米国特許第４，２８１，３９７号）においては、ある
ソース列線はダイオードを経て充電される。すなわち、
読取られているメモリセルに最も近い選択されていない
ソース列線は、ダイオードとしての配置を有するＮチャ
ネル電界効果トランジスタによって充電される。このダ
イオード接続されたトランジスタは、ソース列線に対す
る放電路は与えない。放電路は、電源電圧変化に対する
応答のために、またはアレイ端子へ印加された意図され
たより高い電位への寄生漏洩路に対する応答のために、
必要である。
【０００７】ソース列線を正しいレベルに保持しえない
と、仮想接地メモリアレイが高速度動作を必要とし、か
つ／または、高キャパシタンスのソース列線を有すると
いう、困難な問題が発生する。このような仮想接地メモ
リアレイ内の導通メモリセルの読取りの時に、もし同じ
ドレイン列線および同じワード線を共有するメモリセル
のソース列線が、正確な読取りに必要とされるドレイン
列線電圧レベルよりも高い電圧レベルにあれば、読取ら
れているセルはまた、その高電圧レベルのソース列線の
放電をも必要とする。この放電の必要性が加わると、選
択された導通メモリセルの読取りに要するアクセス時間
がおそくなる。
【０００８】米国特許第４，７２２，０７５号に開示さ
れているバイアス構造は、カスコード回路を有するセン
ス増幅器と共用するのが困難である。カスコード形セン
ス増幅器を用いる時は、ドレイン列線上にカスコード装
置によって整定されるバイアスは、ソース列線上のバイ
アスに一致しなくてはならない。もし、そのバイアスが
一致しなければ、電圧差によって生じる電流が読取り能
力を劣化させる。さらに、米国特許第４，７２２，０７
５号に開示されているバイアス構造が、もしセグメント
形アーキテクチャ内において用いられれば、バイアス装
置はセグメント毎に繰返されなくてはならない。
【０００９】
【発明が解決しようとする課題】上述の諸問題を克服す
るように、高速度セグメント形仮想接地メモリアレイの
ドレイン列線およびソース列線の双方上のバイアス電圧
を制御しうる回路および方法が必要である。
【００１０】
【課題を解決するための手段】本発明の回路およびプロ
セスは、メモリアレイのドレイン列線およびソース列線
上のバイアス電圧の制御を、それぞれの該列線に対して
継続的放電路を与えることによって行なう。さらに、こ
の回路は、選択されたドレイン列線上の電圧と、その選
択されたドレイン列線を共有する選択されていないソー
ス列線上の電圧との間の、小さい差を許容する。継続的
放電の機構は十分に大きい抵抗を有するので、それは非
導通状態にあるセルの読取りに妨害を与えることはな
い。さらに、小電流放電は、カスコード形センス増幅器
と共用された時、電源電圧の広い高周波変動下におい
て、効果的な休止状態を保持する。
【００１１】このバイアス回路は、半導体メモリセルの
アレイの選択されたセルを読取るために用いられるもの
であり、そのアレイ内においては、それぞれのセルは、
ドレイン列線と、ソース列線と、ワード線とに結合して
おり、また選択されたセルは、選択されたドレイン列線
と、選択されたソース列線と、選択されたワード線とに
結合している。この回路は、共通ノードと、該共通ノー
ドとそれぞれのソース列線およびドレイン列線との間に
結合した抵抗手段と、それぞれのドレイン列線に結合し
ており、読取りサイクル中に、電源電圧より低いあらか
じめ選択された第１バイアス電圧を選択された前記ドレ
イン列線へ伝達するドレイン選択手段と、それぞれの前
記ソース列線に結合しており、前記読取りサイクル中
に、あらかじめ選択された第２バイアス電圧を、選択さ
れたドレイン列線および選択されたワード線を共有する
セルに結合している選択されていない１つのソース列線
へ伝達するソース選択手段と、前記読取りサイクル中
に、前記選択されていない１つのソース列線以外のソー
ス列線を基準電位に接続する基準選択手段と、を含む。
【００１２】センス増幅器およびドライバ回路は、それ
ぞれ少なくとも３つのトランジスタを含み、また、メモ
リアレイのドレイン列線およびソース列線のそれぞれに
結合している出力を有する。そのそれぞれにおいて、第
１導電形の第１トランジスタは、中間端子と基準電位と
の間に接続されたソース−ドレイン路と、出力に接続さ
れたゲートとを有する。第２トランジスタは、電源電圧
と中間端子との間に接続されたソース−ドレイン路と、
バイアス信号電圧に接続されたゲートとを有する。第３
トランジスタは、負荷または電源電圧と出力との間に接
続されたソース−ドレイン路と、中間端子に接続された
ゲートと、を有する。
【００１３】
【実施例】図１には、公称４メガビットＥＰＲＯＭの集
積回路の設計例が示されている。寸法の比率は実際の製
品のものとなっていないこの設計には、欠陥のあるセル
を有する行および列の代わりに用いられる冗長行および
列を含む１６個の５１２×５１２サブアレイが示されて
いる。周辺回路は、ワード線デコーダと、列デコーダ
と、仮想接地デコーダと、ワード線ドライバと、列／セ
グメント通過ゲートと、を含み、これらの全ては、プリ
デコーダおよびプログラム径路を経て送られるアドレス
入力に応答して、読取りおよびプログラミング電圧を、
諸セルの行および列に接続する機能を行なう。データ
は、メモリアレイ内へ、プログラミング動作中に書込ま
れる。読取り動作中には、メモリアレイからのデータ
は、センス増幅器を経て出力へ送られる。
【００１４】図２には、図１に示されているようなメモ
リチップの一部であるメモリセルアレイの例が示されて
いる。それぞれのセルは、ソース１１と、ドレイン１２
と、フローティングゲート１３と、制御ゲート１４と、
を有するフローティングゲート・トランジスタ１０であ
る。セル１０のある行内のそれぞれの制御ゲート１４
は、ワード線１５（または行線１５）に接続され、また
それぞれのワード線１５はワード線回路１６に接続され
ており、ワード線回路１６は、ワード線デコーダと、ド
ライバと、関連回路と、を含む。セル１０のある列内の
それぞれのソース１１は、（仮想接地線でありうる）ソ
ース列線１７に接続され、またそれぞれのソース列線１
７は列回路１８に接続されており、列回路１８は、列／
セグメントデコーダと、仮想接地デコーダと、列／セグ
メント通過ゲートと、を含む。セル１０のある列内のそ
れぞれのドレイン１２は、ドレイン列線１９に接続さ
れ、またそれぞれのドレイン列線１９は列回路１８に接
続されている。
【００１５】書込みまたはプログラムモードにおいて
は、ワード線回路１６は、線２０ｒ上のワード線アドレ
ス信号および読取り／書込み制御回路２１（またはマイ
クロプロセッサ２１）からの信号に応答して、あらかじ
め選択された第１プログラミング電圧Ｖpp（約＋１２．
５Ｖ）を、選択された制御ゲート導体１４を含む選択さ
れたワード線１５上に印加する動作を行なう。列回路１
８もまた、第２プログラミング電圧Ｖrw（Ｖppがインピ
ーダンスにより約＋５ないし＋１０Ｖまで低下せしめら
れたもの）を、選択されたソース列線１７上、従って、
選択されたセル１０のソース領域１１上に印加する動作
を行なう。選択されたドレイン列線１９は、基準電位Ｖ
ssに接続される。選択されないソース列線１７および選
択されないドレイン列線１９は浮動状態にある。これら
のプログラミング電圧は、選択されたメモリセル１０の
チャネル内に（ドレイン１２からソース１１への）高電
流状態を作り、その結果、ドレインチャネル接合付近の
チャネルホットエレクトロンおよびなだれ降伏電子が発
生し、チャネル酸化物を通して選択されたセル１０のフ
ローティングゲート１３へ注入される。プログラミング
時間は、フローティングゲート１３をチャネル領域に対
して約−２Ｖないし−６Ｖの負のプログラム電荷によっ
てプログラムするのに十分な長さに選択される。注入さ
れた電子および負電圧は、選択されたセル１０のフロー
ティングゲート１３下のソース−ドレイン路を非導通状
態にし、この状態は「０」ビットとして読取られる。選
択されなかったセル１０のフローティングゲート１３下
のソース−ドレイン路は導通状態に保持され、これらの
セル１０は「１」ビットとして読取られる。
【００１６】セルの消去は、例えば紫外線放射によって
行なわれうる。
【００１７】読取りモードにおいては、ワード線回路１
６は、線２０ｒ上のワード線アドレス信号および読取り
／書込み制御回路２１からの信号に応答して、あらかじ
め選択された正電圧Ｖcc（約＋３から＋５Ｖ）を選択さ
れたワード線１５（および選択された制御ゲート１４）
に印加し、また低電圧（接地またはＶss）を選択されな
かつたワード線１５に印加する動作を行なう。列回路１
８は、線２０ｄ上の列アドレス信号に応答して、センス
増幅器をしてあらかじめ選択された正電圧Ｖse n （約＋
１から＋１．５Ｖ）を選択されたドレイン列線１９に印
加せしめる動作を行なう。列回路１８はまた、読取られ
つつあるセル１０に接続されている同じドレイン列線を
共有するソース列線１７以外の、全てのソース列線１７
を接地（またはＶss）に接続する動作も行なう。前者の
ソース列線１７は、選択されたドレイン列線と同じ電圧
レベルへ駆動される。選択されたドレイン列線１９と、
選択されたワード線１５とに接続されているセル１０の
導通または非導通状態は、データ出力端子に接続された
センス増幅器によって検出される。
【００１８】周知のように、メモリセル１０のソース１
１領域と、ドレイン１２領域とは、さまざまな動作モー
ドにおいて交換されうる。上述の読取りの例において、
ソース１１とドレイン１２とに印加された電圧は、交換
可能である。従って、ここで用いられた用語「ソース」
と「ドレイン」とは交換可能である。
【００１９】図３は、負荷トランジスタＴ１１およびメ
モリセル１０と直列に接続された、多くの従来技術のセ
ンス増幅器のバイアス部分内に用いられているようなカ
スコード装置を示しており、これらの３素子は、電源電
圧Ｖccと基準電位Ｖssとの間に直列に接続されている。
カスコード装置のゲートには、基準バイアス電位ＲＢが
接続されている。メモリセル１０のソース−ドレイン路
に加わる電圧の上限は、基準バイアス電位ＲＢからカス
コード装置の電圧スレッショルドＶt を減じたものに等
しい。
【００２０】図４に示されている回路は、共通ノードＮ
と、該共通ノードＮとそれぞれのソース列線１７および
ドレイン列線１９との間に結合したトランジスタＴ１２
のような抵抗手段と、それぞれのドレイン列線１９に結
合しており、読取りサイクル中に、電源電圧Ｖccより低
いあらかじめ選択された第１バイアス電圧を選択された
ドレイン列線１９へ伝達するトランジスタＴ１５のよう
なドレイン選択手段と、それぞれのソース列線１７に結
合しており、読取りサイクル中に、あらかじめ選択され
た第２バイアス電圧を、選択されたドレイン列線１９お
よび選択されたワード線１５を共有するセル１０に結合
している選択されていない１つのソース列線１７へ伝達
するトランジスタＴ１４のようなソース選択手段と、読
取りサイクル中に、前記選択されていない１つのソース
列線１７以外のソース列線１７を基準電位Ｖssに接続す
るトランジスタＴ１３のような基準選択手段と、を含
む。
【００２１】図１および図２のアレイの一部が詳細に示
されている図４を再び参照すると、トランジスタＴ１２
は、全ての列線１７および１９に対して継続的放電路を
与える。それぞれのトランジスタＴ１２は、共通ノード
Ｎと列線１７または１９との間に接続されている。ブリ
ードと表示されている端子において、トランジスタＴ１
２のゲートに印加される電圧は、トランジスタＴ１２を
通る電流を小さい値に制限する電圧に整定される。ブリ
ード端子における電圧は、電流ミラー回路から、または
その目的のための周知の他回路によって、得られる。ノ
ードＮは、基準電位Ｖssに接続されていないことに注意
すべきである。読取り動作電圧は、放電電流が選択され
たソース列線１７を経て、また選択されていないソース
列線１７を経て、基準電位Ｖss源へ流れるように選択さ
れ、これらのソース列線１７は、読取られているドレイ
ン列線１９である共通ドレイン列線１９を共有しない場
合は、接地へ駆動される。ほとんど全てのソース列線１
７が接地されるので、放電路は保証される。
【００２２】選択されたセル１０の読取り中において
は、選択されたドレイン列線１９は、適切な信号Ｙ０−
ＹＮおよびＺＢＬに応答して、ドレイン列選択トランジ
スタＴ１５および部分アレイ選択トランジスタＴ１７を
経てセンス増幅器バイアス回路によりバイアスされる。
選択されたドレイン列線１９を共有し、かつまた同じワ
ード線１５に接続されている選択されていないセル１０
に接続されたソース列線１７のみが、適切な信号ＶＧ０
−ＶＧＮ（信号ＶＧ０−ＶＧＮの補数）およびＺＶＧに
応答して、ソース列選択トランジスタＴ１４および部分
アレイ選択トランジスタＴ１６を経てソース列ドライバ
回路によりバイアスされる。他の全ての選択されなかっ
たソース列線１７は、適切な信号ＶＧ０−ＶＧＮに応答
して、トランジスタＴ１３により基準電位Ｖssへ駆動さ
れる。全ての選択されなかったドレイン列線１９は、基
準電位Ｖssへの接続が放電トランジスタＴ１２を経て供
給を受ける程度のことを除外すれば、浮動状態にある。
【００２３】図４のセンス増幅器バイアス回路は、メモ
リアレイのドレイン列線１９に接続された出力ＯＵＴ１
を有する。第１導電形の第１Ｎ形トランジスタＴ６は、
中間端子ＩＮＴ１と基準電位Ｖssとの間に接続されたソ
ース−ドレイン路を有し、また出力ＯＵＴ１に接続され
たゲートを有する。第２Ｎ形トランジスタＴ４は、電源
電圧Ｖccと中間端子ＩＮＴ１との間に接続されたソース
−ドレイン路と、バイアス信号電圧ＶccＳＡに接続され
たゲートとを有する。第３Ｎ形トランジスタＴ２は、セ
ンス増幅器負荷抵抗／トランジスタＴ１１と出力ＯＵＴ
１との間の接続されたソース−ドレイン路と、中間端子
ＩＮＴ１に接続されたゲートとを有する。
【００２４】図４のソース列ドライバ回路は、メモリア
レイのソース列線１７に結合した出力ＯＵＴ２を有す
る。第１Ｎ形トランジスタＴ５は、中間端子ＩＮＴ２と
基準電位Ｖssとの間に接続されたソース−ドレインと、
出力ＯＵＴ２に接続されたゲートとを有する。第２Ｎ形
トランジスタＴ３は、電源電圧Ｖccと中間端子ＩＮＴ２
との間に接続されたソース−ドレイン路と、バイアス信
号電圧ＶccＳＡに接続されたゲートとを有する。第３Ｎ
形トランジスタＴ１は、電源電圧Ｖccと出力ＯＵＴ２と
の間に接続されたソース−ドレイン路と、中間端子ＩＮ
Ｔ２に接続されたゲートとを有する。
【００２５】選択されたドレイン列線１９およびバイア
スされた選択されていないソース列線１７に対する第１
および第２バイアス電圧レベルは、トランジスタＴ２お
よびＴ１を経て供給される。これらのバイアスレベル
は、Ｎチャネル電界効果トランジスタ対Ｔ４，Ｔ６およ
びＴ３，Ｔ５によって決定される。Ｎチャネル対Ｔ３，
Ｔ５およびＴ４，Ｔ６は、バイアスされるソース列線１
７および選択されたドレイン列線１９に対するバイアス
レベルを、トランジスタＴ５およびＴ６のＮチャネル電
圧スレッショルドＶt の値に近い電圧に整定する低利得
インバータを形成する。スイッチングトランジスタＴ
７，Ｔ９，Ｔ８，Ｔ１０，およびＴ１８は、センス増幅
器使用禁止端子における信号に応答して、ソース列ドラ
イバ回路およびセンス増幅器バイアス回路を使用禁止す
る手段である。トランジスタＴ１，Ｔ３，およびＴ５
は、対応するトランジスタＴ２，Ｔ３，およびＴ６と型
および大きさが一致している。これらは、一致している
ことによって、バイアスされたソース列線１７を、バイ
アスされた選択されたドレイン列線１９にできるだけ近
く保持する。
【００２６】トランジスタＴ４およびＴ３は、アレイに
対してバイアス電圧を供給するほかに、信号ＶccＳＡと
組合わされてＶcc雑音フィルタとしても作用する。トラ
ンジスタＴ３およびＴ１４は飽和状態で接続されたＮチ
ャネル装置であるので、それらのドレイン−ソース電流
は、（Ｖgate−Ｖsource−Ｖt ）＜（Ｖdrain −Ｖso
urce）である限り、それぞれのトランジスタの対応する
ゲート−ソース電圧の関数となる。フィルタ作用は、Ｖ
ccＳＡが、高キャパシタンスによって基準電位Ｖ ssに結
合せしめられ、また抵抗のみによって電源電圧Ｖccに結
合せしめられていることによって生じる。
【００２７】図５には、電圧ＶccＳＡを供給するフィル
タ回路が示されている。抵抗／トランジスタＴ２０とキ
ャパシタＣ１との組合せは、約２０マイクロ秒の時定数
を有するように選択されているので、ＶccＳＡは、１Ｍ
Ｈｚより低い周波数において生じる電源電圧の変動によ
って（実効的に）値を変えることはない。従って、こう
でない場合に予想されるよりも雑音は遙かに低くなる。
長い時定数は、また、トランジスタＴ１２が、アレイの
列線１７および１９を、主としてトランジスタＴ１およ
びＴ２によって決定されるバイアスレベルに連続的に保
持することを保証するように選択されるか、または、あ
る小さい電流がトランジスタＴ１およびＴ２を通って常
に流れるように選択される。
【００２８】もし、トランジスタ対Ｔ３，Ｔ５およびＴ
４，Ｔ６に対する共通ノードにおける電圧がＶccと共に
変動しなければ、アレイのバイアス電圧も変動しないこ
とは明らかである。
【００２９】電力消費が減少せしめられるべき応用にお
いては、ブリード端子は低電力状態の間低電圧へ駆動さ
れ、それによって、ソースを接地電位のＶssから遮断す
る。放電状態は、全ての導通セルに接続されたワード線
の電圧を上げ、次にアレイの共通部分内の任意の１アレ
イノードを接地することによって、継続される。しか
し、ブリード端子は一般に高インピーダンスを有し、速
やかに低電圧へ駆動されえないことに注意すべきであ
る。
【００３０】ここに説明した放電機構は非仮想接地アレ
イに対して適用可能であり、ここに説明したセンス増幅
器／フィルタの組合せは多くの異なった形式のセンス増
幅器に対して適用可能である。
【００３１】以上においては、本発明を実施例に関して
説明してきたが、この説明は限定的な意味のものと解釈
すべきではない。この説明を参照すれば、上述の実施例
のさまざまな改変および本発明の他の実施例がありうる
ことは、本技術分野に習熟した者にとっては明らかなは
ずである。添付された特許請求の範囲は、本発明の範囲
内に属する、いかなるそのような改変または実施例をも
含むように考慮されている。
【００３２】以上の説明に関して更に以下の項を開示す
る。 （１）半導体メモリセルのアレイの選択されたセルを読
取る回路において、それぞれの該セルはドレイン列線
と、ソース列線と、ワード線とに結合しており、前記選
択されたセルは選択されたドレイン列線と、選択された
ソース列線と、選択されたワード線とに結合しており、
前記回路が、共通ノードと、それぞれの前記ソース列線
と該共通ノードとの間、およびそれぞれの前記ドレイン
列線と該共通ノードとの間に結合した抵抗手段と、それ
ぞれの前記ドレイン列線に結合しており、読取りサイク
ル中に、電源電圧より低いあらかじめ選択された第１バ
イアス電圧を前記選択されたドレイン列線へ伝達するド
レイン選択手段と、それぞれの前記ソース列線に結合し
ており、前記読取りサイクル中に、あらかじめ選択され
た第２バイアス電圧を、前記選択されたドレイン列線お
よび前記選択されたワード線を共有するセルに結合して
いる選択されていない１つのソース列線へ伝達するソー
ス選択手段と、それぞれの前記ソース列線に結合してお
り、前記読取りサイクル中に、前記選択されていない１
つのソース列線以外のそれぞれの前記ソース列線を基準
電位に接続する基準選択手段と、を含む、半導体メモリ
セルのアレイの選択されたセルを読取る回路。
【００３３】（２）前記抵抗手段が、前記列線と前記共
通ノードとの間に結合したソース−ドレイン路と、高イ
ンピーダンス電圧源に接続されたゲートと、を有する複
数のトランジスタを含む、第１項記載の回路。
【００３４】（３）前記ドレイン選択手段が、前記あら
かじめ選択された第１バイアス電圧と前記ドレイン列線
との間に結合したソース−ドレイン路と、ドレイン列選
択信号に結合するゲートと、を有するトランジスタを含
む、第１項記載の回路。
【００３５】（４）前記ソース選択手段が、前記あらか
じめ選択された第２バイアス電圧と前記ソース列線との
間に結合したソース−ドレイン路と、前記ソース選択手
段が前記選択されていない１つのソース列線に接続され
ている時を除き該ソース選択手段を非導通状態にする動
作を行なうソース列選択信号に結合せしめられるゲート
と、を有するトランジスタを含む、第１項記載の回路。
【００３６】（５）前記基準選択手段が、前記ソース列
線と前記基準電位との間に結合したソース−ドレイン路
と、該基準選択手段が前記選択されていない１つのソー
ス列線に接続されている時を除き該基準選択手段を導通
状態にする動作を行なうソース列選択信号の補数に結合
せしめられるゲートと、を有するトランジスタを含む、
第１項記載の回路。
【００３７】（６）前記あらかじめ選択された第１バイ
アス電圧と、前記あらかじめ選択された第２バイアス電
圧と、が実質的に等しい、第１項記載の回路。
【００３８】（７）前記アレイがいくつかのアレイの１
つである、第１項記載の回路。
【００３９】（８）前記あらかじめ選択された第１バイ
アス電圧がセンス増幅器から供給される、第１項記載の
回路。
【００４０】（９）前記あらかじめ選択された第２バイ
アス電圧がソース列ドライバ回路から供給される、第１
項記載の回路。
【００４１】（１０）メモリアレイのドレイン列線に結
合した第１端子を有するセンス増幅器バイアス回路にお
いて、ソース−ドレイン路とゲートとを有する第１導電
形の第１トランジスタであって、該第１トランジスタの
該ソース−ドレイン路が中間端子と基準電位との間に接
続されており、該第１トランジスタの前記ゲートが前記
第１端子に接続されている、該第１トランジスタと、ソ
ース−ドレイン路とゲートとを有する前記第１導電形の
第２トランジスタであって、該第２トランジスタの該ソ
ース−ドレイン路が電源電圧と前記中間端子との間に接
続されており、該第２トランジスタの前記ゲートがバイ
アス信号電圧に接続されている、該第２トランジスタ
と、ソース−ドレイン路とゲートとを有する前記第１導
電形の第３トランジスタであって、該第３トランジスタ
の該ソース−ドレイン路が負荷と前記第１端子との間に
接続されており、該第３トランジスタの前記ゲートが前
記中間端子に接続されている、該第３トランジスタと、
を含む、センス増幅器バイアス回路。
【００４２】（１１）ソース−ドレイン路とゲートとを
有する第２導電形のスイッチングトランジスタであっ
て、該スイッチングトランジスタの該ソース−ドレイン
路が前記電源電圧と前記第２トランジスタの前記ソース
−ドレイン路との間に接続されており、該スイッチング
トランジスタの前記ゲートがセンス増幅器使用禁止信号
に接続される、該スイッチングトランジスタを含む、第
１０項記載のセンス増幅器バイアス回路。
【００４３】（１２）ソース−ドレイン路とゲートとを
有する前記第１導電形のスイッチングトランジスタであ
って、該スイッチングトランジスタの該ソース−ドレイ
ン路が前記中間端子と前記基準電位との間に接続されて
おり、該スイッチングトランジスタの前記ゲートがセン
ス増幅器使用禁止信号に接続される、該スイッチングト
ランジスタを含む、第１０項記載のセンス増幅器バイア
ス回路。
【００４４】（１３）前記バイアス信号電圧が、前記第
２トランジスタの前記ゲートと、前記電源電圧との間に
接続された大きい抵抗から、また該第２トランジスタの
該ゲートと、前記基準電位との間に接続された大きいキ
ャパシタンスから、形成される、第１０項記載のセンス
増幅器バイアス回路。
【００４５】（１４）メモリアレイのソース列線に結合
した出力を有するソース列ドライバ回路において、ソー
ス−ドレイン路とゲートとを有する第１導電形の第１ト
ランジスタであって、該第１トランジスタの該ソース−
ドレイン路が中間端子と基準電位との間に接続されてお
り、該第１トランジスタの前記ゲートが前記出力に接続
されている、該第１トランジスタと、ソース−ドレイン
路とゲートとを有する前記第１導電形の第２トランジス
タであって、該第２トランジスタの該ソース−ドレイン
路が電源電圧と前記中間端子との間に接続されており、
該第２トランジスタの前記ゲートがバイアス信号電圧に
接続されている、該第２トランジスタと、ソース−ドレ
イン路とゲートとを有する前記第１導電形の第３トラン
ジスタであって、該第３トランジスタの該ソース−ドレ
イン路が前記電源電圧と前記出力との間に接続されてお
り、該第３トランジスタの前記ゲートが前記中間端子に
接続されている、該第３トランジスタと、を含む、ソー
ス列ドライバ回路。
【００４６】（１５）ソース−ドレイン路とゲートとを
有する第２導電形のスイッチングトランジスタであっ
て、該スイッチングトランジスタの該ソース−ドレイン
路が前記電源電圧と前記第２トランジスタの前記ソース
−ドレイン路との間に接続されており、該スイッチング
トランジスタの前記ゲートがセンス増幅器使用禁止信号
に接続される、該スイッチングトランジスタを含む第１
４項記載のソース列ドライバ回路。
【００４７】（１６）ソース−ドレイン路とゲートとを
有する前記第１導電形のスイッチングトランジスタであ
って、該スイッチングトランジスタの該ソース−ドレイ
ン路が前記中間端子と前記基準電位との間に接続されて
おり、該スイッチングトランジスタの前記ゲートがセン
ス増幅器使用禁止信号に接続される、該スイッチングト
ランジスタを含む、第１４項記載のソース列ドライバ回
路。
【００４８】（１７）ソース−ドレイン路とゲートとを
有する前記第１導電形のスイッチングトランジスタであ
って、該スイッチングトランジスタの該ソース−ドレイ
ン路が前記出力と前記基準電位との間に接続されてお
り、該スイッチングトランジスタの前記ゲートがセンス
増幅器使用禁止信号に接続される、該スイッチングトラ
ンジスタを含む、第１４項記載のソース列ドライバ回
路。
【００４９】（１８）前記バイアス信号電圧が、前記第
２トランジスタの前記ゲートと、前記電源電圧との間に
接続された大きい抵抗から、また該第２トランジスタの
該ゲートと、前記基準電位との間に接続された大きいキ
ャパシタンスから、形成される、第１４項記載のソース
列ドライバ回路。
【００５０】（１９）半導体メモリセル１０のアレイの
選択されたセルを読取るためのバイアシング回路（バイ
アス回路）であり、そのアレイ内においては、それぞれ
のセル１０は、ドレイン列線１９と、ソース列線１７
と、ワード線１５とに結合している。この回路は、共通
ノードＮと、該共通ノードＮとそれぞれのソース列線お
よびドレイン列線１７，１９との間に結合した抵抗手段
Ｔ１２と、それぞれのドレイン列線１９に結合してお
り、読取りサイクル中に、電源電圧Ｖccより低いあらか
じめ選択された第１バイアス電圧を選択されたドレイン
列線へ伝達するドレイン選択手段Ｔ１５と、それぞれの
ソース列線１７に結合しており、読取りサイクル中に、
あらかじめ選択された第２バイアス電圧を、選択された
ドレイン列線および選択されたワード線を共有するセル
１０に結合している選択されていない１つのソース列線
へ伝達するソース選択手段Ｔ１４と、読取りサイクル中
に、前記選択されていない１つのソース列線以外のソー
ス列線を基準電位Ｖssに接続する基準選択手段Ｔ１３
と、を含む。センス増幅器およびドライバ回路は、それ
ぞれ少なくとも３つのトランジスタＴ１−Ｔ１１を含
み、また、メモリアレイのドレイン列線およびソース列
線のそれぞれに結合している出力を有する。そのそれぞ
れにおいて、第１導電形の第１トランジスタＴ６，Ｔ５
は、中間端子ＩＮＴ１，ＩＮＴ２と基準電位Ｖssとの間
に接続されたソース−ドレイン路と、出力ＯＵＴ１，Ｏ
ＵＴ２に接続されたゲートとを有する。第２トランジス
タＴ４，Ｔ３は、電源電圧Ｖccと中間端子ＩＮＴ１，Ｉ
ＮＴ２との間に接続されたソース−ドレイン路と、バイ
アス信号電圧ＶccＳＡに接続されたゲートとを有する。
第３トランジスタＴ２，Ｔ１は、負荷Ｔ１１または電源
電圧Ｖccと出力ＯＵＴ１，ＯＵＴ２との間に接続された
ソース−ドレイン路と、中間端子ＩＮＴ１，ＩＮＴ２に
接続されたゲートとを有する。
【図面の簡単な説明】
【図１】４メガビットＥＰＲＯＭアレイの集積回路設計
図。
【図２】図１の集積回路のメモリセルアレイおよび関連
回路の部分図。
【図３】従来技術のカスコード形センス増幅器の入力回
路図。
【図４】本発明のバイアス回路の構造図。
【図５】図４のバイアス回路におけるフィルタ回路の構
造図。
【符号の説明】
１０ 半導体メモリセル １５ ワード線 １７ ソース列線 １９ ドレイン列線 Ｎ 共通ノード Ｔ１２ 抵抗手段 Ｔ１３ 基準選択手段 Ｔ１４ ソース選択手段 Ｔ１５ ドレイン選択手段 Ｖcc 電源電圧 Ｖss 基準電圧
フロントページの続き (72)発明者 ファット シー．トルオング アメリカ合衆国テキサス州ヒュースト ン，バル ビスタ 15815 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体メモリセルのアレイの選択された
    セルを読取る回路において、それぞれの該セルはドレイ
    ン列線と、ソース列線と、ワード線とに結合しており、
    前記選択されたセルは選択されたドレイン列線と、選択
    されたソース列線と、選択されたワード線とに結合して
    おり、前記回路が、共通ノードと、それぞれの前記ソー
    ス列線と該共通ノードとの間、およびそれぞれの前記ド
    レイン列線と該共通ノードとの間に結合した抵抗手段
    と、それぞれの前記ドレイン列線に結合しており、読取
    りサイクル中に、電源電圧より低いあらかじめ選択され
    た第１バイアス電圧を前記選択されたドレイン列線へ伝
    達するドレイン選択手段と、それぞれの前記ソース列線
    に結合しており、前記読取りサイクル中に、あらかじめ
    選択された第２バイアス電圧を、前記選択されたドレイ
    ン列線および前記選択されたワード線を共有するセルに
    結合している選択されていない１つのソース列線へ伝達
    するソース選択手段と、それぞれの前記ソース列線に結
    合しており、前記読取りサイクル中に、前記選択されて
    いない１つのソース列線以外のそれぞれの前記ソース列
    線を基準電位に接続する基準選択手段と、を含む、半導
    体メモリセルのアレイの選択されたセルを読取る回路。
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