JP5028007B2

JP5028007B2 - 不揮発性記憶装置およびその書込み方法

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Publication number: JP5028007B2
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Description

本発明は、電気的書込み可能な不揮発性記憶装置およびその書込み方法に関するものである。

従来、不揮発性メモリは、たとえば、複数のメモリセルがワードラインおよびビットラインにそれぞれ配列されたメモリセルアレイと、入力アドレスに対して任意のRowアドレスを選択してメモリセルアレイのゲート（ワードライン）を制御するロウ(Row)デコーダと、任意のColumnアドレスを選択してソース（ビットライン）を制御するカラム(Column)デコーダと、メモリセルのドレインにセルドレイン電圧(CDV)を供給するCDV発生回路と、高電圧(VPP)を発生して電圧VPPをRowデコーダに供給するVPP回路とを含む構成である。

書き込み動作時に、ロウデコーダはアドレス信号Ainを受けて電圧VPPを任意のワードラインに印加し、カラムデコーダは任意のビットを選択する。読み出し時にCDV発生回路は、グラウンド(GND)レベル（電圧０[V]）を供給し、書き込み時には電圧レベルVCCをメモリセルのドレイン側に供給する。

このような不揮発メモリとして、たとえば特許文献１には、４本のドレイン線を有する不揮発性メモリの構造とその読み出し方法が開示されている。
特開２０００−５７７９４号公報特開平６−６８６８３号公報特開平１１−１１０９８７号公報

しかしながら、メモリセルへの従来の書込み方式では、２本に１本のドレインを選択して電圧CDVを印加し、選択されないドレインはオープン(Open)とする構成であるために、書き込み対象とはならないメモリセルのドレインにも電圧(CDV−閾値電圧Vt)/2が生じることにより、本来の選択セルではない部分のメモリセルに誤書き込みが発生してしまうことが懸念される。

たとえば電圧VCCを電圧4.4[V]、Vtを約0.8[V]とした場合に、電圧(CDV−閾値電圧Vt)/2によりソース−ドレイン間に電圧1.8[V]程度の電位差が生じる。この場合、メモリセルに電流が流れるので誤書き込みが発生する恐れがあった。

また、特許文献１〜３には、読み出し方法についての記載があるものの、メモリセルへの誤書き込みを防止する書込み方法について開示するものではなかった。

本発明はこのような従来技術の欠点を解消し、メモリセルへの誤書き込みを防止することのできる不揮発性記憶装置およびその書込み方法を提供することを目的とする。

本発明は上述の課題を解決するために、データを電気的書込み可能に記憶する不揮発性記憶装置において、この装置は、メモリセルを形成する複数のメモリセルトランジスタのソースおよびドレインが直列に接続してメモリ行が形成された複数のメモリセル行と、複数のメモリセル行についてそれぞれメモリセルトランジスタのゲートを接続した複数のワードラインと、複数のメモリセル行の前記メモリセルトランジスタの接続点をメモリ行に実質的に直交する方向に接続した複数のビットラインと、複数のビットラインのうち、ビットラインに第１の間隔にて接続され、メモリセルトランジスタのドレインを選択する第１のドレインセレクタと、複数のビットラインのうち、ビットラインに第１の間隔の1/2分ずらして接続され、メモリセルトランジスタのドレインを選択する第２のドレインセレクタと、第１および第２のドレインセレクタが接続された間のビットラインに接続され、メモリセルトランジスタのソースを選択するソースセレクタとを備えたメモリセルアレイ回路を有し、第１および第２のドレインセレクタは、それぞれ、選択するドレインを複数に分割して選択する複数のトランジスタを有することを特徴とする。

また、本発明は上述の課題を解決するために、データを電気的書込み可能に記憶する不揮発性記憶装置の書込み方法において、不揮発性メモリは、メモリセルを形成する複数のメモリセルトランジスタのソースおよびドレインが直列に接続してメモリ行が形成された複数のメモリセル行と、複数のメモリセル行についてそれぞれメモリセルトランジスタのゲートを接続した複数のワードラインと、複数のメモリセル行のメモリセルトランジスタの接続点をメモリ行に実質的に直交する方向に接続した複数のビットラインと、複数のビットラインのうち、ビットラインに第１の間隔にて接続され、メモリセルトランジスタのドレインを選択する第１のドレインセレクタと、複数のビットラインのうち、ビットラインに第１の間隔の1/2分ずらして接続され、メモリセルトランジスタのドレインを選択する第２のドレインセレクタと、第１および第２のドレインセレクタが接続された間の前記ビットラインに接続され、メモリセルトランジスタのソースを選択するソースセレクタとを備えたメモリセルアレイ回路を有し、第１および第２のドレインセレクタは、それぞれ、選択する前記ドレインを複数に分割して選択して、選択されるメモリセルトランジスタにデータを書き込むことを特徴とする。

本発明によれば、データの書き込みを行わない非選択のメモリセルへの誤書き込みの発生を防止することができる。

次に添付図面を参照して本発明による不揮発性記憶装置およびその書込み方法の実施例を詳細に説明する。図２を参照すると、本発明が適用された不揮発性メモリの一実施例が示されている。図示するように本実施例における不揮発性メモリ10は、複数のメモリセルがワードラインおよびビットラインにそれぞれ配列されたメモリセルアレイ回路12と、入力13に入力されるアドレス(Ain[N:0])に対して任意のRowアドレスを選択しメモリセルアレイ回路のゲート（ワードライン）14を制御するロウ(Row)デコーダ16と、任意のColumnアドレスを選択してソース（ビットライン）18を制御するカラム(Column)デコーダ20と、メモリセルのドレインにセルドレイン電圧(CDV)を接続線22を介して供給するCDV発生回路24と、高電圧(VPP)を発生して電圧VPPを接続線26を介してロウデコーダ16に供給するVPP回路28とを含む。

書き込み動作時、ロウデコーダ16はアドレス信号Ainを受けて電圧VPPを任意のワードラインに印加し、カラムデコーダ20は任意のビットを選択する。読み出し時にCDV発生回路は、GNDレベル（電圧０[V]）を供給し、書き込み時には電圧レベルVCCをメモリセルのドレイン側に供給する。

図１を参照すると本実施例におけるメモリセルアレイ回路12の構成例が示されている。メモリセルアレイ回路12は、複数のワードライン(WL1〜WLn)14に複数のメモリセル100のゲートが接続されている。メモリセル100のドレインは、偶数(EVEN)および奇数(ODD)のドレインを選択するドレインセレクタ102,104のいずれかに接続され、ソース（ビットライン）18はソースセレクタ106に接続されている。

一方のドレインセレクタ102はロウデコーダ16（図２）にて発生する信号EVENMおよび信号EVENNに応じて２つのドレインのうちいずれかを選択し、他方のドレインセレクタ104はロウデコーダ16にて発生する信号ODDMおよび信号ODDNに応じて２つのドレインのうちいずれかを選択する選択回路である。ドレインセレクタ102,104は選択したドレインに対しCDV発生回路24（図２）からのセルドレイン電圧(CDV)を印加する。

一方のドレインセレクタ102は、８個おきのメモリセル100のドレインをそれぞれ信号EVENMにより選択するトランジスタ107と信号EVENNにより選択するトランジスタ108とを有し、これらトランジスタ107,108は、４個のメモリセル分間隔を空けてそれぞれメモリセル100に接続されている。他方のドレインセレクタ104は、８個おきのメモリセル100のドレインをそれぞれ信号ODDMにより選択するトランジスタ110と信号ODDNにより選択するトランジスタ112とを有し、これらトランジスタ110,112は、４個のメモリセル分間隔を開けてそれぞれメモリセル100に接続されるとともに、ドレインセレクタ102側のメモリセル100への接続に対し２個のメモリセル分間隔を空けて配置される。

このように本実施例では、それぞれ２つの選択経路を有するドレインセレクタ102,104によりドレインを４分割して選択する４分割ドレイン選択方式を採用している。このような構成により８個に１個の間隔にて配置されるメモリセル100に対する書き込みを実施する。

ドレインセレクタ102,104は、ビットラインの４本に１本に電圧CDVを印加してドレインを選択する。選択されなかったドレインはオープン(Open)となる。たとえば、EVENMまたはEVENNが選択された場合、ドレインセレクタ102に接続されるいずれかのドレインに電圧CDVが印加され、ドレインセレクタ104に接続されるドレインはオープンとなる。またソースセレクタ106によって選択されるメモリセル100のソースはビットラインを介してカラムデコーダ20に接続される。したがってカラムデコーダ20で選択されたビットライン以外に接続するソースはすべてオープンとなる。

カラムデコーダ20は、図３に示すように、それぞれビットライン18に接続された複数のNチャネルトランジスタ(NchTr) 300と、複数のNchTr 300にそれぞれ対応して接続されビットライン18毎に配置された複数のラッチ回路302とを備えている。複数のNchTr 300は、ゲートに入力される列信号(Y1〜Yn)に応じてビットライン18を選択する。

それぞれのラッチ回路302は、入力データ(DATA)を２つの反転素子310,312によりラッチするデータラッチ部314と、データラッチ部314の出力に接続され、この出力と書き込み動作制御を行うPGMB信号とのNORを演算するNOR回路316と、電圧CDVと電圧VSSとの間に直列に接続された２つのNchTr 318,320とを含む。ラッチ回路302は、PGMB信号が入力されると、データラッチ部314にて保持されているデータをNchTr 300を介してビットライン18に供給する一時保持回路である。NchTr 318のゲートにはNOR回路316が接続され、NchTr 320のゲートにはデータラッチ部314の出力が接続されている。NchTr 318,320の接続点がNchTr 300を介してビットライン18に接続されている。

以上の構成で不揮発性メモリ10の動作を図４および図５を参照して説明する。書き込み対象のメモリセル100-1にデータ”０”を書き込む場合、ゲート14には電圧VPPが印加され（時間t0）、ドレイン400には、４本のドレインに１本の割合でドレインセレクタ102,104により選択されるドレインに電圧CDVが印加される（時間t1〜t2）。このとき選択されるワードラインWLには電圧VPPが印加される。ソース18-4にはカラムデコーダ20にて選択されたビットラインに接続するラッチ回路302からの電圧が印加され、この場合電圧０[V]となる。このとき書き込み対象のメモリセルに多量の電流が流れて、フローティングゲート(FG)に電荷が注入されることにより、ブランク状態の“１”より閾値電圧Vtが上昇した状態となってデータ“０”の書き込みが実行される。

またデータ“１”書き込みの場合には、書き込みを選択するメモリセル100のゲートおよびドレインには同様の電圧が印加され、ソースにはラッチ回路302から供給される電圧CDVが印加されて、選択されるメモリセル100のソースには電圧CDV-Vtが印加される。このときドレイン−ソース間の電位差は閾値電圧Vt程度となるのでほとんど電流は流れず電荷の注入が発生しない。この結果何も書き込まれずに値“１”の状態が保たれる。

このとき選択されなかった非選択ドレイン400-2〜400-4および非選択ソース18-1〜18-3はオープン(Open)状態となっている。このため、各ドレインおよびソースには、選択したドレイン400-1に印加されている電圧CDVを分割した電圧CDV-Nαがそれぞれ生じる。具体的には複数のメモリセル100-2の各メモリセル100のドレインおよびソースには、図示するようにそれぞれ電圧CDV-α、CDV-2α、CDV-3α、CDV-4α、CDV-5α、CDV-6αおよびCDV-7αが印加される。ここで値αは、１つのメモリセル100に分割して印加される電圧を表すための数である。つまり、選択されたメモリセル100-1に隣接する非選択のメモリセル100-2の各メモリセル100には、電圧0.6〜0.7[V]程度のソース−ドレイン電圧しか生じないこととなる。このため選択メモリセルではない部分のメモリセルに電流が流れることがないため、誤書き込みの発生が防止される。

このように、ドレインセレクタを４分割構成として、メモリセルへの書き込み時に、４本のドレインに対し１本を選択して電圧CDVを印加する方式により、非選択のメモリセルのドレイン−ソース間に生じる電位差を減少させて、非選択のメモリセルに対する誤書き込みの発生を防止することができる。

次に本発明が適用された不揮発性メモリの他の実施例を説明する。図１〜５に示した第１の実施例における各ビットラインのうち、選択するビットラインの１本に付く容量が倍になって増加することから、ビットラインの充電時間に遅延が生じる。つまり、図６に示すようにデータ”１”書き込みの際に、選択したビットラインが電圧VCC-Vtの電位に充電される時間t1から時間t3までの遅延が生じる。このとき電圧VCC-Vtに充電されるまでの間はデータ”０”書き込み時と同様の状態になることから、その間、選択したメモリセル100-1に電流が流れ続けて誤書き込みが生じることがある。

そこで、本実施例における不揮発メモリを図７に示す。図示するように不揮発性メモリ700は、図２に示した不揮発性メモリ10内のカラムデコーダ20にプリチャージ回路を加えたカラムデコーダ702を備え、さらに制御回路704を備えている。そのほかの構成については図２に示した不揮発性メモリ10と同様の構成でよいのでその説明を省略する。

制御回路704は、書き込み動作時に発生させる信号PGMBを入力し、信号PGMPRECをカラムデコーダ702に出力する。カラムデコーダ702は、この制御回路704から供給される信号PGMPRECを受けて、ビットラインを電圧VCC-Vtにプリチャージする機能を備えている。

詳しくは制御回路704は、電圧VCCに接続されるPチャネルトランジスタ(PchTｒ)800と電圧VSSに接続されるNchTr 802とが抵抗Rを介して直列に接続され、PchTｒ800およびNchTr 802の各ゲートに信号PGMBが供給される。これらゲートはNor回路804の一方に接続されて信号PGMBを入力し、Nor回路804の他方の入力にはNchTr 802と抵抗Rとが接続されたノード805が接続されている。Nor回路804の出力はさらに反転回路806に接続され、反転回路806の出力が制御回路704の出力を形成している。

カラムデコーダ702は、図３に示したラッチ回路302に２つのプリチャージ回路900,902を追加したラッチ回路904を有している。図示するようにラッチ回路904は、データラッチ部314の出力に接続された反転回路904と、この反転回路904の出力と制御回路704の出力信号PGMPREC 706とのNorを演算するNor回路906とを備え、Nor回路906の出力がプリチャージ回路900の出力を形成してNor回路316およびNchTr 320に接続される。Nor回路316にはプリチャージ回路902が接続されて、このプリチャージ回路902の出力がNchTr 318のゲートに接続されている。プリチャージ回路902は、Nor回路316の出力信号と信号PGMPREC 706とのNorを演算するNor回路908と、Nor回路908の出力を反転する反転回路910とを含み、反転回路910の出力がプリチャージ回路902の出力を形成している。

さらにカラムデコーダ702内の各NchTr 300のゲートには、それぞれプリチャージ回路912が接続されている。各プリチャージ回路912は、信号PGMPREC 706と各列信号Y1〜YnとのNorを演算するNor回路914と、Nor回路914の出力を反転する反転回路916とを含み、反転回路916の出力がプリチャージ回路912の出力を形成している。

これらの構成により、信号PGMPRECが発生したときに、選択したビットラインをNchTr 318を介して電圧VCC-Vtにプリチャージする。またこの信号PGMPRECが発生した際に、プリチャージ回路912によって全ビットがプリチャージされるように、全ビットラインを選択することができる。

以上の構成で本実施例における不揮発性メモリ700の動作を図10を参照して説明する。メモリセルへの書き込み時に信号PGMBが発生する（時間t1）と、制御回路704は、ビットラインを電圧VCC-Vtにプリチャージするのに充分なパルス信号である信号PGMPREC 706を発生する。この信号PGMPREC 706のパルス幅（時間t1〜t3）は抵抗Rにて制御される。

信号PGMPREC 706が発生するとすべてのビットラインが選択されるとともに、ラッチ回路904に信号PGMPREC 706が入力されることにより、すべてのビットラインがNchTr 318を介して電圧VCC-Vtにプリチャージされる。これによりデータ“１”書き込み時に選択するビットラインはあらかじめ時間t2には電圧VCC-Vtになっているため、遅延が発生することなく電圧VCC-Vtに充電された状態となる。また、データ“０”の書き込み時には、ビットラインを電圧０[V]に高速に引き抜くことにより、選択したメモリセルに電流が流れてデータ“０”の書き込みが高速に行われる。

このように、本実施例によれば、カラムデコーダ702内に、信号PGMPRECを受けてすべてのビットラインを選択するプリチャージ回路912を設け、さらにラッチ回路904内に電圧CDVを接続するNchTr 318を駆動するプリチャージ回路900,902を設けることにより、書き込み動作時にすべてのビットラインを電圧VCC-Vtにプリチャージすることができる。また、選択したメモリセルにデータ“１”を書き込む場合に、メモリセル100のソースに低電圧が印加されることがないため、ドレイン−ソース間に電位差はほとんど発生せず、メモリセル100に流れる電流を抑制することができ、これにより誤書き込みの発生を防止することが可能となる。

次に図11を参照して本発明が適用された不揮発性メモリのさらに他の実施例を説明する。本実施例における不揮発メモリ1100は、図９に示した第２の実施例におけるカラムデコーダ702内のラッチ回路904からプリチャージ回路を切り離した構成とし、プリチャージ回路1102を別にビットライン18に接続し、このプリチャージ回路1102に制御回路1104から出力される信号PGMPREC 1106を入力する。

第２の実施例では、NchTr 300によりビットライン18をプリチャージさせる構成であるので、これによる充電時間に少しの遅延が生じることがある。またすべてのビットライン18を選択するために、信号PGMPRECを入力した際に全ビットライン18を選択する回路をカラムデコーダ702に追加する構成であるために、回路規模の増加が懸念される。

そこで本実施例におけるプリチャージ回路1102は、図12に示すように、すべてのビットライン18に対して、各ビットラインにPchTr 1105を介して電圧VCCに接続するように構成されている。プリチャージ回路1102のゲートには、制御回路1104からの信号PGMPREC 1106が入力される。

本実施例における制御回路1104は、図８に示した実施例における制御回路704から反転回路806を除去した構成と同様の構成でよく、Nor回路804の出力が制御回路1104の出力1106を形成し、この出力がプリチャージ回路1102に接続されている。

以上の構成で本実施例における不揮発性メモリ1100の動作を図14を参照して説明する。メモリセルへの書き込み時に信号PGMBが発生する（時間t1）と、制御回路1104は、ビットライン18を電圧VCC-Vtにプリチャージするのに充分なパルス信号である信号PGMPREC 1106を発生する。この信号PGMPREC 1106のパルス幅（時間t1〜t3）は抵抗Rにて制御される。

信号PGMPREC 1106が発生するとプリチャージ回路1102内のPchTr 1105によりすべてのビットライン18が選択されるとともに、すべてのビットライン18がバラツキ無く高速に電圧VCCにプリチャージされる。これによりデータ“１”書き込み時に選択するビットライン18は、あらかじめ時間t2には電圧VCCになっているため、遅延が発生することなく電圧VCCに充電された状態となる。また、データ“０”の書き込み時には、ビットラインを電圧０[V]に高速に引き抜くことにより、選択したメモリセルに電流が流れてデータ“０”の書き込みが高速に行われる。

このように本実施例によれば、PchTr 1105を介して電圧VCCに接続するプリチャージ回路を全ビットライン18について設けたことにより、書き込み動作時に選択するすべてのビットライン18をバラツキ無く高速に電圧VCCにプリチャージすることができる。また、選択したメモリセルにデータ“１”を書き込む場合に、メモリセル100のソースに低電圧が印加されることがないため、ドレイン−ソース間に電位差がほとんど発生せず、メモリセル100に流れる電流を抑制することができ、これにより誤書き込みの発生を防止することが可能となる。

なお以上説明した各実施例では、ドレインを４分割にて選択する方式を採用しているがこれに限らず、たとえばドレインを３分割、６分割して選択するように分割数を変えた構成を採用してもよく、その場合にも上記各実施例と同様に誤書き込みを防止することができる。また、図７および図11に示した実施例では、プリチャージする電圧を電圧VCCとして説明したがこれに限らず、他の特定の電圧を発生する回路を追加することにより、プリチャージする電圧に変化を持たせることが可能である。

メモリセルアレイ回路の構成例を示す図である。本発明が適用された不揮発性メモリの一実施例を示すブロック図である。カラムデコーダの構成例を示す図である。メモリセルに対する書き込み状態を説明するための図である。書き込み動作を示すタイミングチャートである。書き込み動作を示すタイミングチャートである。不揮発性メモリの他の実施例を示すブロック図である。制御回路の構成例を示す図である。カラムデコーダの構成例を示す図である。書き込み動作を示すタイミングチャートである。不揮発性メモリの他の実施例を示すブロック図である。プリチャージ回路の構成例を示す図である。制御回路の構成例を示す図である。書き込み動作を示すタイミングチャートである。

符号の説明

10 不揮発性メモリ
12 メモリセルアレイ回路
16 ロウ（Row）デコーダ
20 カラム（Column）デコーダ
102,104 ドレインセレクタ
106 ソースセレクタ

Claims

データを電気的書込み可能に記憶する不揮発性記憶装置において、該装置は、
メモリセルを形成する複数のメモリセルトランジスタのソースおよびドレインが直列に接続してメモリ行が形成された複数のメモリセル行と、
該複数のメモリセル行についてそれぞれ前記メモリセルトランジスタのゲートを接続した複数のワードラインと、
前記複数のメモリセル行の前記メモリセルトランジスタの接続点を前記メモリ行に実質的に直交する方向に接続した複数のビットラインと、
前記複数のビットラインのうち、前記ビットラインに第１の間隔にて接続され、前記メモリセルトランジスタのドレインを選択する第１のドレインセレクタと、
前記複数のビットラインのうち、前記ビットラインに前記第１の間隔の1/2分ずらして接続され、前記メモリセルトランジスタのドレインを選択する第２のドレインセレクタと、
前記第１および第２のドレインセレクタが接続された間の前記ビットラインに接続され、前記メモリセルトランジスタのソースを選択するソースセレクタとを備えたメモリセルアレイ回路を有し、
前記第１および第２のドレインセレクタは、それぞれ、選択する前記ドレインを複数に分割して選択する複数のトランジスタを有し、
前記メモリセルトランジスタを選択するとともに該メモリセルトランジスタに前記データを書き込むための電圧を供給するカラムデコーダを備え、該カラムデコーダは、前記ビットラインのすべてを選択する選択回路と、前記ビットラインをＮチャネルトランジスタによってプリチャージする第１のプリチャージ回路と、該第１のプリチャージ回路を制御する制御回路とを含むことを特徴とする不揮発性記憶装置。
請求項１に記載の装置において、前記第１のドレインセレクタは、前記ドレインを２分割して選択することを特徴とする不揮発性記憶装置。
請求項１に記載の装置において、前記第２のドレインセレクタは、前記ドレインを２分割して選択することを特徴とする不揮発性記憶装置。
データを電気的書込み可能に記憶する不揮発性記憶装置において、該装置は、
メモリセルを形成する複数のメモリセルトランジスタのソースおよびドレインが直列に接続してメモリ行が形成された複数のメモリセル行と、
該複数のメモリセル行についてそれぞれ前記メモリセルトランジスタのゲートを接続した複数のワードラインと、
前記複数のメモリセル行の前記メモリセルトランジスタの接続点を前記メモリ行に実質的に直交する方向に接続した複数のビットラインと、
前記複数のビットラインのうち、前記ビットラインに第１の間隔にて接続され、前記メモリセルトランジスタのドレインを選択する第１のドレインセレクタと、
前記複数のビットラインのうち、前記ビットラインに前記第１の間隔の1/2分ずらして接続され、前記メモリセルトランジスタのドレインを選択する第２のドレインセレクタと、
前記第１および第２のドレインセレクタが接続された間の前記ビットラインに接続され、前記メモリセルトランジスタのソースを選択するソースセレクタとを備えたメモリセルアレイ回路を有し、
前記第１および第２のドレインセレクタは、それぞれ、選択する前記ドレインを複数に分割して選択する複数のトランジスタを有し、
前記メモリセルトランジスタを選択するとともに該メモリセルトランジスタに前記データを書き込むための第１の電圧を供給するカラムデコーダと、
前記ビットラインのすべてに対してそれぞれプリチャージするための第２の電圧を供給する複数のＰチャネルトランジスタを含む第２のプリチャージ回路とを含むことを特徴とする不揮発性記憶装置。
データを電気的書込み可能に記憶する不揮発性記憶装置の書込み方法において、該不揮発性記憶装置は、
メモリセルを形成する複数のメモリセルトランジスタのソースおよびドレインが直列に接続してメモリ行が形成された複数のメモリセル行と、
該複数のメモリセル行についてそれぞれ前記メモリセルトランジスタのゲートを接続した複数のワードラインと、
前記複数のメモリセル行の前記メモリセルトランジスタの接続点を前記メモリ行に実質的に直交する方向に接続した複数のビットラインと、
前記複数のビットラインのうち、前記ビットラインに第１の間隔にて接続され、前記メモリセルトランジスタのドレインを選択する第１のドレインセレクタと、
前記複数のビットラインのうち、前記ビットラインに前記第１の間隔の1/2分ずらして接続され、前記メモリセルトランジスタのドレインを選択する第２のドレインセレクタと、
前記第１および第２のドレインセレクタが接続された間の前記ビットラインに接続され、前記メモリセルトランジスタのソースを選択するソースセレクタとを備えたメモリセルアレイ回路を有し、
前記第１および第２のドレインセレクタは、それぞれ、選択する前記ドレインを複数に分割して選択して、該選択されるメモリセルトランジスタに前記データを書き込み、
前記メモリセルトランジスタを選択するとともに該メモリセルトランジスタに前記データを書き込むための電圧を供給するカラムデコーダを備え、該カラムデコーダは、前記ビットラインのすべてを選択するとともに、前記ビットラインをＮチャネルトランジスタによってプリチャージすることを特徴とする不揮発性記憶装置の書込み方法。
請求項５に記載の方法において、前記第１のドレインセレクタは、前記ドレインを２分割して選択することを特徴とする不揮発性記憶装置の書込み方法。
請求項５に記載の方法において、前記第２のドレインセレクタは、前記ドレインを２分割して選択することを特徴とする不揮発性記憶装置の書込み方法。
データを電気的書込み可能に記憶する不揮発性記憶装置の書込み方法において、該不揮発性記憶装置は、
メモリセルを形成する複数のメモリセルトランジスタのソースおよびドレインが直列に接続してメモリ行が形成された複数のメモリセル行と、
該複数のメモリセル行についてそれぞれ前記メモリセルトランジスタのゲートを接続した複数のワードラインと、
前記複数のメモリセル行の前記メモリセルトランジスタの接続点を前記メモリ行に実質的に直交する方向に接続した複数のビットラインと、
前記複数のビットラインのうち、前記ビットラインに第１の間隔にて接続され、前記メモリセルトランジスタのドレインを選択する第１のドレインセレクタと、
前記複数のビットラインのうち、前記ビットラインに前記第１の間隔の1/2分ずらして接続され、前記メモリセルトランジスタのドレインを選択する第２のドレインセレクタと、
前記第１および第２のドレインセレクタが接続された間の前記ビットラインに接続され、前記メモリセルトランジスタのソースを選択するソースセレクタとを備えたメモリセルアレイ回路を有し、
前記第１および第２のドレインセレクタは、それぞれ、選択する前記ドレインを複数に分割して選択して、該選択されるメモリセルトランジスタに前記データを書き込み、
前記メモリセルトランジスタを選択するとともに、該メモリセルトランジスタに前記データを書き込むための第１の電圧を供給するカラムデコーダを備え、複数のＰチャネルトランジスタにから前記ビットラインのすべてに対してそれぞれ第２の電圧を供給することによって前記ビットラインをプリチャージすることを特徴とする不揮発性記憶装置の書込み方法。