JP3881295B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリなどの不揮発性半導体記憶装置（不揮発性メモリ）に関し、特にＹセレクタで選択したソース側のビット線をグランドに接続するかフローティングにするかが選択可能である仮想接地(Virtual Ground)方式の不揮発性メモリに関する。
【０００２】
【従来の技術】
不揮発性メモリとしては、EPROM,E2PROM,フラッシュメモリなどが知られており、それぞれ各種の変形例を有する。本発明は、仮想接地方式であれば、どのような不揮発性メモリにも適用可能であるが、ここではフラッシュメモリ、その中でも特にＮＯＲ型と呼ばれるフラッシュメモリを例として説明を行う。フラッシュメモリは広く使用されており、その基本的な構成については広く知られているので、ここではフラッシュメモリに関する詳しい説明は省略し、本発明に関係する部分についてのみ説明する。
【０００３】
図１は、仮想接地方式のフラッシュメモリのアレイ構成を示す図である。図示のように、複数のワード線１と、複数のワード線１に直交する複数のビット線２が配列され、その交差部分に対応して複数の不揮発性メモリセル３が配列されており、これはメモリセルアレイと呼ばれる。各メモリセルは、フローティングゲートを有するトランジスタで構成され、ゲートがワード線１に接続され、ソース及びドレインがそれぞれ隣接するビット線２に接続される。Ｘデコーダ４は、複数のワード線１の１本に電圧を印加してアクセスするメモリセルアレイの行（ロウ）を選択する。Ｙセレクタ５は、複数のビット線のうちの隣接する２本を、Ｉ／Ｏ回路６の読み出し／書き込み（Ｒ／Ｗ）回路７とグランド回路８にそれぞれ接続する。
【０００４】
例えば、図１で参照番号１１で示すメモリセルにアクセスする場合には、Ｘデコーダ４が一番下側のワード線に選択電圧を印加し、Ｙセレクタ５が、メモリセル１１のソースに対応するＧで示したビット線をグランド回路８に、ドレインに相当するＤで示したビット線をＲ／Ｗ回路７に接続する。書き込み時にはＲ／Ｗ回路７が書き込み状態になり、読み出し時にはＲ／Ｗ回路７が読み出し状態になる。この時、Ｄで示したビット線に隣接するもう１本のビット線はフローティング状態になる。そのため、メモリセル１１に隣接するメモリセルのドレインはＲ／Ｗ回路７に接続され、ゲートには選択電圧が印加されるが、読み出しや書き込み動作は行われない。
【０００５】
このように、図１のメモリセルアレイの構成では、ドレイン側のビット線（ドレインビット線）をＲ／Ｗ回路７に接続するか接続しないかが選択できるだけでなく、ソース側のビット線（ソースビット線）もグランド回路８に接続するか接続しないか（接続しない時にはフローティング状態になる）が選択できることが必要である。これが仮想接地方式と呼ばれる方式である。従って、仮想接地方式の場合には、ドレインビット線に接続されるＹセレクタ５の端子をＲ／Ｗ回路７に接続するか選択する選択回路（スイッチ）と、ソースビット線に接続されるＹセレクタ５の端子をグランド回路８に接続するか選択する選択回路の両方が必要である。Ｙセレクタ５は隣接する２本のビット線を選択し、選択された２本のビット線はそれぞれを対応するＲ／Ｗ回路７又はグランド回路８に接続される。
【０００６】
現状のフラッシュメモリは、セクタ単位で部分一括消去が可能である。また、フラッシュメモリはデータの入出力が多ビット化されている。図２は、多ビット構成の１セクタのフラッシュメモリの構成示す図である。図２に示すように、１つの１セクタのメモリセルアレイ（通常、フラッシュメモリには複数のメモリセルアレイが設けられる。）を、ビット線に沿った複数のブロック１０−０〜１０−ｎに分割し、各ブロックにそれぞれデータ入出力（Ｉ／Ｏ）回路６−０〜６−ｎとＹセレクタ（Ｙｓｅｌ）５−０〜５−ｎとを設けて、ブロックの個数分（ｎ＋１）のデータを並列に入出力できるようにしている。例えば、１６ビットの幅でデータ入出力する場合、１セクタを５１２Ｋビットとして、５１２×１０２４で配列する。これを５１２×６４のメモリセルで構成される１６個のブロックに分割し、１６個のブロックのメモリセルアレイに対して並列にデータの入出力を行う。なお、１セクタのワード線は共通であり、１６個のブロックの同一のワード線に接続されるメモリセルアレイがアクセスされる。
【０００７】
更に、近年のフラッシュメモリは、ページモードと呼ばれる高速データ読み出しが可能な動作モードを有する。図３は、多ビット・ページモードのフラッシュメモリの構成示す図である。図示のように、各ブロック１０−０〜１０−ｎ（ここではｎは１６）をビット線に沿って更に複数（例えば、ここでは４個）のページブロック１０−０−０〜１０−０−３，１０−１−０〜１０−１−３，…１０−ｎ−０〜１０−ｎ−３に分割し、各ブロックにそれぞれページブロックに対応してデータ入出力（Ｉ／Ｏ）回路６−０−０〜６−０−３，…６−ｎ−０〜６−ｎ−３とＹセレクタ（Ｙｓｅｌ）５−０−０〜５−０−３，…５−ｎ−０〜５−ｎ−３とを設けて、更に各ブロックにそれぞれマルチプレクサ９−０，９−１，…，９−ｎを設ける。読み出し時には、各ブロックの４個のページブロックの４個のメモリセルから同時にデータが読み出され、マルチプレクサで１つのページブロックに対応するデータを選択して順次出力される。各ブロックでも同様の動作が行われるので、上記の例では、４ｎ個のメモリセルに対して同時に読み出し動作が行われ、読み出された４ｎビットのデータは、ｎビットずつ４サイクルで出力される。メモリセルからの読み出し動作に比べてマルチプレクサでの変換動作は高速に行うことが可能であり、これにより４倍の高速でデータを読み出すことが可能になる。なお、ここでは各ブロックを４個のページブロックに分割する例を示したが、８個など他の個数に分割することも可能である。
【０００８】
また、ページモードはデータの読み出し動作にのみ設けられ、書き込み動作には設けられていない。これは、書き込み動作は、メモリセルの各部に比較的高電圧を印加する必要があるため動作時間が長く、電流量も多いためであり、書き込み動作は読み出し動作に比べて行われる頻度が少ないため、特に問題はない。
【０００９】
フラッシュメモリでは、アクセスするメモリセルが接続されるワード線とビット線に所定の電圧を印加する。そのため、所定の電圧を印加するワード線とビット線に接続される他のメモリセルにも電気的なストレスがかかり、その記憶内容に悪影響を及ぼす。これをディスターブと呼んでおり、書き込み時には、消去状態の非選択メモリセルが書き込みの影響を受ける恐れがある。
【００１０】
書き込み動作時にはメモリセル（トランジスタ）の各部に読み出し動作時より高い（絶対値が大きい）電圧を印加して、フローティングゲートに電子を注入する。図１に示すように、ワード線に書き込みのための選択電圧を印加し、隣接する２本のビット線をＲ／Ｗ回路７とグランド回路８に接続すると、メモリセル１１にデータを書き込むことができる。この時、ビット線ＤにはＲ／Ｗ回路７から書き込みのためのドレイン電圧が印加され、ビット線Ｇはグランドに接続される。従って、メモリセル１１以外のビット線ＤとＧに接続されるメモリセル（メモリセル１１と同一コラムのメモリセル）は、ゲートには選択電圧は印加されないが、ドレインとソースには書き込みのための電圧が印加され、電気的ストレスがかかることになる。これをドレインディスターブ(disturb)と呼ぶ。また、選択電圧が印加されるワード線に接続されるメモリセル１１以外のメモリセルは、ゲートに書き込みのための選択電圧が印加されるので、同様にデータが変化するなどの問題が起こり得る。これをゲートディスターブと呼ぶ。
【００１１】
特開２０００−６８４８５号公報は、仮想接地方式において書き込み時に一部のソース線やドレイン線がフローティング状態になることにより非選択セルに誤ったデータが書き込まれるのを防止するために、フローティングになるソース線やドレイン線を適当な電位にする技術を開示している。
【００１２】
仮想接地方式のフラッシュメモリでは、アクセスするメモリセルの行方向に隣接するメモリセルに、上記のディスターブより強いストレスがかかることが分かった。図４はこの隣接するメモリセルへのストレスを説明する図である。
【００１３】
図４の（Ａ）に示すように、円で囲んだメモリセルＡに書き込みを行うため、ゲートが接続されるワード線に書き込みゲート電圧（読み出し時より高い電圧）を印加し、ドレインが接続されるビット線に書き込みドレイン電圧（読み出し時より高い電圧）を印加し、ソースが接続されるビット線をグランドに接地する。この時、メモリセルＡに隣接するメモリセルのゲートには書き込みゲート電圧が、ドレインには書き込みドレイン電圧が印加されており、ソースはフローティングである。
【００１４】
上記のように、フラッシュメモリでは多ビット化のためにブロックに分割して各ブロックのメモリセルに対して並列に書き込みを行っており、図２のようなブロック構成であれば、図４の（Ａ）に示すように、行方向に６４セル離れたメモリセルＢのソースが接続されるビット線はグランドに接地されている。ワード線には書き込みゲート電圧が印加されており、このワード線に接続されるすべてのメモリセルは導通状態であり、メモリセルＡに隣接するメモリセルのソースは導通状態の６４セルを介してグランドに接地されていることになる。そのため、ドレインが接続されるビット線を隣接する列で共用しない従来の方式、すなわち仮想接地方式でない場合に比べて、ディスターブは大きくなる。実際には、メモリセルはオン抵抗を有しており、６４個のメモリセルの抵抗の合計は大きいので、隣接するメモリセルのソースは完全にはグランドにはならず、ほとんど問題は生じない。
【００１５】
しかし、図４の（Ｂ）や（Ｃ）に示すように、１ブロックの幅が１６セルや８セルになった場合には、隣接するブロックのアクセスされるメモリセルＣとＤ及びＥとＦの間のセル個数も減少し、メモリセルのオン抵抗の合計値も小さくなるので、ディスターブはより大きくなり、悪影響が無視できなくなる。そのため、多ビット化のために複数のブロックに分割する場合には、ブロック幅（セル数）が所定以上に小さくならないようにブロック幅を決定する必要がある。
【００１６】
【特許文献１】
特開２０００−６８４８５号公報（すべて）。
【００１７】
【発明が解決しようとする課題】
上記のように、高速データ読み出しのためにページモードが設けられている。ページモードでは、各ブロックを更に複数のページブロックに分割して各ページブロック毎にＹセレクタと入出力回路を設け、読み出し動作時には複数のブロックの複数のページブロックのメモリセルに同時にアクセスする。Ｙセレクタの動作を読み出し処理と書き込み処理で異ならせるのは、配線数などの関係から難しいので、書き込み動作時にも複数のブロックの複数のページブロックのメモリセルに同時にアクセスすることになり、図４の（Ｂ）及び（Ｃ）に示した同時に書き込み動作が行われるメモリセルの間隔が狭くなるという問題が生じる。例えば、１ブロック幅が６４セルで、各ブロックを４個のページブロックに分割する場合、同時に書き込み動作が行われるメモリセルの間隔は図４の（Ｂ）のように１６セルになり、各ブロックを８個のページブロックに分割する場合には８セルになり、ディスターブを無視できない。
【００１８】
このような問題を解決するために、ページモードでは読み出し動作時のみ複数のブロックの複数のページブロックのメモリセルが同時にアクセスされ、書き込み動作時には複数のブロックのメモリセルが同時にアクセスされるだけで、各ブロック内で複数のページブロックのメモリセルは同時にはアクセスされないことに着目した解決方法が参考例として考えられる。この参考例は、ページブロックの個数に対応した本数の中間グランド線を設け、各ページブロックのソース用ビット線はＹセレクタを介して対応する中間グランド線に接続し、各中間グランド線をグランドに接続するスイッチを設け、読み出し動作時にはこれらのスイッチはすべて導通してすべての中間グランド線はグランドに接続され、書き込み動作時にはアクセスするページブロックに対応する中間グランド線のみをグランドに接続し、他の中間グランド線はフローティング状態にするようにスイッチを制御することが考えられる。しかし、この解決方法には問題があり、実際上はほとんど効果がない。
【００１９】
図５は、上記の参考例が不充分であることを説明する図であり、１ブロックの幅が６４セルで、各ブロックを４個のページブロックに分割する場合を示している。図示のように、４本の中間グランド線ＡＲＶＳＳ２１〜２４を設け、各中間グランド線はスイッチ（トランジスタ）２５〜２８を介してグランドに接続される。あるブロックのメモリセルＧに対して書き込みを行う場合、メモリセルＧのソースが接続されるビット線に接続されるＹセレクタのスイッチがオンし、１６本、３２本、４８本離れたビット線に接続されるＹセレクタのスイッチがオンし、スイッチ２５はオンするが、スイッチ２６〜２８はオフになる。同様に、隣のブロックのメモリセルＨに対しても書き込みが行われるので、メモリセルＨのソースが接続されるビット線に接続されるＹセレクタのスイッチがオンし、１６本、３２本、４８本離れたビット線に接続されるＹセレクタのスイッチがオンする。
【００２０】
メモリセルＧに隣接するメモリセルのソースが接続されるビット線に接続されるＹセレクタのスイッチはオフであるが、オン状態のメモリセルおよびスイッチを介して、このビット線からグランドに至る点線のような経路が形成される。図示のように、この行のメモリセルはすべてオン状態であるため、メモリセルＧに隣接するメモリセルのソースは、１５個のメモリセルを介してオン状態のＹセレクタのスイッチに接続されて中間グランド線２２に接続される。中間グランド線２２のスイッチ２６はオフであるが、中間グランド線２２は、中間グランド線２２に接続される隣のブロックのオン状態のＹセレクタのスイッチ、オン状態の１６個のメモリセル、オン状態のＹセレクタのスイッチを介して中間グランド線２１に接続される。スイッチのオン抵抗を無視すれば、中間グランド線２２はメモリセルのオン抵抗を１６個直列に接続した経路で中間グランド線２１に接続されることになる。入出力データ幅が１６ビットの場合には１６個のブロックがあり、上記中間グランド線２２から中間グランド線２１に至る経路が１５個並列に存在することになるので、それらの経路の抵抗を合成すると、中間グランド線２２から中間グランド線２１に至る経路の抵抗はメモリセルのオン抵抗の１６／１５になる。従って、メモリセルＧに隣接するメモリセルのソースは、メモリセルのオン抵抗の（１５＋１６／１５）＝１６．０７倍の抵抗でグランドに接地されていることになる。すなわち、図４の（Ｂ）に示した、１６セル離れた２個のメモリセルに同時に書き込み動作を行う場合とほぼ同じディスターブが生じることが分かる。
【００２１】
以上のように、図５に示した解決方法では不充分である。
【００２２】
本発明は、ディスターブの影響を低減した仮想接地方式でページモードを有する不揮発性半導体メモリの実現を目的とする。
【００２３】
【課題を解決するための手段】
上記目的を実現するため、本発明の不揮発性半導体記憶装置は、メモリセルのソースが接続されるビット線に接続されるＹセレクタのスイッチが接続される中間グランド線を、各ページブロック毎に独立にし、各ページブロックの中間グランド線はグランドに接続するかフローティングにするかが独立して設定できるようにする。そして、読み出し動作時には、すべての中間グランド線を接地するが、書き込み動作時には、書き込み動作を行うメモリセルが属するページブロックの中間グランド線のみを接地し、他の中間グランド線はフローティング状態にする。
【００２４】
本発明によれば、書き込み動作時には、各ブロックにおいて、アクセスされるメモリセルのページブロックの中間グランド線は接地されるが、他のページブロックの中間グランド線は接地されず、しかも各中間グランド線は独立しているので、隣接するブロックを経由する経路も形成されない。従って、書き込み動作時に書き込みが行われるメモリセルに隣接するメモリセルのソースは、ページモードでない場合と同様に、ブロック幅のセル数を介してグランドに接地されることになり、ディスターブは小さく。
【００２５】
当然のことながら、各ページブロックのページブロック別読み出し／書き込み（Ｒ／Ｗ）回路は、読み出し時にはすべての読み出し状態になり、書き込み時には各ブロック内の対応する１個のＲ／Ｗ回路のみが書き込み状態になり、他のＲ／Ｗ回路はオフ状態になる。
【００２６】
中間グランド線とグランドとの間には１個のスイッチ回路を設け、これをオン／オフ制御して、中間グランド線を接地するかフローティング状態にするか切り換える。
【００２７】
また、共通グランド線を設け、各中間グランド線をスイッチを介して対応する共通グランド線に接続し、更に共通グランド線をスイッチを介して接地するようにしてもよい。この構成により、例えば、中間グランド線をグランド以外の適当な電圧に設定できる。
【００２８】
メモリセルアレイで、メモリセルのソースのみが接続されるビット線と、メモリセルのドレインのみが接続されるビット線を交互に配置する場合には、各ビット線はＹセレクタを介してＲ／Ｗ回路とグランド回路の一方のみに接続される。
【００２９】
近年、１個のメモリセルのソースとドレインに相当する端子に印加する電圧を逆にすることにより、１個のメモリセルで２値を記憶できるＮＲＯＭと呼ばれる新しいフラッシュメモリが提案されている。本発明はこのＮＲＯＭにも適用可能である。本発明をＮＲＯＭに適用する場合には、各ビット線をＲ／Ｗ回路とグランド回路の両方に選択的に接続する必要がある。そこで、各ページブロックのＹセレクタの端子を、独立にグランドに接続する複数のグランドスイッチとＲ／Ｗ回路に接続するＲ／Ｗスイッチを設ける。各ページブロックのページブロック別Ｙセレクタの端子を、隣接する３本は接続されないように他の端子と接続して本数を低減した複数の共通Ｙ線とし、共通Ｙ線の本数と同一数のグランドスイッチとＲ／Ｗスイッチを設け、各共通Ｙ線をグランドスイッチとＲ／Ｗスイッチの両方にそれぞれ接続するように構成する。これにより、スイッチ数が低減できる。
【００３０】
【発明の実施の形態】
図６は、本発明の第１実施例のフラッシュメモリのＹセレクタとＩ／Ｏ回路の部分の構成を示す図である。第１実施例のフラッシュメモリは、図１から図３に示した仮想接地方式で多ビット構成のページモードを有するフラッシュメモリであり、１０２４セル幅のメモリセルアレイを、６４セル幅の１６個のブロックに分割し、更に各ブロックを１６セル幅の４個のページブロックに分割するものとする。
【００３１】
図示のように、各ページブロックのメモリセルのドレインが接続されるビット線（ドレインビット線）は、Ｙセレクタ５のＹスイッチ（トランジスタ）を介してページブロック別ドレイン線４１−０，４２−０，４３−０，４４−０，４１−１，４２−１に接続される。ページブロック別ドレイン線４１−０，４２−０，４３−０，４４−０，４１−１，４２−１は、Ｒ／Ｗスイッチ（トランジスタ）４５−０，４６−０，４７−０，４８−０，４５−１，４６−１を介して、Ｒ／Ｗ回路６−０−０，６−０−１，６−０−２，６−０−３，６−１−０，６−１−２に接続される。各ページブロックのメモリセルのソースが接続されるビット線（ソースビット線）は、Ｙセレクタ５のＹスイッチ（トランジスタ）を介してページブロック別グランド線（中間グランド線）３１−０，３２−０，３３−０，３４−０，３１−１，３２−１に接続される。中間グランド線３１−０，３２−０，３３−０，３４−０，３１−１，３２−１は、グランドスイッチ３５−０，３６−０，３７−０，３８−０，３５−１，３６−１を介してグランドに接続される。グランドスイッチ３５−０，３６−０，３７−０，３８−０，３５−１，３６−１は前述のグランド回路に相当する。
【００３２】
図７は、各Ｒ／Ｗ回路の構成を示す図である。Ｒ／Ｗスイッチ４５−０，４６−０，４７−０，４８−０，４５−１，４６−１を介して接続されるＲ／Ｗ信号は、書き込み部と読み出し部に接続される。書き込み動作時には、書き込み部において、プログラムＥＮ信号が「高（Ｈ）」になり、プログラムデータに応じてＮＡＮＤゲート５１の出力が変化し、レベルシフト回路５２でレベルが調整され、トランジスタ５３のゲートに印加される。トランジスタ５３のソースにはプログラム（書き込み）用の電圧Vprogが供給され、書き込みデータを「１」から「０」に変化する時には、Ｒ／Ｗ信号として高電圧が出力される。読み出し動作時には、読出ＥＮが「Ｈ」になり、Ｒ／Ｗ信号はトランジスタ５４を通ってインバータ５５とトランジスタ５６に供給される。Ｒ／Ｗ信号が「低（Ｌ）」の時には、トランジスタ５６がオン状態になり、読出出力として「Ｌ」が出力され、Ｒ／Ｗ信号が「Ｈ」の時には、トランジスタ５６がオフ状態になり、読出出力として「Ｈ」が出力される。
【００３３】
図６に戻り、読み出し動作時には、グランドスイッチ３５−０，３６−０，３７−０，３８−０，３５−１，３６−１とＲ／Ｗスイッチ４５−０，４６−０，４７−０，４８−０，４５−１，４６−１はすべてオン状態になり、複数のブロックの複数のページブロックのメモリセルからデータが読み出される。この例では、６４個のメモリセルからデータが読み出される。
【００３４】
書き込み動作時には、各ブロックの中の１個のページブロックのメモリセルに書き込みが行われる。この例では、１６個のメモリセルに書き込みが行われる。例えば、各ブロックの一番左側のページブロックのメモリセルに書き込みを行う場合には、グランドスイッチ３５−０，３５−１とＲ／Ｗスイッチ４５−０，４５−１をオン状態にし、グランドスイッチ３６−０，３７−０，３８−０，３６−１とＲ／Ｗスイッチ４６−０，４７−０，４８−０，４６−１はすべてオフ状態にする。この時、書き込みを行うメモリセルに隣接するメモリセルのソースは、１５個のオン状態のメモリセルを介して隣のページブロックのオン状態のＹスイッチを介して中間グランド線３２−０に接続されるが、中間グランド線３２−０は他の中間グランド線には接続されておらず、グランドスイッチ３６−０はオフ状態であり、フローティングであるので、ディスターブは起きない。従って、書き込みを行うメモリセルに隣接するメモリセルのソースは、６４個のオン状態のメモリセルを介して、隣のブロックのグランドに接地されたビット線に接続されることになる。これは、図４の（Ａ）の状態であり、ディスターブは問題にならない。
【００３５】
図６の第１実施例の回路と図５の参考例の回路を比較すると、図５の回路では中間グランド線２１〜２４をグランドに接続するスイッチ２５〜２８は４個であるのに対して、図６の回路では６４個のグランドスイッチを設ける必要があり、グランドスイッチの個数が１６倍になる点で不利である。しかし、図５の回路のグランドスイッチは全体で４個だけであるので、図６の回路のグランドスイッチに比べて駆動能力を大きくする必要があり、必要な面積はあまり差がない。
【００３６】
図８はこれを説明する図であり、図８の（Ａ）は図５の回路のグランドスイッチのサイズを、図８の（Ｂ）は図６の回路のグランドスイッチのサイズを示す。図８において、Ｔ１とＴ３で示すトランジスタがグランドスイッチに相当し、ARVSS(w)は図５の中間グランド線(ARVSS)２１〜２４に対応し、ARVSSnwは図６の中間グランド線３１−０，３２−０，３３−０，３４−０，３１−１，３２−１、…のいずれかに相当する。図６のグランドスイッチを構成するトランジスタのサイズは、図５のそれの１／１６である。なお、図６のグランドスイッチを制御する信号は、Ｒ／Ｗスイッチと同じ制御信号であり、グランドスイッチとＲ／Ｗスイッチを近接して配置すれば配線による面積の増加はほとんど問題にならない。
【００３７】
図８において、Ｔ２とＴ４で示すトランジスタは、中間グランド線をグローバルＶｓｓ線(GARVSS)に接続するスイッチであり、図５及び図６では図示していない。ソースビット線は、グランドに接地するかフローティング状態にするだけでなく、小さな電圧値を印加する場合もあり、グローバルＶｓｓ線にはそのような電圧が供給される。
【００３８】
図９は、本発明の第２実施例のフラッシュメモリのＹセレクタとグランド接続部の構成を示す図である。ここでは、ソースビット線に接続されるＹスイッチのトランジスタと、それらが接続される中間グランド線に関係する部分のみを示し、ドレインビット線に接続されるＹスイッチのトランジスタやＲ／Ｗ回路は省略してある。図示のように、共通グランド線６１を設け、各グランド線は、中間グランドスイッチ５１−０，５２−０，５３−０，５４−０，５１−１を介して共通グランド線６１に接続する。共通グランド線６１は、グローバルＶｓｓ線(GARVSS)であり、共通グランドスイッチ６５を介して接地される場合と、適当な電圧が供給される場合がある。
【００３９】
第２実施例では、書き込み動作時には、書き込みを行うメモリセルが属するページブロックの中間グランドスイッチのみがオン状態になり、他の中間グランドスイッチはオフ状態であるから、第１実施例と同様に、ディスターブは問題にならない。
【００４０】
図１０は、第２実施例の回路の中間グランドスイッチ及び共通グランドスイッチのサイズを示す。Ｔ６が中間グランドスイッチに、Ｔ５が共通グランドスイッチに対応する。図９の回路の中間グランドスイッチの個数は図８のＴ１で示すトランジスタの個数の１６倍であるが、サイズは１／６になっており、図９の回路の共通グランドスイッチの個数は図８のＴ２で示すトランジスタの個数の１／４倍であるが、サイズは１３倍になっている。従って、トランジスタのサイズは、全体では多少大きくなる。
【００４１】
図１１は、本発明の第３実施例のフラッシュメモリの全体構成を示す図である。第３実施例のフラッシュメモリは、１個のメモリセルのソースとドレインに相当する端子に印加する電圧を逆にすることにより、１個のメモリセルで２値を記憶できるＮＲＯＭに本発明を適用した実施例である。図示のように、メモリセルアレイをｎブロックに分割し、各ブロックを更に８個のページブロック１０−０−０，１０−０−１，…，１０−０−７、１０−１−０，…，１０−１−７、１０−ｎ−０，…，１０−ｎ−７に分割する。これに応じて、ページブロック別Ｙセレクタ（Ｙｓｅｌ）５−０−０，…，５−０−７、５−１−０，…，５−１−７、５−ｎ−０，…，５−ｎ−７と、ページブロック別Ｉ／Ｏ回路６−０−０，…，６−０−７、６−１−０，…，６−１−７、６−ｎ−０，…，６−ｎ−７と、ｎ個のマルチプレクサ（ＭＵＸ）が設けられる。
【００４２】
図１２は、１組のページブロック別Ｙセレクタとページブロック別Ｉ／Ｏ回路の構成を示す図である。ＮＲＯＭでは、各ビット線はドレインビット線にもソースビット線にもなる。各ビット線にはＹセレクタのスイッチ（トランジスタ）５−０〜５−７が接続される。Ｙセレクタのスイッチ端子は、０番目と４番目、１番目と５番目、２番目と６番目、３番目と７番目が接続され、それぞれＲ／Ｗスイッチ７１−０〜７１−３を介してＲ／Ｗ回路７に接続され、グランドスイッチ７２−０〜７２−３を介してスイッチ７３に接続される。スイッチ７３はグランドに接続され、グランド回路に相当する。Ｙセレクタのスイッチ５−０〜５−７は隣接する２個が選択され、２個のＹセレクタのスイッチの一方は、対応するＲ／Ｗスイッチがオン状態になってＲ／Ｗ回路７に接続され、他方は対応するグランドスイッチがオン状態になって接地される。このようにして、いずれのビット線も、Ｒ／Ｗ回路７とグランドの両方に選択的に接続することができる。
【００４３】
第３実施例のフラッシュメモリの動作は、第１実施例の場合と同じであるので、ここでは省略する。
【００４４】
【発明の効果】
以上説明したように、本発明の仮想接地方式でページモードを有する不揮発性半導体メモリでは、ディスターブの影響を低減して信頼性を向上できる。
【図面の簡単な説明】
【図１】仮想接地方式フラッシュメモリのアレイ構成を示す図である。
【図２】多ビット構成のフラッシュメモリの構成を示す図である。
【図３】多ビット・ページモードのフラッシュメモリの構成を示す図である。
【図４】多ビット構成の仮想接地方式フラッシュメモリで、同時に書き込む時のセル間隔の影響を説明する図である。
【図５】ページモードで同時に読み出すセルの個数分共通グランド線を設けた参考例の問題点を説明する図である。
【図６】本発明の第１実施例のフラッシュメモリのＹセレクタとＩ／Ｏ回路部分の構成を示す図である。
【図７】Ｒ／Ｗ回路の構成例を示す図である。
【図８】参考例と第１実施例のトランジスタサイズの比較を示す図である。
【図９】本発明の第２実施例のフラッシュメモリのＹセレクタとグランド接続部分の構成を示す図である。
【図１０】第２実施例のトランジスタサイズを示す図である。
【図１１】本発明の第３実施例のフラッシュメモリの全体構成を示す図である。
【図１２】第３実施例のＹセレクタとＩ／Ｏ回路部分の構成を示す図である。
【符号の説明】
１…ワード線
２…ビット線
３…メモリセル
４…Ｘデコーダ
５…Ｙセレクタ
６…Ｉ／Ｏ回路
７…Ｒ／Ｗ回路
８…グランド回路
３１−０〜３４−０，３１−１，３２−１…中間グランド線
３５−０〜３８−０，３５−１，３６−１…グランドスイッチ
【発明の属する技術分野】
本発明は、フラッシュメモリなどの不揮発性半導体記憶装置（不揮発性メモリ）に関し、特にＹセレクタで選択したソース側のビット線をグランドに接続するかフローティングにするかが選択可能である仮想接地(Virtual Ground)方式の不揮発性メモリに関する。
【０００２】
【従来の技術】
不揮発性メモリとしては、EPROM,E2PROM,フラッシュメモリなどが知られており、それぞれ各種の変形例を有する。本発明は、仮想接地方式であれば、どのような不揮発性メモリにも適用可能であるが、ここではフラッシュメモリ、その中でも特にＮＯＲ型と呼ばれるフラッシュメモリを例として説明を行う。フラッシュメモリは広く使用されており、その基本的な構成については広く知られているので、ここではフラッシュメモリに関する詳しい説明は省略し、本発明に関係する部分についてのみ説明する。
【０００３】
図１は、仮想接地方式のフラッシュメモリのアレイ構成を示す図である。図示のように、複数のワード線１と、複数のワード線１に直交する複数のビット線２が配列され、その交差部分に対応して複数の不揮発性メモリセル３が配列されており、これはメモリセルアレイと呼ばれる。各メモリセルは、フローティングゲートを有するトランジスタで構成され、ゲートがワード線１に接続され、ソース及びドレインがそれぞれ隣接するビット線２に接続される。Ｘデコーダ４は、複数のワード線１の１本に電圧を印加してアクセスするメモリセルアレイの行（ロウ）を選択する。Ｙセレクタ５は、複数のビット線のうちの隣接する２本を、Ｉ／Ｏ回路６の読み出し／書き込み（Ｒ／Ｗ）回路７とグランド回路８にそれぞれ接続する。
【０００４】
例えば、図１で参照番号１１で示すメモリセルにアクセスする場合には、Ｘデコーダ４が一番下側のワード線に選択電圧を印加し、Ｙセレクタ５が、メモリセル１１のソースに対応するＧで示したビット線をグランド回路８に、ドレインに相当するＤで示したビット線をＲ／Ｗ回路７に接続する。書き込み時にはＲ／Ｗ回路７が書き込み状態になり、読み出し時にはＲ／Ｗ回路７が読み出し状態になる。この時、Ｄで示したビット線に隣接するもう１本のビット線はフローティング状態になる。そのため、メモリセル１１に隣接するメモリセルのドレインはＲ／Ｗ回路７に接続され、ゲートには選択電圧が印加されるが、読み出しや書き込み動作は行われない。
【０００５】
このように、図１のメモリセルアレイの構成では、ドレイン側のビット線（ドレインビット線）をＲ／Ｗ回路７に接続するか接続しないかが選択できるだけでなく、ソース側のビット線（ソースビット線）もグランド回路８に接続するか接続しないか（接続しない時にはフローティング状態になる）が選択できることが必要である。これが仮想接地方式と呼ばれる方式である。従って、仮想接地方式の場合には、ドレインビット線に接続されるＹセレクタ５の端子をＲ／Ｗ回路７に接続するか選択する選択回路（スイッチ）と、ソースビット線に接続されるＹセレクタ５の端子をグランド回路８に接続するか選択する選択回路の両方が必要である。Ｙセレクタ５は隣接する２本のビット線を選択し、選択された２本のビット線はそれぞれを対応するＲ／Ｗ回路７又はグランド回路８に接続される。
【０００６】
現状のフラッシュメモリは、セクタ単位で部分一括消去が可能である。また、フラッシュメモリはデータの入出力が多ビット化されている。図２は、多ビット構成の１セクタのフラッシュメモリの構成示す図である。図２に示すように、１つの１セクタのメモリセルアレイ（通常、フラッシュメモリには複数のメモリセルアレイが設けられる。）を、ビット線に沿った複数のブロック１０−０〜１０−ｎに分割し、各ブロックにそれぞれデータ入出力（Ｉ／Ｏ）回路６−０〜６−ｎとＹセレクタ（Ｙｓｅｌ）５−０〜５−ｎとを設けて、ブロックの個数分（ｎ＋１）のデータを並列に入出力できるようにしている。例えば、１６ビットの幅でデータ入出力する場合、１セクタを５１２Ｋビットとして、５１２×１０２４で配列する。これを５１２×６４のメモリセルで構成される１６個のブロックに分割し、１６個のブロックのメモリセルアレイに対して並列にデータの入出力を行う。なお、１セクタのワード線は共通であり、１６個のブロックの同一のワード線に接続されるメモリセルアレイがアクセスされる。
【０００７】
更に、近年のフラッシュメモリは、ページモードと呼ばれる高速データ読み出しが可能な動作モードを有する。図３は、多ビット・ページモードのフラッシュメモリの構成示す図である。図示のように、各ブロック１０−０〜１０−ｎ（ここではｎは１６）をビット線に沿って更に複数（例えば、ここでは４個）のページブロック１０−０−０〜１０−０−３，１０−１−０〜１０−１−３，…１０−ｎ−０〜１０−ｎ−３に分割し、各ブロックにそれぞれページブロックに対応してデータ入出力（Ｉ／Ｏ）回路６−０−０〜６−０−３，…６−ｎ−０〜６−ｎ−３とＹセレクタ（Ｙｓｅｌ）５−０−０〜５−０−３，…５−ｎ−０〜５−ｎ−３とを設けて、更に各ブロックにそれぞれマルチプレクサ９−０，９−１，…，９−ｎを設ける。読み出し時には、各ブロックの４個のページブロックの４個のメモリセルから同時にデータが読み出され、マルチプレクサで１つのページブロックに対応するデータを選択して順次出力される。各ブロックでも同様の動作が行われるので、上記の例では、４ｎ個のメモリセルに対して同時に読み出し動作が行われ、読み出された４ｎビットのデータは、ｎビットずつ４サイクルで出力される。メモリセルからの読み出し動作に比べてマルチプレクサでの変換動作は高速に行うことが可能であり、これにより４倍の高速でデータを読み出すことが可能になる。なお、ここでは各ブロックを４個のページブロックに分割する例を示したが、８個など他の個数に分割することも可能である。
【０００８】
また、ページモードはデータの読み出し動作にのみ設けられ、書き込み動作には設けられていない。これは、書き込み動作は、メモリセルの各部に比較的高電圧を印加する必要があるため動作時間が長く、電流量も多いためであり、書き込み動作は読み出し動作に比べて行われる頻度が少ないため、特に問題はない。
【０００９】
フラッシュメモリでは、アクセスするメモリセルが接続されるワード線とビット線に所定の電圧を印加する。そのため、所定の電圧を印加するワード線とビット線に接続される他のメモリセルにも電気的なストレスがかかり、その記憶内容に悪影響を及ぼす。これをディスターブと呼んでおり、書き込み時には、消去状態の非選択メモリセルが書き込みの影響を受ける恐れがある。
【００１０】
書き込み動作時にはメモリセル（トランジスタ）の各部に読み出し動作時より高い（絶対値が大きい）電圧を印加して、フローティングゲートに電子を注入する。図１に示すように、ワード線に書き込みのための選択電圧を印加し、隣接する２本のビット線をＲ／Ｗ回路７とグランド回路８に接続すると、メモリセル１１にデータを書き込むことができる。この時、ビット線ＤにはＲ／Ｗ回路７から書き込みのためのドレイン電圧が印加され、ビット線Ｇはグランドに接続される。従って、メモリセル１１以外のビット線ＤとＧに接続されるメモリセル（メモリセル１１と同一コラムのメモリセル）は、ゲートには選択電圧は印加されないが、ドレインとソースには書き込みのための電圧が印加され、電気的ストレスがかかることになる。これをドレインディスターブ(disturb)と呼ぶ。また、選択電圧が印加されるワード線に接続されるメモリセル１１以外のメモリセルは、ゲートに書き込みのための選択電圧が印加されるので、同様にデータが変化するなどの問題が起こり得る。これをゲートディスターブと呼ぶ。
【００１１】
特開２０００−６８４８５号公報は、仮想接地方式において書き込み時に一部のソース線やドレイン線がフローティング状態になることにより非選択セルに誤ったデータが書き込まれるのを防止するために、フローティングになるソース線やドレイン線を適当な電位にする技術を開示している。
【００１２】
仮想接地方式のフラッシュメモリでは、アクセスするメモリセルの行方向に隣接するメモリセルに、上記のディスターブより強いストレスがかかることが分かった。図４はこの隣接するメモリセルへのストレスを説明する図である。
【００１３】
図４の（Ａ）に示すように、円で囲んだメモリセルＡに書き込みを行うため、ゲートが接続されるワード線に書き込みゲート電圧（読み出し時より高い電圧）を印加し、ドレインが接続されるビット線に書き込みドレイン電圧（読み出し時より高い電圧）を印加し、ソースが接続されるビット線をグランドに接地する。この時、メモリセルＡに隣接するメモリセルのゲートには書き込みゲート電圧が、ドレインには書き込みドレイン電圧が印加されており、ソースはフローティングである。
【００１４】
上記のように、フラッシュメモリでは多ビット化のためにブロックに分割して各ブロックのメモリセルに対して並列に書き込みを行っており、図２のようなブロック構成であれば、図４の（Ａ）に示すように、行方向に６４セル離れたメモリセルＢのソースが接続されるビット線はグランドに接地されている。ワード線には書き込みゲート電圧が印加されており、このワード線に接続されるすべてのメモリセルは導通状態であり、メモリセルＡに隣接するメモリセルのソースは導通状態の６４セルを介してグランドに接地されていることになる。そのため、ドレインが接続されるビット線を隣接する列で共用しない従来の方式、すなわち仮想接地方式でない場合に比べて、ディスターブは大きくなる。実際には、メモリセルはオン抵抗を有しており、６４個のメモリセルの抵抗の合計は大きいので、隣接するメモリセルのソースは完全にはグランドにはならず、ほとんど問題は生じない。
【００１５】
しかし、図４の（Ｂ）や（Ｃ）に示すように、１ブロックの幅が１６セルや８セルになった場合には、隣接するブロックのアクセスされるメモリセルＣとＤ及びＥとＦの間のセル個数も減少し、メモリセルのオン抵抗の合計値も小さくなるので、ディスターブはより大きくなり、悪影響が無視できなくなる。そのため、多ビット化のために複数のブロックに分割する場合には、ブロック幅（セル数）が所定以上に小さくならないようにブロック幅を決定する必要がある。
【００１６】
【特許文献１】
特開２０００−６８４８５号公報（すべて）。
【００１７】
【発明が解決しようとする課題】
上記のように、高速データ読み出しのためにページモードが設けられている。ページモードでは、各ブロックを更に複数のページブロックに分割して各ページブロック毎にＹセレクタと入出力回路を設け、読み出し動作時には複数のブロックの複数のページブロックのメモリセルに同時にアクセスする。Ｙセレクタの動作を読み出し処理と書き込み処理で異ならせるのは、配線数などの関係から難しいので、書き込み動作時にも複数のブロックの複数のページブロックのメモリセルに同時にアクセスすることになり、図４の（Ｂ）及び（Ｃ）に示した同時に書き込み動作が行われるメモリセルの間隔が狭くなるという問題が生じる。例えば、１ブロック幅が６４セルで、各ブロックを４個のページブロックに分割する場合、同時に書き込み動作が行われるメモリセルの間隔は図４の（Ｂ）のように１６セルになり、各ブロックを８個のページブロックに分割する場合には８セルになり、ディスターブを無視できない。
【００１８】
このような問題を解決するために、ページモードでは読み出し動作時のみ複数のブロックの複数のページブロックのメモリセルが同時にアクセスされ、書き込み動作時には複数のブロックのメモリセルが同時にアクセスされるだけで、各ブロック内で複数のページブロックのメモリセルは同時にはアクセスされないことに着目した解決方法が参考例として考えられる。この参考例は、ページブロックの個数に対応した本数の中間グランド線を設け、各ページブロックのソース用ビット線はＹセレクタを介して対応する中間グランド線に接続し、各中間グランド線をグランドに接続するスイッチを設け、読み出し動作時にはこれらのスイッチはすべて導通してすべての中間グランド線はグランドに接続され、書き込み動作時にはアクセスするページブロックに対応する中間グランド線のみをグランドに接続し、他の中間グランド線はフローティング状態にするようにスイッチを制御することが考えられる。しかし、この解決方法には問題があり、実際上はほとんど効果がない。
【００１９】
図５は、上記の参考例が不充分であることを説明する図であり、１ブロックの幅が６４セルで、各ブロックを４個のページブロックに分割する場合を示している。図示のように、４本の中間グランド線ＡＲＶＳＳ２１〜２４を設け、各中間グランド線はスイッチ（トランジスタ）２５〜２８を介してグランドに接続される。あるブロックのメモリセルＧに対して書き込みを行う場合、メモリセルＧのソースが接続されるビット線に接続されるＹセレクタのスイッチがオンし、１６本、３２本、４８本離れたビット線に接続されるＹセレクタのスイッチがオンし、スイッチ２５はオンするが、スイッチ２６〜２８はオフになる。同様に、隣のブロックのメモリセルＨに対しても書き込みが行われるので、メモリセルＨのソースが接続されるビット線に接続されるＹセレクタのスイッチがオンし、１６本、３２本、４８本離れたビット線に接続されるＹセレクタのスイッチがオンする。
【００２０】
メモリセルＧに隣接するメモリセルのソースが接続されるビット線に接続されるＹセレクタのスイッチはオフであるが、オン状態のメモリセルおよびスイッチを介して、このビット線からグランドに至る点線のような経路が形成される。図示のように、この行のメモリセルはすべてオン状態であるため、メモリセルＧに隣接するメモリセルのソースは、１５個のメモリセルを介してオン状態のＹセレクタのスイッチに接続されて中間グランド線２２に接続される。中間グランド線２２のスイッチ２６はオフであるが、中間グランド線２２は、中間グランド線２２に接続される隣のブロックのオン状態のＹセレクタのスイッチ、オン状態の１６個のメモリセル、オン状態のＹセレクタのスイッチを介して中間グランド線２１に接続される。スイッチのオン抵抗を無視すれば、中間グランド線２２はメモリセルのオン抵抗を１６個直列に接続した経路で中間グランド線２１に接続されることになる。入出力データ幅が１６ビットの場合には１６個のブロックがあり、上記中間グランド線２２から中間グランド線２１に至る経路が１５個並列に存在することになるので、それらの経路の抵抗を合成すると、中間グランド線２２から中間グランド線２１に至る経路の抵抗はメモリセルのオン抵抗の１６／１５になる。従って、メモリセルＧに隣接するメモリセルのソースは、メモリセルのオン抵抗の（１５＋１６／１５）＝１６．０７倍の抵抗でグランドに接地されていることになる。すなわち、図４の（Ｂ）に示した、１６セル離れた２個のメモリセルに同時に書き込み動作を行う場合とほぼ同じディスターブが生じることが分かる。
【００２１】
以上のように、図５に示した解決方法では不充分である。
【００２２】
本発明は、ディスターブの影響を低減した仮想接地方式でページモードを有する不揮発性半導体メモリの実現を目的とする。
【００２３】
【課題を解決するための手段】
上記目的を実現するため、本発明の不揮発性半導体記憶装置は、メモリセルのソースが接続されるビット線に接続されるＹセレクタのスイッチが接続される中間グランド線を、各ページブロック毎に独立にし、各ページブロックの中間グランド線はグランドに接続するかフローティングにするかが独立して設定できるようにする。そして、読み出し動作時には、すべての中間グランド線を接地するが、書き込み動作時には、書き込み動作を行うメモリセルが属するページブロックの中間グランド線のみを接地し、他の中間グランド線はフローティング状態にする。
【００２４】
本発明によれば、書き込み動作時には、各ブロックにおいて、アクセスされるメモリセルのページブロックの中間グランド線は接地されるが、他のページブロックの中間グランド線は接地されず、しかも各中間グランド線は独立しているので、隣接するブロックを経由する経路も形成されない。従って、書き込み動作時に書き込みが行われるメモリセルに隣接するメモリセルのソースは、ページモードでない場合と同様に、ブロック幅のセル数を介してグランドに接地されることになり、ディスターブは小さく。
【００２５】
当然のことながら、各ページブロックのページブロック別読み出し／書き込み（Ｒ／Ｗ）回路は、読み出し時にはすべての読み出し状態になり、書き込み時には各ブロック内の対応する１個のＲ／Ｗ回路のみが書き込み状態になり、他のＲ／Ｗ回路はオフ状態になる。
【００２６】
中間グランド線とグランドとの間には１個のスイッチ回路を設け、これをオン／オフ制御して、中間グランド線を接地するかフローティング状態にするか切り換える。
【００２７】
また、共通グランド線を設け、各中間グランド線をスイッチを介して対応する共通グランド線に接続し、更に共通グランド線をスイッチを介して接地するようにしてもよい。この構成により、例えば、中間グランド線をグランド以外の適当な電圧に設定できる。
【００２８】
メモリセルアレイで、メモリセルのソースのみが接続されるビット線と、メモリセルのドレインのみが接続されるビット線を交互に配置する場合には、各ビット線はＹセレクタを介してＲ／Ｗ回路とグランド回路の一方のみに接続される。
【００２９】
近年、１個のメモリセルのソースとドレインに相当する端子に印加する電圧を逆にすることにより、１個のメモリセルで２値を記憶できるＮＲＯＭと呼ばれる新しいフラッシュメモリが提案されている。本発明はこのＮＲＯＭにも適用可能である。本発明をＮＲＯＭに適用する場合には、各ビット線をＲ／Ｗ回路とグランド回路の両方に選択的に接続する必要がある。そこで、各ページブロックのＹセレクタの端子を、独立にグランドに接続する複数のグランドスイッチとＲ／Ｗ回路に接続するＲ／Ｗスイッチを設ける。各ページブロックのページブロック別Ｙセレクタの端子を、隣接する３本は接続されないように他の端子と接続して本数を低減した複数の共通Ｙ線とし、共通Ｙ線の本数と同一数のグランドスイッチとＲ／Ｗスイッチを設け、各共通Ｙ線をグランドスイッチとＲ／Ｗスイッチの両方にそれぞれ接続するように構成する。これにより、スイッチ数が低減できる。
【００３０】
【発明の実施の形態】
図６は、本発明の第１実施例のフラッシュメモリのＹセレクタとＩ／Ｏ回路の部分の構成を示す図である。第１実施例のフラッシュメモリは、図１から図３に示した仮想接地方式で多ビット構成のページモードを有するフラッシュメモリであり、１０２４セル幅のメモリセルアレイを、６４セル幅の１６個のブロックに分割し、更に各ブロックを１６セル幅の４個のページブロックに分割するものとする。
【００３１】
図示のように、各ページブロックのメモリセルのドレインが接続されるビット線（ドレインビット線）は、Ｙセレクタ５のＹスイッチ（トランジスタ）を介してページブロック別ドレイン線４１−０，４２−０，４３−０，４４−０，４１−１，４２−１に接続される。ページブロック別ドレイン線４１−０，４２−０，４３−０，４４−０，４１−１，４２−１は、Ｒ／Ｗスイッチ（トランジスタ）４５−０，４６−０，４７−０，４８−０，４５−１，４６−１を介して、Ｒ／Ｗ回路６−０−０，６−０−１，６−０−２，６−０−３，６−１−０，６−１−２に接続される。各ページブロックのメモリセルのソースが接続されるビット線（ソースビット線）は、Ｙセレクタ５のＹスイッチ（トランジスタ）を介してページブロック別グランド線（中間グランド線）３１−０，３２−０，３３−０，３４−０，３１−１，３２−１に接続される。中間グランド線３１−０，３２−０，３３−０，３４−０，３１−１，３２−１は、グランドスイッチ３５−０，３６−０，３７−０，３８−０，３５−１，３６−１を介してグランドに接続される。グランドスイッチ３５−０，３６−０，３７−０，３８−０，３５−１，３６−１は前述のグランド回路に相当する。
【００３２】
図７は、各Ｒ／Ｗ回路の構成を示す図である。Ｒ／Ｗスイッチ４５−０，４６−０，４７−０，４８−０，４５−１，４６−１を介して接続されるＲ／Ｗ信号は、書き込み部と読み出し部に接続される。書き込み動作時には、書き込み部において、プログラムＥＮ信号が「高（Ｈ）」になり、プログラムデータに応じてＮＡＮＤゲート５１の出力が変化し、レベルシフト回路５２でレベルが調整され、トランジスタ５３のゲートに印加される。トランジスタ５３のソースにはプログラム（書き込み）用の電圧Vprogが供給され、書き込みデータを「１」から「０」に変化する時には、Ｒ／Ｗ信号として高電圧が出力される。読み出し動作時には、読出ＥＮが「Ｈ」になり、Ｒ／Ｗ信号はトランジスタ５４を通ってインバータ５５とトランジスタ５６に供給される。Ｒ／Ｗ信号が「低（Ｌ）」の時には、トランジスタ５６がオン状態になり、読出出力として「Ｌ」が出力され、Ｒ／Ｗ信号が「Ｈ」の時には、トランジスタ５６がオフ状態になり、読出出力として「Ｈ」が出力される。
【００３３】
図６に戻り、読み出し動作時には、グランドスイッチ３５−０，３６−０，３７−０，３８−０，３５−１，３６−１とＲ／Ｗスイッチ４５−０，４６−０，４７−０，４８−０，４５−１，４６−１はすべてオン状態になり、複数のブロックの複数のページブロックのメモリセルからデータが読み出される。この例では、６４個のメモリセルからデータが読み出される。
【００３４】
書き込み動作時には、各ブロックの中の１個のページブロックのメモリセルに書き込みが行われる。この例では、１６個のメモリセルに書き込みが行われる。例えば、各ブロックの一番左側のページブロックのメモリセルに書き込みを行う場合には、グランドスイッチ３５−０，３５−１とＲ／Ｗスイッチ４５−０，４５−１をオン状態にし、グランドスイッチ３６−０，３７−０，３８−０，３６−１とＲ／Ｗスイッチ４６−０，４７−０，４８−０，４６−１はすべてオフ状態にする。この時、書き込みを行うメモリセルに隣接するメモリセルのソースは、１５個のオン状態のメモリセルを介して隣のページブロックのオン状態のＹスイッチを介して中間グランド線３２−０に接続されるが、中間グランド線３２−０は他の中間グランド線には接続されておらず、グランドスイッチ３６−０はオフ状態であり、フローティングであるので、ディスターブは起きない。従って、書き込みを行うメモリセルに隣接するメモリセルのソースは、６４個のオン状態のメモリセルを介して、隣のブロックのグランドに接地されたビット線に接続されることになる。これは、図４の（Ａ）の状態であり、ディスターブは問題にならない。
【００３５】
図６の第１実施例の回路と図５の参考例の回路を比較すると、図５の回路では中間グランド線２１〜２４をグランドに接続するスイッチ２５〜２８は４個であるのに対して、図６の回路では６４個のグランドスイッチを設ける必要があり、グランドスイッチの個数が１６倍になる点で不利である。しかし、図５の回路のグランドスイッチは全体で４個だけであるので、図６の回路のグランドスイッチに比べて駆動能力を大きくする必要があり、必要な面積はあまり差がない。
【００３６】
図８はこれを説明する図であり、図８の（Ａ）は図５の回路のグランドスイッチのサイズを、図８の（Ｂ）は図６の回路のグランドスイッチのサイズを示す。図８において、Ｔ１とＴ３で示すトランジスタがグランドスイッチに相当し、ARVSS(w)は図５の中間グランド線(ARVSS)２１〜２４に対応し、ARVSSnwは図６の中間グランド線３１−０，３２−０，３３−０，３４−０，３１−１，３２−１、…のいずれかに相当する。図６のグランドスイッチを構成するトランジスタのサイズは、図５のそれの１／１６である。なお、図６のグランドスイッチを制御する信号は、Ｒ／Ｗスイッチと同じ制御信号であり、グランドスイッチとＲ／Ｗスイッチを近接して配置すれば配線による面積の増加はほとんど問題にならない。
【００３７】
図８において、Ｔ２とＴ４で示すトランジスタは、中間グランド線をグローバルＶｓｓ線(GARVSS)に接続するスイッチであり、図５及び図６では図示していない。ソースビット線は、グランドに接地するかフローティング状態にするだけでなく、小さな電圧値を印加する場合もあり、グローバルＶｓｓ線にはそのような電圧が供給される。
【００３８】
図９は、本発明の第２実施例のフラッシュメモリのＹセレクタとグランド接続部の構成を示す図である。ここでは、ソースビット線に接続されるＹスイッチのトランジスタと、それらが接続される中間グランド線に関係する部分のみを示し、ドレインビット線に接続されるＹスイッチのトランジスタやＲ／Ｗ回路は省略してある。図示のように、共通グランド線６１を設け、各グランド線は、中間グランドスイッチ５１−０，５２−０，５３−０，５４−０，５１−１を介して共通グランド線６１に接続する。共通グランド線６１は、グローバルＶｓｓ線(GARVSS)であり、共通グランドスイッチ６５を介して接地される場合と、適当な電圧が供給される場合がある。
【００３９】
第２実施例では、書き込み動作時には、書き込みを行うメモリセルが属するページブロックの中間グランドスイッチのみがオン状態になり、他の中間グランドスイッチはオフ状態であるから、第１実施例と同様に、ディスターブは問題にならない。
【００４０】
図１０は、第２実施例の回路の中間グランドスイッチ及び共通グランドスイッチのサイズを示す。Ｔ６が中間グランドスイッチに、Ｔ５が共通グランドスイッチに対応する。図９の回路の中間グランドスイッチの個数は図８のＴ１で示すトランジスタの個数の１６倍であるが、サイズは１／６になっており、図９の回路の共通グランドスイッチの個数は図８のＴ２で示すトランジスタの個数の１／４倍であるが、サイズは１３倍になっている。従って、トランジスタのサイズは、全体では多少大きくなる。
【００４１】
図１１は、本発明の第３実施例のフラッシュメモリの全体構成を示す図である。第３実施例のフラッシュメモリは、１個のメモリセルのソースとドレインに相当する端子に印加する電圧を逆にすることにより、１個のメモリセルで２値を記憶できるＮＲＯＭに本発明を適用した実施例である。図示のように、メモリセルアレイをｎブロックに分割し、各ブロックを更に８個のページブロック１０−０−０，１０−０−１，…，１０−０−７、１０−１−０，…，１０−１−７、１０−ｎ−０，…，１０−ｎ−７に分割する。これに応じて、ページブロック別Ｙセレクタ（Ｙｓｅｌ）５−０−０，…，５−０−７、５−１−０，…，５−１−７、５−ｎ−０，…，５−ｎ−７と、ページブロック別Ｉ／Ｏ回路６−０−０，…，６−０−７、６−１−０，…，６−１−７、６−ｎ−０，…，６−ｎ−７と、ｎ個のマルチプレクサ（ＭＵＸ）が設けられる。
【００４２】
図１２は、１組のページブロック別Ｙセレクタとページブロック別Ｉ／Ｏ回路の構成を示す図である。ＮＲＯＭでは、各ビット線はドレインビット線にもソースビット線にもなる。各ビット線にはＹセレクタのスイッチ（トランジスタ）５−０〜５−７が接続される。Ｙセレクタのスイッチ端子は、０番目と４番目、１番目と５番目、２番目と６番目、３番目と７番目が接続され、それぞれＲ／Ｗスイッチ７１−０〜７１−３を介してＲ／Ｗ回路７に接続され、グランドスイッチ７２−０〜７２−３を介してスイッチ７３に接続される。スイッチ７３はグランドに接続され、グランド回路に相当する。Ｙセレクタのスイッチ５−０〜５−７は隣接する２個が選択され、２個のＹセレクタのスイッチの一方は、対応するＲ／Ｗスイッチがオン状態になってＲ／Ｗ回路７に接続され、他方は対応するグランドスイッチがオン状態になって接地される。このようにして、いずれのビット線も、Ｒ／Ｗ回路７とグランドの両方に選択的に接続することができる。
【００４３】
第３実施例のフラッシュメモリの動作は、第１実施例の場合と同じであるので、ここでは省略する。
【００４４】
【発明の効果】
以上説明したように、本発明の仮想接地方式でページモードを有する不揮発性半導体メモリでは、ディスターブの影響を低減して信頼性を向上できる。
【図面の簡単な説明】
【図１】仮想接地方式フラッシュメモリのアレイ構成を示す図である。
【図２】多ビット構成のフラッシュメモリの構成を示す図である。
【図３】多ビット・ページモードのフラッシュメモリの構成を示す図である。
【図４】多ビット構成の仮想接地方式フラッシュメモリで、同時に書き込む時のセル間隔の影響を説明する図である。
【図５】ページモードで同時に読み出すセルの個数分共通グランド線を設けた参考例の問題点を説明する図である。
【図６】本発明の第１実施例のフラッシュメモリのＹセレクタとＩ／Ｏ回路部分の構成を示す図である。
【図７】Ｒ／Ｗ回路の構成例を示す図である。
【図８】参考例と第１実施例のトランジスタサイズの比較を示す図である。
【図９】本発明の第２実施例のフラッシュメモリのＹセレクタとグランド接続部分の構成を示す図である。
【図１０】第２実施例のトランジスタサイズを示す図である。
【図１１】本発明の第３実施例のフラッシュメモリの全体構成を示す図である。
【図１２】第３実施例のＹセレクタとＩ／Ｏ回路部分の構成を示す図である。
【符号の説明】
１…ワード線
２…ビット線
３…メモリセル
４…Ｘデコーダ
５…Ｙセレクタ
６…Ｉ／Ｏ回路
７…Ｒ／Ｗ回路
８…グランド回路
３１−０〜３４−０，３１−１，３２−１…中間グランド線
３５−０〜３８−０，３５−１，３６−１…グランドスイッチ
Claims (8)
- 複数のワード線と、該複数のワード線に直交する複数のビット線と、前記複数のワード線と前記複数のビット線の交差部分に対応して配置された複数の不揮発性メモリセルを有するメモリセルアレイと、前記複数のワード線を選択的に駆動するＸデコーダと、前記複数のビット線を選択するＹセレクタと、対応する前記Ｙセレクタの端子が接続される読み出し／書き込み回路とグランド回路を有するデータ入出力回路と、を備え、
前記メモリセルアレイは、前記ビット線に沿った複数のブロックで構成され、各ブロックはそれぞれデータ入出力回路とＹセレクタとを備え、
前記複数のブロックの前記メモリセルが同時にアクセスされて、前記ブロック数に対応するビット数分のデータが同時に入出力され、
各ブロックのメモリセルアレイは、更に前記ビット線に沿った複数のページブロックで構成され、各ページブロックはそれぞれページブロック別データ入出力回路とページブロック別Ｙセレクタとを備え、
各ブロックは、更に各ブロック内の複数のページブロックから同時に読み出したデータから１つのページブロックに対応するデータを選択するマルチプレクサを備え、
当該装置からデータの読み出す時には、前記複数のブロックの前記複数のページブロックのメモリセルから同時にデータが読み出された後、各ページブロックのデータは前記マルチプレクサで選択され、前記ブロック数に対応するビット数分のデータが前記ページブロック数に対応する数だけ連続したデータとして出力され、
当該装置にデータを書き込む時には、各ブロックで１個のメモリセルに同時にデータの書き込みを行う不揮発性半導体記憶装置において、
各ページブロックの前記ページブロック別データ入出力回路は、それぞれページブロック別読み出し／書き込み回路とページブロック別グランド回路とを備え、
各ページブロックの前記ページブロック別Ｙセレクタは、対応する前記ページブロック別読み出し／書き込み回路又は前記ページブロック別グランド回路に接続され、
読み出し時にはすべての前記ページブロック別グランド回路がオン状態になって対応する前記ページブロック別Ｙセレクタの端子をグランドへ接続し、書き込み時には各ブロック内の１個の前記ページブロック別グランド回路のみがオン状態になって対応する前記ページブロック別Ｙセレクタの端子をグランドへ接続し、他の前記ページブロック別グランド回路はオフ状態になって対応する前記ページブロック別Ｙセレクタの端子をフローティング状態にすることを特徴とする不揮発性半導体記憶装置。 - 読み出し時にはすべての前記ページブロック別読み出し／書き込み回路が読み出し状態になり、書き込み時には各ブロック内の１個の前記ページブロック別読み出し／書き込み回路のみが書き込み状態になり、他の前記ページブロック別読み出し／書き込み回路はオフ状態になる請求項１に記載の不揮発性半導体記憶装置。
- 各ページブロック別グランド回路は、対応する前記ページブロック別Ｙセレクタの端子を共通にグランドに接続する１個のスイッチ回路を備える請求項１に記載の不揮発性半導体記憶装置。
- 共通グランド線と、
該共通グランド線をグランドに接続する共通グランドスイッチ回路とを備え、前記複数のブロックの前記複数のページブロック別グランド回路は、対応する前記ページブロック別Ｙセレクタの端子を前記共通グランド線に接続する中間スイッチ回路を備える請求項１に記載の不揮発性半導体記憶装置。 - 各ビット線は、前記読み出し／書き込み回路と前記グランド回路の一方のみに接続される請求項１に記載の不揮発性半導体記憶装置。
- 各ビット線は、前記読み出し／書き込み回路と前記グランド回路の両方に選択的に接続される請求項１に記載の不揮発性半導体記憶装置。
- 前記ページブロック別グランド回路は、ブロック内の前記ページブロック別Ｙセレクタの端子をそれぞれ独立にグランドに接続する複数のグランドスイッチを備え、
前記ページブロック別読み出し／書き込み回路は、ブロック内の前記ページブロック別Ｙセレクタの端子にそれぞれ独立に接続するための複数のＲ／Ｗスイッチを備える請求項６に記載の不揮発性半導体記憶装置。 - 各ブロック内の前記ページブロック別Ｙセレクタの端子は、隣接する３本は接続されないように他の端子と接続されて、前記ページブロック別Ｙセレクタの端子数の半分以下の本数の共通Ｙ線を形成し、
前記グランドスイッチと前記Ｒ／Ｗスイッチの個数は、前記複数の共通Ｙ線の本数と同一であり、
前記複数の共通Ｙ線は、前記グランドスイッチと前記Ｒ／Ｗスイッチの両方に接続される請求項７に記載の不揮発性半導体記憶装置。
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