CN112397122B - 具有多个1TnR结构的电阻式随机存取存储器 - Google Patents

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Abstract

本公开涉及一种具有多个1晶体管n电阻器(1TnR)结构的电阻式随机存取存储器。在一个方面中，本发明提供一种包括多个1TnR结构的电阻式随机存取存储器，所述多个1TnR结构包括第一1TnR结构，第一1TnR结构包括：第一晶体管，具有第一栅极端子、第一漏极端子及第一源极端子，第一栅极端子连接到第一字线，第一源极端子连接到源极线，其中源极线连接到所述多个1TnR结构中的每一者；以及第一个并联电阻器群组，包括第一电阻器及第二电阻器，第一电阻器与第二电阻器连接到第一漏极端子且彼此并联连接，其中第一电阻器连接到第一位线，第二电阻器连接到第二位线，且n是大于1的整数。

Description

具有多个1TnR结构的电阻式随机存取存储器
技术领域
本公开涉及一种具有多个1TnR(one-transistor n-resistor，1TnR)结构的电阻式随机存取存储器(resistive random-access memory，RRAM)。
背景技术
电阻式随机存取存储器(resistive random-access memory，RRAM)是一种新兴的非易失性存储器技术，所述非易失性存储器技术表现出高的单元密度(cell density)及低的待机功率(standby power)。RRAM芯片通常被用作可被封装成集成电路(integratedcircuit，IC)的非易失性存储器器件(non-volatile storage memory device)。RRAM芯片可为插入到另一电子器件中的独立器件或可移动器件的一部分，或者可为与微处理器、微控制器等一起进行操作的集成电路(IC)的一部分。最近的RRAM架构已采用1晶体管1电阻器(one-transistor-one-resistor，1T1R)架构、1晶体管n电阻器(one-transistor-multiple-resistor，1TnR)架构、或二者的组合，其中n是大于1的整数。为进一步增大RRAM的密度，1TnR阵列的面积可通过改变电路级(circuit level)或器件布局级(devicelayout level)而进一步经历微型化。
发明内容
因此，本公开涉及一种具有多个1TnR构的电阻式随机存取存储器。
在一个方面中，本公开涉及一种包括多个1TnR结构的电阻式随机存取存储器(RRAM)，所述多个R1TnR结构包括第一1TnR结构，所述第一1TnR结构包括：第一晶体管，包括第一栅极端子、第一漏极端子及第一源极端子，所述第一栅极端子连接到第一字线，所述第一源极端子连接到源极线，其中所述源极线连接到所述多个1TnR结构中的每一者；以及第一n个并联电阻器群组，包括第一电阻器及第二电阻器，所述第一电阻器与所述第二电阻器连接到所述第一漏极端子且彼此并联连接，其中所述第一电阻器连接到第一位线，所述第二电阻器连接到第二位线，且n是大于1的整数。
在一个方面中，本公开涉及一种包括多个1TnR结构的电阻式随机存取存储器(RRAM)，所述多个1TnR结构包括第一1TnR结构及并联连接到所述第一1TnR结构的第二1TnR结构，其中所述第一1TnR结构包括：第一晶体管，包括第一栅极端子、第一漏极端子及第一源极端子，所述第一栅极端子连接到第一字线，所述第一源极端子连接到源极线，其中所述源极线连接到所述第二1TnR结构；以及第一n个并联电阻器群组，包括第一电阻器及第二电阻器，所述第一电阻器与所述第二电阻器连接到所述第一漏极端子且彼此并联连接，其中所述第一电阻器连接到第一位线，所述第二电阻器连接到第二位线，且n是大于1的整数。
为使本公开的前述特征及优点易于理解，以下详细阐述伴有图的示例性实施例。应理解，以上大体说明及以下详细说明二者均是示例性的，且旨在提供对提出申请的本公开的进一步阐释。
然而应理解，本发明内容可能未包含本公开的所有方面及实施例，且因此不旨在以任何方式进行限制或约束。另外，本公开将包括对所属领域中的技术人员来说显而易见的改进及修改。
附图说明
本文包括附图以提供对本公开的进一步理解，且所述附图被并入本说明书中并构成本说明书的一部分。附图示出本公开的实施例，且与本说明一起用于阐释本公开的原理。
图1示出根据本公开的其中一个示例性实施例的具有多个1TnR结构的RRAM；
图2示出根据本公开的第一示例性实施例的具有多个1T4R结构的RRAM；
图3示出根据本公开的第一示例性实施例的多个1T4R结构的布局的实例；
图4示出根据本公开的第一示例性实施例的具有由控制结构控制的多个1TnR结构的RRAM；
图5示出根据本公开的第一示例性实施例使用控制结构来实施各种预充电模式；
图6示出根据本公开的第二示例性实施例的具有多个1T4R结构的RRAM；
图7示出根据本公开的第二示例性实施例的多个1T4R结构的布局的实例；
图8示出根据本公开的第二示例性实施例的具有由控制结构控制的多个1TnR结构的RRAM。
附图标号说明
100：RRAM
101、601：第一1TnR结构
201：第一1T4R结构
202：第二1T4R结构
301：源极线(SL)
302、WL2、WL3：字线
303：第一金属层M1/M1线
401、801：1T4R结构
602：第二1TnR结构
701：SL
BL1：第一位线/位线
BL2：第二位线/位线
BL3、BL4、BL7、BL8：位线
BL5：第三位线/位线
BL6：第四位线/位线
BLn：第n位线
BLEN*YSB：位线使能信号
位线使能反相信号
BLVSS、DL：信号
CR：电阻器接触件
CT：晶体管接触件
gnd、Gnd、Vread、Vset、Vreset、Vreset/0：值
M2：第二金属层
R1：第一电阻器/电阻器
R2：第二电阻器/电阻器
R3：第三电阻器/电阻器
R4：第四电阻器/电阻器
R5：第五电阻器/电阻器
R6：第六电阻器/电阻器
Rn：第n电阻器/电阻器
SL：源极线
T1：第一晶体管
T2：第二晶体管
SLEN*YSB：源极线使能信号
源极线使能反相信号
WL0：第一字线/字线
WL1：第二字线/字线
V2：通孔
YSA0：第一选择信号/选择信号
YSA1：第二选择信号/选择信号
YSA2、YSA3、YSB0、YSB1、/>选择信号
具体实施方式
现将详细参照本公开的当前示例性实施例，所述示例性实施例的实例在附图中示出。尽可能地，在附图及说明中使用相同的参考编号来指代相同或相似的部件。
本公开提出一种RRAM，所述RRAM利用1TnR架构以便通过减小RRAM单元面积的大小来进一步实现器件微型化，且还提高其性能。图1将多个1TnR结构示出为每一1TnR结构包括1个晶体管以及代表n个物理位群组或n个不同的存储单元的n个电阻器群组。举例来说，第一1TnR结构101的第一晶体管T1包括栅极端子、源极端子及漏极端子，栅极端子连接到第一字线WL0、源极端子连接到源极线SL，漏极端子连接到n个电阻器群组。n个电阻器群组中的每一电阻器可为单元、连接到不同的位线、且可存储具有逻辑1或逻辑0的二进制值。
在图1示出的实例RRAM 100中，第一位线BL1连接到第一电阻器R1，第二位线BL2连接到第二电阻器R2，第n位线BLn连接到第n电阻器Rn等等。不同位线(BL1、BL2、…、BLn)中的每一条、不同字线(WL0、WL1、WL2、WL3)中的每一条可被控制成通过沿着电阻器创建低阻抗路径来选择所述电阻器(R1、R2、…、Rn)中的一者或多者，或者通过沿着电阻器创建高阻抗路径来取消选择所述电阻器(R1、R2、…、Rn)中的一者或多者。举例来说，通过为读取操作选择对应于R1电阻器的存储单元，字线WL0的电压可被配置成拉高(pull high)以接通晶体管T1的栅极端子，且源极线SL的电压可被拉高以为R1电阻器创建低阻抗状态，以读取存储在R1电阻器中的二进制值。
本公开将提供RRAM的两个不同的实施例，每一实施例利用稍微不同的1TnR架构。第一示例性实施例涉及共享平行于多条位线的源极线的多个1TnR结构。第二示例性实施例涉及共享垂直于多条位线的共用源极线的多个1TnR结构。将进一步详细阐明示例性实施例中的每一者的操作原理。
图2示出基于本公开的第一示例性实施例的具有多个1T4R结构的RRAM。图2的RRAM包括多个1T4R结构，所述多个1T4R结构包括第一1T4R结构201及第二1T4R结构202。第一1T4R结构201包括：第一晶体管T1，具有第一栅极端子、第一漏极端子及第一源极端子，第一栅极端子连接到第一字线WL0，第一源极端子连接到源极线SL。源极线SL平行于所述nR的位线，且为到同一源极线SL上的所述多个1TnR结构中的每一者的共用存取通道(commonaccess)。第一1T4R结构201亦包括作为连接到漏极端子的并联电阻器群组的第一n个电阻器群组，第一n个电阻器群组包括例如第一电阻器R1及第二电阻器R2，其中第一电阻器R1连接到第一位线BL1，第二电阻器R2连接到第二位线BL2等等。
第二1T4R结构202包括：第二晶体管T2，包括第二栅极端子、第二漏极端子及第二源极端子，第二栅极端子连接到第二字线WL1，第二源极端子连接到源极线SL。第二1T4R结构202亦包括：第二n个并联电阻器群组，包括第三电阻器R3及第四电阻器R4，第三电阻器R3与第四电阻器R4连接到第二漏极端子且彼此并联连接，其中第三电阻器R3连接到第一位线BL1，第四电阻器R4连接到第二位线BL2，第三电阻器R3串联连接到第一电阻器R1，且第四电阻器R4串联连接到第二电阻器R2。
源极线SL连接到图2的所有1T4R结构并被它们之间所共享。为了选择单元，单元对应的字线(WL0、WL1、WL2、WL3)中的一者可配置成被拉高。源极线SL可设定为高以进行读取操作、源极线SL可设定为低以进行设定操作、或者源极线SL可设定为高以进行重置操作。然后电阻器单元可从对应位线进行存取。举例来说，可通过沿着第一电阻器R1创建低阻抗来从第一位线BL1存取第一电阻器R1；否则，第一电阻器R1将处于高阻抗状态。应注意，对于第一示例性实施例，n等于4仅是出于例示目的，但本公开不会将n限制为4，因为n可为大于1的任何数字。
图3示出图2的所述多个1T4R结构的布局的俯视图作为实例。如图3中所见，字线302与字线(WL0、WL1、WL2、WL3)对应，位线(BL1、BL2、BL3、BL4)由第二金属层M2制成，且由于SL 301平行于位线(BL1、BL2、BL3、BL4)，因此源极线(SL)301也由第二金属层M2制成。由于SL 301与位于第二金属层M2下面的第一金属层M1 303通过通孔(V2)而连接，因此源极线SL301通过第一金属层M1 303而连接到晶体管。第一金属层M1线303及第二金属层M2线通过晶体管接触件(CT)连接到晶体管，且第二金属层M2线通过电阻器接触件(CR)连接到电阻器。
对于1T4R结构，与1T相关联的布局被制作成位于NR布局之下，NR布局可被制作在任何金属层之间。NR布局可位于任何金属层之间。如图3中所示，与电阻器相关联的层将被制作在电阻器的层之下。如就图2所述，第一晶体管T1的层将低于第一电阻器R1的第一层、第二电阻器R2的第二层、第三电阻器R3的第三层及第四电阻器R4的第四层，其中第一层、第二层、第三层及第四层中的任一者可被制作成位于任何金属层之间。
传统上，第二金属层M2线的宽度可能是瓶颈，且决定了1T4R结构的整体大小。然而，对于本布局，位线(BL1、BL2、BL3、BL4)平行于源极线SL 301，以使得每一单元需要最小的(n+1)M2位线节距宽度来形成平行位线(BL1、BL2、BL3、BL4)及源极线SL 301架构。通过使所有位线(BL1、BL2、BL3、BL4)垂直于源极线SL 301，且通过使源极线SL 301沿着多个1T4R结构被共享，相对于传统布局需要更少的源极线，从而减少整体的所需面积。此外，由于可更高效地执行预充电操作来提高读取速度及写入速度，因此性能可得到提高。
所述多个1TnR结构可通过使用第一多路复用器解码器(即，Y多路复用器A解码器)而由如图4中所见的控制结构来控制，所述第一多路复用器解码器由也连接到源极线SL的第二多路复用器解码器(即，Y多路复用器B解码器)控制。如图4中所见，第一多路复用器解码器可包括4个晶体管，且所述4个晶体管中的每一者分别接收第一组选择信号(包括YSA0、YSA1、YSA2、YSA3)中的一者，以控制位线BL1、BL2、BL3及BL4。第二多路复用器解码器也可包括4个晶体管，且所述4个晶体管中的每一者分别接收第二组选择信号(包括位线使能信号(BLEN*YSB)、位线使能反相信号源极线使能信号(SLEN*YSB)及源极线使能反相信号/>)中的一者，以控制第一多路复用器解码器。位线使能反相信号是位线使能信号(BLEN*YSB)的二进制相反数，且源极线使能反相信号是源极线使能信号(SLEN*YSB)的二进制相反数。
举例来说，根据位线BL1或BL2是否是根据第一多路复用器解码器的第一组选择信号的组合来被使能，位线BL1可由用于对位线BL1进行使能的第一选择信号YSA0选择，且位线BL2可由用于对位线BL2进行使能的第二选择信号YSA1选择。第一多路复用器解码器的第一组选择信号的组合与第二多路复用器解码器的第二组选择信号的组合一起将对RRAM的所述多个1T4R结构进行使能，以选择一个或多个单元来执行对单元的二进制值进行读取的读取操作、对单元的二进制值进行设定的设定操作或者对单元的二进制值进行重设的重置操作。
参照如图4中所示的表，举例来说，假设与1T4R结构401的位线BL1对应的第一电阻器被选择用于读取操作，则如“读取SLEN”列中所示的选择信号的第一组合及信号的第二组合将配置要读取的第一电阻器的值。换句话说，通过将选择信号YSA0、YSA1、YSA2、YSA3的值分别配置成接通、断开、断开、断开(其可为1、0、0、0或高、低、低、低)、以及将位线使能信号BLEN*YSB、源极线使能反相信号源极线使能信号SLEN*YSB、源极线使能反相信号/>的值分别配置成断开、接通、接通、断开，可读取1T4R结构401的第一电阻器的值。
类似地，通过将选择信号YSA0、YSA1、YSA2、YSA3的值分别配置成接通、断开、断开、断开、以及将位线使能信号BLEN*YSB、位线线使能反相信号源极线使能信号SLEN*YSB、源极线使能反相信号/>的值分别配置成接通、断开、断开、接通，可设定1T4R结构401的第一电阻器的值。同样类似地，通过将选择信号YSA0、YSA1、YSA2、YSA3的值分别配置成接通、断开、断开、断开、以及将位线使能信号BLEN*YSB、位线线使能反相信号源极线使能信号SLEN*YSB、源极线使能反相信号/>的值分别配置成断开、接通、接通、断开，可重设1T4R结构401的第一电阻器的值。值得注意的是，由于源极线SL由第二多路复用器解码器控制，且不需要附加的多路复用器解码器，因此这种电路设计将减少传统的1T4R结构所需的面积。
图4的相同的控制结构也可用于实施各种预充电功能。如图5中所示，控制结构亦将包括写入驱动器及感测放大器。读取预充电功能可通过基于图5中所示的表对选择信号的第一组合及选择信号的第二组合进行设定、以及通过将感测放大器拉高到特定电压电平来加速读取感测时间来执行，且写入预充电功能可通过基于图5中所示的表对选择信号的第一组合及选择信号的第二组合进行设定、以及通过将写入驱动器拉高到特定电压电平来加速设定时间来执行。
举例来说，假设要执行读取预充电操作，可将选择信号YSA0、YSA1、YSA2、YSA3分别配置成接通、接通、接通、接通，且可将位线使能信号BLEN*YSB、位线线使能反相信号源极线使能信号SLEN*YSB、源极线使能反相信号/>分别配置成接通、断开、接通、断开。可拉高感测放大器电压，且可将SL及位线(BL1、BL2、BL3、BL4)预充电到0V或0.1V或0.2V的电压电平以加速读取感测。举例来说，假设要执行写入预充电操作，可将YSA0、YSA1、YSA2、YSA3分别配置成接通、接通、接通、接通，且可将位线使能信号BLEN*YSB、位线线使能反相信号/>源极线使能信号SLEN*YSB、源极线使能反相信号分别配置成接通、断开、接通、断开。可拉高写入驱动器电压，且可将源极线SL及位线(BL1、BL2、BL3、BL4)预充电到2V的电压电平以加速设定时间。
图6示出基于本公开的第二示例性实施例的具有多个1T4R结构的RRAM。图6的RRAM包括多个1T4R结构，所述多个1T4R结构包括但不仅限于并联连接到第一1TnR结构的第一1TnR结构601与第二1TnR结构602。由于第一1TnR结构群组中的每一者连接到不同的字线(即WL0、WL1、WL2、WL3)，因此第一1TnR结构601可为串联连接的第一1TnR结构群组的一部分。由于第二1TnR结构群组中的每一者连接到不同的字线(即WL0、WL1、WL2、WL3)，因此第二1TnR结构602也可为串联连接的第二1TnR结构群组的一部分。
由于R个电阻器中的每一者连接到不同的位线，因此第一1TnR结构群组中的1TnR结构中的每一者将包括所述n个电阻器。假设n＝4，则第一1TnR结构群组的1TnR结构中的每一者的所述4个电阻器分别连接到位线BL1、BL2、BL3及BL4。另外，第二1TnR结构群组中的1TnR结构中的每一者的所述4个电阻器分别连接到位线BL5、BL6、BL7及BL8。第一1TnR结构群组及第二1TnR结构群组中的所有1TnR结构都连接到共用源极线SL。
更详细来说，第一1TnR结构601包括：第一晶体管T1，包括第一栅极端子、第一漏极端子及第一源极端子，第一栅极端子连接到第一字线WL0，第一源极端子连接到共用SL。共用源极线SL直接连接到第二1TnR结构602的源极线SL。第一1TnR结构包括：第一n个并联电阻器群组，包括第一电阻器R1及第二电阻器R2，第一电阻器R1与第二电阻器R2连接到第一漏极端子且彼此并联连接。第一电阻器R1连接到第一位线BL1，第二电阻器R2连接到第二位线BL2。数字n可为大于1的任何整数。
第二1TnR结构602将包括：第二晶体管，包括第二栅极端子、第二漏极端子及第二源极端子，第二栅极端子连接到第二字线，第二源极端子连接到共用SL。第二1TnR结构602还将包括：第二n个并联电阻器群组，包括第五电阻器R5及第六电阻器R6，第五电阻器R5与第六电阻器R6连接到第二漏极端子且彼此并联连接。第五电阻器R5连接到第三位线BL5，且第六电阻器R6连接到第四位线BL6。类似于第一示例性实施例，第一电阻器R1、第二电阻器R2、第五电阻器R5及第六电阻器R6中的每一者在被选择时具有低阻抗，而在未被选择时具有高阻抗。
图7示出图6的所述多个1T4R结构的布局的俯视图作为实例。如图7中所示，字线302与字线(WL0、WL1、WL2、WL3)对应，位线(BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8)由第二金属层M2制成，但由于源极线SL 301垂直于位线(BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8)，因此源极线SL 701也由第一金属层M1制成。第一金属层M1位于第二金属层M2的下面。由第一金属层M1制成的源极线SL 801通过晶体管接触件(CT)连接到晶体管，且位线(BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8)中的每一者通过晶体管接触件(CT)连接到晶体管，且通过电阻器接触件(CR)连接到电阻器。
对于1T4R结构，与1T相关联的布局被制作成位于NR布局之下，NR布局可被制作在任何金属层之间。NR布局可位于任何金属层之间。如图7中所示，与电阻器相关联的层将被制作在电阻器的层之下。如就图6所述，第一晶体管T1的层将低于第一电阻器R1的第一层、第二电阻器R2的第二层，且第二晶体管T2的层将低于第三电阻器R3的第三层及第四电阻器R4的第四层，其中第一层、第二层、第三层及第四层中的任一者可被制作成位于任何金属层之间。
传统上，第二金属层M2线的宽度可能是瓶颈，且决定了1T4R结构的整体大小。然而，对于本布局，位线(BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8)垂直于源极线SL 701，以使得每一单元需要最小的(n)M2位线节距宽度来形成具有共用源极线SL架构的1TnR结构。通过使共用源极线SL在许多1TnR结构中共享，相对于传统布局需要更少的源极线SL，从而减少整体的所需面积。此外，由于可更高效地执行预充电操作来提高读取速度及写入速度，因此性能可得到提高。
图8示出根据本公开的第二示例性实施例的具有由控制结构控制的多个1TnR结构的RRAM。控制结构包括但不仅限于第一多路复用器解码器、第二多路复用器解码器、感测放大器及写入驱动器。假设n＝4，则第一多路复用器解码器可包括分别连接到位线BL1、BL2、BL3及BL4的第一四个晶体管群组及分别连接到位线BL5、BL6、BL7及BL8的第二四个晶体管群组。所述第一四个晶体管群组将接收选择信号YSA0、YSA1、YSA2及YSA3的第一组合，且所述第二四个晶体管群组将接收选择信号YSA0、YSA1、YSA2及YSA3的第一组合。
第一四个晶体管群组由第二多路复用器解码器的两个晶体管控制，且第二多路复用器解码器的所述两个晶体管分别接收作为选择信号的第二组合的一部分的选择信号YSB0及类似地，第二四个晶体管群组由第二多路复用器解码器的两个晶体管(即YSB0晶体管)控制，且第二多路复用器解码器的所述两个晶体管(即YSB1晶体管)分别接收也是作为选择信号的第二组合的一部分的选择信号YSB1及/>第一YSB0晶体管及第一YSB1晶体管由BLVSS信号控制，且第二YSB0晶体管及第二YSB1晶体管由DL信号控制。信号BLVSS、DL及源极线SL也是选择信号的第二组合的一部分。因此，第二多路复用器解码器的YSB0晶体管将控制第一多路复用器解码器的第一四个晶体管群组，且第二多路复用器解码器的YSB1晶体管将控制第一多路复用器解码器的第二四个晶体管群组。
举例来说，由于第一多路复用器解码器的第一组选择信号的组合将选择位线，因此位线BL1可由用于对位线BL1进行使能的第一选择信号的YSA0选择，且位线BL2可由用于对位线BL2进行使能的第二选择信号的YSA1选择。第一多路复用器解码器的第一组选择信号的组合与第二多路复用器解码器的第二组选择信号的组合一起将对RRAM的所述多个1T4R结构进行使能，以选择一个或多个单元来执行对单元的二进制值进行读取的读取操作、对单元的二进制值进行设定的设定操作或者对单元的二进制值进行重设的重置操作。
参照如图8中所示的表，举例来说，假设与1T4R结构801的第一位线BL1对应的第一电阻器被选择用于读取操作，则“读取SLEN”列中所示的选择信号的第一组合及信号的第二组合将配置要读取的第一电阻器的值。换句话说，通过将选择信号YSA0、YSA1、YSA2、YSA3的值分别配置成接通、断开、断开、断开(其可为1、0、0、0或高、低、低、低)、将选择信号YSB0、YSB1、/>的值分别配置成接通、断开、断开、接通、以及将信号BLVSS、DL及源极线SL的值分别配置成值Gnd、Vread及gnd，可读取1T4R结构801的第一电阻器的值。
类似地，通过将选择信号YSA0、YSA1、YSA2、YSA3的值分别配置成接通、断开、断开、断开、将选择信号YSB0、YSB1、/>的值分别配置成接通、断开、断开、接通、以及将信号BLVSS、DL及源极线SL的值分别配置成值Gnd、Vset及gnd，可设定1T4R结构801的第一电阻器的值。同样类似地，通过将YSA0、YSA1、YSA2、YSA3的值分别配置成接通、断开、断开、断开、将选择信号YSB0、/>YSB1、/>的值分别配置成接通、断开、接通、断开、以及将信号BLVSS、DL及源极线SL的值分别配置成值Vreset、Gnd及Vreset/0，可重设1T4R结构801的第一电阻器的值。
值得注意的是，由于源极线SL不需要由多路复用器控制，因此这种电路设计将减小传统的1T4R结构所需的面积。另外，读取预充电功能可以以下与第一示例性实施例类似的方式执行：通过基于预定表来对选择信号的第一组合及选择信号的第二组合进行设定；以及通过将感测放大器拉高至特定电压电平来加速读取感测，且写入预充电功能也可通过以下方式执行：基于预定表来对选择信号的第一组合及选择信号的第二组合进行设定；以及通过将写入驱动器拉高到特定电压电平以加速设定时间。
综上所述，本公开适用于在RRAM中使用，且能够通过改变电路架构及对应的布局来进一步减小1TnR结构的单元大小，从而进一步实现器件微型化。

Claims (10)

1.一种包括多个1TnR结构的电阻式随机存取存储器，所述多个1TnR结构包括第一1TnR结构，所述第一1TnR结构包括：
第一晶体管，包括第一栅极端子、第一漏极端子及第一源极端子，所述第一栅极端子连接到第一字线，所述第一源极端子连接到源极线，其中所述源极线连接到所述多个1TnR结构中的每一者；以及
第一n个并联电阻器群组，包括第一电阻器及第二电阻器，所述第一电阻器与所述第二电阻器连接到所述第一漏极端子且彼此并联连接，其中所述第一电阻器连接到第一位线，所述第二电阻器连接到第二位线，且n是大于1的整数。
2.根据权利要求1所述的电阻式随机存取存储器，其中所述多个1TnR结构还包括第二1TnR结构，所述第二1TnR结构包括：
第二晶体管，包括第二栅极端子、第二漏极端子及第二源极端子，所述第二栅极端子连接到第二字线，所述第二源极端子连接到所述源极线；以及
第二n个并联电阻器群组，包括第三电阻器及第四电阻器，所述第三电阻器与所述第四电阻器连接到所述第二漏极端子且彼此并联连接，其中所述第三电阻器连接到所述第一位线，所述第四电阻器连接到所述第二位线，所述第三电阻器与所述第一电阻器共享所述第一位线，且所述第四电阻器与所述第二电阻器共享所述第二位线。
3.根据权利要求2所述的电阻式随机存取存储器，其中所述第一位线及所述第二位线中的每一者连接到第一多路复用器解码器的不同端子，且所述第一位线及所述第二位线中的一者被配置成根据至少所述第一多路复用器解码器的第一组选择信号的组合来被使能。
4.根据权利要求3所述的电阻式随机存取存储器，其中所述第一多路复用器解码器连接到第二多路复用器解码器，所述第二多路复用器解码器亦连接到所述源极线，且所述第一位线及所述第二位线中的一者被配置成还根据所述第二多路复用器解码器的第二组选择信号的组合来被使能。
5.根据权利要求4所述的电阻式随机存取存储器，其中所述第一多路复用器解码器的所述第一组选择信号包括用于对所述第一位线进行使能的第一选择信号及用于对所述第二位线进行使能的第二选择信号。
6.根据权利要求5所述的电阻式随机存取存储器，其中所述第二多路复用器解码器被配置成根据所述第二多路复用器解码器的所述第二组选择信号的所述组合来控制所述第一多路复用器解码器及所述源极线，其中所述第二组选择信号包括位线使能信号及源极线使能信号。
7.根据权利要求6所述的电阻式随机存取存储器，其中通过将所述第一选择信号设定为接通、将所述位线使能信号设定为断开以及将所述源极线使能信号设定为接通来读取所述第一位线。
8.根据权利要求6所述的电阻式随机存取存储器，其中通过将所述第一选择信号设定为接通、将所述位线使能信号设定为接通以及将所述源极线使能信号设定为断开来将所述第一位线设定。
9.根据权利要求6所述的电阻式随机存取存储器，其中通过将所述第一选择信号设定为接通、将所述位线使能信号设定为断开以及将所述源极线使能信号设定为接通来将所述第一位线重置。
10.根据权利要求2所述的电阻式随机存取存储器，其中所述第一晶体管的层低于所述第一电阻器的第一层、所述第二电阻器的第二层、所述第三电阻器的第三层及所述第四电阻器的第四层，其中所述第一层、所述第二层、所述第三层及所述第四层中的任一者位于任何金属层之间。
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