CN109427374B - 半导体存储装置 - Google Patents

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CN109427374B CN201810149119.3A CN201810149119A CN109427374B CN 109427374 B CN109427374 B CN 109427374B CN 201810149119 A CN201810149119 A CN 201810149119A CN 109427374 B CN109427374 B CN 109427374B
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Abstract

本发明的实施方式提供一种半导体存储装置，能抑制由噪声引起的读取不良，并且能缩短数据检测时间。实施方式的半导体存储装置的第1电源电路产生要施加给选择位线的选择位线电压。第2电源电路产生要施加给非选择位线的非选择位线电压。第3电源电路产生要施加给选择字线的选择字线电压。第4电源电路产生要施加给非选择字线的非选择字线电压。第1解码器将选择位线连接到第1电源电路，且将非选择位线连接到第2电源电路。第2解码器将选择字线连接到第3电源电路，且将非选择字线连接到第4电源电路。电容元件连接在第2电源电路与第1解码器之间的第1节点和第3电源电路与第2解码器之间的第2节点之间。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2017-164763号(申请日：2017年8月29日)作为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
近年来，伴随半导体存储装置的微细化，相邻的位线或字线间的间隔变得非常狭窄。当位线或字线间的间隔变窄后，相邻位线间的寄生电容或相邻字线间的寄生电容变大。例如，当位线间的寄生电容变大后，或噪声进入到位线时，有可能该噪声也会进入到相邻位线。
发明内容
实施方式提供一种半导体存储装置，能抑制由噪声进入导致的数据读取不良，并且能缩短数据检测时间。
实施方式的半导体存储装置具备存储单元阵列。多条位线连接到存储单元阵列。多条字线连接到存储单元阵列。第1电源电路产生要施加给从多条位线中选择的选择位线的选择位线电压。第2电源电路产生要施加给多条位线中未被选择的非选择位线的非选择位线电压。第3电源电路产生要施加给从多条字线中选择的选择字线的选择字线电压。第4电源电路产生要施加给多条字线中未被选择的非选择字线的非选择字线电压。第1解码器将选择位线连接到第1电源电路，且将非选择位线连接到第2电源电路。第2解码器将选择字线连接到第3电源电路，且将非选择字线连接到第4电源电路。电容元件连接在第2电源电路与第1解码器之间的第1节点和第3电源电路与第2解码器之间的第2节点之间。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示存储体BNK、列解码器及行解码器的更详细的构成例的框图。
图3是表示数据读取动作中的选择存储单元、电容元件及其周边的等效电路图。
图4(a)及(b)是表示在数据读取动作中要施加给选择存储单元的单元电压与时间的关系的曲线图。
图5是表示第2实施方式的存储体BNK、列解码器CD及行解码器RD的更详细的构成例的框图。
图6是表示将第1实施方式及第2实施方式组合而成的实施方式的图。
图7是表示第3实施方式的存储芯片的构成例的框图。
具体实施方式
以下，参考附图对本发明的实施方式进行说明。本实施方式并不限定本发明。
(第1实施方式)
图1是表示第1实施方式的半导体存储装置的构成例的框图。半导体存储装置1例如可为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等易失性存储器、NAND(Not AND，与非)型EEPROM(Electrically Erasable and Programmable Read-OnIy-Memory，电可擦可编程只读存储器)、ReRAM(Resistive RAM，电阻式随机存取存储器)、MRAM(Magnetoresistive RAM，磁阻式随机存取存储器)等非易失性存储器。另外，半导体存储装置1例如可为1个存储芯片，也可为包含多个存储芯片的如DIMM(Dual Inline MemoryModule，双列直插式存储模块)之类的模块。
图1所示的半导体存储装置1例如作为1个存储芯片而构成。以下，将半导体存储装置1称作存储芯片1。存储芯片1具备存储单元阵列MCA、列解码器CD、行解码器RD、读出放大器SA、读写缓冲器RWB及周边电路PC。
存储单元阵列MCA例如具备呈矩阵状二维配置的多个存储单元MC。存储单元MC例如是ReRAM等电阻变化型存储器。存储单元MC例如配置在位线BL与字线WL的交点。也就是说，存储单元阵列MCA是所谓交叉点型存储单元阵列。当从半导体衬底的上方或侧方观察时，位线BL与字线WL大致正交。多条位线BL连接到存储单元阵列MCA的各个存储单元MC的一端。多条字线WL连接到存储单元阵列MCA的各个存储单元MC的栅极端子。存储单元阵列MCA在1芯片内被分割成多个存储体BNK，且针对各存储体BNK设置有读出放大器SA、数据锁存器DL、地址锁存器AL等。
读出放大器SA例如经由位线BL而连接到存储单元MC，且经由位线BL将写入电压或读取电压施加给存储单元MC。读出放大器SA通过对存储单元MC施加写入电压而将数据写入到存储单元MC，或者通过对存储单元MC施加读取电压而从存储单元MC读取数据。
读写缓冲器RWB将由读出放大器SA检测出的数据或地址按页暂时保存，或者将要写入到存储单元阵列MCA中的数据或地址按页暂时保存。
行解码器RD及列解码器CD根据存储体地址或页地址而访问存储单元阵列MCA，对字线WL或位线BL施加写入电压或读取电压。行解码器RD对从多条字线WL中选择的选择字线施加写入电压或读取电压。列解码器CD将从多条位线BL中选择的选择位线连接到读出放大器SA。读出放大器SA对选择位线施加写入电压或读取电压。由此，存储芯片1能够对存储单元MC中所需的存储单元MC写入数据，或者从所需的存储单元MC读取数据。
周边电路PC具备例如电压产生电路、读写引擎、地址控制器、指令控制器、输入输出电路等(未图示)。电压产生电路GEN产生数据读取动作及数据写入动作所必要的字线WL的电压或位线BL的电压。电压产生电路GEN的更详细的构成显示在图2中。读写引擎以按照指令及地址将数据写入到存储体BNK内所需的存储单元MC的方式控制列解码器CD及行解码器RD，或者按照指令及地址从存储体BNK内所需的存储单元MC中读取数据。读写引擎将读取数据传送到输入输出电路的DQ缓冲器。地址控制器接收行地址及列地址等，并将这些地址解码。指令控制器接收表示数据读取动作、数据写入动作等各种动作的指令，并将这些指令传送到读写引擎。输入输出电路(IO)从CA端子CA撷取指令及地址，并将指令传送到指令控制器，将地址传送到地址控制器。指令可以是指示写入动作的写入指令，或者可以是指示读取动作的读取指令。地址可以是表示存储单元阵列MCA的任一存储体BNK的存储体地址以及表示存储体BNK内的读取或写入对象的页或存储单元MC的地址。另外，输入输出电路从DQ端子撷取写入数据，并将写入数据传送到读写缓冲器RWB。或者，输入输出电路接收保存在数据锁存器DL中的读取数据，并将该读取数据从DQ端子输出。
在存储芯片1的外部，也可设置控制多个存储芯片1整体的存储器控制器(未图示)。
图2是表示存储体BNK、列解码器CD及行解码器RD的更详细的构成例的框图。存储体BNK构成存储单元阵列MCA，但还包含与复用器
Figure GDA0003717461090000031
Figure GDA0003717461090000041
对应而细分化的多个存储单元阵列。以下，将该细分化的存储单元阵列称为MCA。
存储芯片1具备：存储单元阵列MCA、作为列解码器CD的复用器
Figure GDA0003717461090000042
Figure GDA0003717461090000043
作为行解码器RD的复用器
Figure GDA0003717461090000044
MUX_WL0、位线通路P_BL_sel、P_BL_unsel、字线通路P_WL_sel、P_WL_unsel、选择BL电压产生电路GEN_BL_sel、非选择BL电压产生电路GEN_BL_unsel、选择WL电压产生电路GEN_WL_sel、非选择WL电压产生电路GEN_WL_unsel以及电容元件CAP。
作为第1解码器的列解码器CD包含复用器
Figure GDA0003717461090000045
MUX_BL0。复用器
Figure GDA0003717461090000046
分别对应于存储单元阵列MCA而设置，且连接到各存储单元阵列MCA的多条位线BL。此外，m、n分别为1以上的整数。复用器
Figure GDA0003717461090000047
将从对应的存储单元阵列MCA的位线BL中选择的1条选择位线BL_sel连接到选择位线通路P_BL_sel，并施加选择位线电压VREAD。复用器
Figure GDA0003717461090000048
将选择位线BL_sel以外的非选择位线BL_unsel连接到非选择位线通路P_BL_unsel，并施加非选择位线电压VUB。或者，复用器
Figure GDA0003717461090000049
Figure GDA00037174610900000410
将非选择位线BL_unsel设为浮动状态，不施加电压。虽未图示，但例如复用器
Figure GDA00037174610900000411
使用MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属-氧化物半导体场效应晶体管)等开关元件而构成。
复用器MUX_BL0连接在选择BL电压产生电路GEN_BL_sel与多条位线通路之间以及非选择BL电压产生电路GEN_BL_unsel与多条位线通路之间。复用器MUX_BL0将多条位线通路中所选择的1条位线通路作为选择位线通路P_BL_sel而连接到选择BL电压产生电路GEN_BL_sel。另一方面，复用器MUX_BL0将多条位线通路中的非选择位线通路作为P_BL_unsel而连接到非选择BL电压产生电路GEN_BL_unsel。
位线通路P_BL_sel、P_BL_unsel是连接在复用器
Figure GDA00037174610900000412
与复用器MUX_BL0之间的配线路径。位线通路例如设置32条或64条等。如上所述，复用器MUX_BL0选择多条位线通路中的1条，并将该选择位线通路P_BL_sel连接到选择BL电压产生电路GEN_BL_sel。选择位线通路P_BL_sel传输选择位线电压VREAD。另一方面，复用器MUX_BL0将多条位线通路中的非选择的位线通路P_BL_unsel连接到非选择BL电压产生电路GEN_BL_unsel。位线通路P_BL_unsel传输非选择位线电压VUB。
作为第1电源电路的选择BL电压产生电路GEN_BL_sel从外部电源产生要施加给选择位线BL_sel的选择位线电压VREAD。选择位线电压VREAD是高电平电压，例如为数伏(V)。选择位线通路P_BL_sel将选择位线电压VREAD从复用器MUX_BL0传输到复用器
Figure GDA0003717461090000051
作为第1解码器的复用器
Figure GDA0003717461090000052
Figure GDA0003717461090000053
MUX_BL0将多条位线BL中的选择位线BL_sel经由选择位线通路P_BL_sel而电连接到选择BL电压产生电路GEN_BL_sel，并对选择位线BL_sel选择性地施加选择位线电压VREAD。
作为第2电源电路的非选择BL电压产生电路GEN_BL_unsel从外部电源产生要施加给非选择位线BL_unsel的非选择位线电压VUB。非选择位线电压VUB是选择位线电压VREAD与选择字线电压VLOW之间的电压，例如为VREAD/2。非选择位线通路P_BL_unsel将非选择位线电压VUB从复用器MUX_BL0传输到复用器
Figure GDA0003717461090000054
Figure GDA0003717461090000055
作为第1解码器的复用器MUX_BL0、
Figure GDA0003717461090000056
将非选择位线BL_unsel经由非选择位线通路P_BL_unsel而电连接到非选择BL电压产生电路GEN_BL_unsel，并对非选择位线BL_unsel选择性地施加非选择位线电压VUB。或者，复用器MUX_BL0、
Figure GDA0003717461090000057
不对非选择位线BL_unsel施加电压。
作为第2解码器的行解码器RD包含复用器
Figure GDA0003717461090000058
MUX_WL0。复用器
Figure GDA0003717461090000059
分别对应于存储单元阵列MCA而设置，且连接到各存储单元阵列MCA的多条字线WL。复用器
Figure GDA00037174610900000510
Figure GDA00037174610900000511
将从对应的存储单元阵列MCA的字线WL中选择的1条选择字线WL_sel连接到字线通路P_WL_sel，并施加选择字线电压VLOW。复用器
Figure GDA00037174610900000512
Figure GDA00037174610900000513
将选择字线WL_sel以外的其它非选择字线WL_unsel连接到字线通路P_WL_unsel，并施加非选择字线电压VUX。虽未图示，但例如复用器
Figure GDA00037174610900000514
Figure GDA00037174610900000515
使用MOSFET等开关元件而构成。
复用器MUX_WL0连接在选择WL电压产生电路GEN_WL_sel与多条字线通路之间以及非选择WL电压产生电路GEN_WL_unsel与多条字线通路之间。复用器MUX_WL0将多条字线通路中所选择的1条字线通路作为P_WL_sel而连接到选择WL电压产生电路GEN_WL_sel。另一方面，复用器MUX_WL0将多条字线通路中的非选择的字线通路作为P_WL_unsel而连接到非选择WL电压产生电路GEN_WL_unsel。
字线通路P_WL_sel、P_WL_unsel是连接在复用器
Figure GDA0003717461090000061
与复用器MUX_WL0之间的配线路径。字线通路例如设置32条或64条等。如上所述，复用器MUX_WL0选择多条字线通路中的1条，并将该选择字线通路P_WL_sel连接到选择WL电压产生电路GEN_WL_sel。字线通路P_WL_sel传输选择字线电压VLOW。另一方面，复用器MUX_WL0将多条字线通路中的非选择字线通路P_WL_unsel连接到非选择WL电压产生电路GEN_WL_unsel。字线通路P_WL_unsel传输非选择字线电压VUX。
作为第3电源电路的选择WL电压产生电路GEN_WL_sel从外部电源产生要施加给选择字线WL_sel的选择字线电压VLOW。选择字线电压VLOW是低电平电压，例如为接地电压(0V)。字线通路P_WL_sel将选择字线电压VLOW从复用器MUX_WL0传输到复用器
Figure GDA0003717461090000062
作为第2解码器的复用器
Figure GDA0003717461090000063
Figure GDA0003717461090000064
MUX_WL0将多条字线WL中的选择字线WL_sel经由选择位线通路P_WL_sel而电连接到选择WL电压产生电路GEN_WL_sel，并对选择字线WL_sel选择性地施加选择字线电压VLOW。
作为第4电源电路的非选择WL电压产生电路GEN_WL_unsel从外部电源产生要施加给非选择字线WL_unsel的非选择字线电压VUX。非选择字线电压VUX是选择位线电压VREAD与选择字线电压VLOW之间的电压，例如为VREAD/2。非选择字线电压VUX优选与非选择位线电压VUB大致相等。然而，非选择字线电压VUX也可与非选择位线电压VUB不同。非选择字线通路P_WL_unsel将非选择字线电压VUX从复用器MUX_WL0传输到复用器
Figure GDA0003717461090000065
作为第2解码器的复用器
Figure GDA0003717461090000066
将非选择字线WL_unsel经由非选择字线通路P_WL_unsel而电连接到非选择WL电压产生电路GEN_WL_unsel，并对非选择字线WL_unsel选择性地施加非选择字线电压VUX。
这样，对连接到选择位线BL_sel与选择字线WL_sel的选择存储单元MC_sel施加选择位线电压VREAD与选择字线电压VLOW的电压差。由此，从选择存储单元MC_sel读取数据，或者将数据写入到选择存储单元MC_sel。此外，在本实施方式中，为了解决数据读取动作的课题而着眼于数据读取动作进行说明。因此，要施加给选择位线BL_sel的选择位线电压VREAD是数据读取用电压。
进而，电容元件CAP连接在第1节点N1与第2节点N2之间。第1节点N1在作为第2电源电路的非选择BL电压产生电路GEN_BL_unsel与作为第1解码器的复用器MUX_BL0之间的连接配线上，可以是该连接配线上的任意位置。第2节点N2在作为第3电源电路的选择WL电压产生电路GEN_WL_sel与作为第2解码器的复用器MUX_WL0之间的连接配线上，可以是该连接配线上的任意位置。电容元件CAP可配置在图1的解码器CD、RC内，或者也可配置在周边电路PC内。
电容元件CAP例如也可为MOS(Metal Oxide Semiconductor，金属氧化物半导体)电容器、多晶硅电容器、金属电容器的任一种。进而，电容元件CAP也可为非选择位线通路P_BL_unsel与选择字线通路P_WL_sel之间的寄生电容。
另外，将电容元件CAP的电容设为Ccap，将选择字线WL_sel的电容设为CWL_sel。另外，将选择位线BL_sel与和它相邻的非选择位线BL_unsel之间的电容设为CBL_sel_unsel，将选择位线BL_sel的电容设为CBL_sel。在此情况下，电容Ccap与电容CWL_sel的比(Ccap/CW_sel)和电容CBL_sel_unsel与电容CBL_sel的比(CBL_sel_unsel/CBL_sel)大致相等。
Ccap/CWL_sel＝CBL_sel_unsel/CBL_sel(式1)
将电容元件CAP的电容Ccap设定成满足式1。例如，如果CBL_sel_unsel/CBL_se1＝1/10，那么将Ccap设定成为CWL_sel的十分之一。电容Ccap例如在半导体晶片的预处理步骤后的检查时通过微调而最佳化。
通过满足式1，而在噪声电压传输到非选择位线BL_unsel时，该噪声电压作为大致相等的电压传输到选择位线BL_sel与选择字线WL_sel。
接下来，对本实施方式的存储芯片1的数据读取动作进行说明。
例如，图2的位于最上段的多个存储单元阵列MCA是选择存储单元阵列MCA_sel。在各选择存储单元阵列MCA_sel内，连接到选择位线BL_sel与选择字线WL_sel的存储单元MC成为选择存储单元MC_sel。
复用器MUX_BL0将多条位线通路中的1条设为选择位线通路P_BL_sel，除此以外则设为非选择位线通路P_BL_unsel。复用器MUX_WL0将多条字线通路中的1条设为选择字线通路P_WL_sel，除此以外则设为非选择字线通路P_WL_unsel。
复用器
Figure GDA0003717461090000071
将选择位线BL_sel选择性地连接到选择位线通路P_BL_sel，并将选择位线电压VREAD传输到选择位线BL_sel。复用器
Figure GDA0003717461090000081
Figure GDA0003717461090000082
将选择字线WL_sel选择性地连接到选择字线通路P_WL_sel，并将选择字线电压VLOW传输到选择字线WL_sel。由此，对选择存储单元MC_sel施加选择位线电压VREAD与选择字线电压VLOW的电压差(例如数伏)。此时，读出放大器SA检测存储在选择存储单元MC_sel中的数据的逻辑。
在选择存储单元阵列MCA_sel中，连接到选择位线BL_sel与非选择字线WL_unsel的存储单元MC以及连接到非选择位线BL_unsel与选择字线WL_sel的存储单元MC为非选择状态，但由于被施加了某种程度的电压差，所以成为半选择存储单元MC_semiunsel。复用器
Figure GDA0003717461090000083
将非选择位线BL_unsel选择性地连接到非选择位线通路P_BL_unse，并将非选择位线电压VUB传输到非选择位线BL_unsel。复用器
Figure GDA0003717461090000084
将非选择字线WL_unsel选择性地连接到非选择字线通路P_WL_unsel，并将非选择字线电压VUX传输到非选择字线WL_unsel。由此，对选择存储单元阵列MCA_sel内的半选择存储单元阵列MCA_semiunsel，施加非选择位线电压VUB与选择字线电压VLOW的电压差(例如VREAD/2)，或者施加选择位线电压VREAD与非选择字线电压VUX的电压差(例如VREAD/2)。
在选择存储单元阵列MCA_sel中，连接到非选择位线BL_unsel与非选择字线WL_unsel的存储单元MC成为非选择存储单元MC_unsel。对非选择存储单元阵列MCA_unsel施加非选择位线电压VUB与非选择字线电压VUX的电压差。此外，在非选择位线电压VUB与非选择字线电压VUX的电压差约为0V的情况下，几乎没有流经非选择存储单元MC_unsel的电流，从而能够抑制无用的消耗电流。另一方面，非选择位线电压VUB与非选择字线电压VUX的电压差也可以某种程度产生作为绝对值。其原因在于，在此情况下，能够将要施加给半选择存储单元MC_semiunsel的电压差抑制为VRED/2以下。
图2的最上段以外的存储单元阵列MCA成为非选择存储单元阵列MCA_unsel。在非选择存储单元阵列MCA_unsel中，所有的存储单元MC成为浮动状态。复用器
Figure GDA0003717461090000085
Figure GDA0003717461090000086
并未将非选择存储单元阵列MCA_unsel的所有位线BL连接到位线通路。复用器
Figure GDA0003717461090000087
Figure GDA0003717461090000091
并未将非选择存储单元阵列MCA_unsel的所有字线WL连接到字线通路。由此，这些非选择存储单元MC_unsel成为电浮动状态。然而，在结束读取动作或写入动作时，非选择存储单元阵列MCA_unsel内的位线BL及字线WL全部返回到非选择状态后设为浮动状态。因此，非选择存储单元阵列MCA_unsel内的位线BL及字线WL全部成为接近VUB或VUX的电位状态。
此外，可通过变更要输入到复用器
Figure GDA0003717461090000092
Figure GDA0003717461090000093
的地址而选择不同的存储单元MC、不同的存储单元阵列MCA、不同的存储体BNK。
图3是表示数据读取动作中的选择存储单元、电容元件及其周边的等效电路图。
选择存储单元MC_sel连接在选择位线BL_sel与选择字线WL_sel之间。选择位线BL_sel上施加有选择位线电压VREAD作为单元电压Vcell。非选择位线BL_unsel上施加有非选择位线电压VUB。选择字线WL_sel上施加有选择字线电压VLOW。
选择位线BL_sel与和它相邻的非选择位线BL_unsel之间的寄生电容是CBL_sel_unsel。选择位线BL_sel整体的电容是CBL_sel。电容CBL_sel包含选择位线BL_sel本身的配线电容、选择位线BL_sel与其它相邻的配线或基础配线(未图示)的寄生电容等。
选择字线WL_sel整体的电容是CWL_sel。电容CWL_sel包含选择字线WL_sel本身的配线电容、选择字线WL_sel与其它相邻的配线或基础配线(未图示)的寄生电容等。
电容元件CAP连接在非选择位线BL_unsel与选择字线WL_sel之间。如上所述，电容元件CAP的电容Ccap设定为满足式1。
此处，假定噪声1进入到非选择位线BL_unsel。噪声1例如是通过其它存储体BNK的动作或周边电路PC的动作等而产生的电压。噪声1是从非选择位线BL_unsel经由寄生电容CBL_sel_unsel而传输到选择位线BL_sel。如果将噪声1的大小设为Vnoise1，那么噪声1以大致(CBL_sel_unsel/CBL_sel)×Vnoise1的大小传输到选择位线BL_sel。将传输到选择位线BL_sel的噪声设为噪声2。也就是说，噪声2的大小成为大致(CBL_sel_unsel/CBL_sel)×Vnoise1。
另一方面，根据本实施方式，电容元件CAP连接在非选择位线BL_unsel与选择字线WL_sel之间。因此，噪声1从非选择位线BL_unsel经由电容元件CAP也传输到选择字线WL_sel。此时，噪声1以大致(Ccap/CWL_sel)×Vnoisel的大小传输到选择位线BL_sel。将传输到选择字线WL_sel的噪声设为噪声3。也就是说，噪声3的大小成为大致(Ccap/CWL_sel)×Vnoise1。
当将电容元件CAP设定为满足式1后，噪声2的大小(CBL_sel_unsel/CBL_sel)×Vnoise1与噪声3的大小(Ccap/CWL_sel)×Vnoise1大致相等。也就是说，以大致相等的噪声传输到选择位线BL_sel与选择字线WL_sel。另外，噪声2及噪声3是从同一噪声1产生的噪声，所以大致同时被传输到选择位线BL_sel及选择字线WL_sel。由此，大致相等大小的噪声2及噪声3大致同时被施加给选择位线BL_sel与选择字线WL_sel，所以噪声2与噪声3在选择存储单元MC_sel中被消除。也就是说，要施加给选择存储单元MC_sel的电压不取决于噪声1,而成为选择位线电压VREAD或读取数据的电压。
例如，图4(a)是表示在本实施方式的存储芯片1的数据读取动作中要施加给选择存储单元MC_sel的单元电压Vcell与时间的关系的曲线图。如图4(a)所示，本实施方式的存储芯片1中，即使噪声1进入到非选择位线BL_unsel，要施加给选择存储单元MC_sel的单元电压Vcell中也几乎不包含噪声成分。其原因在于，噪声2与噪声3大致同时被传输到选择位线BL_sel与选择字线WL_sel，在选择存储单元MC_sel中被消除。
假设在未设置图3的电容元件CAP的情况下，噪声2被传输到选择位线BL_sel，但噪声3并未被传输到选择字线WL_sel。图4(b)是表示不存在电容元件CAP的存储芯片的单元电压Vcell与时间的关系的曲线图。由于噪声3未被传输到选择字线WL_sel，所以只有选择位线BL_sel上升与噪声2相当的量，而选择字线WL_sel则维持为选择字线电压VLOW。因此，如图4(b)所示，噪声2未被消除而是直接被施加给单元电压Vcell。读出放大器SA在产生噪声2的噪声期间Tnoise中，无法准确地读取数据。因此，在噪声期间Tnoise的期间，读出放大器SA需要待机。例如，噪声期间Tnoise为数
Figure GDA0003717461090000101
Figure GDA0003717461090000102
另一方面，读出放大器SA检测数据的检测期间为
Figure GDA0003717461090000103
这样，噪声期间Tnoise是与检测期间相称的期间或其以上的期间。因此，在未设置电容元件CAP的情况下，数据检测时间变长。
相对于此，根据本实施方式，电容元件CAP将大致相等的噪声2、噪声3分别大致同时传输到选择位线BL_sel、选择字线WL_sel，且在选择存储单元MC_sel中消除噪声2及噪声3。由此，即使噪声1进入到非选择位线BL_unsel，读出放大器SA也能够准确地检测选择存储单元MC__sel的数据，并且能够缩短数据检测时间。
此外，噪声2与噪声3的电压优选相等，但也可在某种程度上不同。也就是说，即使式1不成立，只要噪声2受到噪声3某种程度的抑制即可。在此情况下，只要噪声2变得足够小，那么读出放大器SA就能够准确地检测选择存储单元MC_sel的数据，并且能够缩短数据检测时间。
(变化例)
电容元件CAP也可为第1节点N1与第2节点N2之间的寄生电容。在此情况下，节点N1的配线(非选择BL电压产生电路GEN_BL_unsel与复用器MUX_BL0之间的配线)与第2节点N2的配线(选择WL电压产生电路GEN_WL_sel与复用器MUX_WL0之间的配线)只要设置成隔开特定间隔以特定距离大致平行地延伸即可。所述特定间隔及所述特定距离根据层间绝缘膜的材质、第1节点N1的配线或第2节点N2的配线的材质、电容Ccap的大小等而不同，所以无法笼统地指定。由于电容元件CAP是第1节点N1与第2节点N2之间的寄生电容，所以能够省略电容元件CAP的配置面积。因此，有助于存储芯片1的小型化。
(第2实施方式)
图5是表示第2实施方式的存储体BNK、列解码器CD及行解码器RD的更详细的构成例的框图。
在第1实施方式中，电容元件CAP连接在第1节点N1与第2节点N2之间。相对于此，在第2实施方式中，电容元件CAP连接在第3节点N3与第4节点N4之间。第3节点N3在作为第1电源电路的选择BL电压产生电路GEN_BL_sel与作为第1解码器的复用器MUX_BL0之间的连接配线上，可以是该连接配线上的任意位置。第4节点N4在作为第4电源电路的非选择WL电压产生电路GEN_WL_unsel与作为第2解码器的复用器MUX_WL0之间的连接配线上，可以是该连接配线上的任意位置。第2实施方式的其它构成可与第1实施方式的对应构成相同。另外，第2实施方式的数据读取动作可与第1实施方式的数据读取动作相同。
由此，即使在相邻字线WL间的寄生电容大的情况下，当噪声进入到与选择字线WL_sel相邻的非选择字线WL_unsel时，该噪声也会大致同时被传输到选择字线WL_sel与选择位线BL_sel。结果，在选择存储单元MC_sel中噪声被消除。也就是说，在第2实施方式中，即使在噪声进入到非选择字线WL_unsel侧的情况下，读出放大器SA也能够准确地检测选择存储单元MC_sel的数据，并且能够缩短数据检测时间。
另外，将电容元件CAP的电容设为Ccap，将选择位线BL_sel的电容设为CBL_sel。另外，将选择字线WL_sel与和它相邻的非选择字线WL_unsel之间的电容设为CWL_sel_unsel，将选择字线WL_sel的电容设为CWL_sel。在此情况下，电容Ccap与电容CBL_sel的比(Ccap/CBL_sel)和电容CWL_sel_unsel与电容CWL_sel的比(CWL_sel_unsel/CWL_sel)大致相等。
Ccap/CBL_sel＝CWL_sel_unsel/CWL_sel(式2)
将电容元件CAP的电容Ccap设定成满足式2。由此，即使噪声进入到非选择字线WL_unsel，也会有大致相等的噪声被传输到选择位线BL_sel和选择字线WL_sel。由此，大致相等大小的噪声大致同时被施加给选择位线BL_sel与选择字线WL_sel。因此，第2实施方式也能获得与第1实施方式相同的效果。
进而，也可将第1实施方式及第2实施方式加以组合。也就是说，也可在节点N1与节点N2之间以及节点N3与节点N4之间分别设置电容元件CAP。图6是表示将第1实施方式及第2实施方式组合而成的实施方式的图。由此，即使噪声进入到非选择位线BL_unsel及非选择字线WL_unsel这两者，也能够消除这些噪声。也就是说，图6所示的实施方式能获得第1实施方式与第2实施方式两者的效果。
(第3实施方式)
图7是表示第3实施方式的存储芯片的构成例的框图。存储芯片1还具备噪声产生部100，该噪声产生部100连接到作为第2电源电路的非选择BL电压产生电路GEN_BL_unsel，且将噪声电压施加给非选择位线BL_unsel。第3实施方式的其它构成可与第1实施方式的对应构成相同。
在半导体晶片的处理(前期步骤)结束的阶段进行试验，在该试验时使用噪声产生部100。在试验中，噪声产生部100将噪声施加给非选择位线BL_unsel或非选择字线WL_unsel。
例如，像第1实施方式那样在第1节点N1与第2节点N2之间设置有电容元件CAP的情况下，在数据读取动作的测试中，噪声产生部100对非选择位线BL_unsel施加噪声。此时，以读出放大器SA的数据检测时间变得极短的方式进行电容元件CAP的微调。由此，能够使电容元件CAP最佳化。
另外，例如，像第2实施方式那样在第3节点N3与第4节点N4之间设置有电容元件CAP的情况下，在数据读取动作的测试中，噪声产生部100对非选择字线WL_unsel施加噪声。此时，以读出放大器SA的数据检测时间变得极短的方式进行电容元件CAP的微调。由此，能够使电容元件CAP最佳化。
然后，半导体晶片被切割，单片化成存储芯片1。存储芯片1在安装衬底上积层、封装。由此，完成半导体存储装置。
根据第3实施方式，在半导体晶片的预处理步骤的阶段，能够使电容元件CAP的容量Ccap大致最佳。另外，第3实施方式也能获得第1或第2实施方式的效果。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例提出的，并未意图限定发明的范围。这些实施方式能够以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围及主旨中，同样地包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 存储芯片
MCA 存储单元阵列
CD 列解码器
RD 行解码器
SA 读出放大器
RWB 读写缓冲器
PC 周边电路
BNK 存储体
Figure GDA0003717461090000131
复用器
P_BL_sel 选择位线通路
P_WL_sel 选择字线通路
P_BL_unsel 非选择位线通路
P_WL_unsel 非选择字线通路
GEN_BL_sel 选择BL电压产生电路
GEN_BL_unsel 非选择BL电压产生电路
GEN_WL_sel 选择WL电压产生电路
GEN_WL_unsel 非选择WL电压产生电路
CAP 电容元件

Claims (5)

1.一种半导体存储装置，其特征在于具备：
存储单元阵列；
多条位线，连接到所述存储单元阵列；
多条字线，连接到所述存储单元阵列；
第1电源电路，产生要施加给从所述多条位线中选择的选择位线的选择位线电压；
第2电源电路，产生要施加给所述多条位线中未被选择的非选择位线的非选择位线电压；
第3电源电路，产生要施加给从所述多条字线中选择的选择字线的选择字线电压；
第4电源电路，产生要施加给所述多条字线中未被选择的非选择字线的非选择字线电压；
第1解码器，将所述选择位线连接到所述第1电源电路，且将所述非选择位线连接到所述第2电源电路；
第2解码器，将所述选择字线连接到所述第3电源电路，且将所述非选择字线连接到所述第4电源电路；及
电容元件，连接在所述第2电源电路与所述第1解码器之间的第1节点和所述第3电源电路与所述第2解码器之间的第2节点之间。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述电容元件的电容与所述选择字线的电容的比和以下电容比大致相等，所述电容比是与所述选择位线相邻的所述非选择位线和该选择位线之间的电容跟所述选择位线的电容的比。
3.根据权利要求1或2所述的半导体存储装置，其特征在于：
传输到所述非选择位线的噪声电压作为大致相等的电压传输到所述选择位线与所述选择字线。
4.根据权利要求1或2所述的半导体存储装置，其特征在于：
还具备噪声产生部，所述噪声产生部连接到所述第2电源电路，并对所述非选择位线施加噪声电压。
5.一种半导体存储装置，其特征在于具备：
存储单元阵列；
多条位线，连接到所述存储单元阵列；
多条字线，连接到所述存储单元阵列；
第1电源电路，产生要施加给从所述多条位线中选择的选择位线的选择位线电压；
第2电源电路，产生要施加给所述多条位线中未被选择的非选择位线的非选择位线电压；
第3电源电路，产生要施加给从所述多条字线中选择的选择字线的选择字线电压；
第4电源电路，产生要施加给所述多条字线中未被选择的非选择字线的非选择字线电压；
第1解码器，将所述选择位线连接到所述第1电源电路，且将所述非选择位线连接到所述第2电源电路；
第2解码器，将所述选择字线连接到所述第3电源电路，且将所述非选择字线连接到所述第4电源电路；及
电容元件，连接在所述第1电源电路与所述第1解码器之间的第3节点和所述第4电源电路与所述第2解码器之间的第4节点之间。
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