TWI460918B - 共模雜訊抑制電路 - Google Patents

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Description

共模雜訊抑制電路
本發明係有關於一種共模雜訊濾波器，更詳而言之，係關於一種能夠於數GHz頻率範圍內對於共模雜訊進行寬頻抑制之共模雜訊抑制電路。
由於電子系統中的電磁環境越來越複雜，電磁干擾(EMI)現象日益嚴重，並且成為影響系統正常工作的明顯障礙。由於高速數位電路發展迅速，使得資料率傳輸不斷上升，也驅使研發人員對於數位信統之雜訊及串音抑制更加重視。理想上差動訊號可以維持良好的訊號原樣並維持低電磁輻射或電磁干擾，然而在實際電路中，因為時滯、振幅不平衡或因為輸入/輸出暫存器或封裝配線的不平衡設計可能導致差動訊號產生不同的上升/下降緣時間，都會使得差動訊號伴隨著非所欲的共模雜訊。針對高速資料傳輸介面，諸如串列ATA、PCI-E、OC-192、Gigabit乙太網路等，纜線總需要在不同的電子裝置之間傳輸差動訊號，此時，共模雜訊可能耦合至輸入/輸出纜線並形成天線的激發源，使輸入/輸出纜線不可避免地成為EMI天線。因此，為解決輸入/輸出纜線的電磁干擾問題，必須在差動訊號路徑上設法抑制共模雜訊，使不致影響差動訊號的品質。
為此，一些抑制差動訊號之共模雜訊的方法被提出。其中，共模扼流圈(common mode choke)是最典型的一種。共模扼流圈是由兩個獨立且圈數相同的線圈繞在同一個磁鐵上構成，結構上相當於一個繞線或穿心的磁芯線圈，可藉由自感及互感的相加及相消，以高導磁性針對共模雜訊產生高導電性阻抗及針對差動訊號產生幾近於零之阻抗。但共模扼流圈只能工作在MHz範圍，且但因鐵磁性材料(ferromagnetic)的頻率特性和寄生效應，使得共模扼流圈不易設計在GHz以上的高頻段應用，而共模扼流圈之製造過程與結構的複雜結構亦不適於現今的微縮化電路。此外，一種根據磁通消除原理能夠工作在MHz範圍且使用低溫陶瓷共燒(LTCC)技術之小型化共模抑制濾波器被提出。另外，有一些使用圖案化(pattern)接地結構來消除共模雜訊的共模抑制濾波器亦經提出，其可在GHz範圍具有寬頻共模抑制效果且具低成本。但由於圖案化的接地結構尺寸勢必為傳輸訊號波長的二分之一或四分之一，因此會佔據印刷電路板的大片接地區域，使得所製作之共模濾波器之面積無法有效縮減。
綜上所述，如何提出一種可解決習知技術種種缺失之共模雜訊抑制電路，以改善習知技術所造成面積過大且高頻操作效率不佳之缺點，實為目前亟欲解決之技術問題。
鑒於上述習知技術之缺點，本發明之主要目的在於提供一種能夠應用於高速或高頻數位差動訊號之共模雜訊抑制機制。
為達上述目的及其他目的，本發明提供一種用以抑制差動訊號之共模雜訊之共模雜訊抑制電路，其包括：由導體形成之參考電位結構；差動傳輸結構，係設置成與該參考電位結構形成電磁耦合，該差動傳輸結構具有一對用以傳送差動訊號的傳輸導體，且該兩傳輸導體皆分別與該參考電位結構形成電磁耦合，用以於傳送差動訊號時，形成傳輸線特性，使得差模傳輸不受影響；接地層，係電性連接至接地電位；以及接地結構，係電性連接該參考電位結構與該接地層，用以配合該參考電位結構與該差動傳輸結構之間所產生之電磁耦合以及該接地結構本身所形成之電感共同形成電感-電容共振架構，使得共模訊號於特定頻率下得到抑制。
此外，本發明復提供另一種共模雜訊抑制電路，係用以抑制差動訊號於傳輸時之共模雜訊，該電路包括：以導體形成之參考電位結構；與該參考電位結構形成電磁耦合之差動傳輸結構，該差動傳輸結構具有一對用以傳送差動訊號的傳輸導體，且該兩傳輸導體皆分別與該參考電位結構形成電磁耦合，用以於傳送差動訊號時，形成傳輸線特性；電性連接至接地電位之接地層；以及接地結構，係電性連接至該參考電位結構與該接地層，用以配合該參考電位結構與該差動傳輸結構之間所產生之電磁耦合以及該接地結構本身所形成之電感共同形成電感-電容共振架構；其中，於第一特定頻率下，該電感-電容共振架構發生串聯共振，對於共模訊號形成低阻抗，使得該共模訊號被導引至該接地電位，以於該第一特定頻率下形成第一零點；且其中，於第二特定頻率下，該電感-電容共振架構發生並聯共振，對於共模訊號形成高阻抗，使得該共模訊號被導引回原路徑，無法繼續傳遞下去，以於該第二特定頻率下形成第二零點。
於本發明之一態樣中，該接地結構係於該等傳輸導體之中線位置電性連接該參考電位結構。
於本發明之另一態樣中，該參考電位結構與該兩傳輸導體之間分別形成有耦合電容與耦合電感，該接地結構於該參考電位結構與該接地層之間形成電感。
於本發明之又一態樣中，該兩傳輸導體與該參考電位結構所形成之電磁耦合或傳輸線效應結合接地結構之電感特性，係令該共模雜訊抑制電路於一個或多個特定頻率下形成對應零點。
於本發明之又一態樣中，該兩傳輸導體與該參考電位結構於傳送差動訊號時所形成之傳輸線特性，係令差模訊號不致衰減與耗損，而得以順利傳遞。
於本發明之又一態樣中，該參考電位結構與該差動傳輸結構之間可設置有介電材料層或鐵磁性材料層，以藉此調整該耦合電容或耦合電感之數值。
於本發明之又一態樣中，該參考電位結構與該接地層之間可設置有鐵磁性材料層，以藉此調整該接地結構所形成之電感值。
於本發明之再一態樣中，該兩傳輸導體係設置成互相平行或對稱的。
相較於習知技術，本發明之共模雜訊抑制電路係以電磁耦合原理結合接地結構形成電感-電容共振架構，抑制高速差動訊號於寬頻下之共模雜訊，同時利用差動傳輸線設計，於寬頻下保持差模訊號之低損耗，亦即，一方面利用該電感-電容共振架構發生串聯共振，對於共模訊號形成低阻抗，將共模訊號導引至接地電位；另一方面利用該電感-電容共振架構發生並聯共振，對於共模訊號形成高阻抗，使得該共模訊號被導引回原路徑，同時不影響差模訊號於傳輸導體(傳輸線)上之傳遞。相較於習知之共模雜訊抑制技術，本發明之共模雜訊抑制電路能夠達到微縮化(scaling)之效果，且能夠在不影響差模訊號的情況下，於數GHz的頻率範圍內對共模雜訊進行寬頻抑制。此外，本發明之共模雜訊抑制電路亦可實施於印刷電路板上，達到較高的成本效益。
以下係藉由特定的具體實施形態說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施形態加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
如第1圖所示，係顯示本發明之共模雜訊抑制電路100之架構圖。如圖所示，該共模雜訊抑制電路100包含差動傳輸結構102、參考電位結構104、接地結構106、以及接地層108。
該差動傳輸結構102與該參考電位結構104之間形成電磁耦合EMC，使得兩者之間產生有耦合電容與耦合電感，而該差動傳輸結構102所包含之傳輸導體產生彼此之間的互感與互容。舉例而言，該差動傳輸結構102可包含一對互相平行及/或對稱的傳輸導體或差動傳輸線，該兩傳輸導體或傳輸線皆與該參考電位結構104形成電磁耦合，故該兩傳輸導體或傳輸線與該參考電位結構104之間皆具有耦合電容與耦合電感，而該等傳輸導體或傳輸線產生彼此之間的互感與互容。
該參考電位結構104可包含以導體所形成具任何形狀之本體。舉例而言，該參考電位結構104可為平版狀、圓弧狀或波浪狀之表面，只要能夠與該差動傳輸結構102形成電磁耦合即可。
該接地結構106分別電性連接該參考電位結構104與該接地層108，並且於該參考電位結構104與該接地層108之間形成電感。此外，該接地結構106所形成之電感可配合上述該差動傳輸結構102與該參考電位結構104間之電磁耦合所產生之耦合電容與耦合電感，形成電感-電容共振架構。
該接地層108係電性連接至接地電位110。
如上所述，本發明之共模雜訊抑制電路100之電感-電容共振架構能夠於第一特定頻率下發生串聯共振，對於共模訊號形成低阻抗零點(Zero)，使得該共模訊號被導引至該接地電位110。同時，該電感-電容共振架構亦可於第二特定頻率下發生並聯共振，對於共模訊號形成高阻抗，使得該共模訊號被反彈回到原路徑，產生類似零點之響應，達到抑制共模訊號之效果。
在此須提出說明的是，該第一特定頻率與該第二特定頻率可能為相同頻率亦可為不同頻率，端視該共模雜訊抑制電路100的各個組成元件之尺寸與特性而定。
請併同參閱第2A至2C圖，其中，第2A圖係顯示本發明之共模雜訊抑制電路之立體示意圖，第2B圖係顯示本發明之共模雜訊抑制電路之上視圖，第2C圖則係顯示本發明之共模雜訊抑制電路之側視圖。如第2A圖所示，該共模雜訊抑制電路包含差動傳輸導體202、參考電位結構204、接地結構206以及接地層208。該等差動傳輸導體202可透過如盲孔結構之導電貫孔203a、203b連接至差動訊號輸入端201a、差動訊號輸出端201b。
該參考電位結構204係由導體所形成，於本實施形態中係為平板結構，但並不限於此，於其他實施形態中，可為其他任何形狀。
於本實施形態中，該等差動傳輸導體202係設置成部分平行於該參考電位結構204且等差動傳輸導體202間係互相對稱的，用以傳送差動訊號，且皆與該參考電位結構204間隔相同距離，並分別與該參考電位結構204形成電磁耦合(將於稍後說明)，當傳送差動訊號時，兩傳輸導體402、404分別與該參考電位結構204產生電磁耦合以及彼此之間的互感(mutual inductance)與互容(mutual capacitance)，藉此形成傳輸線特性而使差模訊號得以在衰減及損耗極低的傳輸條件下進行傳輸。
該接地層208，係電性連接至接地電位(GND)，並且與接地結構206電性連接。
於本實施形態中，該接地結構206係於該兩差動傳輸導體202之中線位置電性連接該參考電位結構204，該接地結構206所形成之電感可結合該等差動傳輸導體202與該參考電位結構204間之電磁耦合所產生之耦合電容與耦合電感，形成電感-電容共振架構。
依據設計者的需求，可藉由調整該等差動傳輸導體202之寬度、兩者之間距、參考電位結構之寬度以及長度而改變等效電路中各個電容或電感元件之數值。該電感-電容共振架構於某特定頻率下，可對於共模訊號形成低阻抗零點，使得共模訊號被導引至該接地電位；又或者，於某特定頻率下，可對於共模訊號形成高阻抗，使得該共模訊號被導引回到原路徑，產生類似零點之效果。
如上所述，本發明之共模雜訊抑制電路能夠達到抑制共模雜訊(訊號)，且不影響差模訊號傳輸之目的。須提出說明的是，上述第2A圖所示之共模雜訊抑制電路僅例示單位長度之架構，也就是說，此架構亦可延伸應用於多個類似架構之組合。
於其他實施形態中，該兩差動傳輸導體202可能為更複雜的對稱導線或金屬互連(interconnection)，而該參考電位結構204亦可能為多層平板、圓弧面或波浪面之組合，此外，該接地結構206亦可以更複雜的導體結構結合導電貫孔(via)來實現。上述傳輸導體、參考電位結構、接地結構之其他變化態樣或實施型態將描述於後文中。
請參閱第3A圖，其係顯示第2A圖之共模雜訊抑制電路之雙零點偶模等效電路之示意圖。如圖所示，此雙零點偶模等效電路係兩階之等效電路，其中，該電感L1 係該傳輸導體與該參考電位結構間所產生之電感耦合，該耦合電容C1 係該等傳輸導體與該參考電位結構間所產生之電容耦合，而該電感2L2 係該接地結構於該參考電位結構與該接地層之間形成之偶模等效電感。
除該電感2L2 以外係上半部電路，而該電感2L2 係下半部電路，所述之上半部電路及下半部電路僅便於說明本發明之技術特徵的相對位置，並非用以限定本發明之實施形態。要求得此電路的零點，可以先求出其傳輸阻抗(Z21 )。由於此電路可分成上半部及下半部兩者之疊加(cascoded)，故有：
Z total =Z a +Z b ，
也就是其Z矩陣為其上部之Z矩陣與下部Z矩陣之和。因此，此電路的Z21 為上半部電路的Z21 與下半部電路的Z21 之和。對Z21 =0求根，可求得此電路的零點。
對於上半部電路而言，。
對於下半部電路而言，Z 21_ down =2jωL 2 。
令Z 21 =Z 21_ up +Z 21_ down =0得到，
一般而言，於設計上可設計L 2 >L 1 ，使得
以下將配合第3B圖與第3C圖說明(2)式所揭示之共振零點之物理機制。
根據(2)式，可理解到第一共振零點係該電感-電容共振架構發生串聯共振之頻率。如第3B圖所示，係顯示該電感-電容共振架構於第一共振零點頻率下發生串聯共振，對於共模訊號形成低阻抗，使得該共模訊號被導引至該接地電位。
再者，根據(2)式，可理解到第二共振零點係該電感-電容共振架構發生並聯共振之頻率。如第3C圖所示，係顯示該電感-電容共振架構於第二共振零點頻率下發生並聯共振，對於共模訊號形成高阻抗，使得該共模訊號被反彈回原路徑，無法繼續傳遞下去。
須提出說明的是，儘管本發明之共模雜訊抑制電路亦可以更高階之等效電路(如三階、五階)表示，但在本發明所考慮的頻率範圍內，採用更高階的等效電路對於共模訊號都是產生雙零點而達到共模訊號抑制效果，故分析兩階的雙零點電路在一定程度上具有代表性，同時可簡化分析過程。
請參閱第4A圖，其係顯示本發明之共模雜訊抑制電路所形成的兩個共振零點Z1 、Z2 之示意圖。曲線401係差模訊號於各個頻率下傳輸的情形，由此可知，差模訊號於本發明之共模雜訊抑制電路中能夠正常傳輸，並未受到影響或抑制。反觀曲線402係共模訊號於各個頻率下傳輸的情形，明顯於特定頻率產生如先前所述之共振零點Z1 、Z2 。應了解到，該第一共振零點Z1 與該第二共振零點Z2 可能為相同頻率亦可為不同頻率，端視該共模雜訊抑制電路的各個組成元件之尺寸與特性而定。
在此須提出說明的是，具有傳輸線特性之傳輸導體於高頻受到電磁耦合效應或傳輸線效應結合接地結構之電感效應所影響，將於特定的一個或多個頻率下產生類似零點的現象，這些類似零點的現象可能造成類似本發明所欲之零點，但實質上的物理原理並不相同，至於電磁耦合效應與傳輸線效應之細節，並不在此贅述。第4B圖所示者，係本發明之共模雜訊抑制電路所形成的傳輸線結構於更高特定頻率下因傳輸線效應或電磁耦合效應結合接地結構之電感效應所產生之零點X1 、X2 之示意圖。相較於第4A圖，第4B圖所示者於更高頻率具有例如兩個額外的零點X1 、X2 ，取決於傳輸線或傳輸導體之特性，亦可能有超過兩個以上或者任何數量的類似零點。如前所述，此類類似零點的現象係起因於傳輸線結構之電磁耦合效應或傳輸線效應，因此該兩個額外的零點X1 、X2 與本發明所揭露之共振零點Z1 、Z2 並不相同。
請參閱第5A及5B圖，其中，第5A圖係顯示本發明之共模雜訊抑制電路500之另一實施形態之立體示意圖，第5B圖係顯示本發明之共模雜訊抑制電路之另一實施形態之側視圖。如圖所示，該共模雜訊抑制電路500主要係由一對傳輸導體502、參考電位結構504、接地結構506以及接地層508所構成。設計者可依據系統之傳輸阻抗而設計該等傳輸導體502之線寬w'與間距s'。針對該共模雜訊抑制電路500之共模雜訊抑制效果而言，設計者復可調整該接地結構506之每一層高度h、層寬度k以及參考電位結構504之寬度d'與長度1、傳輸導體與該接地結構之高度h1 '、以及該接地結構之整體高度h2 '。於所考慮的頻率範圍內，當該結構之單位長度p'(接地層508之長度)小於訊號之操作波長時，則該共模雜訊抑制電路500可表示為第6圖所示之集總電路模型。
如第6圖所示之分佈等效電路可分別表示為如第7A與7B圖所示之奇模與偶模分佈等效電路。於第7A圖中，該奇模等效電路包括串聯電感與並聯(旁路)電容，形成典型的右手傳輸線等效電路。於第7A圖之架構中，差模訊號在到達截止頻率ωc (如(3)式所示)前皆可順利傳遞。
而第7B圖中，該偶模等效電路係由串聯的LC共振器所構成。由於該電感-電容共振器於共振頻率ω0 發生串聯共振，導致接近共振頻率ω0 (如(4)式所示)之共模雜訊皆可得到抑制。
由以上實施形態可輕易了解到，設計者可藉由調整或選擇適當的電感L2 ”輕易地控制所欲得到之共模雜訊抑制頻率範圍。
於本發明之共模雜訊抑制電路中，每一個傳輸導體與該參考電位結構皆可近似成均勻的傳輸線，並且將該共模雜訊抑制電路中每一個傳輸導體與該參考電位結構之電磁耦合效應以數段傳輸線模型(T-model)表示成階梯網路(如由五個以電感L11 、電容C11 組成之T-model所表示)之形式。第8圖係顯示本發明之共模雜訊抑制電路之五階等效集總電路。對於差模訊號而言，第8圖所示之等效電路可進一步表示成第9A圖所示之奇模等效電路。如第9A圖所示，對於差模訊號而言，由電感L11 與電容C11 所構成之傳輸線結構能夠提供差模訊號低衰減與低損耗之傳輸特性，係令差模訊號之傳遞不受影響。第9B圖係顯示第8圖之等效集總電路之偶模等效電路。對於共模訊號而言，由電感L11 、L21 與電容C11 所構成之共振器結構於第一特定頻率下發生串聯共振，對於共模訊號形成低阻抗，係令該共模訊號被導引至該接地電位，而形成第一個零點；此外，該共振器結構於第二特定頻率下發生並聯共振，對於共模訊號形成高阻抗，則係令該共模訊號被導引回原路徑，而無法繼續傳遞下去，以形成第二個零點。因此，第8圖所示之等效集總電路能夠在抑制共模訊號的同時也保持差模信號的傳輸不受影響。應了解到，該第一特定頻率與該第二特定頻率可能為相同或不同的頻率。
請參閱第10圖，其係顯示本發明之共模雜訊抑制電路之再一實施形態之剖面圖。如圖所示，於該等傳輸導體122a、122b之兩側設置有對稱的參考電位結構124，該等電位結構分別透過接地結構126電性連接至接地層128。由此可知，本發明之共模雜訊抑制電路可以如第2圖所示之結構進行各種變化與組合。依據設計者的需求，可結合複數個單位長度結構，以各種相對位置關係進行組合，藉此提供所期望的共模雜訊抑制效果。
在此須提出說明的是，本發明之共模雜訊抑制電路之各個組成元件並不限定於上述實施形態所揭示之形狀或尺寸，如第11、12圖所示，係差動傳輸結構的可能實施形態。此外，如第13圖所示，係參考電位結構的可能實施形態。再者，如第14、15圖所示，係接地結構的可能實施形態。
由上述之內容可知，本發明之共模雜訊抑制電路，能夠在不致影響差動訊號品質的前提下，對高頻共模雜訊達到抑制的效果，同時可增進共模雜訊濾波電路的微縮化並且可實施於印刷電路板上，提供了具效能優勢與成本效益之共模雜訊抑制解決方案，進而避免習知技術中操作頻率過低且成本太高或製程太過複雜之問題。
上述實施形態僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施形態進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
100．．．共模雜訊抑制電路
102．．．差動傳輸結構
104、124．．．參考電位結構
106、126．．．接地結構
108、128．．．接地層
110．．．接地電位
122a、122b．．．傳輸導體
201a．．．差動訊號輸入端
201b．．．差動訊號輸出端
202．．．差動傳輸導體
203a．．．導電貫孔
203b．．．導電貫孔
204．．．參考電位結構
206．．．接地結構
208．．．接地層
401、402．．．曲線
500．．．共模雜訊抑制電路
502．．．傳輸導體
504．．．參考電位結構
506．．．接地結構
508．．．接地層
C1 、C11 、C1 ”．．．電容
Cm ”．．．電容
d’．．．寬度
EMC．．．電磁耦合
h、h1 ’、h2 ’．．．高度
k．．．層寬度
L1 、L1 ”．．．電感
L2 、L2 ”、L21 ．．．電感
Lm ”．．．電感
l．．．長度
p’．．．長度
s’．．．間距
w’．．．線寬
X1 ．．．零點
X2 ．．．零點
Z1 ．．．共振零點
Z2 ．．．共振零點
第1圖係顯示本發明之共模雜訊抑制電路之架構圖；
第2A圖係顯示本發明之共模雜訊抑制電路之立體示意圖；
第2B圖係顯示本發明之共模雜訊抑制電路之上視圖；
第2C圖係顯示本發明之共模雜訊抑制電路之側視圖；
第3A圖係顯示本發明之共模雜訊抑制電路之雙零點偶模等效電路之示意圖；
第3B圖係顯示本發明之共模雜訊抑制電路之電感-電容共振架構發生串聯共振之偶模等效電路之示意圖；
第3C圖係顯示本發明之共模雜訊抑制電路之電感-電容共振架構發生並聯共振之偶模等效電路之示意圖；
第4A圖係顯示本發明之共模雜訊抑制電路所形成的兩個零點之示意圖；
第4B圖係顯示本發明之共模雜訊抑制電路所形成的傳輸線結構於更高特定頻率下因傳輸線效應或電磁耦合效應結合接地結構之電感效應所產生之額外零點之示意圖；
第5A圖係顯示本發明之共模雜訊抑制電路之另一實施形態之立體示意圖；
第5B圖係顯示本發明之共模雜訊抑制電路之另一實施形態之側視圖；
第6圖係顯示第5A圖之共模雜訊抑制電路之一階等效集總電路；
第7A圖係顯示第6圖之等效集總電路之奇模等效電路；
第7B圖係顯示第6圖之等效集總電路之偶模等效電路；
第8圖係顯示本發明之共模雜訊抑制電路之五階等效集總電路；
第9A圖係顯示第8圖之等效集總電路之奇模等效電路；
第9B圖係顯示第8圖之等效集總電路之偶模等效電路；
第10圖係顯示本發明之共模雜訊抑制電路之再一實施形態之剖面圖；
第11圖係顯示本發明之共模雜訊抑制電路之差動傳輸結構之另一實施形態；
第12圖係顯示顯示本發明之共模雜訊抑制電路之差動傳輸結構之再一實施形態；
第13圖係顯示本發明之共模雜訊抑制電路之參考電位結構之另一實施形態；
第14圖係顯示本發明之共模雜訊抑制電路之接地結構之另一實施形態；以及
第15圖係顯示本發明之共模雜訊抑制電路之接地結構之再一實施形態。
100．．．共模雜訊抑制電路
102．．．差動傳輸結構
104．．．參考電位結構
106．．．接地結構
108．．．接地層
110．．．接地電位

Claims (19)

  1. 一種共模雜訊抑制電路，係用以抑制差動訊號於傳輸時之共模雜訊，該共模雜訊抑制電路包括：由導體形成之參考電位結構；差動傳輸結構，係設置成與該參考電位結構形成電磁耦合，該差動傳輸結構具有一對用以傳送差動訊號的傳輸導體，且該兩傳輸導體分別與該參考電位結構形成電磁耦合，用以於傳送差動訊號時，形成傳輸線特性，使得差模傳輸不受影響；接地層，係電性連接至接地電位；以及接地結構，係電性連接該參考電位結構與該接地層，用以配合該參考電位結構與該差動傳輸結構之間所產生之電磁耦合以及該接地結構本身所形成之電感共同形成電感-電容共振架構，俾使共模訊號於特定頻率下得到抑制；其中，該電感-電容共振架構於第一特定頻率下發生串聯共振，對於共模訊號形成低阻抗，使得該共模訊號被導引至該接地電位，以於該第一特定頻率下形成第一零點。
  2. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中，該參考電位結構與該兩傳輸導體之間分別形成有耦合電容與耦合電感，該接地結構於該參考電位結構與該接地層之間形成電感。
  3. 如申請專利範圍第1項所述之共模雜訊抑制電路，其 中，該電感-電容共振架構於第二特定頻率下發生並聯共振，對於共模訊號形成高阻抗，使得該共模訊號被導引回原路徑，無法繼續傳遞下去，於該第二特定頻率下形成第二零點。
  4. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中，該兩傳輸導體與該參考電位結構所形成之電磁耦合或傳輸線效應結合接地結構之電感特性，係令該共模雜訊抑制電路於一個或多個特定頻率下形成對應零點。
  5. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中，該兩傳輸導體與該參考電位結構於傳送差動訊號時所形成之傳輸線特性，係令差模訊號不致衰減與耗損，而能順利傳遞。
  6. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中，該接地結構係於該兩傳輸導體之中線位置電性連接該參考電位結構。
  7. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中，該兩傳輸導體係設置成互相平行或對稱的。
  8. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中，該參考電位結構係以導體所形成具圓弧表面之本體。
  9. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中，該參考電位結構係以導體所形成具不規則表面之本體。
  10. 如申請專利範圍第1項所述之共模雜訊抑制電路，其 中，該參考電位結構與該差動傳輸結構之間設置有介電材料或鐵磁性材料層。
  11. 一種共模雜訊抑制電路，係用以抑制差動訊號於傳輸時之共模雜訊，該共模雜訊抑制電路包括：以導體形成之參考電位結構；與該參考電位結構形成電磁耦合之差動傳輸結構，該差動傳輸結構具有一對用以傳送差動訊號的傳輸導體，且該兩傳輸導體皆分別與該參考電位結構形成電磁耦合，用以於傳送差動訊號時，形成傳輸線特性；電性連接至接地電位之接地層；以及接地結構，係電性連接至該參考電位結構與該接地層，用以配合該參考電位結構與該差動傳輸結構之間所產生之電磁耦合以及該接地結構本身所形成之電感共同形成電感-電容共振架構；其中，於第一特定頻率下，該電感-電容共振架構發生串聯共振，對於共模訊號形成低阻抗，使得該共模訊號被導引至該接地電位，以於該第一特定頻率下形成第一零點；且其中，於第二特定頻率下，該電感-電容共振架構發生並聯共振，對於共模訊號形成高阻抗，使得該共模訊號被導引回原路徑，無法繼續傳遞下去，以於該第二特定頻率下形成第二零點。
  12. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中，該參考電位結構與該兩傳輸導體之間分別形成有耦合電容與耦合電感，該接地結構於該參考電位結構與該 接地層之間形成電感。
  13. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中，該兩傳輸導體與該參考電位結構所形成之電磁耦合或傳輸線效應結合接地結構之電感特性，係令該共模雜訊抑制電路於一個或多個特定頻率下形成對應零點。
  14. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中，該兩傳輸導體與該參考電位結構於傳送差動訊號時所形成之傳輸線特性，係令差模訊號不致衰減與耗損，而能順利傳遞。
  15. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中，該接地結構係於該兩傳輸導體之中線位置電性連接該參考電位結構。
  16. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中，該兩傳輸導體係設置成互相平行及/或對稱。
  17. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中，該參考電位結構係以導體所形成具圓弧表面之本體。
  18. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中，該參考電位結構係以導體所形成具不規則表面之本體。
  19. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中，該參考電位結構與該差動傳輸結構之間設置有介電材料或鐵磁性材料層。
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