JP2019046514A - 半導体記憶装置 - Google Patents

Abstract

【課題】ノイズによる読出し不良を抑制できかつデータ検出時間を短縮できる半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置の第１電源回路は、選択ビット線に印加される選択ビット線電圧を生成する。第２電源回路は、非選択ビット線に印加される非選択ビット線電圧を生成する。第３電源回路は、選択ワード線に印加される選択ワード線電圧を生成する。第４電源回路は、非選択ワード線に印加される非選択ワード線電圧を生成する。第１デコーダは、選択ビット線を第１電源回路に接続し、非選択ビット線を第２電源回路に接続する。第２デコーダは、選択ワード線を第３電源回路に接続し、非選択ワード線を第４電源回路に接続する。容量素子は、第２電源回路と第１デコーダとの間の第１ノードと第３電源回路と第２デコーダとの間の第２ノードとの間に接続されている。【選択図】図２

Description

本発明による実施形態は、半導体記憶装置に関する。

近年、半導体記憶装置の微細化に伴い、隣接するビット線やワード線間の間隔が非常に狭くなってきている。ビット線やワード線間の間隔が狭くなると、隣接するビット線間の寄生容量や隣接するワード線間の寄生容量が大きくなる。例えば、ビット線間の寄生容量が大きくなると、或るビット線にノイズが進入したときに、そのノイズが隣接ビット線にも進入してしまう可能性がある。

特開２０１６−１４１０３９号公報

ノイズの進入によるデータの読出し不良を抑制することができ、かつ、データ検出時間を短縮することができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、メモリセルアレイを備える。複数のビット線は、メモリセルアレイに接続されている。複数のワード線は、メモリセルアレイに接続されている。第１電源回路は、複数のビット線の中から選択された選択ビット線に印加される選択ビット線電圧を生成する。第２電源回路は、複数のビット線のうち選択されていない非選択ビット線に印加される非選択ビット線電圧を生成する。第３電源回路は、複数のワード線の中から選択された選択ワード線に印加される選択ワード線電圧を生成する。第４電源回路は、複数のワード線のうち選択されていない非選択ワード線に印加される非選択ワード線電圧を生成する。第１デコーダは、選択ビット線を第１電源回路に接続し、非選択ビット線を第２電源回路に接続する。第２デコーダは、選択ワード線を第３電源回路に接続し、非選択ワード線を第４電源回路に接続する。容量素子は、第２電源回路と第１デコーダとの間の第１ノードと第３電源回路と第２デコーダとの間の第２ノードとの間に接続されている。

第１実施形態による半導体記憶装置の構成例を示すブロック図。 バンクＢＮＫ、カラムデコーダおよびロウデコーダのより詳細な構成例を示すブロック図。 データ読出し動作における選択メモリセル、容量素子およびその周辺を示す等価回路図。 データ読出し動作において、選択メモリセルに印加されるセル電圧と時間との関係を示すグラフ。 第２実施形態によるバンクＢＮＫ、カラムデコーダＣＤおよびロウデコーダＲＤのより詳細な構成例を示すブロック図。 第１実施形態および第２実施形態を組み合わせた実施形態を示す図。 第３実施形態によるメモリチップの構成例を示すブロック図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
図１は、第１実施形態による半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１は、例えば、ＤＲＡＭ(Dynamic Random Access Memory)等の揮発性メモリ、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only-Memory）、ＲｅＲＡＭ（Resistive RAM）、ＭＲＡＭ(Magnetoresistive RAM)等の不揮発性メモリでよい。また、半導体記憶装置１は、例えば、１つのメモリチップでもよく、複数のメモリチップを含むＤＩＭＭ（Dual Inline Memory Module）のようなモジュールであってもよい。

図１に示す半導体記憶装置１は、例えば、１つのメモリチップとして構成されている。半導体記憶装置１は、以下、メモリチップ１という。メモリチップ１は、メモリセルアレイＭＣＡと、カラムデコーダＣＤと、ロウデコーダＲＤと、センスアンプＳＡと、リード・ライト・バッファＲＷＢと、周辺回路ＰＣとを備えている。

メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、例えば、ＲｅＲＡＭ等の抵抗変化型メモリである。メモリセルＭＣは、例えば、ビット線ＢＬとワード線ＷＬとの交点に配置されている。即ち、メモリセルアレイＭＣＡは、所謂、クロスポイント型メモリセルアレイである。半導体基板の上方または側方から見たときに、ビット線ＢＬは、ワード線ＷＬと略直交する。複数のビット線ＢＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣの一端に接続される。複数のワード線ＷＬは、メモリセルアレイＭＣＡのそれぞれのメモリセルＭＣのゲート端子に接続される。メモリセルアレイＭＣＡは、１チップ内において複数のバンクＢＮＫに分割されており、各バンクＢＮＫごとにセンスアンプＳＡ、データラッチＤＬ、アドレスラッチＡＬ等が設けられている。

センスアンプＳＡは、例えば、ビット線ＢＬを介してメモリセルＭＣに接続されており、ビット線ＢＬを介して書込み電圧や読出電圧をメモリセルＭＣに印加する。センスアンプＳＡは、メモリセルＭＣに書込み電圧を印加することによってデータをメモリセルＭＣに書き込み、あるいは、メモリセルＭＣに読出し電圧を印加することによってメモリセルＭＣからデータを読み出す。

リード・ライト・バッファＲＷＢは、センスアンプＳＡで検出されたデータやアドレスをページごとに一時的に保持し、あるいは、メモリセルアレイＭＣＡに書き込むデータやアドレスをページごとに一時的に保持する。

ロウデコーダＲＤおよびカラムデコーダＣＤは、バンクアドレスやページアドレスに基づいてメモリセルアレイＭＣＡにアクセスし、ワード線ＷＬやビット線ＢＬに書込み電圧や読出し電圧を印加する。ロウデコーダＲＤは、複数のワード線ＷＬの中から選択された選択ワード線に書込み電圧または読出し電圧を印加する。カラムデコーダＣＤは、複数のビット線ＢＬの中から選択された選択ビット線をセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線に書込み電圧または読出し電圧を印加する。これにより、メモリチップ１は、メモリセルＭＣ内の所望のメモリセルＭＣへデータを書き込み、あるいは、所望のメモリセルＭＣからデータを読み出すことができる。

周辺回路ＰＣは、例えば、電圧生成回路、リード・ライト・エンジン、アドレスコントローラ、コマンドコントローラ、入出力回路等（図示せず）を備えている。電圧生成回路ＧＥＮは、データ読出し動作およびデータ書込み動作に必要なワード線ＷＬの電圧やビット線ＢＬの電圧を生成する。電圧生成回路ＧＥＮのより詳細な構成は、図２に示す。リード・ライト・エンジンは、コマンドおよびアドレスに従って、データをバンクＢＮＫ内の所望のメモリセルＭＣに書き込むようにカラムデコーダＣＤおよびロウデコーダＲＤを制御し、あるいは、バンクＢＮＫ内の所望のメモリセルＭＣからデータを読み出す。リード・ライト・エンジンは、読み出しデータを入出力回路のＤＱバッファへ転送する。アドレスコントローラは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードする。コマンドコントローラは、データ読出し動作、データ書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドをリード・ライト・エンジンへ転送する。入出力回路（ＩＯ）は、コマンドおよびアドレスをＣＡ端子ＣＡから取り込み、コマンドをコマンドコントローラへ転送し、アドレスをアドレスコントローラへ転送する。コマンドは、書込み動作を指示する書込みコマンドであったり、読出し動作を指示する読出しコマンドでよい。アドレスは、メモリセルアレイＭＣＡのいずれかのバンクＢＮＫを示すバンクアドレス、および、バンクＢＮＫ内の読出しまたは書込み対象のページやメモリセルＭＣを示すアドレスでよい。また、入出力回路は、書込みデータをＤＱ端子から取り込み、書込みデータをリード・ライト・バッファＲＷＢへ転送する。あるいは、入出力回路は、データラッチＤＬに保持された読出しデータを受け取り、その読出しデータをＤＱ端子から出力する。

メモリチップ１の外部には、複数のメモリチップ１全体を制御するメモリコントローラ（図示せず）が設けられていてもよい。

図２は、バンクＢＮＫ、カラムデコーダＣＤおよびロウデコーダＲＤのより詳細な構成例を示すブロック図である。バンクＢＮＫは、メモリセルアレイＭＣＡを構成するが、さらにマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎに対応して細分化された複数のメモリセルアレイを含む。以下、この細分化されたメモリセルアレイをＭＣＡと呼ぶ。

メモリチップ１は、メモリセルアレイＭＣＡと、カラムデコーダＣＤとしてのマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０と、ロウデコーダＲＤとしてのマルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０と、ビット線パスＰ＿ＢＬ＿ｓｅｌ、Ｐ＿ＢＬ＿ｕｎｓｅｌと、ワード線パスＰ＿ＷＬ＿ｓｅｌ、Ｐ＿ＷＬ＿ｕｎｓｅｌと、選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと、非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌと、選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと、非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌと、容量素子ＣＡＰとを備えている。

第１デコーダとしてのカラムデコーダＣＤは、マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０を含む。マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、それぞれメモリセルアレイＭＣＡに対応して設けられており、各メモリセルアレイＭＣＡの複数のビット線ＢＬに接続されている。尚、ｍ、ｎは、それぞれ１以上の整数である。マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、対応するメモリセルアレイＭＣＡのビット線ＢＬの中から選択された１本の選択ビット線ＢＬ＿ｓｅｌを選択ビット線パスＰ＿ＢＬ＿ｓｅｌに接続し、選択ビット線電圧ＶＲＥＡＤを印加する。マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、選択ビット線ＢＬ＿ｓｅｌ以外の非選択ビット線ＢＬ＿ｕｎｓｅｌを非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌに接続し、非選択ビット線電圧ＶＵＢを印加する。あるいは、マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、非選択ビット線ＢＬ＿ｕｎｓｅｌを浮遊状態とし、電圧を印加しない。図示しないが、例えば、マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のスイッチング素子を用いて構成されている。
マルチプレクサＭＵＸ＿ＢＬ０は、選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと複数のビット線パスとの間および非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌと複数のビット線パスとの間に接続されている。マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち選択された１本のビット線パスを選択ビット線パスＰ＿ＢＬ＿ｓｅｌとして選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに接続する。一方、マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち非選択ビット線パスをＰ＿ＢＬ＿ｕｎｓｅｌとして非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに接続する。

ビット線パスＰ＿ＢＬ＿ｓｅｌ、Ｐ＿ＢＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎとマルチプレクサＭＵＸ＿ＢＬ０との間に接続された配線経路である。ビット線パスは、例えば、３２本、あるいは、６４本等設けられている。マルチプレクサＭＵＸ＿ＢＬ０は、上述の通り、複数のビット線パスのうち１本を選択し、その選択ビット線パスＰ＿ＢＬ＿ｓｅｌを選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに接続する。選択ビット線パスＰ＿ＢＬ＿ｓｅｌは、選択ビット線電圧ＶＲＥＡＤを伝達する。一方、マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち非選択のビット線パスＰ＿ＢＬ＿ｕｎｓｅｌを非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに接続する。ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌは、非選択ビット線電圧ＶＵＢを伝達する。
第１電源回路としての選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌは、選択ビット線ＢＬ＿ｓｅｌに印加される選択ビット線電圧ＶＲＥＡＤを外部電源から生成する。選択ビット線電圧ＶＲＥＡＤは、高レベル電圧であり、例えば、数Ｖである。選択ビット線パスＰ＿ＢＬ＿ｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ０からマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎへ選択ビット線電圧ＶＲＥＡＤを伝達する。第１デコーダとしてのマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０は、選択ビット線パスＰ＿ＢＬ＿ｓｅｌを介して、複数のビット線ＢＬの中の選択ビット線ＢＬ＿ｓｅｌを選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに電気的に接続し、選択ビット線ＢＬ＿ｓｅｌに選択ビット線電圧ＶＲＥＡＤを選択的に印加する。

第２電源回路としての非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌは、非選択ビット線ＢＬ＿ｕｎｓｅｌに印加される非選択ビット線電圧ＶＵＢを外部電源から生成する。非選択ビット線電圧ＶＵＢは、選択ビット線電圧ＶＲＥＡＤと選択ワード線電圧ＶＬＯＷとの間の電圧であり、例えば、ＶＲＥＡＤ／２である。非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ０からマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎへ非選択ビット線電圧ＶＵＢを伝達する。第１デコーダとしてのマルチプレクサＭＵＸ＿ＢＬ０、ＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌを介して、非選択ビット線ＢＬ＿ｕｎｓｅｌを非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに電気的に接続し、非選択ビット線ＢＬ＿ｕｎｓｅｌに非選択ビット線電圧ＶＵＢを選択的に印加する。あるいは、マルチプレクサＭＵＸ＿ＢＬ０、ＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、非選択ビット線ＢＬ＿ｕｎｓｅｌに電圧を印加しない。

第２デコーダとしてのロウデコーダＲＤは、マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０を含む。マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、それぞれメモリセルアレイＭＣＡに対応して設けられており、各メモリセルアレイＭＣＡの複数のワード線ＷＬに接続されている。マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、対応するメモリセルアレイＭＣＡのワード線ＷＬの中から選択された１本の選択ワード線ＷＬ＿ｓｅｌをワード線パスＰ＿ＷＬ＿ｓｅｌに接続し、選択ワード線電圧ＶＬＯＷを印加する。マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、選択ワード線ＷＬ＿ｓｅｌ以外の他の非選択ワード線ＷＬ＿ｕｎｓｅｌをワード線パスＰ＿ＷＬ＿ｕｎｓｅｌに接続し、非選択ワード線電圧ＶＵＸを印加する。図示しないが、例えば、マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、ＭＯＳＦＥＴ等のスイッチング素子を用いて構成されている。
マルチプレクサＭＵＸ＿ＷＬ０は、選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと複数のワード線パスとの間および非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌと複数のワード線パスとの間に接続されている。マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち選択された１本のワード線パスをＰ＿ＷＬ＿ｓｅｌとして選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに接続する。一方、マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち非選択のワード線パスをＰ＿ＷＬ＿ｕｎｓｅｌとして非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに接続する。

ワード線パスＰ＿ＷＬ＿ｓｅｌ、Ｐ＿ＷＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎとマルチプレクサＭＵＸ＿ＷＬ０との間に接続された配線経路である。ワード線パスは、例えば、３２本、あるいは、６４本等設けられている。マルチプレクサＭＵＸ＿ＷＬ０は、上述の通り、複数のワード線パスのうち１本を選択し、その選択ワード線パスＰ＿ＷＬ＿ｓｅｌを選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに接続する。ワード線パスＰ＿ＷＬ＿ｓｅｌは、選択ワード線電圧ＶＬＯＷを伝達する。一方、マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌを非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに接続する。ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌは、非選択ワード線電圧ＶＵＸを伝達する。
第３電源回路としての選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌは、選択ワード線ＷＬ＿ｓｅｌに印加される選択ワード線電圧ＶＬＯＷを外部電源から生成する。選択ワード線電圧ＶＬＯＷは、低レベル電圧であり、例えば、接地電圧（０Ｖ）である。ワード線パスＰ＿ＷＬ＿ｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ０からマルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎへ選択ワード線電圧ＶＬＯＷを伝達する。第２デコーダとしてのマルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０は、選択ビット線パスＰ＿ＷＬ＿ｓｅｌを介して、複数のワード線ＷＬの中の選択ワード線ＷＬ＿ｓｅｌを選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに電気的に接続し、選択ワード線ＷＬ＿ｓｅｌに選択ワード線電圧ＶＬＯＷを選択的に印加する。

第４電源回路としての非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌは、非選択ワード線ＷＬ＿ｕｎｓｅｌに印加される非選択ワード線電圧ＶＵＸを外部電源から生成する。非選択ワード線電圧ＶＵＸは、選択ビット線電圧ＶＲＥＡＤと選択ワード線電圧ＶＬＯＷとの間の電圧であり、例えば、ＶＲＥＡＤ／２である。非選択ワード線電圧ＶＵＸは、非選択ビット線電圧ＶＵＢと略等しいことが好ましい。しかし、非選択ワード線電圧ＶＵＸは、非選択ビット線電圧ＶＵＢと異なっていてもよい。非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ０からマルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎへ非選択ワード線電圧ＶＵＸを伝達する。第２デコーダとしてのマルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌを介して、非選択ワード線ＷＬ＿ｕｎｓｅｌを非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに電気的に接続し、非選択ワード線ＷＬ＿ｕｎｓｅｌに非選択ワード線電圧ＶＵＸを選択的に印加する。

このように、選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとに接続された選択メモリセルＭＣ＿ｓｅｌには、選択ビット線電圧ＶＲＥＡＤと選択ワード線電圧ＶＬＯＷとの電圧差が印加される。これにより、選択メモリセルＭＣ＿ｓｅｌからデータが読み出されたり、あるいは、選択メモリセルＭＣ＿ｓｅｌにデータが書き込まれる。尚、本実施形態では、データ読出し動作における課題を解決するために、データ読出し動作に着目して説明を進める。従って、選択ビット線ＢＬ＿ｓｅｌに印加される選択ビット線電圧ＶＲＥＡＤは、データ読出し用の電圧である。

さらに、容量素子ＣＡＰが、第１ノードＮ１と第２ノードＮ２との間に接続されている。第１ノードＮ１は、第２電源回路としての非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌと第１デコーダとしてのマルチプレクサＭＵＸ＿ＢＬ０との間の接続配線であり、該接続配線上の任意の位置でよい。第２ノードＮ２は、第３電源回路としての選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと第２デコーダとしてのマルチプレクサＭＵＸ＿ＷＬ０との間の接続配線であり、該接続配線上の任意の位置でよい。容量素子ＣＡＰは、図１のデコーダＣＤ、ＲＣ内に配置してもよく、あるいは、周辺回路ＰＣ内に配置してもよい。
容量素子ＣＡＰは、例えば、ＭＯＳキャパシタ、ポリシリコンキャパシタ、メタルキャパシタのいずれでもよい。さらに、容量素子ＣＡＰは、非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌと選択ワード線パスＰ＿ＷＬ＿ｓｅｌとの間の寄生容量であってもよい。

また、容量素子ＣＡＰの容量をＣｃａｐとし、選択ワード線ＷＬ＿ｓｅｌの容量をＣＷＬ＿ｓｅｌとする。また、選択ビット線ＢＬ＿ｓｅｌとそれに隣接する非選択ビット線ＢＬ＿ｕｎｓｅｌとの間の容量をＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌとし、選択ビット線ＢＬ＿ｓｅｌの容量をＣＢＬ＿ｓｅｌとする。この場合、容量Ｃｃａｐと容量ＣＷＬ＿ｓｅｌとの比（Ｃｃａｐ／ＣＷＬ＿ｓｅｌ）は、容量ＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌと容量ＣＢＬ＿ｓｅｌとの比（ＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌ／ＣＢＬ＿ｓｅｌ）に略等しい。
Ｃｃａｐ／ＣＷＬ＿ｓｅｌ＝ＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌ／ＣＢＬ＿ｓｅｌ （式１）
式１を満たすように、容量素子ＣＡＰの容量Ｃｃａｐが設定される。例えば、ＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌ／ＣＢＬ＿ｓｅｌ＝１／１０であれば、Ｃｃａｐは、ＣＷＬ＿ｓｅｌの１０分の１になるように設定される。容量Ｃｃａｐは、例えば、半導体ウェハの前処理工程後の検査時にトリミングによって最適化される。

式１を満たすことによって、非選択ビット線ＢＬ＿ｕｎｓｅｌにノイズ電圧が伝達されたときに、そのノイズ電圧は、選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌに略等しい電圧として伝達される。

次に、本実施形態によるメモリチップ１のデータ読出し動作を説明する。

例えば、図２の最上段にある複数のメモリセルアレイＭＣＡが選択メモリセルアレイＭＣＡ＿ｓｅｌであるとする。各選択メモリセルアレイＭＣＡ＿ｓｅｌ内において、選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとに接続されたメモリセルＭＣが、選択メモリセルＭＣ＿ｓｅｌとなる。
マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち１本を選択ビット線パスＰ＿ＢＬ＿ｓｅｌとし、それ以外を非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌとする。マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち１本を選択ワード線パスＰ＿ＷＬ＿ｓｅｌとし、それ以外を非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌとする。
マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬ１＿ｎは、選択ビット線ＢＬ＿ｓｅｌを選択ビット線パスＰ＿ＢＬ＿ｓｅｌに選択的に接続し、選択ビット線ＢＬ＿ｓｅｌに選択ビット線電圧ＶＲＥＡＤを伝達する。マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬ１＿ｎは、選択ワード線ＷＬ＿ｓｅｌを選択ワード線パスＰ＿ＷＬ＿ｓｅｌに選択的に接続し、選択ワード線ＷＬ＿ｓｅｌに選択ワード線電圧ＶＬＯＷを伝達する。これにより、選択メモリセルＭＣ＿ｓｅｌには、選択ビット線電圧ＶＲＥＡＤと選択ワード線電圧ＶＬＯＷとの電圧差（例えば、数Ｖ）が印加される。このとき、センスアンプＳＡは、選択メモリセルＭＣ＿ｓｅｌに格納されたデータの論理を検出する。

選択メモリセルアレイＭＣＡ＿ｓｅｌにおいて、選択ビット線ＢＬ＿ｓｅｌと非選択ワード線ＷＬ＿ｕｎｓｅｌとに接続されたメモリセルＭＣおよび非選択ビット線ＢＬ＿ｕｎｓｅｌと選択ワード線ＷＬ＿ｓｅｌとに接続されたメモリセルＭＣは、非選択状態ではあるが、或る程度電圧差が印加されるので、半選択メモリセルＭＣ＿ｓｅｍｉｕｎｓｅｌとなる。マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬ１＿ｎは、非選択ビット線ＢＬ＿ｕｎｓｅｌを非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌに選択的に接続し、非選択ビット線ＢＬ＿ｕｎｓｅｌに非選択ビット線電圧ＶＵＢを伝達する。マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬ１＿ｎは、非選択ワード線ＷＬ＿ｕｎｓｅｌを非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌに選択的に接続し、非選択ワード線ＷＬ＿ｕｎｓｅｌに非選択ワード線電圧ＶＵＸを伝達する。これにより、選択メモリセルアレイＭＣＡ＿ｓｅｌ内の半選択メモリセルアレイＭＣＡ＿ｓｅｍｉｕｎｓｅｌには、非選択ビット線電圧ＶＵＢと選択ワード線電圧ＶＬＯＷとの電圧差（例えば、ＶＲＥＡＤ／２）、あるいは、選択ビット線電圧ＶＲＥＡＤと非選択ワード線電圧ＶＵＸとの電圧差（例えば、ＶＲＥＡＤ／２）が印加される。
選択メモリセルアレイＭＣＡ＿ｓｅｌにおいて、非選択ビット線ＢＬ＿ｕｎｓｅｌと非選択ワード線ＷＬ＿ｕｎｓｅｌとに接続されたメモリセルＭＣは、非選択メモリセルＭＣ＿ｕｎｓｅｌとなる。非選択メモリセルアレイＭＣＡ＿ｕｎｓｅｌには、非選択ビット線電圧ＶＵＢと非選択ワード線電圧ＶＵＸとの電圧差が印加される。尚、非選択ビット線電圧ＶＵＢと非選択ワード線電圧ＶＵＸとの電圧差が約０Ｖである場合には、非選択メモリセルＭＣ＿ｕｎｓｅｌに流れる電流がほとんど無く、無駄な消費電流を抑制することができる。一方、非選択ビット線電圧ＶＵＢと非選択ワード線電圧ＶＵＸとの電圧差は、絶対値として或る程度生じてもよい。この場合、半選択メモリセルＭＣ＿ｓｅｍｉｕｎｓｅｌに印加される電圧差を、ＶＲＥＤ／２以下に抑制することが可能になるからである。

図２の最上段以外のメモリセルアレイＭＣＡは、非選択メモリセルアレイＭＣＡ＿ｕｎｓｅｌとなる。非選択メモリセルアレイＭＣＡ＿ｕｎｓｅｌでは、全てのメモリセルＭＣが浮遊状態となる。マルチプレクサＭＵＸ＿ＢＬ２＿１〜ＭＵＸ＿ＢＬ２＿ｎ、ＭＵＸ＿ＢＬ３＿１〜ＭＵＸ＿ＢＬ３＿ｎ、ＭＵＸ＿ＢＬ４＿１〜ＭＵＸ＿ＢＬ４＿ｎ、・・・ＭＵＸ＿ＢＬｍ＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、非選択メモリセルアレイＭＣＡ＿ｕｎｓｅｌの全てのビット線ＢＬをビット線パスに接続しない。マルチプレクサＭＵＸ＿ＷＬ２＿１〜ＭＵＸ＿ＷＬ２＿ｎ、ＭＵＸ＿ＷＬ３＿１〜ＭＵＸ＿ＷＬ３＿ｎ、ＭＵＸ＿ＷＬ４＿１〜ＭＵＸ＿ＷＬ４＿ｎ、・・・ＭＵＸ＿ＷＬｍ＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、非選択メモリセルアレイＭＣＡ＿ｕｎｓｅｌの全てのワード線ＷＬをワード線パスに接続しない。これにより、これらの非選択メモリセルＭＣ＿ｕｎｓｅｌは電気的に浮遊状態となる。しかし、読出し動作あるいは書き込み動作を終えるときに、非選択メモリセルアレイＭＣＡ＿ｕｎｓｅｌ内のビット線ＢＬおよびワード線ＷＬは全て非選択状態に戻してから浮遊状態にする。従って、非選択メモリセルアレイＭＣＡ＿ｕｎｓｅｌ内のビット線ＢＬおよびワード線ＷＬは全てＶＵＢあるいはＶＵＸに近い電位状態となっている。

尚、マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎに入力するアドレスを変更することによって、異なるメモリセルＭＣ、異なるメモリセルアレイＭＣＡ、異なるバンクＢＮＫを選択することができる。

図３は、データ読出し動作における選択メモリセル、容量素子およびその周辺を示す等価回路図である。

選択メモリセルＭＣ＿ｓｅｌは、選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとの間に接続されている。選択ビット線ＢＬ＿ｓｅｌには、選択ビット線電圧ＶＲＥＡＤがセル電圧Ｖｃｅｌｌとして印加されている。非選択ビット線ＢＬ＿ｕｎｓｅｌには、非選択ビット線電圧ＶＵＢが印加されている。選択ワード線ＷＬ＿ｓｅｌには、選択ワード線電圧ＶＬＯＷが印加されている。

選択ビット線ＢＬ＿ｓｅｌとそれに隣接する非選択ビット線ＢＬ＿ｕｎｓｅｌとの間の寄生容量は、ＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌである。選択ビット線ＢＬ＿ｓｅｌの全体の容量は、ＣＢＬ＿ｓｅｌである。容量ＣＢＬ＿ｓｅｌは、選択ビット線ＢＬ＿ｓｅｌ自身の配線容量、選択ビット線ＢＬ＿ｓｅｌと他の隣接する配線や下地配線（図示せず）との寄生容量等を含む。

選択ワード線ＷＬ＿ｓｅｌの全体の容量は、ＣＷＬ＿ｓｅｌである。容量ＣＷＬ＿ｓｅｌは、選択ワード線ＷＬ＿ｓｅｌ自身の配線容量、選択ワード線ＷＬ＿ｓｅｌと他の隣接する配線や下地配線（図示せず）との寄生容量等を含む。

容量素子ＣＡＰは、非選択ビット線ＢＬ＿ｕｎｓｅｌと選択ワード線ＷＬ＿ｓｅｌとの間に接続されている。容量素子ＣＡＰの容量Ｃｃａｐは、上述の通り、式１を満たすように設定されている。

ここで、非選択ビット線ＢＬ＿ｕｎｓｅｌにノイズ１が進入したと仮定する。ノイズ１は、例えば、他のバンクＢＮＫの動作や周辺回路ＰＣの動作等によって生じる電圧である。ノイズ１は、非選択ビット線ＢＬ＿ｕｎｓｅｌから寄生容量ＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌを介して選択ビット線ＢＬ＿ｓｅｌへ伝達される。ノイズ１の大きさをＶｎｏｉｓｅ１とすると、ノイズ１は、ほぼ（ＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌ／ＣＢＬ＿ｓｅｌ）×Ｖｎｏｉｓｅ１の大きさで選択ビット線ＢＬ＿ｓｅｌへ伝達される。選択ビット線ＢＬ＿ｓｅｌに伝達されたノイズをノイズ２とする。即ち、ノイズ２の大きさは、ほぼ（ＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌ／ＣＢＬ＿ｓｅｌ）×Ｖｎｏｉｓｅ１となる。

一方、本実施形態によれば、容量素子ＣＡＰが非選択ビット線ＢＬ＿ｕｎｓｅｌと選択ワード線ＷＬ＿ｓｅｌとの間に接続されている。従って、ノイズ１は、非選択ビット線ＢＬ＿ｕｎｓｅｌから容量素子ＣＡＰを介して選択ワード線ＷＬ＿ｓｅｌにも伝達される。このとき、ノイズ１は、ほぼ（Ｃｃａｐ／ＣＷＬ＿ｓｅｌ）×Ｖｎｏｉｓｅ１の大きさで選択ビット線ＢＬ＿ｓｅｌへ伝達される。選択ワード線ＷＬ＿ｓｅｌに伝達されたノイズをノイズ３とする。即ち、ノイズ３の大きさは、ほぼ（Ｃｃａｐ／ＣＷＬ＿ｓｅｌ）×Ｖｎｏｉｓｅ１となる。

容量素子ＣＡＰが式１を満たすように設定されていると、ノイズ２の大きさ（ＣＢＬ＿ｓｅｌ＿ｕｎｓｅｌ／ＣＢＬ＿ｓｅｌ）×Ｖｎｏｉｓｅ１とノイズ３の大きさ（Ｃｃａｐ／ＣＷＬ＿ｓｅｌ）×Ｖｎｏｉｓｅ１は、ほぼ等しくなる。即ち、選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとにほぼ等しいノイズが伝達されることになる。また、ノイズ２およびノイズ３は、同一ノイズ１から生じたノイズであるので、ほぼ同時に選択ビット線ＢＬ＿ｓｅｌおよび選択ワード線ＷＬ＿ｓｅｌに伝達される。よって、ほぼ等しい大きさのノイズ２およびノイズ３が選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとにほぼ同時に印加されるので、ノイズ２とノイズ３とは選択メモリセルＭＣ＿ｓｅｌにおいてキャンセルされる。即ち、選択メモリセルＭＣ＿ｓｅｌに印加される電圧は、ノイズ１に依存せず、選択ビット線電圧ＶＲＥＡＤあるいは読出しデータの電圧となる。

例えば、図４（Ａ）は、本実施形態によるメモリチップ１のデータ読出し動作において、選択メモリセルＭＣ＿ｓｅｌに印加されるセル電圧Ｖｃｅｌｌと時間との関係を示すグラフである。図４（Ａ）に示すように、本実施形態によるメモリチップ１では、非選択ビット線ＢＬ＿ｕｎｓｅｌにノイズ１が進入しても、選択メモリセルＭＣ＿ｓｅｌに印加されるセル電圧Ｖｃｅｌｌには、ノイズ成分がほとんど含まれていない。これは、ノイズ２とノイズ３が選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌにほぼ同時に伝達され、選択メモリセルＭＣ＿ｓｅｌにおいてキャンセルされるからである。

もし、図３の容量素子ＣＡＰが設けられていない場合、ノイズ２が選択ビット線ＢＬ＿ｓｅｌに伝達されるが、ノイズ３は選択ワード線ＷＬ＿ｓｅｌに伝達されない。図４（Ｂ）は、容量素子ＣＡＰの無いメモリチップのセル電圧Ｖｃｅｌｌと時間との関係を示すグラフである。ノイズ３は選択ワード線ＷＬ＿ｓｅｌに伝達されないので、選択ビット線ＢＬ＿ｓｅｌのみがノイズ２の分だけ上昇し、選択ワード線ＷＬ＿ｓｅｌは選択ワード線電圧ＶＬＯＷのままである。従って、図４（Ｂ）に示すように、ノイズ２は、キャンセルされずにセル電圧Ｖｃｅｌｌにそのまま印加されてしまう。センスアンプＳＡは、ノイズ２が生じているノイズ期間Ｔｎｏｉｓｅ中、データを正確に読み出すことができない。従って、ノイズ期間Ｔｎｏｉｓｅの間、センスアンプＳＡは、待機する必要がある。例えば、ノイズ期間Ｔｎｏｉｓｅは、数１００ｎｓ〜２μｓである。一方、センスアンプＳＡがデータを検出するセンス期間は、３００ｎｓ〜４００ｎｓである。このように、ノイズ期間Ｔｎｏｉｓｅは、センス期間に匹敵する期間あるいはそれ以上の期間である。従って、容量素子ＣＡＰが設けられていない場合、データ検出時間は長くなってしまう。

これに対し、本実施形態によれば、容量素子ＣＡＰが、ほぼ等しいノイズ２、ノイズ３をそれぞれ選択ビット線ＢＬ＿ｓｅｌ、選択ワード線ＷＬ＿ｓｅｌにほぼ同時に伝達し、ノイズ２およびノイズ３を選択メモリセルＭＣ＿ｓｅｌにおいてキャンセルする。これにより、ノイズ１が非選択ビット線ＢＬ＿ｕｎｓｅｌに進入しても、センスアンプＳＡは、選択メモリセルＭＣ＿ｓｅｌのデータを正確に検出することができ、かつ、データ検出時間を短縮することができる。

尚、ノイズ２とノイズ３の電圧は、等しいことが好ましいが、或る程度異なっていてもよい。即ち、式１が成立しなくとも、ノイズ２がノイズ３によって或る程度抑制されればよい。この場合であっても、ノイズ２が充分に小さくなれば、センスアンプＳＡは、選択メモリセルＭＣ＿ｓｅｌのデータを正確に検出することができ、かつ、データ検出時間を短縮することができる。

（変形例）
容量素子ＣＡＰは、第１ノードＮ１と第２ノードＮ２との間の寄生容量であってもよい。この場合、ノードＮ１の配線（非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌとマルチプレクサＭＵＸ＿ＢＬ０との間の配線）と第２ノードＮ２の配線と（選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌとマルチプレクサＭＵＸ＿ＷＬ０との間の配線）は、所定間隔を空けて、所定距離だけ略平行に延伸するように設けられればよい。上記所定間隔および上記所定距離は、層間絶縁膜の材質、第１ノードＮ１の配線や第２ノードＮ２の配線の材質、容量Ｃｃａｐの大きさ等によって異なるため、一概に特定することはできない。

容量素子ＣＡＰが第１ノードＮ１と第２ノードＮ２との間の寄生容量であることによって、容量素子ＣＡＰの配置面積が省略可能となる。従って、メモリチップ１の小型化に繋がる。

（第２実施形態）
図５は、第２実施形態によるバンクＢＮＫ、カラムデコーダＣＤおよびロウデコーダＲＤのより詳細な構成例を示すブロック図である。

第１実施形態では、容量素子ＣＡＰは、第１ノードＮ１と第２ノードＮ２との間に接続されている。これに対し、第２実施形態では、容量素子ＣＡＰは、第３ノードＮ３と第４ノードＮ４との間に接続されている。第３ノードＮ３は、第１電源回路としての選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと第１デコーダとしてのマルチプレクサＭＵＸ＿ＢＬ０との間の接続配線であり、該接続配線上の任意の位置でよい。第４ノードＮ４は、第４電源回路としての非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌと第２デコーダとしてのマルチプレクサＭＵＸ＿ＷＬ０との間の接続配線であり、該接続配線上の任意の位置でよい。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。また、第２実施形態のデータ読出し動作は、第１実施形態のそれと同様でよい。

これにより、隣接するワード線ＷＬ間の寄生容量が大きい場合であっても、選択ワード線ＷＬ＿ｓｅｌに隣接する非選択ワード線ＷＬ＿ｕｎｓｅｌにノイズが進入したときに、そのノイズは、選択ワード線ＷＬ＿ｓｅｌと選択ビット線ＢＬ＿ｓｅｌとにほぼ同時に伝達される。その結果、選択メモリセルＭＣ＿ｓｅｌにおいてノイズがキャンセルされる。即ち、第２実施形態では、非選択ワード線ＷＬ＿ｕｎｓｅｌ側にノイズが進入した場合であっても、センスアンプＳＡは、選択メモリセルＭＣ＿ｓｅｌのデータを正確に検出することができ、かつ、データ検出時間を短縮することができる。

また、容量素子ＣＡＰの容量をＣｃａｐとし、選択ビット線ＢＬ＿ｓｅｌの容量をＣＢＬ＿ｓｅｌとする。また、選択ワード線ＷＬ＿ｓｅｌとそれに隣接する非選択ワード線ＷＬ＿ｕｎｓｅｌとの間の容量をＣＷＬ＿ｓｅｌ＿ｕｎｓｅｌとし、選択ワード線ＷＬ＿ｓｅｌの容量をＣＷＬ＿ｓｅｌとする。この場合、容量Ｃｃａｐと容量ＣＢＬ＿ｓｅｌとの比（Ｃｃａｐ／ＣＢＬ＿ｓｅｌ）は、容量ＣＷＬ＿ｓｅｌ＿ｕｎｓｅｌと容量ＣＷＬ＿ｓｅｌとの比（ＣＷＬ＿ｓｅｌ＿ｕｎｓｅｌ／ＣＷＬ＿ｓｅｌ）に略等しい。
Ｃｃａｐ／ＣＢＬ＿ｓｅｌ＝ＣＷＬ＿ｓｅｌ＿ｕｎｓｅｌ／ＣＷＬ＿ｓｅｌ （式２）
式２を満たすように、容量素子ＣＡＰの容量Ｃｃａｐが設定される。これにより、非選択ワード線ＷＬ＿ｕｎｓｅｌにノイズが進入しても、選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとにほぼ等しいノイズが伝達される。よって、ほぼ等しい大きさのノイズが選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとにほぼ同時に印加される。従って、第２実施形態も第１実施形態と同様の効果を得ることができる。

さらに、第１実施形態および第２実施形態を組み合わせてもよい。即ち、ノードＮ１とノードＮ２との間およびノードＮ３とノードＮ４との間のそれぞれに容量素子ＣＡＰが設けられていてもよい。図６は、第１実施形態および第２実施形態を組み合わせた実施形態を示す図である。これにより、非選択ビット線ＢＬ＿ｕｎｓｅｌおよび非選択ワード線ＷＬ＿ｕｎｓｅｌの両方にノイズが進入しても、それらのノイズをキャンセルすることができる。即ち、図６に示す実施形態は、第１実施形態と第２実施形態の両方の効果を得ることができる。

（第３実施形態）
図７は、第３実施形態によるメモリチップの構成例を示すブロック図である。メモリチップ１は、第２電源電圧としての非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに接続され、非選択ビット線ＢＬ＿ｕｎｓｅｌにノイズ電圧を印加するノイズ生成部１００をさらに備えている。第３実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。

半導体ウェハのプロセス（前工程）が終了した段階で試験を行うが、この試験時にノイズ生成部１００が用いられる。試験において、ノイズ生成部１００は、非選択ビット線ＢＬ＿ｕｎｓｅｌまたは非選択ワード線ＷＬ＿ｕｎｓｅｌにノイズを印加する。

例えば、第１実施形態のように第１ノードＮ１と第２ノードＮ２との間に容量素子ＣＡＰが設けられている場合、データ読出し動作のテストにおいて、ノイズ生成部１００は、非選択ビット線ＢＬ＿ｕｎｓｅｌに印加する。このとき、センスアンプＳＡのデータ検出時間が極力短くなるように、容量素子ＣＡＰのトリミングを行う。これにより、容量素子ＣＡＰが最適化され得る。

また、例えば、第２実施形態のように第３ノードＮ３と第４ノードＮ４との間に容量素子ＣＡＰが設けられている場合、データ読出し動作のテストにおいて、ノイズ生成部１００は、非選択ワード線ＷＬ＿ｕｎｓｅｌに印加する。このとき、センスアンプＳＡのデータ検出時間が極力短くなるように、容量素子ＣＡＰのトリミングを行う。これにより、容量素子ＣＡＰが最適化され得る。

その後、半導体ウェハはダイシングされ、メモリチップ１に個片化される。メモリチップ１は、実装基板に積層され、パッケージングされる。これにより、半導体記憶装置が完成する。
第３実施形態によれば、半導体ウェハの前処理工程の段階で、容量素子ＣＡＰの容量Ｃｃａｐをほぼ最適にすることができる。また、第３実施形態は、第１または第２実施形態の効果も得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ メモリチップ、ＭＣＡ メモリセルアレイ、ＣＤ カラムデコーダ、ＲＤ ロウデコーダ、ＳＡ センスアンプ、ＲＷＢ リード・ライト・バッファ、ＰＣ 周辺回路、ＢＮＫ バンク、ＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎ マルチプレクサ、Ｐ＿ＢＬ＿ｓｅｌ 選択ビット線パス、Ｐ＿ＷＬ＿ｓｅｌ 選択ワード線パス、Ｐ＿ＢＬ＿ｕｎｓｅｌ非選択ビット線パス、Ｐ＿ＷＬ＿ｕｎｓｅｌ 非選択ワード線パス、ＧＥＮ＿ＢＬ＿ｓｅｌ 選択ＢＬ電圧生成回路、ＧＥＮ＿ＢＬ＿ｕｎｓｅｌ 非選択ＢＬ電圧生成回路、ＧＥＮ＿ＷＬ＿ｓｅｌ 選択ＷＬ電圧生成回路、ＧＥＮ＿ＷＬ＿ｕｎｓｅｌ 非選択ＷＬ電圧生成回路、ＣＡＰ 容量素子

Claims (5)

1. メモリセルアレイと、
   前記メモリセルアレイに接続された複数のビット線と、
   前記メモリセルアレイに接続された複数のワード線と、
   前記複数のビット線の中から選択された選択ビット線に印加される選択ビット線電圧を生成する第１電源回路と、
   前記複数のビット線のうち選択されていない非選択ビット線に印加される非選択ビット線電圧を生成する第２電源回路と、
   前記複数のワード線の中から選択された選択ワード線に印加される選択ワード線電圧を生成する第３電源回路と、
   前記複数のワード線のうち選択されていない非選択ワード線に印加される非選択ワード線電圧を生成する第４電源回路と、
   前記選択ビット線を前記第１電源回路に接続し、前記非選択ビット線を前記第２電源回路に接続する第１デコーダと、
   前記選択ワード線を前記第３電源回路に接続し、前記非選択ワード線を前記第４電源回路に接続する第２デコーダと、
   前記第２電源回路と前記第１デコーダとの間の第１ノードと前記第３電源回路と前記第２デコーダとの間の第２ノードとの間に接続された容量素子とを備えた半導体記憶装置。
2. 前記容量素子の容量と前記選択ワード線の容量との比は、前記選択ビット線に隣接する前記非選択ビット線と該選択ビット線との間の容量と前記選択ビット線の容量との比に略等しい、請求項１に記載の半導体記憶装置。
3. 前記非選択ビット線に伝達されたノイズ電圧は、前記選択ビット線と前記選択ワード線に略等しい電圧として伝達される、請求項１または請求項２に記載の半導体記憶装置。
4. 前記第２電源電圧に接続され前記非選択ビット線にノイズ電圧を印加するノイズ生成部をさらに備えた、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
5. メモリセルアレイと、
   前記メモリセルアレイに接続された複数のビット線と、
   前記メモリセルアレイに接続された複数のワード線と、
   前記複数のビット線の中から選択された選択ビット線に印加される選択ビット線電圧を生成する第１電源回路と、
   前記複数のビット線のうち選択されていない非選択ビット線に印加される非選択ビット線電圧を生成する第２電源回路と、
   前記複数のワード線の中から選択された選択ワード線に印加される選択ワード線電圧を生成する第３電源回路と、
   前記複数のワード線のうち選択されていない非選択ワード線に印加される非選択ワード線電圧を生成する第４電源回路と、
   前記選択ビット線を前記第１電源回路に接続し、前記非選択ビット線を前記第２電源回路に接続する第１デコーダと、
   前記選択ワード線を前記第３電源回路に接続し、前記非選択ワード線を前記第４電源回路に接続する第２デコーダと、
   前記第１電源回路と前記第１デコーダとの間の第３ノードと前記第４電源回路と前記第２デコーダとの間の第４ノードとの間に接続された容量素子とを備えた半導体記憶装置。

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