TW202213346A - 用於鐵電記憶體胞元操作之設備、系統及方法 - Google Patents

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Abstract

本發明揭示用於鐵電記憶體(FeRAM)胞元操作之設備、系統及方法。一FeRAM胞元可具有不同電荷區，其可跨該等不同電荷區操作。諸如介電區之一些區可在一耦合數位線上較快速但以減少信號操作。為改良效能同時維持已增加之速度，兩條數位線可耦合至相同感測放大器，使得耦合至兩條數位線之該等FeRAM胞元將信號貢獻於該感測放大器。舉例而言，記憶體之一第一層疊中之一第一數位線及該記憶體之一第二層疊中之一第二數位線兩者可耦合至該感測放大器。在一些實施例中，可使用額外數位線作為屏蔽件(例如，藉由將屏蔽數位線耦合至一接地電壓)以進一步改良信雜比。

Description

用於鐵電記憶體胞元操作之設備、系統及方法
本申請案係關於記憶體胞元操作，且更特定言之係關於用於鐵電記憶體胞元操作之設備、系統及方法。
本發明大體上係關於半導體裝置，諸如半導體記憶體裝置。半導體記憶體裝置可包含用於儲存資訊之若干記憶體胞元。記憶體胞元可儲存一實體信號，諸如一電荷，其可用於表示所儲存資訊。舉例而言，記憶體胞元可將二進制位元作為電荷儲存於一電容元件上，其中一第一電荷位準表示一低邏輯位準，且一第二電荷位準表示一高邏輯位準。
不同類型之記憶體胞元可以不同方式(例如，藉由使用不同類型之電容元件)儲存實體信號。不同類型之記憶體胞元可具有不同讀取時序。類似地，可以不同方式(例如，充電至不同位準)操作記憶體胞元，此可能影響記憶體胞元之讀取時序。
本申請案揭示一種設備，該設備包括：一記憶體陣列之一第一層疊，其包含一第一記憶體胞元及第二記憶體胞元；該記憶體陣列之一第二層疊，其包含一第三記憶體胞元，其中該第二層疊堆疊於該第一層疊上；一第一感測放大器，其經組態以從該第一記憶體胞元及該第三記憶體胞元接收資訊；及一第二感測放大器，其經組態以從該第二記憶體胞元接收資訊。
本申請案揭示一種設備，該設備包括：一第一記憶體胞元，其在該記憶體之一第一層疊中；一第二記憶體胞元，其在該記憶體之一第二層疊中；一感測放大器；一第一數位線，其耦合至該感測放大器及該第一記憶體胞元；及一第二數位線，其耦合至該感測放大器及該第二記憶體胞元。
本申請案揭示一種設備，該設備包括：一第一記憶體層疊，其包含配置於複數條第一字線及複數條第一數位線之相交點處的複數個記憶體胞元；一第二記憶體層疊，其堆疊於該第一記憶體層疊上，該第二記憶體層疊包含配置於第二字線及第二數位線之相交點處的複數個記憶體胞元；及複數個感測放大器，其等各耦合至該複數條第一數位線之一者及該複數條第二數位線之一者。
本申請案揭示一種設備，該設備包括：一第一記憶體層疊，其包括：一第一區，其包含一第一數位線；一第二區，其包含一第二數位線；及一感測放大器區，其定位於該第一區與該第二區之間，該感測放大器區包含一感測放大器；及一第二記憶體層疊，其堆疊於該第一記憶體層疊上，該第二記憶體層疊包括：一記憶體陣列之一第三區，其包含一第三數位線；及該記憶體陣列之一第四區，其包含一第四數位線，其中該感測放大器耦合至該第一數位線及該第二數位線。
本申請案揭示一種設備，該設備包括：一第一記憶體胞元區，其包括複數個鐵電記憶體(FeRAM)胞元，其等跨該複數個記憶體胞元之一第一電荷範圍操作；及一第二記憶體胞元區，其包括複數個FeRAM胞元，其等跨該複數個記憶體胞元之一第二電荷範圍操作。
本申請案揭示一種設備，該設備包括：一第一記憶體胞元區，其包括複數個第一記憶體胞元，該複數個第一記憶體胞元之各者包括一漏洩元件層；及一第二記憶體胞元區，其包括複數個第二記憶體胞元，該複數個第二記憶體胞元之各者不包含該漏洩元件層。
本申請案揭示一種設備，該設備包括：一第一記憶體胞元區，其包括耦合至第一複數個感測放大器之各自者之第一複數條數位線及耦合至一接地電壓之第二複數條數位線；及一第二記憶體胞元區，其包括耦合至第二複數個感測放大器之各自者之第三複數條數位線。
某些實施例之以下描述本質上僅為例示性的且決不意欲限制本發明之範疇或其應用或使用。在本發明系統及方法之實施例之以下詳細描述中，參考形成其之一部分之隨附圖式，且該等隨附圖式藉由圖解展示其中可實踐所描述系統及方法之特定實施例。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐當前揭示之系統及方法，且應瞭解，可利用其他實施例且可進行結構及邏輯改變而不脫離本發明之精神及範疇。此外，出於清楚之目的，當某些特徵對熟習此項技術者將顯而易見時將不會論述其等之詳細描述以免混淆本發明之實施例之描述。因此，不應以一限制意義理解以下[實施方式]，且僅藉由隨附發明申請專利範圍定義本發明之範疇。
一記憶體裝置可包含具有各定位於一字線(列)及數位線(行)之相交點處之若干記憶體胞元的一記憶體陣列。在一讀取或寫入操作期間，可啟動一列，且可從沿經啟動列之記憶體胞元讀取資料或將資料寫入至記憶體胞元。各記憶體胞元將資訊儲存為一實體信號，諸如電荷。舉例而言，鐵電記憶體(FeRAM)胞元可使用一鐵電材料作為一電容元件之部分，其可被充電作為一寫入操作之部分。在一寫入操作期間，可將電壓施加至記憶體胞元，此可在記憶體胞元上累積電荷。在一讀取操作期間，電荷可在耦合至記憶體胞元之一信號線(例如，一數位線)上產生一電壓。在記憶體胞元中之電荷改變數位線上之電壓之後，數位線上之電壓可接著與一參考進行比較以判定儲存於記憶體胞元中之資訊是否係一高值或低值。
記憶體胞元對一信號線充電之時序可部分基於記憶體胞元之操作方式。舉例而言，減少一FeRAM胞元中保持之電荷量可減少從FeRAM胞元讀出該電荷所花費之時間，然而，減少之電荷亦可導致數位線上之電壓之相對較小變化，此可能難以準確偵測。具有包含可按高速度操作同時仍產生一可偵測信號之一記憶體胞元群組之一記憶體陣列可為有用的。
本發明係關於用於鐵電記憶體胞元操作之設備、系統及方法。一記憶體陣列包含若干記憶體胞元。某些此等記憶體胞元可耦合在一起使得兩個記憶體胞元上之電荷貢獻於提供至一感測放大器之一電壓信號。舉例而言，一記憶體可具有多個堆疊層疊，且記憶體陣列之一第一層疊上之一記憶體胞元可耦合至一第一數位線，而第二層疊上之一記憶體胞元可耦合至一第二數位線。兩個記憶體胞元可儲存相同資訊，且第一及第二數位線兩者可耦合至相同感測放大器，使得兩個記憶體胞元貢獻於藉由感測放大器接收之信號。在一些實施例中，耦合至相同感測放大器之兩個記憶體胞元可保持相同邏輯值。在一些實施例中，耦合至相同感測放大器之兩個記憶體胞元可保持相反邏輯值。耦合至相同數位線之多個記憶體胞元之使用可增加數位線上提供之信號，此可允許以增加信雜比之方式操作記憶體胞元。
在一些實施例中，可進行額外修改以進一步改良記憶體胞元之效能。舉例而言，某些記憶體胞元可耦合至一接地電壓以充當屏蔽件。此等屏蔽記憶體胞元可定位於保存資訊之鄰近記憶體胞元之間(例如，記憶體可交替屏蔽及資訊保存記憶體胞元)。在一些實施例中，可對某些記憶體胞元之結構進行實體改變。舉例而言，可在一些記憶體胞元中使用一鐵電漏洩元件層，且對於其他記憶體胞元可省略該鐵電漏洩元件層，諸如在其中多個記憶體胞元耦合至相同數位線之一區中之記憶體胞元，可省略漏洩元件層。
在一些實施例中，記憶體可具有在不同區中操作之不同記憶體胞元群組。舉例而言，可在較緩慢但產生較大信號之一「全範圍」區中操作一第一FeRAM記憶體胞元群組。此等記憶體胞元之各者可耦合至數位線，該等數位線耦合至個別感測放大器。可在一「介電」區中操作一第二FeRAM記憶體胞元群組，其中操作期間之電荷差異減小導致速度增加但信號降低。第二記憶體胞元群組可耦合至數位線，使得多於一條數位線耦合至各感測放大器，且多個記憶體胞元保存相同資訊。以此方式，相較於第一區，第二區可具有相同密度之實體記憶體胞元，但降低所儲存資訊之密度以換取增加存取速度。
圖1係根據本發明之一實施例之一半導體裝置之一方塊圖。半導體裝置100可為一半導體記憶體裝置，諸如整合於一單一半導體晶片上之一DRAM裝置。
半導體裝置100包含一記憶體陣列118。記憶體陣列118展示為包含複數個記憶體層疊，該複數個記憶體層疊之各者包含一或多個記憶體庫。在圖1之實施例中，展示四個層疊，然而，在其他實施例中可使用更多或更少個層疊。層疊可在一垂直方向上(例如，沿大致法向於晶片之平面之一軸)堆疊。各層疊可具有若干記憶體庫，舉例而言，2、4或8個記憶體庫。每一層疊之更多或更少個記憶體庫可包含於其他實施例之記憶體陣列118中。各記憶體庫包含複數條字線WL、複數條位元線BL及配置於複數條字線WL及複數條位元線BL之相交點處之複數個記憶體胞元MC。藉由一列解碼器108執行字線WL之選擇且藉由一行解碼器110執行位元線BL之選擇。在一些實施例中，諸如命令/位址輸入電路102之某些組件可在一介面晶粒上且由全部層疊共用，而諸如列解碼器108之組件可為層疊特定的且可定位於各層疊上。類似地，諸如列解碼器108之一些組件可為記憶體庫特定的且可針對一給定層疊上之各記憶體庫重複。
在圖1之實施例中，列解碼器108包含用於各記憶體庫之一各自列解碼器且行解碼器110包含用於各記憶體庫之一各自行解碼器。位元線BL1至BL3耦合至各自感測放大器(SAMP)。來自位元線BL1至BL3之讀取資料藉由感測放大器SAMP放大，且經由耦合至一讀取/寫入放大器RW AMP 120之互補式本端資料線(LIOT/B)、傳送閘(TG)及互補式主資料線(MIOT/B)傳送至讀取/寫入放大器120。相反地，從RW AMP 120輸出之寫入資料經由互補式主資料線MIOT/B、傳送閘TG及互補式本端資料線LIOT/B傳送至感測放大器SAMP，且寫入於耦合至位元線BL之記憶體胞元MC中。
半導體裝置100可採用複數個外部端子，其等包含耦合至一命令及位址匯流排以接收命令及位址及一CS信號之命令及位址(C/A)端子、用以接收時脈CK及/CK之時脈端子、用以提供資料之資料端子DQ、及用以接收電力供應電位VDD、VSS、VDDQ及VSSQ之電力供應端子。
為時脈端子供應提供至一輸入電路112之外部時脈CK及/CK。外部時脈可為互補的。輸入電路112基於CK及/CK時脈產生一內部時脈ICLK。將ICLK時脈提供至命令解碼器106及一內部時脈產生器114。內部時脈產生器114基於ICLK時脈提供各種內部時脈LCLK。LCLK時脈可用於各種內部電路之時序操作。內部資料時脈LCLK提供至輸入/輸出電路122以對包含於輸入/輸出電路122中之電路之操作計時，舉例而言，提供至資料接收器以對寫入資料之接收計時。
可為C/A端子供應記憶體位址。供應至C/A端子之記憶體位址經由一命令/位址輸入電路102傳送至一位址解碼器104。位址解碼器104接收位址且將一解碼列位址XADD供應至列解碼器108且將一解碼行位址YADD供應至行解碼器110。位址解碼器104亦可供應一解碼記憶體庫位址BADD，其可指示含有解碼列位址XADD及行位址YADD之記憶體陣列118之記憶體庫。可為C/A端子供應命令。命令之實例包含用於控制各種操作之時序之時序命令、用於存取記憶體之存取命令(諸如用於執行讀取操作之讀取命令及用於執行寫入操作之寫入命令)以及其他命令及操作。存取命令可與一或多個列位址XADD、行位址YADD及記憶體庫位址BADD相關聯以指示(若干)待存取記憶體胞元。
命令可作為內部命令信號經由命令/位址輸入電路102提供至一命令解碼器106。命令解碼器106包含用以解碼內部命令信號以產生用於執行操作之各種內部信號及命令的電路。舉例而言，命令解碼器106可提供一列命令信號以選擇一字線且提供一行命令信號以選擇一位元線。
記憶體陣列118可包含以一高速操作特性操作之記憶體胞元。舉例而言，若記憶體胞元係FeRAM胞元，則高速操作特性可涉及在一介電區中操作記憶體胞元，其中記憶體胞元以增加速度但降低信號操作。圖3中更詳細地論述記憶體胞元之操作特性。可對記憶體陣列118進行某些改變以便增強來自以高速特性操作之記憶體胞元之信號。
舉例而言，記憶體陣列118展示耦合於一第一字線WL1及一第一位元線BL1之相交點處之一第一記憶體胞元MC1。記憶體陣列118亦包含在字線WL3及位元線BL3之相交點處之一記憶體胞元MC3。記憶體胞元MC1可以一快速操作特性(例如，在一介電區中)操作，而記憶體胞元MC3可以一較慢但高信號操作特性操作。為增加來自記憶體胞元MC1之信號，記憶體胞元MC1可耦合至與記憶體胞元MC2相同之感測放大器，記憶體胞元MC2用於儲存與記憶體胞元MC1相同之資訊。記憶體胞元MC2係在字線WL2及位元線BL2之相交點處，其等可全部在與記憶體胞元MC1及MC3 (及其等各自字線及位元線)不同之一記憶體層疊中。位元線BL1及BL2兩者可耦合至相同感測放大器。當將資訊寫入至記憶體胞元MC1時，亦可將該資訊寫入至記憶體胞元MC2。當從記憶體胞元MC1讀出資訊時，亦可從MC2讀出該資訊。
由於兩個記憶體胞元MC1及MC3經連結在一起，故記憶體裝置100可回應於一單一控制信號而啟動兩個記憶體胞元。舉例而言，列解碼器108可提供一列命令信號，該列命令信號啟動字線WL1及字線WL2兩者，而一不同命令信號啟動字線WL3。行解碼器110可提供一行命令信號，該行命令信號啟動位元線BL1及BL2兩者，而一不同命令信號可啟動位元線BL3。
記憶體陣列118可包含不同區。一第一區可包含以一第一特性操作之記憶體胞元(例如，MC1及MC2)，且其中多個記憶體胞元保存相同資訊且其等各自數位線耦合至相同感測放大器。一第二區可包含以一第二特性操作之記憶體胞元(例如，MC3)且其中記憶體胞元可保存單獨資訊且可耦合至耦合至各自感測放大器之數位線。在一些實施例中，各層疊可包含一第一區及一第二區。在一些實施例中，一些層疊可僅包含一第一區，而其他層疊僅包含一第二區。類似地，其他實施例可在一逐記憶體庫基礎上劃分區。
記憶體陣列118之不同區可耦合至不同信號及驅動器以適應不同操作。舉例而言，第一區之數位線可充電至一第一參考電壓作為讀取操作之部分，而第二區之數位線可充電至一第二參考電壓作為讀取操作之部分。因此，第一及第二區之數位線驅動器之間可存在差異。類似地，可使用不同時脈信號來追蹤第一或第二區中之存取操作，此係因為可以不同速度存取不同區。在一些實施例中，可將第一區之記憶體胞元組織至記憶體裝置100之一快取區中。
裝置100可接收一存取命令，其係一讀取命令。當接收到一讀取命令且使用該讀取命令即時供應一記憶體庫位址、一列位址及一行位址時，從對應於列位址及行位址之記憶體陣列118中之記憶體胞元讀取讀取資料。讀取命令藉由命令解碼器106接收，命令解碼器106提供內部命令使得來自記憶體陣列118之讀取資料提供至ECC控制電路120。讀取命令亦可導致與讀取資料相關聯之一或多個同位位元沿MIOT/B提供至RW AMP 120。讀取/寫入放大器120可將放大資料位元提供至I/O電路122，其可從資料端子DQ提供裝置100外部之讀取資料。
裝置100可接收一存取命令，其係一寫入命令。當接收到寫入命令且使用該寫入命令即時供應一記憶體庫位址、一列位址及一行位址時，寫入資料透過DQ端子供應至讀取/寫入放大器120。將供應至資料端子DQ之寫入資料寫入至對應於列位址及行位址之記憶體陣列118中之記憶體胞元。藉由命令解碼器106接收寫入命令，命令解碼器106提供內部命令使得藉由輸入/輸出電路122中之資料接收器接收寫入資料。寫入時脈亦可提供至外部時脈端子以對藉由輸入/輸出電路122之資料接收器接收寫入資料計時。寫入資料經由輸入/輸出電路122供應至讀取/寫入放大器120。RW AMP 120可更改寫入資料(例如，藉由改變電壓)且可將寫入資料提供至記憶體陣列118以寫入至記憶體胞元MC中。
裝置100亦可接收導致其實行一或多個再新操作之命令作為一自再新模式之部分。在一些實施例中，可在外部向記憶體裝置100發佈自再新模式命令。在一些實施例中，可藉由裝置之一組件週期性地產生自再新模式命令。在一些實施例中，當一外部信號指示一自再新進入命令時，亦可啟動再新信號AREF。再新信號AREF可為一脈衝信號，當命令解碼器106接收指示進入自再新模式之一信號時啟動該脈衝信號。再新信號AREF可在命令輸入之後立即啟動一次，且此後可按所要內部時序循環地啟動。再新信號AREF可用於在自再新模式期間控制再新操作之時序。因此，再新操作可自動繼續。一自再新退出命令可導致再新信號AREF之自動啟動停止且返回至一閒置狀態。將再新信號AREF供應至再新控制電路116。再新控制電路116將一再新列位址RXADD供應至列解碼器108，其可再新藉由再新列位址RXADD指示之一或多條字線WL。
為電力供應端子供應電力供應電位VDD及VSS。將電力供應電位VDD及VSS供應至一內部電壓產生器電路124。內部電壓產生器電路124基於供應至電力供應端子之電力供應電位VDD及VSS而產生各種內部電位VPP、VOD、VARY、VPERI及類似者。內部電位VPP主要用於列解碼器108中，內部電位VOD及VARY主要用於包含在記憶體陣列118中之感測放大器SAMP中，且內部電位VPERI用於許多周邊電路區塊中。
亦為電力供應端子供應電力供應電位VDDQ及VSSQ。將電力供應電位VDDQ及VSSQ供應至輸入/輸出電路122。在本發明之一實施例中，供應至電力供應端子之電力供應電位VDDQ及VSSQ可為與供應至電力供應端子之電力供應電位VDD及VSS相同之電位。在本發明之另一實施例中，供應至電力供應端子之電力供應電位VDDQ及VSSQ可為與供應至電力供應端子之電力供應電位VDD及VSS不同之電位。供應至電力供應端子之電力供應電位VDDQ及VSSQ用於輸入/輸出電路122，使得由輸入/輸出電路122產生之電力供應雜訊未傳播至其他電路區塊。
圖2係根據本發明之一些實施例之一鐵電記憶體胞元之一實例性操作之一曲線圖。曲線圖200展示在一些實施例中可用作圖1之記憶體胞元MC之一者之一實例性記憶體胞元中之電壓(V)對電荷(Q)之一實例。曲線圖200繪示如何改變施加至記憶體胞元之電壓可允許記憶體胞元之不同操作特性。
曲線圖200展示表示記憶體胞元中之電荷與電壓之間之關係之一實線。如可見，記憶體胞元可具有一滯後特性。操作點210、220及230已被標記為參考點以演示可如何操作記憶體胞元。
在一實例性操作中，可在一第一操作點210與一第二操作點220之間驅動記憶體胞元。第一操作點210及第二操作點230可各表示一特定電荷，在將一特定電壓寫入至記憶體胞元時可藉由該記憶體胞元保持該特定電荷。操作點210及220亦可表示在記憶體胞元中之電荷耦合至數位線時施加至一記憶體線之電壓量。
操作點210及220可表示可載入記憶體胞元中之不同邏輯值。舉例而言，第一操作點210可表示在記憶體胞元儲存一低邏輯值(例如，「0」)時該記憶體胞元上之電荷量，而第二操作點220可表示在記憶體胞元儲存一高邏輯值(例如，「1」)時該記憶體胞元上之電荷量。在一實例性寫入操作期間，記憶體胞元可耦合至數位線，且取決於將哪一邏輯值寫入至記憶體胞元，可將一定量之電壓施加至數位線以將記憶體胞元充電至第一或第二操作點210或220。
在一實例性讀取操作期間，可將數位線充電至一參考電壓VREF。在一些實施例中，電壓VREF可在表示一低邏輯值之一電壓與表示一高邏輯值之一電壓之間(例如，在點210與點220之電壓之間)。在其他實施例中可選取其他參考電壓。在充電至VREF之後，數位線可接著耦合至記憶體胞元。接著，記憶體胞元中之電荷可開始改變數位線之電壓。舉例而言，若記憶體胞元儲存一邏輯低值(例如，操作點210)，則記憶體胞元中之電荷可開始增加數位線上之電壓。當數位線達到藉由電路212表示之一電壓時，可觸發耦合至數位線之一感測放大器以判定數位線具有一增加電壓，且記憶體胞元之所儲存值係一低邏輯位凖。以一類似方式，若記憶體胞元保持一高邏輯位凖，則在耦合至數位線時，其可開始將數位線之電壓從VREF降低至藉由操作點220表示之電壓。一旦數位線上之電壓達到藉由點222表示之電壓，便可觸發感測放大器以偵測到記憶體胞元保持一高邏輯值。
因此，操作點210及220可表示跨其操作記憶體胞元之一電荷範圍(及/或電壓範圍)之極值。藉由點210至220表示之電荷範圍可表示在一「介電」區中操作記憶體胞元，其中記憶體胞元展現相對線性行為。由於在介電區中(例如，跨點210與220之間之電荷範圍)操作可能需要數位線上自VREF之一相對較小改變，故可相對快速地讀出儲存於記憶體胞元中之值。
亦可在滯後曲線之其他區中操作具有藉由曲線圖200表示之操作特性之其他記憶體胞元。此等記憶體胞元可跨不同於點210與220之間之電荷範圍的一電荷範圍操作。舉例而言，記憶體胞元可充電至藉由操作點210表示之一電荷以表示一邏輯低，且可充電至藉由操作點230表示之一電荷以表示一邏輯高。此電荷範圍(例如，210至230)可大於介電區中之電荷範圍(例如，在210與220之間)。較大電荷範圍可在記憶體胞元回應之非線性區中操作，但亦可允許在讀取操作期間將較大電壓施加至數位線，此可改良信號。儘管圖2展示在一些實施例中兩個電荷範圍重疊(例如，兩個範圍使用點210)，然該兩個電荷範圍可能不重疊。在一些實施例中，兩個電荷範圍可重疊，但可不共用一特定電壓/電荷點。
在點210與230之間之電荷範圍中操作之一記憶體胞元可在讀取操作期間使用一不同參考電壓VREF2。在一些實施例中，第二參考電壓可在藉由點210及230表示之電壓之間。如可見，當以此一方式(例如，一全範圍)操作記憶體胞元時，表示一邏輯高及邏輯低之電壓與電荷之間存在一大得多的差異。雖然此可使感測放大器更易於偵測邏輯高與低之間之差異，但其亦可相較於介電區中(例如，在210與220之間)之操作降低讀出之速度，此係因為將一較大電壓變化施加至數位線。在介電區中，在一讀取操作期間之數位線之電壓之變化可相對較小，相較於曲線圖200之全範圍中之操作，此可相對快速地發生。
在一些實施例中，一記憶體可包含在介電區中(例如，在操作點210與220之間)且亦在全範圍區中操作之記憶體胞元。相較於全範圍區中之記憶體胞元，可更快速地操作在介電區中操作之記憶體胞元，然而，在介電區中操作之各記憶體胞元可向經耦合數位線提供一較小信號(例如，電壓變化)。可使用各種方法來改良在介電區中操作之記憶體胞元之操作。
圖3係根據本發明之一些實施例之一記憶體陣列之一截面圖式。在一些實施例中，記憶體陣列300可包含於圖1之記憶體陣列118中。記憶體陣列300展示可在一介電區中(例如，在諸如圖2之操作點210與220之間之一第一電荷範圍中)操作之一第一組302記憶體胞元304及可以一全範圍方式(例如，在諸如圖2之點210與230之間之一第二電荷範圍中)操作之一第二組303記憶體胞元305。
記憶體陣列300可包含若干FeRAM記憶體胞元，諸如314至316及324至326。記憶體陣列具有包含記憶體胞元314、316、324及326之一第一組302記憶體胞元及包含記憶體胞元315及325之一第二組303記憶體胞元。記憶體陣列300係一3D記憶體陣列，其中記憶體胞元配置於各列及各行之相交點處，且亦堆疊成多個層疊。圖3展示一第一層疊310中之一第一字線306及一第二字線307，及一第二層疊320中之一第三字線308及第四字線309。各字線耦合至若干記憶體胞元。舉例而言，字線306耦合至記憶體300之一第一區302中之記憶體胞元314及316。字線308耦合至亦在記憶體300之第一區302中之記憶體胞元324及326。字線307耦合至記憶體胞元315且字線309耦合至記憶體胞元325，該兩個記憶體胞元在記憶體之一第二區303中。各記憶體胞元耦合至一數位線。
各記憶體胞元包含安置於一基板材料305中之一導電元件。基板材料305耦合至一板，諸如第一層疊310之板312及第二層疊320之板322。在一讀取操作期間，板可充電至電壓(例如，表示一邏輯高或邏輯低之一電壓)。對於一些記憶體胞元，諸如一「漏洩元件層」 301之一絕緣材料可安置於記憶體胞元與基板305之間。舉例而言，記憶體胞元315展示為被漏洩元件層301包圍。在一些實施例中，可從在第一區302中操作之記憶體胞元省略漏洩元件材料301。漏洩元件材料301可為非必需的，此係因為在記憶體胞元之操作之一介電區中(例如，在圖2之點210與220之間)操作第一區302之記憶體胞元。
圖3展示兩個實例性層疊310及320，其等之各者分別展示沿字線306及308之一交叉切片。數位線展示為在截面(例如，法向於圖式頁面)內外延伸。在一些實施例中，一層疊(例如，310)之記憶體胞元、字線及數位線可在一垂直方向上與一鄰近層疊(例如，320)之記憶體胞元、字線及數位線對準。舉例而言，第一層疊310中之記憶體胞元314可在第二層疊中之記憶體胞元326正上方。
字線耦合至一字線驅動器330。當啟動一列(例如，作為一存取命令之部分)時，可啟動開關332及334以便將啟動之字線耦合至字線驅動器330，其可將一電壓施加至啟動之字線。可基於回應於一列位址而產生之信號(例如，藉由圖1之列解碼器108提供之信號)啟動開關332及334以便將(若干)選定字線耦合至字線驅動器330。為了清楚起見，針對字線307及309省略至字線驅動器之開關及連接，然而，應瞭解，此等字線亦將為字線驅動器330。雖然圖3僅展示一單一字線驅動器330，但在一些實施例中，可存在多個字線驅動器，其等之各者可處置一或多條字線。
各記憶體胞元透過一開關耦合至一數位線。以類似於字線之一方式，當啟動一記憶體胞元作為一存取操作之部分時，可啟動開關(諸如開關336)以將記憶體胞元耦合至數位線。舉例而言，若一行位址指示包含記憶體胞元314之一行，則可啟動開關336以將記憶體胞元314耦合至數位線317 (例如，回應於來自圖1之行解碼器110之信號)。作為一讀取操作之部分，可藉由一數位線驅動器(未展示)將數位線充電至一參考電壓。在一些實施例中，數位線驅動器可將第一區302中之一第一組數位線(例如，317)充電至一第一參考電壓(例如，圖1之VREF)，且將一第二區303中之一第二組數位線(例如，319)充電至一第二參考電壓(例如，圖2之VREF2)。在一些實施例中，第一區302之數位線可耦合至一第一數位線驅動器，而第二區303之數位線可耦合至一第二數位線驅動器。
在一些實施例中，記憶體之某些字線(例如，306及308)可耦合至在一第一區中操作之記憶體胞元(例如，314)，而其他字線(例如，307及309)耦合至在一不同區中操作之記憶體胞元(例如，315)。在一些實施例中，一列位址可區分不同操作區302及303。在一些實施例中，可針對一個類型之記憶體操作(例如，302)留出某些層疊(例如，310及320)，而針對其他類型之記憶體操作留出其他層疊(未展示)。在一些實施例中，一字線可包含在兩個區中操作之記憶體胞元，且一行位址可區分兩個操作區302及303。
實例性記憶體陣列300展示可在第一組302與第二組303記憶體胞元之間進行之結構改變之實例。此等結構改變可用於改良第一組302之記憶體胞元之操作。舉例而言，藉由降低第一組302記憶體胞元中之信雜比(SNR)。特定言之，第一組302展示耦合至相同感測放大器之記憶體陣列300之不同層疊310與320之間之多個記憶體胞元(例如，314及324)及用作屏蔽件之其他記憶體胞元(例如，316及326)。圖3展示連結至相同感測放大器之多個記憶體胞元及屏蔽件，然而，應瞭解，其他實施例可單獨使用任一者。舉例而言，一些實施例可使用一些記憶體胞元作為屏蔽件，但不具有同時耦合至相同感測放大器之多個記憶體胞元。
記憶體胞元314及324分別耦合至數位線317及327，其等繼而耦合至相同感測放大器(例如，SA1)。在一些實施例中，兩個記憶體胞元314及324可有效地充當一單一記憶體胞元，且兩者可儲存相同資訊。在一實例性存取操作中，可啟動字線306及308以及數位線317及327，且可將相同資訊寫入至記憶體胞元314及324兩者。儘管僅兩個記憶體胞元314及324展示為耦合在一起，然在其他實施例中更多記憶體胞元可耦合在一起。相比之下，在第二區段303中，各記憶體胞元(例如，315及325)可儲存獨立於儲存於其他記憶體胞元中之資訊之資訊。在一些實施例中，第二區段303之數位線可各耦合至一不同感測放大器。
可使用第一區段302之一些記憶體胞元作為屏蔽以改良用於儲存資訊之記憶體胞元之信雜比。舉例而言，記憶體胞元314儲存一筆資訊。使用鄰近記憶體胞元(諸如記憶體胞元316)作為一屏蔽件。用作屏蔽件之記憶體胞元可共同耦合(經由其等各自數位線)至一系統電壓，諸如一接地電壓VSS。在一些實施例中，沿第一區段302中之一字線，記憶體陣列300可在用於儲存資訊之記憶體胞元與用作屏蔽件之記憶體胞元之間交替。
圖4A至圖4B係根據本發明之一些實施例之一記憶體陣列之方塊圖。記憶體陣列400展示類似於圖3之記憶體陣列300之一記憶體之一視圖。為了簡潔起見，將不重複已關於圖3描述之細節、結構及操作。
圖4A之記憶體陣列400展示一記憶體陣列之一「俯視」圖，其中數位線(例如，402至405)及字線(未展示)在圖式之平面中延伸，而層疊(例如，層疊310及320)將沿在圖式之平面內外延伸之一軸堆疊。將記憶體陣列400劃分成一第一區域410及一第二區域414。藉由含有感測放大器之一區415分離第一及第二區域。
記憶體陣列400展示第一區域410中之實例性數位線402及404及第二區域412中之數位線403及405。第一區域410展示交替數位線402及404。數位線402耦合至與一不同層疊中之另一數位線相同之感測放大器。數位線404耦合至一接地電壓(例如，VSS)且充當屏蔽件。沿第一區域410，數位線可在與一鄰近層疊耦合至一起之數位線402與充當屏蔽件之數位線404之間交替。以一類似方式，第二區域412可在耦合至與一鄰近層疊上之一數位線相同之感測放大器之數位線403與耦合至一接地電壓以充當一屏蔽件之數位線404之間交替。
圖4B之插圖420更詳細地展示將數位線422至425連接至一感測放大器428。數位線422及423係在記憶體400之一第一及第二層疊上。為了清楚起見，其等展示為彼此略微偏移，然而，在一些實施例中，其等可垂直對準。兩條數位線422及423各定位於其等層疊之一各自第一區域410中(例如，數位線422及423兩者係該層疊中之數位線402之一者)。類似地，數位線424及425可表示不同層疊中之數位線，其等皆耦合至相同感測放大器428。
兩條數位線422及423可與兩者可耦合至相同字線驅動器(例如，圖3之330)之字線相交且可藉由來自列解碼器(例如，圖1之108)之相同信號WL啟動。兩條數位線424及425與一字線相交，該字線藉由來自列解碼器之一不同信號控制，且獨立於與數位線422及423相交之字線啟動。數位線422及423可耦合至感測放大器428之一第一輸入(例如，Input+)，而數位線424及425耦合至感測放大器428之一第二輸入(例如，Input-)。
在一實例性寫入操作期間，字線信號WL可啟動與數位線422及423相交之字線。亦可啟動數位線422及423兩者，且可將一值(例如，一邏輯高或一邏輯低)寫入至經啟動字線及數位線422及423之相交點處之記憶體胞元。因此，可將相同資訊及相同邏輯值寫入至兩個不同記憶體胞元。
在一實例性讀取操作期間，可啟動數位線422及423兩者，且信號WL可啟動與其等相交之字線。與數位線424及425相交之字線可保持非作用。數位線422、423、424及425可全部充電至一參考電壓作為讀取操作之部分。數位線422及423兩者可貢獻可藉由感測放大器428偵測之一信號(例如，藉由從一參考電壓改變數位線)。數位線424及425可將參考電壓貢獻於感測放大器，其可部分基於來自數位線422及423以及數位線424及425之信號之間之差異而判定儲存於記憶體胞元中之值。一不同讀取操作可啟動與數位線424及425相交之一字線，但不啟動與數位線422及423相交之一字線。在圖7及圖9中論述將數位線耦合至感測放大器之其他方法。
圖5係根據本發明之一些實施例之一記憶體陣列之一截面圖式。圖5之記憶體陣列500類似於圖3之記憶體陣列300，惟記憶體陣列500展示沿一數位線(而非沿如圖3中之字線)之一截面除外。記憶體陣列500突顯第一區(例如，圖3之302)中之不同數位線可如何耦合在一起。
記憶體陣列包含一第一層疊510及一第二層疊520。第一層疊包含耦合至若干字線514 (且透過其等耦合至若干記憶體胞元)的一數位線512。數位線可在一槽孔516中終止，其可向下耦合至一金屬層502。以一類似方式，記憶體陣列500包含一第二層疊520，第二層疊520具有耦合至字線524且透過一槽孔526耦合至相同金屬層502之一數位線522。金屬層502可用於透過兩條數位線512及522之槽孔將數位線512及522短接在一起。數位線512及522可耦合至一單一感測放大器。舉例而言，感測放大器可耦合至兩條數位線512或522之一者或可耦合至金屬層502。以此方式，當啟動各層疊510及520中之字線514及524時，耦合至數位線512及522之記憶體胞元兩者讀出至相同感測放大器。
圖6係根據本發明之一些實施例之記憶體胞元之一實例性操作之一曲線圖。曲線圖600可表示兩者耦合至相同感測放大器作為一讀取操作之部分之實例性記憶體胞元(例如，諸如圖3之第一區302中之記憶體胞元、圖4A至圖4B之記憶體陣列400及/或圖5之記憶體陣列500之記憶體胞元)之操作。曲線圖600展示電壓(垂直軸)對時間(水平軸)。雖然針對此等軸列出實例性數值，但應瞭解，此等僅為實例，且在其他實施例中可使用不同電壓及時間。
曲線圖600展示兩條不同數位線(其等之各者耦合至舉例而言不同層疊中之多個記憶體胞元)之一實例性操作。一實例性數位線DL1耦合至儲存一邏輯高值(例如，「1」)之記憶體胞元。一實例性數位線DL0耦合至儲存一邏輯低值(例如，「0」)之記憶體胞元。舉例而言，數位線DL1可耦合至儲存一高邏輯位凖之一記憶體胞元(例如，沿一經啟動字線)，且亦耦合至一不同數位線(例如，在一不同層疊中)，該不同數位線亦耦合至亦儲存一高邏輯位凖之一記憶體胞元(例如，沿一不同經啟動字線)。由於兩條數位線短接在一起，故曲線圖600中展示僅其等之一者(例如，DL1)之電壓。DL1之電壓可反映兩個記憶體胞元之貢獻。
跡線DL#可表示在記憶體陣列之與經啟動數位線DL1及DL0相對之側上之數位線之電壓。舉例而言，在圖6中，DL0可表示諸如在陣列400之一第一側410上之圖4之422及423之數位線之貢獻，而信號DL#表示諸如在記憶體陣列400之一相對側412上之424及425之數位線之貢獻。
再次參考圖6，曲線圖600亦展示記憶體胞元CB1及CB0。記憶體胞元CB1表示儲存一邏輯高值之一記憶體胞元中之電壓之一實例，而記憶體胞元CB0表示儲存一邏輯低值之一記憶體胞元中之電壓。
在一初始時間t0，包含DL0、DL1及DL#之數位線充電至一參考電壓。參考電壓可大約在表示一邏輯高之一電壓與表示一邏輯低之一電壓之間。一記憶體胞元CB1儲存表示一邏輯高之一電壓位凖。一記憶體胞元CB0儲存表示一邏輯低之一電壓位凖。在一第一時間t1，作為一讀取操作之部分，記憶體胞元CB0耦合至數位線DL0，且記憶體胞元CB1耦合至數位線DL1。數位線DL#未耦合至任何記憶體胞元(此係因為未啟動其等字線作為此操作之部分)。此導致數位線DL1上之電壓隨著記憶體胞元CB1放電而升高。此亦導致數位線DL0上之電壓隨著記憶體胞元CB0藉由參考電壓充電而降低。數位線DL#可能經歷一輕微電壓變化(例如，歸因於耦合或漂移)但保持接近參考電壓之值。
在一第二時間t2，感測放大器可鎖存從記憶體胞元讀出之值，其可將數位線之電壓驅動至表示高及低邏輯位凖之各自系統電壓。感測放大器可基於感測放大器之兩個輸入之間之一差異而判定一給定數位線是否表示一高或低值。在數位線DL1之情況中，藉由DL1及DL#表示之兩個輸入之電壓之間存在一電壓V1。在數位線DL0之情況中，藉由DL#及DL0表示之兩個輸入之電壓之間存在一電壓V2。在一些實施例中，電壓V1及V2可分別為約250 mV及-250 mV。在其他實例性實施例中可使用其他電壓。
圖7A至圖7B係根據本發明之一些實施例之一記憶體陣列之方塊圖。圖7A之記憶體陣列700可大致類似於圖4A之記憶體陣列400，惟在記憶體陣列700中，同時啟動與陣列700之兩側710及712上之數位線相交之字線作為讀取操作之部分除外。為了簡潔起見，類似於已關於圖4A至圖4B描述之特徵及操作的特徵及操作將不再關於圖7重複。
在記憶體陣列700中，來自列解碼器之一字線信號WL可啟動字線，該等字線與諸如第一側710中之702之數位線及諸如第二側712中之703之數位線相交。考量圖7B之插圖720，字線信號WL可啟動字線，該等字線與數位線722及723 (其等在彼此不同之層疊中)相交且與數位線724及725 (其等分別在與數位線722及723相同之層疊中，但在陣列700之相對側上)相交。因此，在存取操作期間，可啟動四個記憶體胞元。
由於數位線722及723以及數位線724及725耦合至感測放大器728之差分輸入，故儘管全部四個記憶體胞元可保存相同資訊，然第一側710上之記憶體胞元可保存與第二側712上之記憶體胞元不同之一值。舉例而言，耦合至數位線722及723之記憶體胞元可保存資訊之一「真」值，而耦合至數位線724及725之記憶體胞元可保存所儲存資訊之一互補值。因此，在一實例性讀取操作期間，數位線722/723及數位線724/725可在相反方向上移動遠離參考電壓。此可允許感測放大器728之差分輸入上之一較大電壓差。
圖8係根據本發明之一些實施例之記憶體胞元之一實例性操作之一曲線圖。曲線圖800可大致類似於圖6之曲線圖600，惟曲線圖800表示圖7A至圖7B之記憶體陣列700之操作除外，其中可啟動兩側(例如，710及712)之記憶體胞元作為一讀取操作之部分。為了簡潔起見，類似於已關於圖6描述之特徵及操作的特徵及操作將不再關於圖8重複。
在初始時間t0預充電至參考電壓之後，在時間t1，記憶體胞元耦合至數位線。因此，數位線DL1可耦合至記憶體胞元CB1。同時，在記憶體陣列之相對側上之數位線DL#1可耦合至保持一低邏輯位準(例如，與耦合至DL1之記憶體胞元CB1中保持之「真」邏輯高互補)之記憶體胞元CB0。因此，DL1上之電壓可增大，而DL#1上之電壓可減小。以一類似方式，數位線DL0之電壓可在t1減小，而數位線DL#0可增大。
因此，在時間t2，當感測放大器鎖存讀取值時，DL1與DL#1之間可存在一差異V1 (且DL0與DL#0之間可存在相同差異V1)。在一些實施例中，電壓V1可為約500 mV。在其他實例性實施例中可使用其他電壓。因此，感測放大器上之輸入上之電壓差可大於圖6中概述之案例中之電壓差。
圖9係根據本發明之一些實施例之一記憶體陣列之一截面圖式。記憶體陣列900可大致類似於圖3之記憶體陣列300，惟在記憶體陣列900中，第一層疊910中之一數位線917耦合至感測放大器之一第一輸入，而第二層疊920之數位線927耦合至感測放大器之一第二輸入除外。此與記憶體陣列300相反，其中兩條數位線一起短接至感測放大器之相同輸入。為了簡潔起見，類似於已關於圖3描述之特徵及操作的特徵及操作將不再關於圖9重複。
圖9之記憶體陣列900展示一第一層疊910及第二層疊920中沿一字線之一截面，其中記憶體胞元在用於儲存資訊與耦合至一接地電壓以充當一屏蔽件之間交替。實例性記憶體胞元914可透過數位線917耦合至一感測放大器SA1之一第一輸入(例如，Input+)，而實例性記憶體胞元942可透過數位線927耦合至相同感測放大器SA1之一第二輸入(例如，Input-)。在一寫入操作期間，記憶體胞元914及924可儲存相同資訊，但作為互補值。舉例而言，若將一高邏輯值寫入至記憶體胞元914，則可將一低邏輯值寫入至記憶體胞元924。
圖10A至圖10B係根據本發明之一些實施例之一記憶體陣列之方塊圖。圖10A之記憶體陣列1000可為圖9之記憶體陣列900之一「俯視」圖。記憶體陣列1000可大致類似於圖7A之記憶體陣列700，惟記憶體陣列1000展示其中陣列之相同側上之兩條數位線耦合至相同感測放大器之不同輸入之記憶體陣列除外。為了簡潔起見，類似於已關於圖7A至圖7B描述之特徵及操作的特徵及操作將不再關於圖10重複。
記憶體陣列1000展示可在一第一層疊中之數位線1002及可在一第二層疊中之數位線1004。充當屏蔽件之數位線1006可介於鄰近數位線1002之間及/或鄰近數位線1004之間。數位線1004及1006兩者可在記憶體陣列1000之相同側1010上。
在記憶體陣列1000中之一實例性讀取操作期間，來自列解碼器之一字線信號WL可啟動與可為數位線1002之一者之實例性數位線1022相交之一字線，及與可為數位線1004之一者之實例性數位線1023相交之一字線。一行解碼器可啟動數位線1022及1023。一數位線驅動器可將數位線1022及1023充電至一參考電壓以準備一讀取操作。不同於圖4A至圖4B之記憶體陣列400及圖7A至圖7B之記憶體陣列700中，第二側1012之數位線1003可保持未選定，且可不用作讀取操作之部分。
圖11係根據本發明之一些實施例之記憶體胞元之一實例性操作之一曲線圖。曲線圖1100可大致類似於圖6之曲線圖600及圖8之曲線圖800，惟曲線圖1100表示圖9之記憶體陣列900及圖10A至圖10B之記憶體陣列1000之操作除外，其中一單一側上之記憶體胞元耦合至一單一感測放大器之不同輸入。為了簡潔起見，類似於已關於圖6及圖8描述之特徵及操作的特徵及操作將不再關於圖11重複。
在初始時間t0預充電至參考電壓之後，在時間t1，記憶體胞元耦合至數位線。因此，數位線DL1可耦合至記憶體胞元CB1。同時，在記憶體陣列之相同側上但在與數位線DL1不同之一層疊上之數位線DL#1可耦合至保持一低邏輯位準(例如，與耦合至DL1之記憶體胞元CB1中保持之「真」邏輯高互補)之記憶體胞元CB0。因此，DL1上之電壓可增大，而DL#1上之電壓可減小。以一類似方式，數位線DL0之電壓可在t1減小，而數位線DL#0可增大。
因此，在時間t2，當感測放大器鎖存讀取值時，DL1與DL#1之間可存在一差異V1 (且DL0與DL#0之間可存在相同差異V1)。在一些實施例中，電壓V1可為約400 mV。在其他實例性實施例中可使用其他電壓。因此，感測放大器上之輸入上之電壓差可大於圖6中概述之案例中之電壓差，但可能需要使用比圖7至圖8中概述之案例更少之記憶體胞元。
在至少一個態樣中，本發明可係關於一種包含一記憶體陣列之一第一層疊、該記憶體陣列之一第二層疊、一第一感測放大器及一第二感測放大器的設備。第一層疊包含一第一記憶體胞元及一第二記憶體胞元。第二層疊包含一第三記憶體胞元。第二層疊堆疊於第一層疊上。第一感測放大器可從第一記憶體胞元及第三記憶體胞元接收資訊。第二感測放大器可從第二記憶體胞元接收資訊。
設備亦可包含耦合至第一記憶體胞元的一第一數位線、耦合至第二記憶體胞元的一第二數位線及耦合至第三記憶體胞元的一第三數位線。第一感測放大器可耦合至第一及第三數位線，且第二感測放大器可耦合至第二數位線。第一層疊亦可包含定位成鄰近第一數位線之一第四數位線，且該第四數位線可耦合至一接地電壓。第一數位線及第三數位線可充電至一第一參考電壓作為一讀取操作之部分，且第二數位線可充電至不同於該第一參考電壓之一第二參考電壓作為一讀取操作之部分。
第一記憶體胞元及第三記憶體胞元可儲存相同資訊。第一記憶體胞元及第三記憶體胞元可在一第一電荷範圍內操作，且第二記憶體胞元可在一第二電荷範圍內操作。第一、第二及第三記憶體胞元可為鐵電記憶體(FeRAM)胞元。第一電荷範圍可為FeRAM胞元之一介電區。
在至少一個態樣中，本發明可係關於一種設備，該設備包含：一第一記憶體胞元，其在記憶體之一第一層疊中；一第二記憶體胞元，其在該記憶體之一第二層疊中；一感測放大器；一第一數位線，其耦合至該感測放大器及該第一記憶體胞元；及一第二數位線，其耦合至該感測放大器及該第二記憶體胞元。
該設備亦可包含記憶體之第一層疊中的一第三記憶體胞元、一第二感測放大器及耦合至該第二感測放大器及該第三記憶體胞元的一第三數位線。
該設備亦可包含定位成鄰近第一數位線之一第三數位線、定位成鄰近第二數位線之一第四數位線。第三數位線及第四數位線可耦合至一接地電壓。
該設備可包含一金屬層。第一層疊可堆疊於金屬層上且第二層疊可堆疊於第一層疊上。第一數位線之一槽孔可透過金屬層短接至第二數位線之一槽孔。第一數位線及第二數位線可耦合至感測放大器之一第一輸入端子，且第一記憶體胞元及第二記憶體胞元可經組態以儲存相同值。第一數位線可耦合至感測放大器之一第一輸入端子且第二數位線可耦合至感測放大器之一第二輸入端子，且第一記憶體胞元及第二記憶體胞元可儲存互補值。該設備可包含耦合至第一記憶體胞元之一第一字線及耦合至第二記憶體胞元之一第二字線。可回應於一控制信號而啟動第一字線及第二字線。
在至少一個態樣中，本發明可係關於一種包含一第一記憶體層疊、堆疊於該第一記憶體層疊上之一第二記憶體層疊及複數個感測放大器的設備。第一記憶體層疊包含配置於複數條第一字線及複數條第一數位線之相交點處的複數個記憶體胞元。第二記憶體層疊包含配置於第二字線及第二數位線之相交點處的複數個記憶體胞元。複數個感測放大器各耦合至複數條第一數位線之一者及複數條第二數位線之一者。
該設備亦可包含一列解碼器，該列解碼器提供啟動複數條第一字線之一選定者及複數條第二字線之一選定者的一命令信號。第一層疊亦可包含複數條第三數位線，且複數條第一數位線之各者可鄰近該複數條第三數位線之至少一者。第二層疊亦可包含複數條第四數位線。複數條第二數位線之各者可鄰近複數條第四數位線之至少一者。複數條第三數位線及複數條第四數位線可耦合至一接地電壓。
第一層疊可進一步包含複數條第三數位線。複數條第一字線之選定者及複數條第二數位線之選定者可充電至一第一參考電壓作為一讀取操作之部分。複數條第三數位線之選定者可充電至不同於第一參考電壓之一第二參考電壓作為一讀取操作之部分。
複數個感測放大器之各者可包含一第一輸入端子及一第二輸入端子。第一輸入端子可耦合至複數條第一數位線之相關聯者且耦合至複數條第二數位線之相關聯者。
複數個感測放大器之各者可包含一第一輸入端子及一第二輸入端子。第一輸入端子可耦合至複數條第一數位線之相關聯者且第二輸入端子可耦合至複數條第二數位線之相關聯者。
在至少一個態樣中，本發明係關於一種包含一第一記憶體層疊及一第二記憶體層疊的設備。第一記憶體層疊包含：一第一區，其包含一第一數位線；一第二區，其包含一第二數位線；及一感測放大器區，其定位於該第一區與該第二區之間，該感測放大器區包含一感測放大器。第二記憶體層疊堆疊於第一記憶體層疊上且包含包含一第三數位線之一記憶體陣列之一第三區及包含一第四數位線之記憶體陣列之一第四區。感測放大器耦合至第一數位線及第二數位線。
第一數位線及第三數位線可耦合至感測放大器之一第一輸入端子且第二數位線及第四數位線可耦合至感測放大器之一第二輸入端子。作為一讀取操作之部分，第一數位線及第二數位線可耦合至各自記憶體胞元，而第三數位線及第四數位線保持一參考電壓。作為一讀取操作之部分，第一數位線、第二數位線、第三數位線及第四數位線可全部耦合至各自記憶體胞元。
第一數位線可耦合至感測放大器之一第一輸入端子，且第二數位線可耦合至感測放大器之一第二輸入端子。
該設備亦可包含與第一數位線相交之一第一字線、與第二數位線相交之一第二字線、與第三數位線相交之一第三字線、及與第四數位線相交之一第四字線。作為一讀取操作之部分，可藉由一第一命令信號啟動第一字線及第三字線。亦可回應於第一命令信號而啟動第三字線及第四字線。
在至少一個態樣中，本發明可係關於一種設備，該設備包含：一第一記憶體胞元區，其包括複數個鐵電記憶體(FeRAM)胞元，其等跨該複數個記憶體胞元之一第一電荷範圍操作；及一第二記憶體胞元區，其包括複數個FeRAM胞元，其等跨該複數個記憶體胞元之一第二電荷範圍操作。
作為一寫入操作之部分，可將相同資訊寫入至第一記憶體胞元區之複數個FeRAM胞元之多於一者。第一記憶體胞元區可包含耦合至複數個FeRAM胞元之一者之複數條數位線及耦合至一接地電壓之複數條數位線。耦合至複數個FeRAM胞元之一者之複數條數位線之各者可鄰近耦合至接地電壓之複數條數位線之一或多者。第一電荷範圍可小於第二電荷範圍。
在至少一個態樣中，本發明可係關於一種設備，該設備包含：一第一記憶體胞元區，其包含複數個第一記憶體胞元，該複數個第一記憶體胞元之各者包含一漏洩元件層；及一第二記憶體胞元區，其包含複數個第二記憶體胞元，該複數個第二記憶體胞元之各者不包含該漏洩元件層。
複數個第一記憶體胞元可包含跨一第一電荷範圍操作之鐵電記憶體(FeRAM)胞元，且複數個第二記憶體胞元可包含跨一第二電荷範圍操作之FeRAM胞元。該設備亦可包含耦合至複數個第一記憶體胞元之各自者之複數條第一數位線及耦合至複數個第二記憶體胞元之各自者之複數條第二數位線。作為一讀取操作之部分，複數條第一數位線可充電至一第一參考電壓，且複數條第二數位線可充電至不同於該第一參考電壓之一第二參考電壓。作為一寫入操作之部分，可將相同資訊寫入至複數個第一記憶體胞元之多於一者。
在至少一個態樣中，本發明可係關於一種設備，該設備包含：一第一記憶體胞元區，其包含耦合至第一複數個感測放大器之各自者之第一複數條數位線及耦合至一接地電壓之第二複數條數位線；及一第二記憶體胞元區，其包括耦合至第二複數個感測放大器之各自者之第三複數條數位線。
作為一讀取操作之部分，第一複數條數位線之選定者可充電至一第一參考電壓，且第二複數條數位線之選定者可充電至不同於該第一參考電壓之一第二參考電壓。
該設備亦可包含：一第一記憶體層疊，其包含第一記憶體胞元區及第二記憶體胞元區；及一第二記憶體層疊，其包含第四複數條數位線。複數個感測放大器之各者可耦合至第一複數條數位線之一各自者及第四複數條數位線之一各自者。複數個感測放大器之各者可具有耦合至第一複數條數位線之各自者及第四複數條數位線之各自者之一第一輸入端子。第一複數條數位線可耦合至跨一第一電荷範圍操作之鐵電記憶體(FeRAM)胞元，且第三複數條數位線可耦合至跨不同於該第一電荷範圍之一第二電荷範圍操作之FeRAM胞元。
當然，應瞭解，根據本發明系統、裝置及方法，本文中描述之實例、實施例或程序之任一者可與一或多個其他實例、實施例及/或程序組合或在單獨裝置或裝置部分中分離及/或執行。
最後，上文論述意欲僅繪示本發明系統且不應被解釋為將隨附發明申請專利範圍限於任何特定實施例或實施例群組。因此，雖然已參考例示性實施例特別詳細地描述本發明系統，但亦應瞭解，一般技術者可在不脫離如以下發明申請專利範圍中闡述之本發明系統之更廣泛且預期精神及範疇之情況下設計許多修改及替代實施例。因此，說明書及圖式應被認為係闡釋性的且不意欲限制隨附發明申請專利範圍之範疇。
100:半導體裝置/記憶體裝置 102:命令/位址輸入電路 104:位址解碼器 106:命令解碼器 108:列解碼器 110:行解碼器 112:輸入電路 114:內部時脈產生器 116:再新控制電路 118:記憶體陣列 120:讀取/寫入放大器(RW AMP) 122:輸入/輸出電路 124:內部電壓產生器電路 200:曲線圖 210:第一操作點 212:電路 220:第二操作點 222:點 230:操作點 300:記憶體陣列 301:漏洩元件層/漏洩元件材料 302:第一組/第一區 303:第二組/第二區 305:記憶體胞元/基板材料/基板 306:第一字線 307:第二字線 308:第三字線 309:第四字線 310:第一層疊 312:板 314:記憶體胞元 315:記憶體胞元 316:記憶體胞元 317:第一組數位線 319:第二組數位線 320:第二層疊 322:板 324:記憶體胞元 325:記憶體胞元 326:記憶體胞元 327:數位線 330:字線驅動器 332:開關 334:開關 336:開關 400:記憶體陣列 402:數位線 403:數位線 404:數位線 405:數位線 410:第一區域 412:第二區域 414:第二區域 420:插圖 422:數位線 423:數位線 424:數位線 425:數位線 428:感測放大器 500:記憶體陣列 502:金屬層 510:第一層疊 512:數位線 514:字線 516:槽孔 520:第二層疊 522:數位線 524:字線 526:槽孔 600:曲線圖 700:記憶體陣列 702:數位線 703:數位線 710:第一側 712:第二側 720:插圖 722:數位線 723:數位線 724:數位線 725:數位線 728:感測放大器 800:曲線圖 900:記憶體陣列 910:第一層疊 914:記憶體胞元 917:數位線 920:第二層疊 924:記憶體胞元 927:數位線 1000:記憶體陣列 1002:數位線 1003:數位線 1004:數位線 1006:數位線 1010:側 1012:第二側 1022:數位線 1023:數位線 1100:曲線圖 AREF:再新信號 BADD:經解碼記憶體庫位址 BL1:第一位元線 BL2:位元線 BL3:位元線 C/A:命令及位址 CB0:記憶體胞元 CB1:記憶體胞元 CK:時脈 /CK:時脈 DL0:數位線 DL1:數位線 DL#:跡線/信號/數位線 DL#0:數位線 DL#1:數位線 DQ:資料端子 ICLK:內部時脈 LCLK:內部資料時脈 LIOT/B:互補式本端資料線 MC1:第一記憶體胞元 MC2:記憶體胞元 MC3:記憶體胞元 MIOT/B:互補式主資料線 RXADD:再新列位址 SA1:感測放大器 SAMP:感測放大器 TG:傳送閘 V1:電壓 V2:電壓 VARY:內部電位 VDD:電力供應電位 VDDQ:電力供應電位 VOD:內部電位 VPP:內部電位 VPERI:內部電位 VREF:參考電壓 VREF2:第二參考電壓 VSS:電力供應電位 VSSQ:電力供應電位 WL:字線 WL1:第一字線 WL2:字線 WL3:字線 XADD:解碼列位址 YADD:解碼行位址
圖1係根據本發明之一實施例之一半導體裝置之一方塊圖。
圖2係根據本發明之一些實施例之一鐵電記憶體胞元之一實例性操作之一曲線圖。
圖3係根據本發明之一些實施例之一記憶體陣列之一截面圖式。
圖4A至圖4B係根據本發明之一些實施例之一記憶體陣列之方塊圖。
圖5係根據本發明之一些實施例之一記憶體陣列之一截面圖式。
圖6係根據本發明之一些實施例之記憶體胞元之一實例性操作之一曲線圖。
圖7A至圖7B係根據本發明之一些實施例之一記憶體陣列之方塊圖。
圖8係根據本發明之一些實施例之記憶體胞元之一實例性操作之一曲線圖。
圖9係根據本發明之一些實施例之一記憶體陣列之一截面圖式。
圖10A至圖10B係根據本發明之一些實施例之一記憶體陣列之方塊圖。
圖11係根據本發明之一些實施例之記憶體胞元之一實例性操作之一曲線圖。
100:半導體裝置/記憶體裝置
102:命令/位址輸入電路
104:位址解碼器
106:命令解碼器
108:列解碼器
110:行解碼器
112:輸入電路
114:內部時脈產生器
116:再新控制電路
118:記憶體陣列
120:讀取/寫入放大器(RW AMP)
122:輸入/輸出電路
124:內部電壓產生器電路
AREF:再新信號
BADD:經解碼記憶體庫位址
BL1:第一位元線
BL2:位元線
BL3:位元線
C/A:命令及位址
CK:時脈
/CK:時脈
DQ:資料端子
ICLK:內部時脈
LCLK:內部資料時脈
LIOT/B:互補式本端資料線
MC1:第一記憶體胞元
MC2:記憶體胞元
MC3:記憶體胞元
MIOT/B:互補式主資料線
RXADD:再新列位址
SAMP:感測放大器
TG:傳送閘
VARY:內部電位
VDD:電力供應電位
VDDQ:電力供應電位
VOD:內部電位
VPP:內部電位
VPERI:內部電位
VSS:電力供應電位
VSSQ:電力供應電位
WL1:第一字線
WL2:字線
WL3:字線
XADD:解碼列位址
YADD:解碼行位址

Claims (41)

  1. 一種設備，其包括： 一記憶體陣列之一第一層疊，其包含一第一記憶體胞元及第二記憶體胞元； 該記憶體陣列之一第二層疊，其包含一第三記憶體胞元，其中該第二層疊堆疊於該第一層疊上； 一第一感測放大器，其經組態以從該第一記憶體胞元及該第三記憶體胞元接收資訊；及 一第二感測放大器，其經組態以從該第二記憶體胞元接收資訊。
  2. 如請求項1之設備，其進一步包括： 一第一數位線，其耦合至該第一記憶體胞元； 一第二數位線，其耦合至該第二記憶體胞元；及 一第三數位線，其耦合至該第三記憶體胞元， 其中該第一感測放大器耦合至該第一及該第三數位線，且該第二感測放大器耦合至該第二數位線。
  3. 如請求項2之設備，其中該第一層疊進一步包括定位成鄰近該第一數位線之一第四數位線，且其中該第四數位線耦合至一接地電壓。
  4. 如請求項2之設備，其中該第一數位線及該第三數位線充電至一第一參考電壓作為一讀取操作之部分，且其中該第二數位線充電至不同於該第一參考電壓之一第二參考電壓作為一讀取操作之部分。
  5. 如請求項1之設備，其中該第一記憶體胞元及該第三記憶體胞元經組態以儲存相同資訊。
  6. 如請求項1之設備，其中該第一記憶體胞元及該第三記憶體胞元經組態以在一第一電荷範圍內操作，且該第二記憶體胞元經組態以在一第二電荷範圍內操作。
  7. 如請求項6之設備，其中該第一、該第二及該第三記憶體胞元係鐵電記憶體(FeRAM)胞元，且其中該第一電荷範圍在該等FeRAM胞元之一介電區中。
  8. 一種設備，其包括： 一第一記憶體胞元，其在該記憶體之一第一層疊中； 一第二記憶體胞元，其在該記憶體之一第二層疊中； 一感測放大器； 一第一數位線，其耦合至該感測放大器及該第一記憶體胞元；及 一第二數位線，其耦合至該感測放大器及該第二記憶體胞元。
  9. 如請求項8之設備，其進一步包括： 一第三記憶體胞元，其在該記憶體之該第一層疊中； 一第二感測放大器； 一第三數位線，其耦合至該第二感測放大器及該第三記憶體胞元。
  10. 如請求項8之設備，其進一步包括： 一第三數位線，其定位成鄰近該第一數位線；及 一第四數位線，其定位成鄰近該第二數位線，其中該第三數位線及該第四數位線耦合至一接地電壓。
  11. 如請求項8之設備，其進一步包括一金屬層，其中該第一層疊堆疊於該金屬層上且該第二層疊堆疊於該第一層疊上，且其中該第一數位線之一槽孔透過該金屬層短接至該第二數位線之一槽孔。
  12. 如請求項8之設備，其中該第一數位線及該第二數位線耦合至該感測放大器之一第一輸入端子，且其中該第一記憶體胞元及該第二記憶體胞元經組態以儲存相同值。
  13. 如請求項8之設備，其中該第一數位線耦合至該感測放大器之一第一輸入端子且該第二數位線耦合至該感測放大器之一第二輸入端子，且其中該第一記憶體胞元及該第二記憶體胞元經組態以儲存互補值。
  14. 如請求項8之設備，其進一步包括： 一第一字線，其耦合至該第一記憶體胞元；及 一第二字線，其耦合至該第二記憶體胞元，其中該第一字線及該第二字線回應於一控制信號而啟動。
  15. 一種設備，其包括： 一第一記憶體層疊，其包含配置於複數條第一字線及複數條第一數位線之相交點處的複數個記憶體胞元； 一第二記憶體層疊，其堆疊於該第一記憶體層疊上，該第二記憶體層疊包含配置於第二字線及第二數位線之相交點處的複數個記憶體胞元；及 複數個感測放大器，其等各耦合至該複數條第一數位線之一者及該複數條第二數位線之一者。
  16. 如請求項15之設備，其進一步包括一列解碼器，該列解碼器經組態以提供啟動該複數條第一字線之一選定者及該複數條第二字線之一選定者的一命令信號。
  17. 如請求項15之設備，其中該第一層疊進一步包括複數條第三數位線，其中該複數條第一數位線之各者鄰近該複數條第三數位線之至少一者， 其中該第二層疊進一步包括複數條第四數位線，其中該複數條第二數位線之各者鄰近該複數條第四數位線之至少一者，且 其中該複數條第三數位線及該複數條第四數位線耦合至一接地電壓。
  18. 如請求項15之設備，其中該第一層疊進一步包括複數條第三數位線，其中該複數條第一字線之選定者及該複數條第二數位線之選定者充電至一第一參考電壓作為一讀取操作之部分且其中該複數條第三數位線之選定者充電至不同於該第一參考電壓之一第二參考電壓作為一讀取操作之部分。
  19. 如請求項15之設備，其中該複數個感測放大器之各者包含一第一輸入端子及一第二輸入端子，且其中該第一輸入端子耦合至該複數條第一數位線之相關聯者及該複數條第二數位線之相關聯者。
  20. 如請求項15之設備，其中該複數個感測放大器之各者包含一第一輸入端子及一第二輸入端子，且其中該第一輸入端子耦合至該複數條第一數位線之該相關聯者且該第二輸入端子耦合至該複數條第二數位線之該相關聯者。
  21. 一種設備，其包括： 一第一記憶體層疊，其包括： 一第一區，其包含一第一數位線； 一第二區，其包含一第二數位線；及 一感測放大器區，其定位於該第一區與該第二區之間，該感測放大器區包含一感測放大器；及 一第二記憶體層疊，其堆疊於該第一記憶體層疊上，該第二記憶體層疊包括： 一記憶體陣列之一第三區，其包含一第三數位線；及 該記憶體陣列之一第四區，其包含一第四數位線， 其中該感測放大器耦合至該第一數位線及該第二數位線。
  22. 如請求項21之設備，其中該第一數位線及該第三數位線耦合至該感測放大器之一第一輸入端子且其中該第二數位線及該第四數位線耦合至該感測放大器之一第二輸入端子。
  23. 如請求項22之設備，其中作為一讀取操作之部分，該第一數位線及該第二數位線耦合至各自記憶體胞元，而該第三數位線及該第四數位線保持一參考電壓。
  24. 如請求項22之設備，其中作為一讀取操作之部分，該第一數位線、該第二數位線、該第三數位線及該第四數位線全部耦合至各自記憶體胞元。
  25. 如請求項21之設備，其中該第一數位線耦合至該感測放大器之一第一輸入端子，且該第二數位線耦合至該感測放大器之一第二輸入端子。
  26. 如請求項21之設備，其進一步包括： 一第一字線，其與該第一數位線相交； 一第二字線，其與該第二數位線相交； 一第三字線，其與該第三數位線相交；及 一第四字線，其與該第四數位線相交，其中作為一讀取操作之部分，藉由一第一命令信號啟動該第一字線及該第三字線。
  27. 如請求項26之設備，其中該第三字線及該第四字線回應於該第一命令信號而啟動。
  28. 一種設備，其包括： 一第一記憶體胞元區，其包括複數個鐵電記憶體(FeRAM)胞元，其等跨該複數個記憶體胞元之一第一電荷範圍操作；及 一第二記憶體胞元區，其包括複數個FeRAM胞元，其等跨該複數個記憶體胞元之一第二電荷範圍操作。
  29. 如請求項28之設備，其中作為一寫入操作之部分，可將相同資訊寫入至該第一記憶體胞元區之該複數個FeRAM胞元之多於一者。
  30. 如請求項28之設備，其中該第一記憶體胞元區包括耦合至該複數個FeRAM胞元之一者之複數條數位線及耦合至一接地電壓之複數條數位線。
  31. 如請求項30之設備，其中耦合至該複數個FeRAM胞元之該一者之該複數條數位線之各者鄰近耦合至該接地電壓之該複數條數位線之一或多者。
  32. 如請求項28之設備，其中該第一電荷範圍小於該第二電荷範圍。
  33. 一種設備，其包括： 一第一記憶體胞元區，其包括複數個第一記憶體胞元，該複數個第一記憶體胞元之各者包括一漏洩元件層；及 一第二記憶體胞元區，其包括複數個第二記憶體胞元，該複數個第二記憶體胞元之各者不包含該漏洩元件層。
  34. 如請求項33之設備，其中該複數個第一記憶體胞元包括跨一第一電荷範圍操作之鐵電記憶體(FeRAM)胞元，且該複數個第二記憶體胞元包括跨一第二電荷範圍操作之FeRAM胞元。
  35. 如請求項33之設備，其進一步包括： 複數條第一數位線，其等耦合至該複數個第一記憶體胞元之各自者；及 複數條第二數位線，其等耦合至該複數個第二記憶體胞元之各自者，其中作為一讀取操作之部分，該複數條第一數位線充電至一第一參考電壓，且該複數條第二數位線充電至不同於該第一參考電壓之一第二參考電壓。
  36. 如請求項33之設備，其中作為一寫入操作之部分，將相同資訊寫入至該複數個第一記憶體胞元之多於一者。
  37. 一種設備，其包括： 一第一記憶體胞元區，其包括耦合至第一複數個感測放大器之各自者之第一複數條數位線及耦合至一接地電壓之第二複數條數位線；及 一第二記憶體胞元區，其包括耦合至第二複數個感測放大器之各自者之第三複數條數位線。
  38. 如請求項37之設備，其中作為一讀取操作之部分，該第一複數條數位線之選定者充電至一第一參考電壓，且該第二複數條數位線之選定者充電至不同於該第一參考電壓之一第二參考電壓。
  39. 如請求項37之設備，其進一步包括： 一第一記憶體層疊，其包含該第一記憶體胞元區及該第二記憶體胞元區； 一第二記憶體層疊，其包含第四複數條數位線，其中該複數個感測放大器之各者耦合至該第一複數條數位線之一各自者及該第四複數條數位線之一各自者。
  40. 如請求項39之設備，其中該複數個感測放大器之各者具有耦合至該第一複數條數位線之該各自者及該第四複數條數位線之該各自者之一第一輸入端子。
  41. 如請求項37之設備，其中該第一複數條數位線耦合至跨一第一電荷範圍操作之鐵電記憶體(FeRAM)胞元，且其中該第三複數條數位線耦合至跨不同於該第一電荷範圍之一第二電荷範圍操作之FeRAM胞元。
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