DE10131625B4

DE10131625B4 - Verfahren zum Herstellen eines FeRAM-Speichers

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Publication number: DE10131625B4
Application number: DE10131625A
Authority: DE
Inventors: Matthias Krönke; Rainer Dr. Bruchhaus; Gerhard Enders; Walter Hartner; Thomas Dr. Mikolajick; Nicolas Dr. Nagel; Michael Dr. Röhner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2006-06-14
Anticipated expiration: 2021-06-30
Also published as: KR20030003108A; DE10131625A1; US20030053346A1; US6704219B2; TWI223405B

Abstract

Verfahren zum Herstellen eines FeRAM-Speichers mit in einem Halbleiterkörper (20) angeordneten Source- und Drainbereichen (SD), in Zwischenbereichen (20b) zwischen den Source- und Drainbereichen (SD) oberhalb eines Gateoxidbereichs (G) vorgesehenen Gates, einem auf der Oberfläche (20a) des Halbleiterkörpers (20) vorgesehenen ersten Passivierungsbereich (21) und mit auf dem ersten Passivierungsbereich (21) vorgesehenen Kondensatoreinrichtungen (10-1, ..., 10-4), die jeweils eine erste und eine zweite Elektrodeneinrichtung aufweisen, wobei die ersten und die zweiten Elektrodeneinrichtungen (14, 18) über erste bzw. zweite Plugs (P1, P2) durch den ersten Passivierungsbereich (21) hindurch mit den Source- und Drainbereichen (SD) elektrisch verbunden sind,
– bei welchem auf dem Halbleiterkörper (20) mit den Source- und Drainbereichen (SD) und mit den Gateoxidbereichen (G) und den Gates den ersten Passivierungsbereich (21) aufgebracht wird,
– bei welchem in dem ersten Passivierungsbereich (21) an definierten ersten und zweiten Stellen (K1, K2) im Gebiet oberhalb der Source- und Drainbereiche (SD) bis zu diesen...

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines FeRAM-Speichers.

Bei der Herstellung moderner Halbleiterspeichereinrichtungen, insbesondere bei der Herstellung von FeRAM-Speichern, wird ein Halbleitersubstrat mit einem Passivierungsbereich und/oder einem Oberflächenbereich mit einer CMOS-Struktur ausgebildet, welche die zugrundeliegende Schaltungsanordnung der Halbleiterspeichereinrichtung bildet. Im Bereich des Halbleitersubstrats, des Passivierungbereichs oder des Oberflächenbereichs davon wird eine Kondensatoranordnung mit einer Mehrzahl als Speicherelemente dienender Kondensatoreinrichtungen ausgebildet.

Bei derartigen bekannten Herstellungsverfahren ist es eine Zielsetzung, bei der Prozessierung der entsprechenden Halbleiterspeicher eine möglichst hohe und weitgehende Integrationsdichte zu realisieren.

Herkömmliche Halbleiterspeichereinrichtungen, welche Kondensatoreinrichtungen als Speicherelemente verwenden, sind im Hinblick auf die Integrationsdichte dahingehend limitiert, dass die verwendeten Kondensatoreinrichtungen für ihre Funktionsweise als Speicherkondensatoren oder Speicherelemente eine gewisse Mindestgröße und damit eine minimale Ausdehnung nicht unterschreiten dürfen. Es ergibt sich somit selbst bei minimaler Beabstandung herkömmlicher Kondensatoreinrichtungen automatisch ein Limit der Flächendichte an Speicherelementen, welche nicht unter schritten werden kann.

Die DE 197 24 449 A1 betrifft eine Halbleiterspeichereinrichtung sowie verschiedene Systeme für deren Anbringung. Dabei werden Speicherzellen beschrieben, die jeweils einen Transistor mit einem Sourceanschluss und mit einem Drainanschluss sowie einen ferroelektrischen Kondensator mit einem ersten Anschluss und einem zweiten Anschluss aufweisen. Dabei ist durch die Mehrzahl der Speicherzellen eine entsprechende Chainstruktur oder Kettenstruktur ausgebildet Dies wird dadurch erreicht, dass Topelektroden und Bottomelektroden von Paaren direkt benachbarter Speicherzellen miteinander einstückig ausgebildet sind oder werden, so dass der jeweils erste Anschluss eines ferroelektrischen Kondensators mit dem Sourceanschluss des zugeordneten Transistors und der zweite Anschluss des ferroelektrischen Kondensators mit dem Drainanschluss des zugeordneten Transistors verbunden sind und werden. Dies geschieht derart, dass eine vorgegebene Anzahl von Speicherzellen in Reihe geschaltet wird und ein Auswahltransistor mit wenigstens einem Anschluss des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden.

Die DE 198 30 569 C1 betrifft eine FeRAM-Anordnung aus einer Mehrzahl Speicherzellen, deren jede einen Auswahltransistor und eine ferroelektrische Kondensatoreinrichtung mit einem ferroelektrischen Dielektrikum aufweist. Dabei besteht jede Kondensatoreinrichtung aus wenigstens zwei Kondensatoren, deren Koerzitivspannungen voneinander verschieden sind und die über einen gemeinsamen Speicherknotenanschluss mit einem Auswahltransistor verbunden sind.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Her stellung eines FeRAM-Speichers anzugeben, bei welchem eine besonders hohe Integrationsdichte bei gleichzeitiger Funktionszuverlässigkeit erreicht werden kann.

Gelöst wird die Aufgabe durch ein Verfahren zum Herstellen eines FeRAM-Speichers erfindungsgemäß durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens sind Gegenstand der abhängigen Unteransprüche.

Erfindungsgemaß handelt es sich um ein Verfahren zum Herstellen eines FeRAM-Speichers mit in einem Halbleiterkörper angeordneten Source- und Drainbereichen, in Zwischenbereichen zwischen den Source- und Drainbereichen oberhalb eines Gateoxidbereichs vorgesehenen Gates, einem auf der Oberfläche des Halbleiterkörpers vorgesehenen ersten Passivierungsbereich und mit auf dem ersten Passivierungsbereich vorgesehenen Kondensatoreinrichtungen, die jeweils eine erste und eine zweite Elektrodeneinrichtung aufweisen, wobei die ersten und die zweiten Elektrodeneinrichtungen über erste bzw. zweite Plugs durch den ersten Passivierungsbereich hindurch mit den Source- und Drainbereichen elektrisch verbunden sind, bei welchem auf dem Halbleiterkörper mit den Source- und Drainbereichen und mit den Gateoxidbereichen und den Gates den ersten Passivierungsbereich aufgebracht wird, bei welchem in dem ersten Passivierungsbereich an definierten ersten und zweiten Stellen im Gebiet oberhalb der Source- und Drainbereiche bis zu diesen reichende erste Ausnehmungen eingebracht werden, bei welchem auf der so gebildeten Anordnung ganzflächig und in den ersten Ausnehmungen für die zu bildenden ersten und zweiten Plugs ein erster Materialbereich aufgetragen wird, bei welchem der erste Materialbereich für die auszubildenden ersten und zweiten Plugs mit Ausnahme der zu bildenden Plugs, die in den ersten Ausnehmungen zu bilden sind, bis zur Oberfläche den ersten Passivierungsbereich abgetragen wird, bei welchem an den definierten ersten Stellen jeweils eine Kondensatoreinrichtung mit ihrer ersten Elektrodeneinrichtung in Kontakt mit den ersten Plugs ausgebildet wird, und zwar durch Abscheiden einem zweiten Materialbereich zuunterst für die erste Elektrodeneinrichtung und von weiteren Materialschichten für die Elektrodeneinrichtungen und für die Dielektrikumsbereiche und durch selektives Strukturieren, bei welchem zumindest ein Teil der Kondensatoreinrichtungen mit jeweils einer Mehrzahl zueinander parallel geschalteter Einzelkondensatoren ausgebildet wird, deren miteinander verbundene Elektroden die ersten und zweiten Elektrodeneinrichtungen bilden, bei welchem die Einzelkondensatoren mit ferro- oder paraelektrischen Dielektrikumsbereichen mit unterschiedlichen Koerzitivspannungen ausgebildet werden, so dass unabhängig voneinander in den Einzelkondensatoren einer Kondensatoreinrichtung Informationen ein- und ausgelesen werden können.

Es ist somit ein Aspekt der vorliegenden Erfindung, anstelle eines einzigen Einzelkondensators mit sich gegenüberliegenden Elektrodeneinrichtungen für jede Kondensatoreinrichtung, welche als Speicherelement dienen soll, eine Mehrzahl parallel geschalteter Einzelkondensatoren auszubilden. Durch das Verwenden einer Mehrzahl von Einzelkondensatoren für jede Kondensatoreinrichtung ergibt sich die Möglichkeit einer flexiblen Anordnung dieser Einzelkondensatoren, so dass auf den Aspekt der Steigerung der Integrationsdichte speziell Rücksicht genommen werden kann. So können die Einzelkondensatoren der Kondensatoreinrichtungen gerade so ausgebildet und angeordnet werden, dass sich bei gleichwohl zuverlässiger Funktion ein minimaler Platzbedarf im Speicherelement ergibt. Die für die Funktionsweise insgesamt notwendige Mindestkapazität wird somit flächenmäßig auf die Mehrzahl parallel geschalteter Einzelkondensatoren verteilt.

Für jede der Kondensatoreinrichtungen sind eine erste Elektrodeneinrichtung, eine zweite Elektrodeneinrichtung sowie ein im Wesentlichen dazwischen ausgebildetes Dielektrikum vorgesehen.

Zur Realisierung der Mehrzahl von Einzelkondensatoren ist es gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens vorgesehen, dass zumindest ein Teil der ersten und/oder zweiten Elektrodeneinrichtung mit einer Mehrzahl jeweils miteinander elektrisch verbundener Elektroden ausgebildet wird, um dadurch die Mehrzahl zueinander parallel geschalteter Einzelkondensatoren auszubilden.

Bei einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass zumindest ein Teil der jeweiligen Mehrzahl miteinander verbundener Elektroden miteinander identifiziert ausgebildet werden als elektrisch leitender einteiliger oder einstückiger Bereich.

So kann es z. B. in vorteilhafter Weise vorgesehen sein, dass ein und derselbe elektrisch leitende Bereich mit einem Oberflächenbereich eine Elektrode und mit einem anderen Oberflächenbereich eine andere Elektrode der Mehrzahl von Einzelkondensatoren einer gegebenen Kondensatoreinrichtung bildet. Wenn z. B. ein flächenhaft ausgebildeter Metallisierungsbereich vorgesehen wird, können somit die Oberflächenbereiche von Vorder- und Rückseite oder Ober- und Unterseite dieses einen Metallisierungsbereichs die jeweiligen mehreren Elektroden bilden.

Neben der Platzeinsparung durch die besonders flexible Anorden barkeit der Mehrzahl von Einzelkondensatoren für jede Kondensatoreinrichtung ergibt sich eine weitere Erhöhung der Integrationsdichte, wenn zumindest ein Teil der Kondensatoreinrichtungen der Kondensatoranordnung mit einer verbundenen oder Chain-Struktur ausgebildet wird.

Dies wird z. B. dadurch realisierbar, dass zumindest ein Teil der Kondensatoreinrichtungen mit ihrer jeweiligen ersten Elektrodeneinrichtung über ein erstes Kontaktelement mit der ersten Elektrodeneinrichtung einer ersten direkt räumlich benachbarten Kondensatoreinrichtung und mit ihrer zweiten Elektrodeneinrichtung über ein zweites Kontaktelement mit der zweiten Elektrodeneinrichtung einer zweiten direkt räumlich benachbarten Kondensatoreinrichtung der Kondensatoranordnung kontaktiert wird.

Eine weitere Steigerung der Integrationsdichte ergibt sich, wenn zumindest ein Teil der Kondensatoreinrichtungen in Form einer Stapelstruktur oder Stackstruktur aufgebaut wird.

Im Detail kann bei der Herstellung des erfindungsgemäßen Aufbaus wie folgt vorgegangen werden:
Es ist vorgesehen, dass das sich horizontal erstreckende Halbleitersubstrat oder ein Oberflächenbereich davon und die CMOS-Struktur durch mindestens einen ersten oben liegenden und sich lateral erstreckenden Passivierungsbereich aus einem elektrisch isolierenden Material zumindest teilweise abgedeckt oder eingebettet werden. Dies geschieht in vorteilhafter Weise in zweidimensionaler, großflächiger oder ganzflächiger Art und Weise, wobei auch ein planarer Oberflächenbereich ausgebildet werden kann.

Zur Ausbildung einer entsprechenden Kontaktierung der als Speicherelemente dienenden Kondensatoreinrichtungen mit der zugrundeliegenden CMOS-Struktur zunächst in definierten ersten und zweiten Bereichen oder an definierten ersten und zweiten Stellen im oben liegenden ersten Passivierungsbereich erste Ausnehmungen ausgebildet, vorzugsweise durch einen selektiven oder gemeinsamen Ätzprozess.

Dabei werden als definierte erste und zweite Bereiche oder als definierte erste und zweite Stellen und Bereiche oberhalb von Source-/Drainbereichen im Oberflächenbereich des Halbleitersubstrats vorgesehener Auswahltransistoreinrichtungen der zugrundeliegenden CMOS-Struktur gewählt.

Dabei werden die ersten und zweiten Ausnehmungen vertikal bis auf das Niveau der Oberflächenbereiche der Source-/Drainbereiche der Auswahltransistoreinrichtungen ausgebildet.

Nachfolgend wird dann zum Ausbilden erster und zweiter Kontaktbereiche oder Plugbereiche zum Kontaktieren der Kondensatoreinrichtungen mit der zugrundeliegenden CMOS-Struktur ein erster Materialbereich eines elektrisch leitenden Materials ausgebildet. Dies geschieht in zweidimensionaler, konformer, großflächiger oder ganzflächiger Art und Weise, wobei ferner die ersten und zweiten Ausnehmungen jeweils bis zum Niveau des Oberflächenbereichs der Source-/Drainbereiche gefüllt werden. Des Weiteren kann insbesondere ein Polierverfahren mit Stopp auf dem Niveau der Oberflächenbereiche des ersten Passivierungsbereichs stattfinden.

Durch diese Vorgehensweise werden in den ersten Ausnehmungen im ersten Passivierungsbereich erste und zweite Kontaktbereiche oder Plugbereiche realisiert, welche vom Oberflächenbereich der Source-/Drainbereiche und der Auswahltransistoreinrichtungen bis zum Oberflächenbereich des ersten Passivierungsbereichs reichen und somit einen entsprechenden Kontakt mit der zugrundeliegenden CMOS-Struktur bereitstellen. Dabei können die ausgebildeten ersten und zweiten Kontaktbereiche oder Plugbereiche gleichartig ausgebildet werden im Hinblick auf deren geometrische Eigenschaften und Materialeigenschaften.

Nachfolgend können dann die entsprechenden Kondensatoreinrichtungen und insbesondere die Einzelkondensatoren mit ihren Einzelelektroden ausgebildet werden.

Dabei wird auf dem Oberflächenbereich des ersten Passivierungsbereichs mit den darin ausgebildeten Kontaktbereichen oder Plugbereichen mindestens ein zweiter Materialbereich für erste Elektroden der ersten Elektrodeneinrichtung ausgebildet. Dabei wird mindestens ein elektrisch leitfähiges Material verwendet, z. B. ein Metall oder ein Metalloxid. Ferner erfolgt das Ausbilden des zweiten Materialbereichs in zweidimensionaler, konformer, großflächiger oder ganzflächiger Art und Weise.

Dann kann nachfolgend sofort ein dritter Materialbereich für erste Dielektrikumsbereiche des Dielektrikums abgeschieden werden. Dabei wird insbesondere ein Ferroelektrikum, Paraelektrikum oder dergleichen verwendet. Dieser Abscheidevorgang erfolgt ebenfalls in zweidimensionaler, konformer, großflächiger und/oder ganzflächiger Art und Weise, wobei darüber hinaus insbesondere eine planare Oberfläche für den dritten Materialbereich insbesondere auf dem Oberflächenbereich des zweiten Materialbereichs für die ersten Elektroden der ersten Elektrodeneinrichtung vorgesehen wird.

Des Weiteren ist es vorgesehen, dass zumindest der zweite Materialbereich für die ersten Elektroden der ersten Elektrodeneinrichtung strukturiert wird, insbesondere durch einen anisotropen Ätzprozess und/oder insbesondere mit Ausnehmungen im Bereich der zweiten definierten Stellen. Dadurch werden in vorteilhafter Weise voneinander und von den zweiten Kontaktbereichen oder Plugbereichen im Wesentlichen elektrisch isolierte Paare verbundener erster Elektroden der ersten Elektrodeneinrichtung in im Wesentlichen elektrisch jeweils gemeinsamen Kontakt mit den ersten Kontaktbereichen oder Plugbereichen gebildet.

Darüber hinaus kann es vorgesehen sein, dass der zweite und der dritte Materialbereich, nämlich die Materialbereiche für die ersten Elektroden der ersten Elektrodeneinrichtung sowie für die ersten Dielektrikumsbereiche des Dielektrikums, gemeinsam ausgebildet und strukturiert werden in einer gemeinsamen oder kaskadierten Prozessabfolge. Durch diese Vorgehensweise lassen sich entsprechende multiple Lithographieschritte vereinfachen oder einsparen.

Zum Schutz und zur Stabilisierung der so ausgebildeten Struktur ist es vorgesehen, dass ein zweiter Passivierungsbereich eines elektrisch isolierenden Materials ausgebildet wird. Dies erfolgt in zweidimensionaler, konformer, großflächiger oder ganzflächiger Art und Weise, wobei Oberflächenbereiche der zweiten Kontaktbereiche oder Plugbereiche, der ersten Dielektrikumsbereiche des Dielektrikums, der ersten Elektroden der ersten Elektrodeneinrichtungen und des ersten Passivierungsbereichs oder Teile davon eingebettet oder abgedeckt werden, und zwar bis zum Niveau der Oberflächenbereiche der ersten Dielektrikumsbereiche, gegebenenfalls durch nachfolgendes Polieren mit Stopp auf dem Niveau der Oberflächenbereiche der ersten Dielektrikumsbereiche.

Zum Öffnen und späteren Kontaktieren der zweiten Kontaktbereiche oder Plugbereiche ist es vorgesehen, dass in den definierten zweiten Bereichen oder Stellen zweite Ausnehmungen ausgebildet werden durch selektives Rückätzen. Dabei wird in vorteilhafter Weise Material des zweiten Passivierungsbereichs bis auf das Niveau der Oberflächenbereiche der zweiten Kontakt- oder Plugbereiche derart abgetragen, dass Oberflächenbereiche der zweiten Kontaktbereiche oder Plugbereiche zumindest zum Teil freigelegt werden.

Dann wird gegebenenfalls ein vierter Materialbereich für erste Elektroden der zweiten Elektrodeneinrichtungen ausgebildet. Dies erfolgt unter Verwendung mindestens eines elektrisch leitfähigen Materials, z. B. eines Metalls oder Metalloxids und in zweidimensionaler, konformer, großflächiger oder ganzflächiger Art und Weise, wobei des Weiteren ein planarer Oberflächenbereich ausgebildet wird.

Danach erfolgt die Strukturierung dieses vierten Materialbereichs und damit die Ausbildung der ersten Elektroden der zweiten Elektrodeneinrichtung, und zwar durch einen anisotropen Ätzprozess oder durch Ausbildung von Ausnehmungen im Bereich der ersten definierten Stellen vierten Materialbereich. Dadurch werden voneinander und von den ersten Kontaktbereichen oder Plugbe reichen elektrisch isolierte Paare miteinander verbundener erster Elektroden der zweiten Elektrodeneinrichtungen in jeweils gemeinsamen elektrischem Kontakt mit den zweiten Kontaktbereichen oder Plugbereichen ausgebildet.

Zwar können nun zusätzliche separate erste und zweite Elektroden für die weiteren Einzelkondensatoren ausgebildet werden. Es ist aber von besonderem Vorteil, wenn die alternierende Abfolge von Elektroden der ersten und zweiten Elektrodeneinrichtungen und Dazwischenschichtung entsprechender Dielektrikumsbereiche eine Stapelstruktur von Einzelkondensatoren ausgebildet wird. Dabei können – wie oben bereits beschrieben wurde – die jeweiligen Elektroden der Elektrodeneinrichtungen jeweils eine Doppelfunktion erfüllen.

Gemäß einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass ein fünfter Materialbereich für zweite Dielektrikumsbereiche des Dielektrikums ausgebildet in Form eines Ferroelektrikums oder Paraelektrikums in zweidimensionaler, konformer, großflächiger oder ganzflächiger Art und Weise und mit planarem Oberflächenbereich, wobei gegebenenfalls direkt auf dem Oberflächenbereich des vierten Materialbereichs für die ersten Elektroden der zweiten Elektrodeneinrichtungen abgeschieden wird.

Nachfolgend wird dann ein dritter Passivierungsbereich eines elektrisch isolierenden Materials abgeschieden. Dies erfolgt wiederum in zweidimensionaler, konformer, großflächiger oder ganzflächiger Art und Weise, wobei Oberflächenbereiche der ersten Elektroden der zweiten Elektrodeneinrichtungen, der zweiten Dielektrikumsbereiche des Dielektrikums und des zweiten Passivie rungsbereichs oder Teile davon eingebettet werden. Dies erfolgt bis zum Niveau der Oberflächenbereiche der zweiten Dielektrikumsbereiche des Dielektrikums, gegebenenfalls durch nachfolgendes Polieren mit Stopp auf dem Niveau der Oberflächenbereiche der zweiten Dielektrikumsbereiche des Dielektrikums.

Es werden nachfolgend an den definierten ersten Bereichen oder definierten ersten Stellen dritte Ausnehmungen ausgebildet durch selektives Rückätzen. Dabei wird das Material des dritten Passivierungsbereichs bis auf das Niveau der Oberflächenbereiche der ersten Elektroden der ersten Elektrodeneinrichtungen derart abgetragen, dass der Oberflächenbereich der ersten Elektroden der ersten Elektrodeneinrichtungen zumindest zum Teil freiliegt und dass dabei zur elektrischen Isolation der ersten Elektroden der ersten Elektrodeneinrichtungen in benachbarten Randbereichen oder Kantenbereichen der ersten Elektroden der zweiten Elektrodeneinrichtungen Spacerelemente oder dergleichen bestehen bleiben oder ausgeblendet werden.

Die dritten Ausnehmungen werden dabei vertikal zumindest teilweise bis auf das Niveau der Oberflächenbereiche der ersten Elektroden der ersten Elektrodeneinrichtungen ausgebildet.

Nachfolgend wird dann ein sechster Materialbereich eines elektrisch leitenden Materials ausgebildet in zweidimensionaler, konformer, großflächiger oder ganzflächiger Art und Weise, wobei die dritten Ausnehmungen jeweils bis zum Niveau der Oberflächenbereiche der ersten Elektroden der ersten Elekrodeneinrichtungen gefüllt werden oder wobei gegebenenfalls bis auf das Niveau der Oberflächenbereiche der zweiten Dielektrikumsbereiche des Dielektrikums und des dritten Passivierungsbereichs planarisiert wird. Dies geschieht, um Zwischenplugbereiche quasi in Verlängerung der ersten Plugbereiche auszubilden, wodurch insgesamt eine Kontaktierung der einzelnen Elektroden der ersten Elektrodeneinrichtung erreicht wird.

Dann wird nachfolgend ein siebter Materialbereich für zweite Elektroden der ersten Elektrodeneinrichtungen ausgebildet aus mindestens einem elektrisch leitfähigen Material, z. B. einem Metall oder Metalloxid und insbesondere in zweidimensionaler, konformer, großflächiger oder ganzflächiger Art und Weise, wobei wiederum ein planarer Oberflächenbereich vorgesehen ist.

Dieser siebte Materialbereich für die zweiten Elektroden der ersten Elektrodeneinrichtung wird strukturiert durch einen anisotropen Ätzprozess und durch Ausbilden von entsprechenden Ausnehmungen im Bereich der zweiten Stellen, um dadurch voneinander und von den zweiten Kontaktbereichen oder Plugbereichen elektrisch isolierte Paare miteinander elektrisch verbundener zweiter Elektroden der ersten Elektrodeneinrichtung zu schaffen, die jeweils in gemeinsamen elektrischem Kontakt mit dem Zwischenplugbereich und entsprechend mit den ersten Elektroden der ersten Elektrodeneinrichtungen sowie im ersten Plugbereich stehen.

Abschließend werden dann gegebenenfalls ein vierter Passivierungsbereich und weitere Kontaktierungsschichten ausgebildet, wobei der vierte Passivierungsbereich aus einem elektrisch isolierenden Material ausgebildet wird in zweidimensionaler, konformer, großflächiger oder ganzflächiger Art und Weise, wobei Oberflächenbereiche des dritten Passivierungsbereichs und der zweiten Elektroden der ersten Elektrodeneinrichtung oder Teile davon eingebettet oder abgedeckt werden, und zwar mit planarem Oberflächenbereich für den vierten Passivierungsbereich.

Die Erfindung wird anhand der nachfolgenden Bemerkungen beispielhaft weiter erläutert:
Bei FeRAM-Speichern wird die Information durch Polarisation des Dielektrikums, also des ferroelektrischen oder paraelektrischen Materials zwischen den einzelnen Elektroden in den Kondensatoreinrichtungen oder Kondensatoren ausgebildet und gespeichert. Um die Polarisation und damit die Information zu ändern oder umzuschalten, muss eine gewisse Mindestspannung, die sogenannte Koerzitivspannung Vc, aufgebracht und am Kondensator angelegt werden. Der Wert dieser Koerzitivspannung Vc wird von den Eigenschaften des verwendeten Dielektrikums und von dessen Schichtdicke bestimmt. Durch eine bestimmte Wahl der Koerzitivspannungen können mehrere ferroelektrische Kondensatoren für jede Kondensatoreinrichtung für einen einzigen Auswahltransistor geschaltet werden, wobei dann unabhängig voneinander in jedem Einzelkondensator der Kondensatoreinrichtungen Informationen ein- und ausgelesen werden können. Dadurch wird der Flächenbedarf der einzelnen Kondensatoreinrichtungen für jeden Auswahltransistor, insbesondere bei FeRAM-Speichern verringert, so dass sich durch die entsprechende Wahl der Koerzitivspannungen Vc und der damit ermöglichten Flächeneinsparung eine Erhöhung der Integrationsdichte entsprechender Halbleiterspeichereinrichtungen ergibt.

Grundgedanke der vorliegenden Erfindung ist, diese Konzeption des Ausbildens mehrerer Kondensatoren oder Einzelkondensatoren für die Kondensatoreinrichtungen pro Auswahltransistor zur Erhöhung der Speicherdichte und Integrationsdichte bei FeRAM-Konzepten mit insbesondere Chain-Struktur zu ermöglichen.

Demgemäß wird bei dem vorgeschlagenen Konzept beispielsweise eine Mehrzahl von Ferro-Kondensatoren mit unterschiedlicher Koerzitivspannung Vc parallel an jeweils einen Auswahltransistor angeschlossen, wobei die Mehrzahl dieser unterschiedlichen Ferro-Kondensatoren gerade eine jeweilige Kondensatoreinrichtung bildet. Die unterschiedlichen Koerzitivspannungen Vc können durch die Verwendung unterschiedlicher Schichtdicken für die jeweiligen Dielektrika und/oder durch Variation der Materialien für die Dielektrika erreicht werden. Aufgrund der unterschiedlichen Koerzitivspannungen können dann die Einzelkondensatoren der Kondensatoreinrichtungen seriell und/oder parallel beschrieben und wieder ausgelesen werden.

Grundlegend für die Herstellungsverfahren derartiger Halbleiterspeichereinrichtungen ist die Grundstruktur, bei welcher über der CMOS-Struktur im Bereich des Halbleitersubstrats ein Zwischenoxid als Passivierungsbereich abgeschieden und dann gegebenenfalls mittels CMP planarisiert wird. Anschließend werden dann die sogenannten Plugs oder Plugbereiche in Form von Ausnehmungen in das Zwischenoxid geätzt und dann durch z. B. Polysilizium mit planarer Oberfläche auf dem Zwischenoxid dargestellt, wobei sowohl die Plugs zu den Bottomelektroden als auch die Plugs zu den Topelektroden im Wesentlichen gleichzeitig oder in einem gemeinsamen Prozessschritt ausgebildet werden.

Eine erste Abfolge für ein Herstellungsverfahren ergibt sich wie folgt:
Zunächst werden erste Bottomelektroden gegebenenfalls mit Sauerstoffbarriere abgeschieden und strukturiert, wobei die Sauerstoffbarriere z.B. aus Ti/Ir/IrOx/Pt besteht. Nachfolgend wird dann eine erste Dielektrikumsschicht in Form eines Ferroelektrikums abgeschieden, strukturiert und getempert.

Alternativ zu den eben beschriebenen Prozessen kann auf die Strukturierung des ersten Bottomelektrodenstapels zunächst verzichtet werden. Erst nach Abscheidung und Temperung des ersten Dielektrikums kann dann in einem Mehrstufenätzprozess zuerst das Ferroelektrikum und dann die erste Bottomelektrode von oben nach unten geätzt werden. Dies hat den Vorteil, dass das anschließend abzuscheidende Ferroelektrikum ausschließlich unstrukturierte, also ganflächige oder großflächige Materialschicht, z. B. aus Platin, sieht. Das heißt, das beim Tempern des Ferroelektrikums der gesamte Elektrodenstack oder -stapel der ersten Bottomelektrode noch zusammenhängend ist. Es hat sich dabei gezeigt, dass eine Aufoxidation der darunterliegenden Plugbereiche, z. B. aus Polysilizium, durch ein zusammenhängendes, d. h. unstrukturiertes, Sauerstoffbarriereschichtsystem deutlich verbessert verhindert werden kann.

Nach der Strukturierung der ersten Bottomelektrode mit dem daraufliegenden Ferroelektrikum erfolgt das Abscheiden und Rückätzen eines weiteren Passivierungsbereichs in Form einer Oxidschicht mit Stop auf dem ersten Dielektrikumsbereich. Eventuell muss anschließend noch ein Anneal-Schritt in sauerstoffhaltiger Atmosphäre durchgeführt werden, um die Schäden, die beim Polieren und Ätzen insbesondere im Ferroelektrikum entstehen können, auszuheilen. Danach werden Fenster zu den zweiten Plugbereichen, die später mit den Topelektroden verbunden werden sollen, durch das Oxid geöffnet.

Es erfolgt das Abscheiden des Materials für die zweite Elek trode, nämlich die erste Topelektrode, wobei insbesondere Pt, SrRuOx, RuOx, IrOx oder dergleichen, im Rahmen eines PVD- oder CVD-Verfahrens verwendet werden.

Anschließend erfolgt die Abscheidung, Strukturierung und Temperung des zweiten Dielektrikums in Form eines Ferroelektrikums und danach die Strukturierung der ersten Topelektrode, also der zweiten Elektrode.

Dann wird wieder eine Passivierungsschicht, z. B. in Form eines Oxids, mit Stop auf dem zweiten Dielektrikum abgeschieden und rückgeätzt, wobei eventuell wiederum ein Anneal-Schritt in sauerstoffhaltiger Atmosphäre notwendig werden kann. Anschließend werden Fenster im Oxid geöffnet, die zur ersten Elektrode oder ersten Bottomelektrode führen. Dann folgt ein Abscheiden und Strukturieren einer dritten Elektrode oder weiteren Topelektrode, wobei ein entsprechender Kontakt mit der ersten Elektrode oder ersten Bottomelektrode durch Ausbilden eines Zwischenplugbereichs hergestellt wird. Abschließend erfolgt das Abscheiden und Planarisieren einer einbettenden Dielektrikumszwischenschicht (ILD: Inter Layer Dielectric).

Eine zweite Prozessabfolge verwendet im Wesentlichen ein CMP-Verfahren und umfasst und Wesentlichen die folgenden Schritte:

– Abscheiden und Strukturieren der ersten Elektrode oder Bottomelektrode als Stack mit Sauerstoffbarriere.
– Abscheiden und Strukturieren eines Oxids als Isolations- oder Passivierungsbereich.
– Abscheiden, ggf. Planarisieren und Tempern eines ersten Ferroelektrikums. Danach Öffnen von Fenstern durch das Oxid zu Plugbereichen aus Polysilizium.
– Abscheiden und ggf. Planarisieren der zweiten Elektrode oder ersten Topelektrode.
– Strukturieren der zweiten Elektrode.
– Abscheiden und Strukturieren (ggf. Öffnen von Fensterbereichen) eines Oxids als weiteren Passivierungsbereich.
– Abscheiden, Planarisieren und Tempern eines zweiten Dielektrikumsbereichs in Form eines Ferroelektrikums.
– Öffnen von Fenstern durch das Oxid zur ersten Elektrode oder Bottomelektrode.
– Abscheiden einer dritten Elektrode oder Topelektrode, wobei das Strukturieren mit Hilfe konventioneller Ätztechniken oder aber mittels CMP durchgeführt werden kann.
– Abscheiden und Planarisieren eines ILD.

Als grundlegende Idee der vorliegenden Erfindung ergibt sich unter anderem die Parallelschaltung mehrerer Kondensatoren für jede Kondensatoreinrichtung als Speicherelement, insbesondere im Zusammenhang mit dem sogenannten verbundenen oder Chain-FeRAM-Konzept, wobei darüber hinaus insbesondere ein Betrieb mit unterschiedlichen Koerzitivspannungen Vc für die unterschiedlichen Einzelkondensatoren der jeweiligen Kondensatoreinrichtungen realisiert wird.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
1 - 12 zeigen in schematischer und geschnittener Seitenansicht verschiedene Zwischenstufen, welche bei einer Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiterspeichereinrichtung entstehen.
Bei den in den 1 bis 11 in schematischer und geschnittener Seitenansicht gezeigten Zwischenstufen bei der Herstellung einer Halbleiterspeichereinrichtung mittels einer Ausführungsform des erfindungsgemäßen Verfahrens werden gleiche oder gleichwirkende Elemente mit identischen Bezugszeichen bezeichnet, und ihre Beschreibung wird im Detail nicht für jede Figur einzeln wiederholt.
Ausgangspunkt der in den 1 bis 12 gezeigten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für eine Halbleiterspeichereinrichtung ist die in 1 in seitlicher Querschnittsansicht gezeigte Anordnung.
In einem eigentlichen Halbleitersubstrat 20 wird in einem Vorprozess eine CMOS-Struktur ausgebildet, welche der Verschaltung der Halbleitereinrichtung 1 dient. In einem Oberflächenbereich 20a des Halbleitersubstrats 20 sind zur Auswahl der auszubildenden Speicherzellen, d. h. zur Ansteuerung der entsprechend auszubildenden Speicherkondensatoren 10-1, ..., 10-4, Auswahltransistoreinrichtung T1 bis T4 vorgesehen. Diese werden gebildet von dem Oberflächenbereich 20a des Halbleitersubstrats 20 angeordneten Source-/Drainbereichen SD. Dabei sind benachbarte Source-/Drainbereiche SD voneinander beabstandet angeordnet und durch einen Zwischenbereich 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 voneinander räumlich getrennt. Oberhalb der Zwischenbereiche 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 verlaufen über Gateoxidbereiche G elektrisch isoliert im Wesentlichen elektrisch leitfähige Wortleitungen WL. Über die Wortleitungen WL werden die dadurch als Gate fungierenden Gateoxidbereiche G der einzelnen Auswahltransistoreinrichtungen T1 bis T4 angesteuert. Oberhalb der Source-/Drainbereiche SD, d. h., sich vom Oberflächenbereich 20a aus erstreckend, sind sogenannte erste und zweite Kontaktbereiche, Plugbereiche oder Plugs P1 und P2 aus im Wesentlichen elektrisch leitfähigem Material an vordefinierten Stellen K1 bzw. K2 vorgesehen. Die ersten und zweiten Plugs P1 und P2 stehen in im Wesentlichen elektrisch leitendem Kontakt mit den Source-/Drainbereichen SD, und zwar über deren Oberflächenbereich SDa. Die Wortleitungen WL, die Gateoxidbereiche G sowie die ersten und zweiten Plugs P1 und P2 sind in einem Passivierungsbereich 21 eingebettet, welcher z. B. aus einem Siliziumoxid gebildet ist. Dem Oberflächenbereich 20a des eigentlichen Halbleitersubstrat 20 gegenüberliegend befindet sich der Oberflächenbereich 21a des Passivierungsbereichs 21. Somit erstrecken sich die ersten und zweiten Plugs P1 und P2 vom Oberflächenbereich 20a, nämlich mit den Source-/Drainbereichen SD über deren Oberflächenbereiche SDa in elektrisch leitendem Kontakt stehend, mit ihrem eigenen Oberflächenbereich Pa bis zum Oberflächenbereich 21a des ersten Passivierungsbereichs 21.
Im Übergang von dem in 1 gezeigten Ausgangszustand zu dem in 2 gezeigten Zwischenzustand werden im Rahmen eines zweidimensionalen und ganzflächigen Abscheidungsverfahrens Materialbereiche 26-1 und 24-1 für erste Elektroden 14-1 der ersten Elektrodeneinrichtung 14 bzw. für erste Dielektrikumsbereiche 16-1 des Dielektrikums 16 abgeschieden.
Im Übergang in dem in 3 gezeigten Zwischenzustand werden entsprechend die ersten Elektroden 14-1 der ersten Elektrodeneinrichtungen 14 sowie die ersten Dielektrikumsbereiche 16-1 des Dielektrikums 16 im Rahmen eines mehrstufigen Ätzprozesses strukturiert.
Dann wird die so erhaltene Anordnung in einen zweiten Passivierungsbereich 31 eingebettet, insbesondere ggf. in konformer Art und Weise (gestrichelt dargestellt), wie das in 4 gezeigt ist, und dann nachfolgend durch anisotropes Rückätzen strukturiert, um den zweiten Passivierungsbereich 31 zu den Oberflächenbereichen Pa der zweiten Plugbereiche P2 und im Bereich der definierten Stellen K2 durch Ausnehmungen 32 zu öffnen, wie das in 5 gezeigt ist.
Im Übergang zu dem in 6 gezeigten Zwischenzustand wird eine weitere Materialschicht 26-2 für die ersten Elektroden 18-1 der zweiten Elektrodeneinrichtungen 18 ganzflächig in konformer Art und Weise abgeschieden, so dass die Oberflächenbereiche 31a, 21a, Pa, 16-1a des ersten Passivierungsbereichs 21, des zweiten Passivierungsbereichs 31, der zweiten Plugbereiche P2 bzw. der ersten Dielektrikumsbereiche 16-1 bedeckt und eingebettet sind.
Im Übergang zu dem in 7 gezeigten Zustand wird eine Materialschicht für zweite Dielektrikumsbereiche 16-2 abgeschieden und zur Ausbildung der zweiten Dielektrikumsbereiche 16-2 entsprechend derart strukturiert, dass die ersten Dielektrikumsbereiche 16-1 und zweiten Dielektrikumsbereiche 16-2 in vertikaler Richtung im Wesentlichen kongruent und bündig, durch den Materialbereich 26-2 voneinander getrennt, übereinanderliegen. Des Weiteren wird dabei durch einen entsprechenden weiteren Rückätzpro zess der Materialbereich 26-2 in Bereichen der ersten definierten Stellen K2 durch entsprechende Ausnehmungen in voneinander getrennte Paare elektrisch mit einander verbundener erster Elektroden 18-1 der zweiten Elektrodeneinrichtung 18 unterteilt.
Im Übergang zu dem in 8 gezeigten Zwischenzustand wird die Anordnung der 7 in einen weiteren Passivierungsbereich 41 eingebettet, und zwar insbesondere ggf. in konformer Art und Weise (gestrichelt dargestellt), wobei eine abschnittsweise planare Oberfläche 41a mit dem Niveau der Oberflächenbereiche 16-2a der zweiten Dielektrikumsbereiche 16-2 bündig abschließend ausgebildet wird.
Nachfolgend wird dann in einem anisotropen Rückätzprozess im Bereich der definierten ersten Stellen K1 der Passivierungsbereich 41 mittels Ausnehmungen 42 bis zum Oberflächenbereich 14-1a der ersten Elektroden 14-1 der ersten Elektrodeneinrichtungen 14 geöffnet, wobei insbesondere Spacerelemente 42f aus elektrisch isolierendem Material bestehen bleiben, die zur Isolation von Kantenbereichen oder Randbereichen 18-1b der ersten Elektroden 18-1 der zweiten Elektrodeneinrichtungen 18 gegenüber den ersten Elektroden 14-1 der ersten Elektrodeneinrichtung 14 und gegenüber den ersten Plugbereichen P1 dienen. Dieser Zwischenzustand ist in 9 gezeigt.
Im Übergang zur 10 werden die Ausnehmungen 42 mit einem elektrisch leitenden Material gefüllt, um Zwischenplugbereiche P3 zu bilden, die der späteren Kontaktierung der ersten und zweiten Elektroden 14-1 und 14-2 der ersten Elektrodeneinrichtungen 14 miteinander und mit dem ersten Plugbereich P1 dienen.
Dann wird im Übergang zum Zwischenzustand der 11 eine Materialschicht für die zweiten Elektroden 14-2 der ersten Elektrodeneinrichtung 14 mit planarem Oberflächenbereich ausgebildet, wobei nachfolgend dann durch eine entsprechende Strukturierung voneinander getrennte Paare miteinander verbundener zweiter Elektroden 14-2 der ersten Elektrodeneinrichtung 14 ausgebildet werden, die im Übrigen über den Zwischenplugbereich P3 mit den ersten Elektroden 14-1 der ersten Elektrodeneinrichtung 14 und mit dem ersten Plugbereich P1 elektrisch verbunden sind.
Im Übergang zum Zustand der 12 wird dann abschließend ein schützender und einbettender weiterer Passivierungsbereich 61 mit planarer Oberfläche 61a ausgebildet.

1: Halbleiterspeichereinrichtung
2: Kondensatoranordnung
10-1: Kondensatoreinrichtung
10-2: Kondensatoreinrichtung
10-3: Kondensatoreinrichtung
10-4: Kondensatoreinrichtung
11-1, 11-2: Kontaktelement/Kontaktbereich
14: erste Elektrodeneinrichtung
14-1: erste Elektrode von 14
14-1a: Oberflächenbereich
14-2: zweite Elektrode von 14
14-2a: Oberflächenbereich
16: Dielektrikum, Speicher-, Nodedielektrikum
16-1: erster Dielektrikumsbereich
16-1a: Oberflächenbereich
16-2: zweiter Dielektrikumsbereich
16-2a: Oberflächenbereich
18: zweite Elektrodeneinrichtung
18-1: erste Elektrode von 18
18-1a: Oberflächenbereich
18-1b: Randbereich
18-2: zweite Elektrode von 18
20: Halbleitersubstrat
20a: Oberflächenbereich
20b: Zwischenbereich
21: erste Passivierungsschicht, Isolations
: schicht, -bereich
21a: Oberflächenbereich
22: Ausnehmung
22a: Bodenbereich
22b: Randbereich
24-1: Materialschicht/-bereich für ersten Dielek
: trikmsbereich 16-1
24-1a: Oberflächenbereich
26-1: Materialschicht/-bereich für erste Elektroden
14-1: der ersten Elektrodeneinrichtungen 14
26-1a: Oberflächenbereich
26-2: Materialschicht/-bereich für erste Elektroden
18-1: der zweiten Elektrodeneinrichtungen 18
26-1a: Oberflächenbereich
26b: lateraler Bereich
26c: vertikaler Bereich
31: zweite Passivierungsschicht, Isolations
: schicht, -bereich
31a: Oberflächenbereich
32: Ausnehmung
32f: Randbereich, Spacerbereich
41: Passivierungsschicht, Isolationsschicht,
: -bereich
41a: Oberflächenbereich
42: Ausnehmung
42f: Randbereich, Spacerbereich
61: Passivierungsschicht, Isolationsschicht,
: -bereich
61a: Oberflächenbereich
G: Gateoxidbereich
K-1: erste definierte Stelle, Bereich
K-2: zweite definierte Stelle, Bereich
P-1: erster Kontaktbereich, Plugbereich
P-2: zweiter Kontaktbereich, Plugbereich
P-3: dirtter, Zwischen- oder Verbindungskontaktbe
: reich, -plugbereich
Pa: Oberflächenbereich
Pb: Randbereich
SD: Source-/Drainbereich
SDa: Oberflächenbereich
T1-T4: Transistoreinrichtung, Auswahltransistor
WL: Wortleitung

Claims

Verfahren zum Herstellen eines FeRAM-Speichers mit in einem Halbleiterkörper (20) angeordneten Source- und Drainbereichen (SD), in Zwischenbereichen (20b) zwischen den Source- und Drainbereichen (SD) oberhalb eines Gateoxidbereichs (G) vorgesehenen Gates, einem auf der Oberfläche (20a) des Halbleiterkörpers (20) vorgesehenen ersten Passivierungsbereich (21) und mit auf dem ersten Passivierungsbereich (21) vorgesehenen Kondensatoreinrichtungen (10-1, ..., 10-4), die jeweils eine erste und eine zweite Elektrodeneinrichtung aufweisen, wobei die ersten und die zweiten Elektrodeneinrichtungen (14, 18) über erste bzw. zweite Plugs (P1, P2) durch den ersten Passivierungsbereich (21) hindurch mit den Source- und Drainbereichen (SD) elektrisch verbunden sind, – bei welchem auf dem Halbleiterkörper (20) mit den Source- und Drainbereichen (SD) und mit den Gateoxidbereichen (G) und den Gates den ersten Passivierungsbereich (21) aufgebracht wird, – bei welchem in dem ersten Passivierungsbereich (21) an definierten ersten und zweiten Stellen (K1, K2) im Gebiet oberhalb der Source- und Drainbereiche (SD) bis zu diesen reichende erste Ausnehmungen eingebracht werden, – bei welchem auf der so gebildeten Anordnung ganzflächig und in den ersten Ausnehmungen für die zu bildenden ersten und zweiten Plugs (P1, P2) ein erster Materialbereich aufgetragen wird, – bei welchem der erste Materialbereich für die auszubildenden ersten und zweiten Plugs (P1, P2) mit Ausnahme der zu bildenden Plugs (P1, P2), die in den ersten Ausnehmungen zu bilden sind, bis zur Oberfläche (21a) des ersten Passivierungsbereich (21) abgetragen wird, – bei welchem an den definierten ersten Stellen (K1) jeweils eine Kondensatoreinrichtung (10-1, ..., 10-4) mit ihrer ersten Elektrodeneinrichtung (14-1) in Kontakt mit den ersten Plugs (P1) ausgebildet wird, und zwar durch Abscheiden von einem zweiten Materialbereich zuunterst für die erste Elektrodeneinrichtung und von weiteren Materialschichten (26-1, 24-1, 26-2) für die Elektrodeneinrichtungen und für die Dielektrikumsbereiche und durch selektives Strukturieren, – bei welchem zumindest ein Teil der Kondensatoreinrichtungen (10-1, ..., 10-4) mit jeweils einer Mehrzahl zueinander parallel geschalteter Einzelkondensatoren (C1, C2) ausgebildet wird, deren miteinander verbundene Elektroden die ersten und zweiten Elektrodeneinrichtungen bilden, – bei welchem die Einzelkondensatoren (C1, C2) mit ferro- oder paraelektrischen Dielektrikumsbereichen (16-1, 16-2) mit unterschiedlichen Koerzitivspannungen (VC) ausgebildet werden, so dass unabhängig voneinander in den Einzelkondensatoren einer Kondensatoreinrichtung Informationen ein- und ausgelesen werden können.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, – dass zumindest die ersten Elektrodeneinrichtungen (14) mit einer Mehrzahl jeweils miteinander elektrisch verbundener separater Elektroden (14-1, 14-2) ausgebildet werden.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass zumindest ein Teil der jeweiligen Mehrzahl miteinander verbundener Elektroden (14-1, 14-2) miteinander identifiziert als elektrisch leitender einstückiger Bereich ausgebildet werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Teil der Kondensatoreinrichtungen (10-1, ..., 10-4) mit ihrer jeweiligen ersten Elektrodeneinrichtung (14-1, 14-2) mit der ersten Elektrodeneinrichtung (14-1, 14-2) einer ersten, direkt räumlich benachbarten Kondensatoreinrichtung (10-1, ..., 10-4) und mit ihrer zweiten Elektrodeneinrichtung (18-1) mit der zweiten Elektrodeneinrichtung (18-1) einer zweiten, anderen direkt räumlich benachbarten Kondensatoreinrichtung (10-1, ..., 10-4) der Kondensatoranordnung (2) elektrisch kontaktiert wird, um eine Kondensatoranordnung (2) mit Chainstruktur zu bilden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Kondensatoreinrichtungen (10-1, ..., 10-4) in Form einer Stapel- oder Stackstruktur aufgebaut werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass an den definierten ersten und zweiten Stellen (K1, K2) im oben liegenden ersten Passivierungsbereich (21) die ersten Ausnehmungen durch einen selektiven und gemeinsamen Ätzprozess ausgebildet werden.
Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die ersten und zweiten Plugs (P1, P2) gleichartig aus gebildet werden.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein dritter Materialbereich (24-1) für erste Dielektrikumsbereiche (16-1) in zweidimensionaler und ganzflächiger Art und Weise mit planaren Oberflächenbereichen (24-1a) auf dem Oberflächenbereich (26-1a) des zweiten Materialbereichs (26) abgeschieden wird.
Verfahren nach einem der vorhergehenden Ansprüche 4 bis 8, dadurch gekennzeichnet, – dass der zweite Materialbereich (26-1) für erste Elektroden (14-1) der ersten Elektrodeneinrichtung (14) durch einen anisotropen Ätzprozess und mit zweiten Ausnehmungen (32) im Bereich der zweiten definierten Stellen (K2) strukturiert wird, und – dass dadurch voneinander und von den zweiten Plugs (P2) elektrisch isolierte Paare verbundener erster Elektroden (14-1) der benachbarten, elektrisch kontaktierten ersten Elektrodeneinrichtungen (14) in jeweils gemeinsamen elektrischen Kontakt mit den ersten Plugs (P1) gebildet werden.
Verfahren nach einem der vorangehenden Ansprüche 8 bis 9, dadurch gekennzeichnet, dass der zweite und der dritte Materialbereich (26-1, 24-1) in einer kaskadierten Prozessfolge ausgebildet und gemeinsam strukturiert werden.
Verfahren nach einem der vorangehenden Ansprüche 9 bis 10, dadurch gekennzeichnet, dass ein zweiter Passivierungsbereich (31) eines elektrisch isolierenden Materials ausgebildet wird in zweidimensionaler und ganzflächiger Art und Weise, wobei Oberflächenbereiche (Pa, 16-1a, 14-1a, 21a) der zweiten Plugs (P2), der ersten Dielektrikumsbereiche (16-1), der ersten Elektroden (14-1) der ersten Elektrodeneinrichtung (14) und des ersten Passivierungsbereichs (21) abgedeckt werden, und zwar bis zum Niveau des Oberflächenbereichs (16-1a) des ersten Dielektrikumsbereichs (16-1), und zwar durch nachfolgendes Polieren mit Stopp auf dem Niveau des Oberflächenbereichs (16-1a) des ersten Dielektrikumsbereichs (16-1).
Verfahren nach Anspruch 11, dadurch gekennzeichnet, – dass an den definierten zweiten Stellen (K2) die zweiten Ausnehmungen (32) ausgebildet werden, und zwar durch selektives Rückätzen und – dass dabei Material des zweiten Passivierungsbereichs (31) bis auf das Niveau der Oberflächenbereiche (Pa) der zweiten Plugs (P2) derart abgetragen wird, dass die Oberflächenbereiche (Pa) der zweiten Plugs (P2) jeweils freigelegt werden.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass ein vierter Materialbereich (26-2) für erste Elektroden (18-1) der zweiten Elektrodeneinrichtung (18) abgeschieden wird aus einem elektrisch leitfähigen Material, einem Metall oder Metalloxid und in zweidimensionaler und ganzflächiger Art und Weise und mit planarem Oberflächenbereich (26-2a).
Verfahren nach Anspruch 13, dadurch gekennzeichnet, – dass der vierte Materialbereich (26-2) für die ersten Elektroden (18-1) der zweiten Elektrodeneinrichtungen (18) durch einen anisotropen Ätzprozess und mit Ausnehmungen im Bereich der ersten definierten Stellen (K1) strukturiert wird und – dass dadurch voneinander und von den ersten Plugs (P1) elektrisch isolierte Paare verbundener erster Elektroden (18-1) der benachbarten, elektrisch kontaktierten zweiten Elektrodeneinrichtung (18) in jeweils gemeinsamen elektrischen Kontakt mit den zweiten Plugs (P2) gebildet werden.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass ein fünfter Materialbereich (24-2) für zweite Dielektrikumsbereiche (16-2) abgeschieden wird, und zwar in zweidimensionaler und ganzflächiger Art und Weise und mit planarem Oberflächenbereich (26-2a) auf dem Oberflächenbereich (24-2a) des vierten Materialbereichs (24-2).
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass ein dritter Passivierungsbereich (41) eines elektrisch isolierenden Materials in zweidimensionaler und ganzflächiger Art und Weise ausgebildet wird, wobei Oberflächenbereiche (18-1a, 16-2a, 21a) der ersten Elektroden (18-1) der zweiten Elektrodeneinrichtungen (18), der zweiten Dielektrikumsbereiche (16-2) und des zweiten Passivierungsbereichs (31) abgedeckt werden, und zwar bis zum Niveau der Oberflächenbereiche (16-2a) der zweiten Dielektrikumsbereiche (16-1) durch nachfolgendes Polieren mit Stopp auf dem Niveau der Oberflächenbereiche (16-2a) der zweiten Dielektrikumsbereiche (16-2).
Verfahren nach Anspruch 16, dadurch gekennzeichnet, – dass an den definierten ersten Stellen (K1) dritte Ausnehmungen (42) ausgebildet werden durch selektives Rückätzen und – dass dabei Material des dritten Passivierungsbereichs (41) bis auf das Niveau der Oberflächenbereiche (14-1a) der ersten Elektroden (14-1) der ersten Elektrodeneinrichtungen (14) derart abgetragen wird, dass der Oberflächenbereich (14-1a) der ersten Elektroden (14-1) der ersten Elektrodeneinrichtungen (14). zumindest zum Teil freiliegt und dass dabei zur elektrischen Isolation der ersten Elektroden (14-1) der ersten Elektrodeneinrichtungen (14) in benachbarten Randbereichen (18-1b) der ersten Elektroden (18-1) der zweiten Elektrodeneinrichtungen (18) Spacerelemente (42f) ausgebildet werden.
Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass ein sechster Materialbereich (29) eines elektrisch leitenden Materials in zweidimensionaler, ganzflächiger und die dritten Ausnehmungen (42) jeweils bis auf das Niveau der Oberflächenbereiche (14-1a) der ersten Elektroden (14-1) der ersten Elektrodeneinrichtungen (14) füllender Art und Weise ausgebildet wird und nachfolgend mit Stopp auf dem Niveau der Oberflächenbereiche (16-2a) der zweiten Dielektrikumsbereiche des Dielektrikums (16) poliert wird, um dadurch Zwischenplugbereiche (P3) in elektrischem Kontakt mit den ersten Elektroden (14-1) der ersten Elektrodeneinrichtungen (14) und mit den ersten Plugs (P1) auszubilden.
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass ein siebter Materialbereich (26-3) für zweite Elektroden (14-2) der ersten Elektrodeneinrichtung (14) aus einem elektrisch leitfähigen Material in zweidimensionaler und ganzflächiger Art und Weise und mit planarem Oberflächenbereich (26-3a) ausgebildet wird.
Verfahren nach Anspruch 19, dadurch gekennzeichnet, – dass der siebte Materialbereich (26-3) für die zweiten Elektroden (14-2) der ersten Elektrodeneinrichtung (14) durch einen anisotropen Ätzprozess und mit Ausnehmungen im Bereich der definierten zweiten Stellen (K2) strukturiert wird, – dass dadurch voneinander und von den ersten Elektroden (18-1) der zweiten Elektrodeneinrichtung (18) elektrisch isolierte Paare verbundener zweiter Elektroden (14-2) der ersten benachbarten, elektrisch kontaktierten Elektrodeneinrichtung (14) in jeweils gemeinsamen Kontakt mit dem Zwischenplugbereich (P3) gebildet werden.
Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass ein vierter Passivierungsbereich (61) eines elektrisch isolierenden Materials in zweidimensionaler, konformer und ganzflächiger Art und Weise augebildet wird, wobei Oberflächenbereiche (14-2a, 51a) der zweiten Elektroden (14-2) der ersten Elektrodeneinrichtung (14) und des vierten Passivierungsbereichs (51) eingebettet oder abgedeckt werden, und zwar mit planarem Oberflächenbereich (61a).
Verfahren nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass eine Mehrzahl von Kondensatoreinrichtungen übereinander angeordnet ausgebildet werden.