DE19724449A1 - Halbleiterspeichereinrichtung und verschiedene Systeme für deren Anbringung - Google Patents

Halbleiterspeichereinrichtung und verschiedene Systeme für deren Anbringung

Info

Publication number
DE19724449A1
DE19724449A1 DE19724449A DE19724449A DE19724449A1 DE 19724449 A1 DE19724449 A1 DE 19724449A1 DE 19724449 A DE19724449 A DE 19724449A DE 19724449 A DE19724449 A DE 19724449A DE 19724449 A1 DE19724449 A1 DE 19724449A1
Authority
DE
Germany
Prior art keywords
cell
transistor
memory
series
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19724449A
Other languages
English (en)
Other versions
DE19724449B4 (de
Inventor
Daisaburo Takashima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP15313797A external-priority patent/JP3766181B2/ja
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to DE19758791A priority Critical patent/DE19758791B4/de
Priority claimed from DE19758791A external-priority patent/DE19758791B4/de
Publication of DE19724449A1 publication Critical patent/DE19724449A1/de
Application granted granted Critical
Publication of DE19724449B4 publication Critical patent/DE19724449B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

Hintergrund der Erfindung
Die vorliegende Erfindung betrifft eine nicht flüchtige Halbleiterspeichereinrichtung unter Verwendung eines ferroelektrischen Kondensators, ein Verfahren für deren Ansteuerung und verschiedene Systeme, die jeweils die Halbleiterspeichereinrichtung aufweisen.
In den vergangenen Jahren hat ein nicht flüchtiger Speicher (FRAM) unter Verwendung eines ferroelektrischen Kondensators beträchtliche Aufmerksamkeit als einer der Halbleiterspeicher erweckt. Da der FRAM(Speicher) dahingehend vorteilhaft ist, daß er nicht flüchtig ist, die Anzahl von wiederholten Einschreibungszugriffen 10¹² ist, die Lese/Einschreibezeit fast derjenigen eines DRAMs gleicht und er bei einer niedrigen Spannung von 3-5 V arbeiten kann, können die FRAMs alle Speichermärkte ersetzen.
Zusammen mit Entwicklungen wurde die Zellengröße des FRAMs durch Vereinfachung und Mikrostrukturierung des Zellenaufbaus wie bei der Entwicklung von DRAMs verkleinert. Fig. 1A zeigt die Speicherzelle eines herkömmlichen DRAMs unter Verwendung eines Einzeltransistor/Einzelkondensator-Aufbaus. Fig. 1B zeigt die Speicherzelle eines herkömmlichen FRAMs mit einem Einzeltransistor/Einzelkondensator-Aufbau. Das Bezugssymbol WL bezeichnet eine Wortleitung; BL eine Bitleitung; SN einen Speicherknoten und PL eine Plattenelektrode.
Die FRAM Speicherzelle weist grundlegend den gleichen Aufbau wie derjenigen des DRAMs auf. Der FRAM unterscheidet sich von dem DRAM in den folgenden zwei Punkten.
  • (1) Obwohl der DRAM ein Dielektrikum ohne irgendeine spontane dielektrische Polarisation als ein Kondensator verwendet, verwendet der FRAM einen ferroelektrischen Kondensator.
  • (2) In dem DRAM ist die Plattenelektrode an einem Anschluß des Kondensators auf (1/2)Vcc fixiert. Jedoch wird in dem FRAM das Plattenelektrodenpotential innerhalb des Bereichs von 0 V bis Vcc geändert.
Für (2) wird jedoch die Vorgehensweise (das Schema) einer Änderung des Plattenelektrodenpotentials durch eine Vorgehensweise einer Fixierung der Plattenelektrode auf (1/2)Vcc ersetzt.
Deshalb gleicht der FRAM dem DRAM mit Ausnahme von (1). Der FRAM weist auch den gleichen Zellenfeldaufbau wie derjenige des DRAMs auf. Der FRAM weist einen Aufbau mit gefalteter Bitleitung (BL) auf, wie in Fig. 1C gezeigt. Die minimale Zellengröße zu dieser Zeit wird wie folgt dargestellt:
2F × 4F = 8F².
In Fig. 1C bezeichnet ein Bezugssymbol MC eine Speicherzelle; SA ein Erfassungs- oder Leseverstärker; und F eine minimale Verarbeitungsgröße. und BL in Fig. 1C bezeichnen ein Bitleitungspaar.
Das Prinzip des Betriebs des FRAMs wird kurz unter Bezugnahme auf die Fig. 2A und 2B beschrieben.
In dem DRAM wird der Zellentransistor eingeschaltet und Vcc oder eine Spannung von 0 V wird an den Zellenkondensator angelegt, um Ladungen einzuschreiben, wodurch ein Datenwert "0" oder "1" gespeichert wird. Beim Lesen wird der Zellentransistor eingeschaltet, um die Ladungen auszulesen. In dem DRAM sind die akkumulierten Ladungen (Polarisationswert [C]) proportional zu der Spannung, die über dem Zellenkondensator angelegt wird, wie in Fig. 2A gezeigt. Wenn die angelegte Spannung aufgrund eines Leckstroms an dem p-n Übergang des Zellentransistors oder dergleichen 0 V wird, wird aufgrund dessen auch der Polarisationswert 0 C und die Information wird zerstört.
In dem FRAM weisen die Polarisationscharakteristiken jedoch eine Hysterese auf. Ein Fall, bei dem nach einer Einschaltung der Energie die Spannung der Platte (PL) 0 V ist, ist das Potential des Speicherknotens (SN) 0 V ist und ein Datenwert "0" in die Zelle eingeschrieben worden ist, wird betrachtet. Da das Plattenelektrodenpotential 0 V ist und das Speicherknotenpotential 0 V ist, ist die an den ferroelektrischen Kondensator angelegte Spannung 0 V und der Polarisationswert ist an einer Position D der verbleibenden Polarisation (= -Pr) in Fig. 2B. Wenn der Speicherzellen- Datenwert ausgelesen werden soll, wird das Potential der Bitleitung (BL) auf 0 V vorgeladen, der Zellentransistor wird eingeschaltet und die Plattenelektrodenspannung wird auf Vcc angehoben. Da die Bitleitungskapazität größer als die Speicherknotenkapazität ist, wird eine Spannung -Vcc zwischen die Bitleitung und die Plattenelektrode angelegt. Der Polarisationswert ändert sich von dem Punkt D auf einen Punkt C, so daß ein Potential, welches der kleinen Sättigungs- Polarisations-Differenz Ps-Pr entspricht, an die Bitleitung ausgelesen wird.
Wenn ein Datenwert "1" in die Zelle eingeschrieben worden ist, wird die Spannung -Vcc zwischen die Bitleitungen und die Plattenelektrode angelegt, wie in dem voranstehend beschriebenen Fall. Dementsprechend tritt eine Polarisationsinversion oder -umkehrung von einem Punkt B auf den Punkt C auf und Ladungen in einer großen Menge, die Ps+Pr entspricht, werden an die Bitleitung ausgelesen.
Das Referenz-Bitleitungspotential wird auf das Potential angehoben, bei dem Ladungen entsprechend Ps ausgelesen werden. Beim Auslesen des Datenwerts "1" wird eine Potentialdifferenz, die (Ps+Pr)-(Ps) = Pr entspricht, zwischen der Referenz-Bitleitung und der Bitleitung erzeugt. Beim Lesen des Datenwerts "0" wird eine Potentialdifferenz, die (Ps-Pr)-(Ps) = -Pr entspricht, zwischen der Referenz- Bitleitung und der Bitleitung erzeugt. Dieses Ergebnis (Potentialdifferenz) wird durch den Leseverstärker verstärkt. Das Ausleseergebnis wird durch den Leseverstärker verstärkt. Für den Datenwert "1" wird die Bitleitung auf Vcc gelegt. Für den Datenwert "0" wird die Bitleitung auf 0 V gelegt.
Zum erneuten Einschreiben des Speicherzellen-Datenwerts wird die Plattenelektrodenspannung wieder auf 0 V abgesenkt. Zu dieser Zeit kehrt der Datenwert "0" von dem Punkt C auf den Punkt D bei BL-PL = 0 V zurück und der Datenwert "1" kehrt von dem Punkt C auf den Punkt D und dann polarisations­ invertiert auf einen Punkt A bei BL-PL = Vcc zurück. Danach wird der Zellentransistor ausgeschaltet. Der Datenwert "1" bewegt sich von dem Punkt A zu dem Punkt B, wenn das Speicherknotenpotential aufgrund des Leckstroms auf 0 V absinkt und an einem Punkt B stoppt. Fig. 3A zeigt die Abfolge von Betriebsvorgängen.
Der größte Unterschied zwischen dem Betrieb des FRAMs und demjenigen des DRAMs ist wie folgt. In dem FRAM wird kein Datenwert ausgelesen, indem lediglich der Zellentransistor eingeschaltet und die Bitleitung BL und der Speicherknoten SN kurzgeschlossen wird. Keine Ladungen werden entfernt, bis die Richtung einer Polarisation umgekehrt zu derjenigen zum Einschreiben der Ladungen zwischen der Bitleitung BL (Speicherknoten SN) und der Plattenelektrode PL umgekehrt ist. Demzufolge wird ein Plattenelektrodenbetrieb mit einer großen Lastkapazität benötigt und ein Lese/Schreibzugriff benötigt viel Zeit. Dies ist der Nachteil des FRAMs.
Um dieses Problem zu lösen, wird das Schema einer Festlegung des Plattenelektrodenpotentials auf (1/2)Vcc vorgeschlagen, wie voranstehend beschrieben. Die Fig. 3B und 3C zeigen die Betriebsvorgänge dieses Schemas. Zunächst sei daran erinnert, daß nach einer Energieeinschaltung (auf der linken Seite der Fig. 3B und 3C) die Plattenelektrode PL auf (1/2)Vcc vorgeladen wird und die Bitleitung BL auf 0 V vorgeladen wird. Die Wortleitung WL wird gewählt, um den Zellentransistor einzuschalten. Zu dieser Zeit wird eine Spannung von -(1/2)Vcc zwischen die Bitleitung BL und die Plattenelektrode PL angelegt. Wie in Fig. 2B gezeigt, ist der Datenwert "1" von dem Punkt B zu dem Punkt C polarisations­ invertiert, der Datenwert "0" bewegt sich von dem Punkt D an den Punkt C ohne eine Polarisationsinversion und die akkumulierten Ladungen werden an die Bitleitung BL ausgelesen. Die Information "0" oder "1" wird in Abhängigkeit von der Anwesenheit/Abwesenheit einer Polarisationsinversion ausgelesen. Das Ausleseergebnis wird durch den Lese- oder Erfassungsverstärker verstärkt. Für den Datenwert "1" wird die Bitleitung BL auf Vcc gelegt. Für den Datenwert "0" wird die Bitleitung BL auf Vss gelegt. Eine Spannung von (1/2)Vcc = BL-PL oder eine Spannung von (-1/2)Vcc = BL-PL wird an die Zellen angelegt. Der Datenwert "1" bewegt sich von dem Punkt C an den Punkt A, der Datenwert "0" bleibt an dem Punkt C und der Datenwert wird eingeschrieben.
Die in Fig. 3B gezeigte Vorgehensweise unterscheidet sich geringfügig von der in Fig. 3C gezeigten in dem nachfolgenden Betrieb. Nachdem in Fig. 3B die Bitleitung BL auf (1/2)Vcc ausgeglichen ist (genauer gesagt, der Datenwert "1" bewegt sich von dem Punkt A an den Punkt B und der Datenwert "0" bewegt sich von dem Punkt C an den Punkt D), wird die Wortleitung WL geschlossen, um das Bitleitungspotential auf 0 V zurückzuführen. Selbst wenn die Bitleitung BL ausgeglichen ist, bleibt der Datenwert auf dem Punkt B oder D, so daß der Datenwert nicht zerstört wird. Dieser Betrieb nutzt die Charakteristiken des ferroelektrischen Kondensators in umgekehrter Weise. Nachdem die Wortleitung WL in Fig. 3C geschlossen ist, wird die Bitleitung BL auf (1/2)Vcc ausgeglichen (genauer gesagt, der Datenwert "1" bleibt auf dem Punkt A und der Datenwert "0" bleibt auf dem Punkt C). Zum Lesen nach einem Wiederaufruf wird die Ladungsdifferenz (Ps-Pr) zwischen dem Punkt A und dem Punkt B oder zwischen dem Punkt C und dem Punkt D verwendet, wie in dem DRAM (die Verschlechterung des Betrags der verbleibenden Polarisation Pr aufgrund der von einer Polarisationsinversion beim Lesen verursachten Ermüdung wird unterdrückt).
Die in den Fig. 3B oder 3C gezeigte Vorgehensweise ist vorteilhafter als die in Fig. 3A gezeigte dahingehend, daß die Betriebsgeschwindigkeit der Zugriffszeit oder der Zykluszeit sich im Gegensatz zu der Vorgehensweise einer Änderung des Plattenelektrodenpotentials nicht verschlechtert, so daß ein Hochgeschwindigkeitsbetrieb ermöglicht wird. Andererseits ist die in den Fig. 3B oder 3C gezeigte Vorgehensweise nachteiliger als die in der Fig. 3A gezeigte dahingehend, daß die Spannung (Koerzitivspannung Vc), die für eine Polarisationsinversion benötigt wird, (1/2)Vcc oder weniger sein muß (dieses Problem wird durch Verringern der Größe des ferroelektrischen Films gelöst). Zusätzlich weist der FRAM einen großen Nachteil dahingehend auf, daß ein Auffrischungsbetrieb benötigt wird, wie bei dem DRAM (der Auffrischungsbetrieb erhöht den Bereitschaftsstrom oder erzeugt eine Belegtrate).
Bei der in Fig. 3B gezeigten Vorgehensweise liegt der Speicherknoten SN der Zelle auf (1/2)Vcc in dem Bereitschaftszustand. Wenn das Speicherknotenpotential aufgrund des Leckstroms an dem p-n Übergang oder dergleichen niedriger als (1/2)Vcc wird, bewegt sich der Datenwert "1" von dem Punkt B auf den Punkt C und der Datenwert wird zerstört. Demzufolge muß der Auffrischungsbetrieb ausgeführt werden, um die Wortleitung WL zu wählen und das Potential von (1/2)Vcc in dem Speicherknoten SN zu jeder vorgegebenen Periode in den Bereitschaftszustand einzuschreiben, wie auf der rechten Seite von Fig. 3B gezeigt.
Bei der in Fig. 3C gezeigten Vorgehensweise wird der Speicherknoten SN auf Vcc oder 0 V in den Bereitschaftszustand eingestellt. Wenn das Speicherknotenpotential aufgrund des Leckstroms an dem p-n Übergang oder dergleichen kleiner als Vcc wird, bewegt sich der Datenwert "1" von dem Punkt A an den Punkt B und dann an den Punkt C und der Datenwert wird zerstört. Da in diesem Fall der normale Betrieb der gleiche wie derjenige des DRAMs ist, wird der Datenwert auf eine Bewegung an den Punkt B hin zerstört. Demzufolge muß der Auffrischungsbetrieb ausgeführt werden, um die Wortleitung WL und eine Auslesung/Erfassung/Neueinschreibung des Datenwerts zu jeder vorgegebenen Periode in den Bereitschaftszustand zu wählen, genau wie bei dem DRAM, wie auf der rechten Seite in Fig. 3C gezeigt.
Für die herkömmlichen DRAMs werden verschiedene Zellen entwickelt, um eine Zellengröße kleiner als 8F² zu realisieren. Ein Transistor vom Stapeltyp oder TFT (Dünnfilmtransistor) vom Stapeltyp wird verwendet, um eine Größe von 4F² zu realisieren, oder Zellentransistoren werden in Reihe geschaltet und Kondensatoren werden zwischen die Zellentransistoren und die Plattenelektrode PL geschaltet, wodurch eine Größe von ungefähr 4F² (NAND-Zelle) realisiert wird.
Da die Ersatzschaltung des FRAMs im Grunde genommen die gleiche wie diejenige des DRAMs ist, kann ein FRAM mit einer Größe von 4F² mit dem gleichen Zellenaufbau wie derjenige des DRAMs realisiert werden. Der FRAM weist auch die gleichen Probleme wie diejenigen des SRAMs auf. Der Transistor vom Stapeltyp oder der TFT vom Stapeltyp kann kaum hergestellt werden, weil der Herstellungsprozeß komplexer als derjenige für einen herkömmlichen planaren Transistor mit einer Größe von 8F², der leicht hergestellt werden kann, ist. In dem FRAM sind diese Zellen grundlegend als Grabenzellen realisiert, in denen ein Transistor nach dem Prozeß für den ferroelektrischen Kondensator gebildet wird. Deshalb nimmt die Dielektrizitätskonstante des ferroelektrischen Kondensators aufgrund des Wärmeprozesses bei dem Transistor- Herstellungsprozeß ab.
Die NAND-Zelle kann unter Verwendung eines planaren Transistors hergestellt werden und kann einen Stapelzellen- Aufbau aufweisen, bei dem der Kondensator nach dem Transistorprozeß gebildet wird. In der NAND-Zelle müssen jedoch Zellendaten sequentiell aus Zellen, die näher zu der Bitleitung BL liegen, ausgelesen werden, oder sie müssen sequentiell in Zellen, die weiter von der Bitleitung BL entfernt liegen, eingeschrieben werden. Dies verschlechtert die Eigenschaften für einen wahlfreien Zugriff als einen wichtigen Punkt eines universellen Speichers und ermöglicht nur einen Blockauslese/Einschreibe-Zugriff.
Wenn wie voranstehend beschrieben in dem herkömmlichen FRAM eine Speicherzelle mit einer Größe von 4F² kleiner als 8F² realisiert werden soll, wird der Prozeß für z. B. den Transistor vom Stapeltyp komplex oder die Eigenschaften für einen wahlfreien Zugriff eines universellen Speichers verschlechtern sich z. B. für eine NAND-Zelle. Zusätzlich kann der herkömmliche FRAM nicht gleichzeitig den Hochgeschwindigkeitsbetrieb der Vorgehensweise einer Festlegung des Plattenelektrodenpotentials und ein Weglassen des Auffrischungsbetriebs realisieren.
Verschiedene Systeme mit Halbleiterspeichern haben eine Ersetzung des herkömmlichen DRAMs durch den FRAM untersucht. Jedoch haben derartige Untersuchungen wegen der oben beschriebenen, für den FRAM einzigartigen Probleme, noch kein praktisches Niveau erreicht.
Kurze Zusammenfassung der Erfindung
Es ist eine Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung bereitzustellen, die eine Speicherzelle mit einer kleineren Größe als 8F² (z. B. 4F²) ohne Verwendung eines Transistors vom Stapeltyp oder dergleichen realisieren und auch eine Funktion für einen wahlfreien Zugriff aufrechterhalten kann.
Es ist eine andere Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung bereitzustellen, die durch Festlegen des Plattenpotentials einen Hochgeschwindigkeitsbetrieb und ein Weglassen eines Auffrischungsbetriebs gleichzeitig realisieren kann.
Es ist eine noch andere Aufgabe der vorliegenden Erfindung, verschiedene Systeme bereitzustellen, die das Systembetriebsverhalten durch Anbringen der Halbleiterspeichereinrichtung verbessern können.
Anordnung
Um die obigen Probleme zu lösen, verwendet die Erfindung die folgenden Anordnungen.
(1) Ein Computersystem umfaßt: Einen Mikroprozessor zum Ausführen von verschiedenen arithmetischen Verarbeitungsoperationen; eine Eingabe/Ausgabe-Einrichtung, die mit dem Mikroprozessor verbunden ist, um Daten an eine/von einer externe(n) Einrichtung zu senden/zu empfangen; und eine Halbleiterspeichereinrichtung, die mit einem Mikroprozessor verbunden ist, um Daten zu speichern, wobei die Halbleiterspeichereinrichtung eine Vielzahl von Speicherzellen umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, eine vorgegebene Anzahl von Speicherzellen in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts zum Bilden eines Speicherzellenblocks verbunden ist, und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
(1-1) Das Computersystem umfaßt eine Steuereinrichtung für die Halbleiterspeichereinrichtung.
(1-2) Das Computersystem umfaßt ein flüchtiges RAM.
(1-3) Das Computersystem umfaßt ein ROM.
(2) Eine IC-Karte umfaßt einen IC-Chip mit einer Halbleiterspeichereinrichtung, wobei die Halbleiterspeichereinrichtung eine Vielzahl von Speicherzellen umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einem ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, eine vorgegebene Anzahl von Speicherzellen in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden, und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
(3) Ein digitales Bildeingabesystem umfaßt: eine Bildeingabeeinrichtung zum Eingaben von Bilddaten; eine Datenkompressionseinrichtung zum Komprimieren der eingegebenen Bilddaten; eine Halbleiter-Speichereinrichtung zum Speichern der komprimierten Bilddaten; eine Ausgabeeinrichtung zum Ausgeben der komprimierten Bilddaten; und eine Anzeigeeinrichtung zum Anzeigen einer der eingegebenen Bilddaten und der komprimierten Bilddaten, wobei die Halbleiterspeichereinrichtung eine Vielzahl von Speicherzellen umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einem ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, eine vorgegebene Anzahl von Speicherzeilen in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden, und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
(3-1) Das digitale Bildeingabesystem weist eine Funktion als eine digitale Kamera auf.
(3-2) Das digitale Bildeingabesystem weist eine Funktion als eine digitale Videokamera auf.
(4) Ein Speichersystem umfaßt: Eine Halbleiter- Speichereinrichtung zum Speichern von Daten; und eine Eingabe/Ausgabeeinrichtung, die mit der Halbleiter- Speichereinrichtung verbunden ist, um an eine/von einer externe/externen Einrichtung Daten zu senden/empfangen, wobei die Halbleiter-Speichereinrichtung eine Vielzahl von Speicherzellen umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß an einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, eine vorgegebene Anzahl von Speicherzellen in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden, und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
(4-1) Das Speichersystem umfaßt eine Steuereinrichtung zum Steuern der Halbleiter-Speichereinrichtung.
(4-2) Eine Speicherinformation umfaßt Bilder wie beispielsweise Kino, Musik und Befehle, und eine Spiel- Software, eine OA-Software, eine OS-Software, Wörterbücher und Karteninformation.
(5) Ein System LSI-Chip (LSI: Großintegration) umfaßt: Einen Kernabschnitt zum Ausführen von verschiedenen Verarbeitungsvorgängen; und eine Halbleiter- Speichereinrichtung zum Speichern von Daten, wobei die Halbleiter-Speichereinrichtung eine Vielzahl von Speicherzellen umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einen Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, eine vorgegebene Anzahl von Speicherzellen in Reihe geschaltet sind, und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden, und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
(5-1) Der Kernabschnitt ist eine MPU.
(5-2) Gemäß (5-1) wird die Halbleiter-Speichereinrichtung als ein Mikrocode-Speicher verwendet.
(5-3) Gemäß (5-1) wird die Halbleiter-Speichereinrichtung als ein Befehls-Cache-Speicher verwendet.
(5-4) Gemäß (5-1) wird die Halbleiter-Speichereinrichtung als ein Daten-Cache-Speicher verwendet.
(5-5) Gemäß (5-1) wird die Halbleiter-Speichereinrichtung als ein Datenspeicher verwendet.
(5-6) Der Kernabschnitt ist ein Bildverarbeitungsabschnitt zum Ausführen einer Bildverarbeitung.
(5-7) Gemäß (5-6) wird die Halbleiter-Speichereinrichtung als ein Bilddatenspeicher verwendet.
(5-8) Der Kernabschnitt ist ein Logikabschnitt zum Ausführen von verschiedenen logischen Berechnungen.
(5-9) Der LSI-Chip ist ein logik-variabler LSI-Chip.
(5-10) Gemäß (5-9) wird die Halbleiter-Speichereinrichtung als ein Informationsspeicher mit logischer Synthese verwendet.
(5-11) Gemäß (5-9) wird die Halbleiter-Speichereinrichtung als ein Informationsspeicher für eine logische Verbindung verwendet.
(5-12) Gemäß (5-9) wird die Halbleiter-Speichereinrichtung als ein Zwischenverbindungs-Informationsspeicher verwendet.
(6) Ein mobiles Computersystem umfaßt: Einen Mikroprozessor zum Ausführen von verschiedenen arithmetischen Verarbeitungsvorgängen; eine mit dem Mikroprozessor verbundene Eingabeeinrichtung, zum Eingeben von Daten; eine Funkwellenaussende-/Empfangs-Einrichtung, die mit dem Mikroprozessor verbunden ist, um Daten an eine/von einer externe/externen Einrichtung zu senden/zu empfangen; eine mit der Sende/Empfangs-Einrichtung verbundene Antenne; eine Anzeigeeinrichtung, die mit dem Mikroprozessor verbunden ist, um eine erforderliche Information anzuzeigen; und eine Halbleiter-Speichereinrichtung, die mit dem Mikroprozessor verbunden ist, um Daten zu speichern, wobei die Halbleiter- Speichereinrichtung eine Vielzahl von Speicherzellen umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einem ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain- Anschluß verbunden ist, aufweisen, eine vorgegebene Anzahl von Speicherzellen in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden, und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Speicherfeld zu bilden.
(6-1) Das mobile Computersystem weist eine Funktion als ein mobiles Telefon auf.
(6-2) Das mobile Computersystem weist eine Funktion als ein mobiles TV-Telefon auf.
(6-3) Das mobile Computersystem weist eine Funktion als ein mobiles TV und ein mobiles Video auf.
(6-4) Das mobile Computersystem weist die Funktion als eine mobile Computeranzeige auf.
(7) Eine Halbleiter-Speichereinrichtung umfaßt: Eine Vielzahl von Speicherzellen, die jeweils einen Transistor mit einem Source-Terminal und einem Drain-Terminal und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, wobei die Vielzahl von Speicherzellen angeordnet sind, um ein Zellenfeld zu bilden.
(8) Eine Halbleiter-Speichereinrichtung umfaßt: Eine Vielzahl von Speicherzellen, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, wobei die Vielzahl von Speicherzellen in Reihe geschaltet sind, um einen Speicherzellenblock zu bilden, und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
(9) Gemäß (8) umfaßt der Speicherzellenblock einen Wähltransistor, der mit wenigstens einem Anschluß der Vielzahl von in Reihe geschalteten Speicherzellen verbunden ist.
(9-1) Die zwei Anschlüsse des Speicherblocks sind jeweils mit benachbarten Bitleitungen verbunden.
(9-2) Gemäß (9-1) bilden die benachbarten Bitleitungen ein Bitleitungspaar und sind mit dem Leseverstärker verbunden.
(9-3) Gemäß (9-1) und (9-2) wird der Wähltransistor durch eine Vielzahl von in Reihe geschalteten Wähltransistoren gebildet.
(10) Eine Halbleiter-Speichereinrichtung umfaßt: Eine Vielzahl von Speicherzellen, die jeweils einen Transistor mit einem Source-Terminal und einem Drain-Terminal und einem ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, wobei die Vielzahl von Speicherzellen in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden, ein Anschluß des Speicherzellenblocks mit einer Bitleitung verbunden ist und der andere Anschluß mit einer Plattenelektrode verbunden ist.
(10-1) Ein Aufbau mit offener Bitleitung wird durch ein Bitleitungspaar von benachbarten Zellenfeldern gebildet.
(10-2) Eine Information eines Bits (Einzelbit-Information) wird in zwei Speicherzellen gespeichert, die mit zwei Bitleitungen des gleichen Zellenfelds verbunden sind, und ein Aufbau mit einer gefalteten Bildleitung wird durch ein Bildleitungspaar gebildet.
(10-3) In dem Bereitschaftszustand nach dem Einschalten der Energie befinden sich die Vielzahl von Transistoren von dem Speicherblock in einem EIN-Zustand und der Wähltransistor befindet sich in einem AUS-Zustand.
(10-4) Beim Wählen einer beliebigen Speicherzelle in dem Speicherblock wird der Wähltransistor eingeschaltet, während der Transistor der gewählten Zelle ausgeschaltet wird und die Transistoren der übrigen Zellen EIN gehalten werden.
(10-5) Das Plattenelektrodenpotential wird auf (1/2)Vcc oder eine konstante Spannung nach einer Einschaltung der Energie sowohl in dem Bereitschaftszustand als auch in dem aktiven Zustand fixiert. Zusätzlich wird kein Zellendaten- Auffrischungsbetrieb ausgeführt.
(10-6) Das Plattenelektrodenpotential wird auf 0 V in dem Bereitschaftszustand nach dem Einschalten der Energie eingestellt und innerhalb des Bereichs von 0 V und Vcc beim Lesen/Einschreiben von Daten aus der/in die gewählten/gewählte Zelle geändert.
(10-7) Die Bitleitung wird auf 0 V vorgeladen, bevor ein Zellendatenwert ausgelesen wird.
(10-8) Die Bitleitung wird auf Vcc vorgeladen, bevor ein Zellendatenwert ausgelesen wird.
(10-9) Die Blind- oder Dummy-Zelle weist den gleichen Schaltungsaufbau wie derjenige der Speicherzelle in dem Speicherblock auf.
(10-10) Die Kondensatorfläche der Dummy-Zelle ist um einen Faktor 1,5 bis 3 größer als diejenige einer normalen Zelle.
(10-11) Die Dummy-Zelle verwendet einen paraelektrischen Kondensator.
(10-12) Der ferroelektrische Kondensator jeder Speicherzelle wird durch Parallelschalten einer Vielzahl von ferroelektrischen Kondensatoren gebildet.
(10-13) Der ferroelektrische Kondensator jeder Speicherzelle wird durch Parallelschalten einer Vielzahl von ferroelektrischen Kondensatoren mit unterschiedlichen Dicken gebildet.
(10-14) der ferroelektrische Kondensator jeder Speicherzelle wird durch Parallelschalten einer Vielzahl von ferroelektrischen Kondensatoren mit unterschiedlichen Koerzitivspannungen gebildet.
(10-15) Der ferroelektrische Kondensator jeder Speicherzelle ist durch Verbinden einer Vielzahl von ferroelektrischen Kondensatoren und wenigstens einem Spannungsabfallelement gebildet.
(10-16) Der ferroelektrische Kondensator jeder Speicherzelle ist durch Verbinden einer Vielzahl von ferroelektrischen Kondensatoren und wenigstens einem Widerstandselement gebildet.
(10-17) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem ein erster ferroelektrischer Kondensator und ein Widerstandselement in Reihe geschaltet werden, und ein zweiter ferroelektrischer Kondensator zu den in Reihe geschalteten Elementen parallelgeschaltet wird.
(10-18) Gemäß (10-12) bis (10-17) speichert jeder der Vielzahl von ferroelektrischen Kondensatoren jeder Speicherzelle die Information eines Bits (1-Bit).
(10-19) Gemäß (10-12) bis (10-15) speichert jeder der Vielzahl von ferroelektrischen Kondensatoren jeder Speicherzelle die 1-Bit Information und ein 1-Bit Datenwert wird aus jedem/in jeden der Vielzahl von ferroelektrischen Kondensatoren ausgelesen/eingeschrieben, indem die an den ferroelektrischen Kondensator zu legende Spannung geändert wird.
(10-20) Gemäß (10-13) und (10-14) speichert jeder der Vielzahl von ferroelektrischen Kondensatoren jeder Speicherzelle eine Information von 1-Bit. Beim Lesen wird eine niedrige Spannung an den ferroelektrischen Kondensator angelegt, um Polarisationsladungen aus einem der Vielzahl von ferroelektrischen Kondensatoren auszulesen und die ausgelesene Information wird außerhalb des Zellenfelds gespeichert. Als nächstes wird die angelegte Spannung angehoben, um Polarisationsladungen von einem der übrigen ferroelektrischen Kondensatoren auszulesen. Beim Einschreiben wird die Spannung sequentiell abgesenkt und an die ferroelektrischen Kondensatoren in einer umgekehrten Reihenfolge zu derjenigen beim Lesen angelegt, wodurch ein Einschreibvorgang ausgeführt wird.
(10-21) Gemäß (10-12) bis (10-17) weist der Leseverstärker einen Speicher zur vorübergehenden Speicherung auf.
(10-22) Gemäß (10-13) ist der Unterschied in der Dicke zwischen den ferroelektrischen Kondensatoren vorzugsweise 3 oder ein höherer Faktor.
(10-23) Gemäß (10-14) ist der Unterschied in der Koerzitiv­ spannung zwischen den ferroelektrischen Kondensatoren 3 oder mehr als 3.
(11) Gemäß (10), wobei die Wähltransistoren erste und zweite Wähltransistoren umfassen, die in Reihe geschaltet sind.
(11-1) Ein Aufbau mit einer offenen Bitleitung wird durch ein Bitleitungspaar von benachbarten Zellenfeldern gebildet.
(11-2) Beim Lesen/Einschreiben von Zellendaten werden ein Bitleitungspaar des gleichen Zellenfeldes verwendet, um nur die ersten und zweiten Wähltransistoren einzuschalten, die mit einer der zwei Bitleitungen verbunden sind, wodurch ein Aufbau mit einer gefalteten Bitleitung gebildet wird.
(11-3) In dem Bereitschaftszustand nach dem Einschalten einer Energie sind alle Transistoren der Vielzahl von Transistoren in den Speicherblöcken EIN-geschaltet und einer der ersten und zweiten Wähltransistoren ist AUS-geschaltet.
(11-4) Beim Wählen einer beliebigen Speicherzelle in einem Speicherblock wird sowohl der erste als auch der zweite Wähltransistor eingeschaltet, während der Transistor der gewählten Zelle ausgeschaltet wird und die Transistoren der übrigen Zellen EIN gehalten werden.
(11-5) Das Plattenelektrodenpotential wird auf (1/2)Vcc oder eine konstante Spannung nach dem Einschalten einer Energie sowohl in dem Bereitschaftszustand als auch in dem aktiven Zustand festgelegt. Zusätzlich wird kein Zellendaten- Auffrischungsbetrieb ausgeführt.
(11-6) Das Plattenelektrodenpotential wird in dem Bereitschaftszustand nach dem Einschalten einer Energie auf 0 V gelegt und innerhalb des Bereichs von 0 V und Vcc beim Lesen/Schreiben von Daten beim Wählen einer Zelle geändert.
(11-7) Die Bitleitung wird auf 0 V vorgeladen, bevor ein Zellendatenwert ausgelesen wird.
(11-8) Die Bitleitung wird auf Vcc vorgeladen, bevor ein Zellendatenwert ausgelesen wird.
(11-9) Die Dummy-Zelle weist den gleichen Schaltungsaufbau wie derjenige der Speicherzelle in dem Speicherblock auf.
(11-10) Die Kondensatorfläche der Dummy-Zelle ist 1,5 bis 3 Mal größer als diejenige einer normalen Zelle.
(11-11) Die Dummy-Zelle verwendet einen paraelektrischen Kondensator.
(11-12) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren parallelgeschaltet werden.
(11-13) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren mit unterschiedlichen parallelgeschaltet werden.
(11-14) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren mit unterschiedlichen Koerzitivspannungen parallelgeschaltet werden.
(11-15) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren und wenigstens ein Spannungsabfallelement verbunden werden.
(11-16) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren und wenigstens ein Widerstandselement verbunden werden.
(11-17) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem ein erster ferroelektrischer Kondensator und ein Widerstandselement in Reihe geschaltet werden und ein zweiter ferroelektrischer Kondensator zu den in Reihe geschalteten Elementen parallelgeschaltet wird.
(11-18) Gemäß (11-12) bis (11-17) speichert jeder der Vielzahl von ferroelektrischen Kondensatoren jeder Speicherzelle eine 1-Bit Information.
(11-19) Gemäß (11-12) bis (11-15) speichert jeder der Vielzahl von ferroelektrischen Kondensatoren jeder Speicherzelle eine 1-Bit Information und ein 1-Bit Datenwert wird aus jedem/in jeden der Vielzahl von ferroelektrischen Kondensatoren ausgelesen/eingeschrieben, indem die Spannung geändert wird, die an den ferroelektrischen Kondensator angelegt werden soll.
(11-20) Gemäß (11-13) und (11-14) speichert jeder der Vielzahl von ferroelektrischen Kondensatoren jeder Speicherzelle eine 1-Bit Information. Beim Lesen wird eine niedrige Spannung an den ferroelektrischen Kondensator zum Auslesen von Polarisationsladungen von einem der Vielzahl von ferroelektrischen Kondensatoren angelegt und die ausgelesene Information wird außerhalb des Zellenfelds gespeichert. Als nächstes wird die angelegte Spannung angehoben, um Polarisationsladungen von einem der übrigen ferroelektrischen Kondensatoren auszulesen. Beim Einschreiben wird die Spannung sequentiell erniedrigt und an die ferroelektrischen Kondensatoren in einer entgegengesetzten Reihenfolge zu derjenigen beim Lesen angelegt, wodurch ein Einschreiben ausgeführt wird.
(11-21) Gemäß (11-12) bis (11-17) weist der Erfassungs- oder Leseverstärker einen Speicher mit einer vorübergehenden Speicherung auf.
(11-22) Gemäß (11-13) ist der Unterschied in der Dicke zwischen den ferroelektrischen Kondensatoren vorzugsweise 3 oder ein höherer Faktor.
(11-23) Gemäß (11-14) ist der Unterschied in der Koerzitivspannung zwischen den ferroelektrischen Kondensatoren vorzugsweise 3 oder ein höherer Faktor.
(12) Gemäß (9) umfassen die Wähltransistoren wenigstens zwei in Reihe geschaltete Wellentransistoren.
(13) Gemäß (10) umfassen die Wähltransistoren erste bis vierte in Reihe geschaltete Wähltransistoren, wobei ein Anschluß jeder zwei Speicherzellenblöcke mit der gleichen Bitleitung verbunden ist und der andere Anschluß mit der Plattenelektrode verbunden ist.
(13-1) Ein Bitleitungspaar des gleichen Zellenfelds wird verwendet, um beim Lesen/Einschreiben von Zellendaten alle vier in Reihe geschalteten Wähltransistoren nur in einem von vier Zellenblöcken, die mit dem Bitleitungspaar verbunden sind, einzuschalten, wodurch ein Aufbau mit einer gefalteten Bitleitung gebildet wird.
(13-2) In dem Bereitschaftszustand nach dem Einschalten einer Energie sind alle Transistoren der Vielzahl von Transistoren in dem Speicherblock EIN-geschaltet und einer der ersten bis vierten Wähltransistoren ist AUS-geschaltet.
(13-3) Beim Wählen einer beliebigen Speicherzelle in dem Speicherblock werden alle ersten bis vierten Wähltransistoren eingeschaltet, während der Transistor der gewählten Zelle ausgeschaltet wird und die Transistoren der übrigen Zellen EIN-geschaltet gehalten werden.
(13-4) Das Plattenelektrodenpotential ist auf (1/2)Vcc oder eine konstante Spannung nach dem Einschalten einer Energie sowohl in dem Bereitschaftszustand als auch in dem aktiven Zustand festgelegt. Zusätzlich wird kein Zellendaten- Auffrischungsbetrieb ausgeführt.
(13-5) Das Plattenelektrodenpotential wird in den Bereitschaftszustand nach dem Einschalten einer Energie auf 0 V gelegt und innerhalb des Bereichs von 0 V und Vcc beim Lesen/Schreiben von Daten beim Wählen einer Zelle geändert.
(13-6) Die Bitleitungs-Teilung ist zweimal so groß wie die Zellenteilung.
(13-7) Die Dummy-Zelle weist den gleichen Schaltungsaufbau wie derjenige der Speicherzelle in dem Speicherblock auf.
(13-8) Die Kondensatorfläche der Dummy-Zelle ist 1,5 bis 3 Mal so groß wie diejenige einer normalen Zelle.
(13-9) Die Dummy-Zelle verwendet einen paraelektrischen Kondensator.
(13-10) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren parallelgeschaltet werden.
(13-11) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren mit unterschiedlichen Dicken parallelgeschaltet werden.
(13-12) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren mit unterschiedlichen Koerzitivspannungen parallelgeschaltet werden.
(13-13) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren und wenigstens ein Spannungsabfall-Element verbunden werden.
(13-14) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem eine Vielzahl von ferroelektrischen Kondensatoren und wenigstens ein Widerstandselement verbunden werden.
(13-15) Der ferroelektrische Kondensator jeder Speicherzelle wird gebildet, indem ein erster ferroelektrischer Kondensator und ein Widerstandselement in Reihe-geschaltet werden und ein zweiter ferroelektrischer Kondensator zu den in Reihe geschalteten Elementen parallelgeschaltet wird.
(13-16) Gemäß (13-10)-(13-15) speichert jeder der Vielzahl von ferroelektrischen Kondensatoren jeder Speicherzelle eine 1-Bit Information.
(13-17) Gemäß (13-10) bis (13-13) speichert jeder der Vielzahl von ferroelektrischen Kondensatoren jeder Speicherzelle eine 1-Bit Information und ein 1-Bit Datenwert wird aus jedem der Vielzahl von ferroelektrischen Kondensatoren ausgelesen oder in jeden eingeschrieben, indem die Spannung geändert wird, die an den ferroelektrischen Kondensator gelegt werden soll.
(13-18) Gemäß (13-10) und (13-13) speichert jeder der Vielzahl von ferroelektrischen Kondensatoren jeder Speicherzelle eine 1-Bit Information. Beim Lesen wird eine niedrige Spannung an den ferroelektrischen Kondensator angelegt, um Polarisationsladungen aus einem der Vielzahl von ferroelektrischen Kondensatoren auszulesen, und die ausgelesene Information wird außerhalb des Zellenfelds gespeichert. Als nächstes wird die angelegte Spannung angehoben, um Polarisationsladungen von einem der übrigen ferroelektrischen Kondensatoren auszulesen. Beim Schreiben wird die Spannung sequentiell erniedrigt und an die ferroelektrischen Kondensatoren in einer entgegengesetzten Reihenfolge zu derjenigen beim Lesen angelegt, wodurch ein Einschreiben ausgeführt wird.
(13-19) Gemäß (13-10) bis (13-15) weist der Lese- oder Erfassungsverstärker einen Speicher für eine vorübergehende Speicherung auf.
(13-20) Gemäß (13-11) wird der Unterschied in der Dicke zwischen den ferroelektrischen Kondensatoren auf wenigstens drei oder einen höheren Faktor eingestellt.
(13-21) Gemäß (13-12) wird der Unterschied in der Koerzitivspannung zwischen den ferroelektrischen Kondensatoren auf wenigstens drei oder einen höheren Faktor eingestellt.
(14) Eine Halbleiter-Speichereinrichtung umfaßt: Eine Vielzahl von Speicherzellen, wobei die Speicherzelle durch einen ersten Transistor mit einem Source-Anschluß und einem Drain-Anschluß, einen ersten ferroelektrischen Kondensator, der einen mit dem Source-Anschluß des ersten Transistors verbundenen ersten Anschluß und einen mit dem Drain-Anschluß verbundenen zweiten Anschluß aufweist und einen ersten Datenwert speichert, einen zu dem ersten Transistor in Reihe geschalteten zweiten Transistor, und einen zweiten ferroelektrischen Kondensator, der zu einem in Reihe geschalteten Abschnitt der ersten und zweiten Transistoren parallelgeschaltet ist und einen zweiten Datenwert speichert, gebildet ist, wobei die Speicherzelle einen 2-Bit Datenwert speichert, wobei die Vielzahl von Speicherzellen in Reihe geschaltet sind und einer oder mehrere Wähltransistoren mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden, und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
(15) Gemäß einem der Aspekte (7) bis (14) weist eine Dummy- Zelle in einem Dummy-Zellenblock, der einem Speicherzellenblock entspricht, einen Transistor und einen ferroelektrischen oder paraelektrischen Kondensator, der zwischen einen Source- und Drain-Anschluß des Transistors geschaltet ist, auf, der Dummy-Zellenblock wird dadurch gebildet, daß eine Vielzahl von Dummy-Zellen in Reihe geschaltet werden und wenigstens ein erster und wenigstens ein zweiter Transistor mit einem Anschluß des in Reihe geschalteten Abschnitts in Reihe geschaltet werden, der andere Anschluß des ersten Wähltransistors mit einer ersten Bitleitung verbunden ist und der andere Anschluß des zweiten Wähltransistors mit einer zweiten Bitleitung verbunden ist.
(15-1) Eine Fläche eines Kondensator der Dummy-Zelle ist 1,5 bis 3 Mal oder eine größere Anzahl von Malen.
(16) Ein Verfahren zum Ansteuern einer Halbleiter- Speichereinrichtung, die eine Vielzahl von Speicherzellen umfaßt, die jeweils einen Transistor mit einem Source- Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source- Anschluß verbunden ist, und einen zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, wobei eine vorgegebene Anzahl von Speicherzellen in Reihe geschaltet sind, um einen Speicherzellenblock zu bilden, und die eine wahlfreie Zugriffsfunktion aufweist, umfaßt die folgenden Schritte: Den ersten Schritt eines Einschaltens von Transistoren der Vielzahl von Speicherzellen in dem Speicherzellenblock; und den zweiten Schritt eines Einstellens eines Transistors einer der Vielzahl von Speicherzellen in dem Speicherzellenblock in einen AUS-Zu­ stand, um die Speicherzelle zu wählen, und Einschreiben/Lesen von Daten in die/aus der gewählte/gewählten Zelle.
(17) Ein Verfahren zum Ansteuern einer Halbleiter- Speichereinrichtung, die eine Vielzahl von Speicherzellen umfaßt, die jeweils einen Transistor mit einem Source- Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source- Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, wobei eine vorgegebene Anzahl von Speicherzellen in Reihe geschaltet sind, um einen Speicherzellenblock zu bilden, und die eine wahlfreie Zugriffsfunktion aufweist, umfaßt die folgenden Schritte: Den ersten Schritt eines Einschaltens von Transistoren der Vielzahl von Speicherzellen in dem Speicherzellenblock; den zweiten Schritt eines Einstellens eines Transistors von irgendeiner der Vielzahl von Speicherzellen in dem Speicherzellenblock in einen AUS-Zu­ stand, um die Speicherzelle zu wählen, und eines Anlegens einer höheren Spannung als eine erste minimale Koerzitivspannung von Koerzitivspannungen der ferroelektrischen Kondensatoren, an die gewählte Speicherzelle, wodurch eine in dem ferroelektrischen Kondensator mit der ersten Koerzitivspannung gespeicherte Information ausgelesen wird; den dritten Schritt eines Einschreibens einer Spannung, die höher als die erste Koerzitivspannung ist, in die gewählte Speicherzelle; den vierten Schritt des Anlegens einer höheren Spannung als eine zweite Koerzitivspannung, die höher als die erste Koerzitivspannung ist, an die gewählte Speicherzelle, wodurch eine in dem ferroelektrischen Kondensator mit der zweiten Koerzitivspannung gespeicherte Information ausgelesen wird; und den fünften Schritt eines Einschreibens einer höheren Spannung als die zweite Koerzitivspannung in die gewählte Speicherzelle.
(17-1) Ein Lesen/Einschreiben von Daten wird in der Reihenfolge des ersten Schritts, des zweiten Schritts, des vierten Schritts, des fünften Schritts, des dritten Schritts und des ersten Schritts ausgeführt.
(17-2) Ein Einschreiben von Daten wird in der Reihenfolge des ersten Schritts, des fünften Schritts, des dritten Schritts und des ersten Schritts ausgeführt.
Für ein Verfahren zum Herstellen einer Halbleiter- Speichereinrichtung der vorliegenden Erfindung wird vorzugsweise die folgende Anordnung verwendet.
  • (1) Ferroelektrische Kondensatoren werden nach der Bildung von Zellentransistoren gebildet und danach werden Bitleitungen gebildet.
  • (2) Bitleitungen werden nach einer Bildung von Zellentransistoren gebildet und danach werden ferroelektrische Kondensatoren gebildet.
  • (3) Bei der Bildung des ferroelektrischen Kondensators wird ein ferroelektrischer Film auf einer unteren Elektrode gebildet und eine obere Elektrode wird auf der sich ergebenden Struktur gebildet.
  • (4) Die untere Elektrode des ferroelektrischen Kondensators enthält Pt, Ti und dergleichen.
  • (5) Der ferroelektrische Kondensator enthält Bi, Sr, Ta, O und dergleichen, Pb, Zr, Ti, O und dergleichen, oder Ba, Sr, Ti, O und dergleichen.
  • (6) Die Elektrode des ferroelektrischen Kondensators enthält Ir oder IrO₂ oder Si, Ru, O und dergleichen.
  • (7) Für die untere Elektrode des ferroelektrischen Kondensators wird ein Si-Pfropfen auf einer Diffusionsschicht gebildet und eine Ti/TiN/Pt-Schicht wird auf der sich ergebenden Struktur gebildet.
  • (8) Eine TiO₂-Schicht wird auf der oberen Elektrode des ferroelektrischen Kondensators gebildet und eine SiO₂-Schicht wird auf der sich ergebenden Struktur gebildet.
  • (9) Der ferroelektrische Kondensator weist einen Einzelkristallaufbau auf.
  • (10) Die Gitterkonstanten des ferroelektrischen Kondensators und der oberen und unteren Elektrode unterscheiden sich voneinander, so daß eine Verzerrung dazwischen erzeugt wird.
  • (11) Elektrodenknoten an den zwei Anschlüssen des ferroelektrischen Kondensators werden gleichzeitig gebildet und der ferroelektrische Film wird zwischen den zwei Elektrodenknoten gebildet. Der ferroelektrische Film wird durch CVD (chemisches Aufdampfen) oder MOCVD (metallorganische chemische Aufdampfung) gebildet.
  • (12) Der ferroelektrische Film wird in einer Richtung senkrecht oder parallel zu der Wafer-Oberfläche gebildet.
In der vorliegenden Erfindung wird die folgende Anordnung bevorzugt.
  • (1) Eine Vielzahl von ferroelektrischen Kondensatorschichten werden auf der Si-Oberfläche aufgestapelt.
  • (2) Der Speicherzellentransistor ist ein Transistor vom Verarmungstyp.
  • (3) Gemäß (2) ist das Potential einer Wortleitung als das Gate des Zellentransistors 0 V in dem Bereitschaftszustand oder Energie-AUS-Zustand.
  • (4) Beim Einschalten der Energieversorgung wird ein negatives Potential an das Substrat angelegt.
  • (5) Eine Substrat-Vorspannungs-Erzeugungsschaltung zum Anlegen eines negativen Potentials an das Substrat beim Einschalten der Energieversorgung wird auf dem Chip gebildet.
  • (6) Beim Einschalten der Energieversorgung wird das Wortleitungspotential angelegt und dann wird das Plattenpotential auf (1/2)Vcc angehoben.
  • (7) Beim Ausschalten der Energieversorgung wird das Plattenpotential auf 0 V abgesenkt und dann wird das Wortleitungspotential auf 0 V abgesenkt.
  • (8) Beim Ausschalten der Energieversorgung wird das Plattenpotential auf 0 V abgesenkt und dann wird das Wortleitungspotential auf 0 V abgesenkt. Danach wird die Energieversorgung ausgeschaltet.
  • (9) Vier Elektrodenschichten, die die Source/Drain- Diffusionsschicht des Zellentransistors kontaktieren, werden auf der Wortleitung aufgestapelt. Die ersten und dritten Schichten sind verbunden. Ein Kondensator wird zwischen der zweiten Elektrodenschicht und einer Schicht, die durch die erste und die dritte Elektrodenschicht gebildet ist, gebildet. Ein anderer Kondensator wird zwischen der dritten und der vierten Elektrodenschicht gebildet.
  • (10) Die Bitleitung besteht aus W, Al oder Cu.
  • (11) Die Bitleitung ist zwischen angrenzenden ferroelektrischen Kondensatoren entlang der Wortleitung gebildet.
  • (12) Die Bitleitung wird unter dem ferroelektrischen Kondensator gebildet.
  • (13) Die Bitleitung wird über dem ferroelektrischen Kondensator gebildet.
  • (14) Die obere Elektrode des ferroelektrischen Kondensators ist mit dem Source- oder Drain-Anschluß des Zellentransistors durch eine Al-Zwischenverbindung verbunden.
  • (15) Eine PL(Platten-)Elektrode der normalen Zelle wird in einem Bereich von 0 V bis Vcc geändert und eine PL der Dummy- Zelle wird auf Vcc/2 oder eine konstante Spannung festgelegt.
  • (16) Die Plattenelektrode wird in einem konstanten Spannungsbereich geändert.
  • (17) Die Plattenelektrode wird durch die Al- oder Cu-Ver­ drahtung verhakt (eingeschnappt).
Vorteile
Der herkömmliche FRAM weist einen Aufbau als eine Erweiterung des herkömmlichen DRAMs auf. In der vorliegenden Erfindung werden der Zellentransistor und der ferroelektrische Kondensator im Gegensatz zu dem Stand der Technik, der einen in Reihe geschalteten Aufbau verwendet, parallelgeschaltet. Zusätzlich werden in der vorliegenden Erfindung eine Vielzahl von Speicherzellen in Reihe geschaltet, ein Anschluß der in Reihe geschalteten Zellen wird mit der Plattenelektrode verbunden und der andere Anschluß wird mit der Bitleitung durch den Wähltransistor verbunden.
Mit diesem Aufbau ist das Gate des Zellentransistors in dem Bereitschaftszustand EIN und zwei Anschlüsse des ferroelektrischen Kondensators werden wegen der Parallelschaltung kurzgeschlossen und auf ein gleiches Potential gelegt. Gemäß dem herkömmlichen DRAM-Konzept zerstört dieser Aufbau absolut eine angesammelte Information. In dem ferroelektrischen Speicher wird jedoch ein Datenwert nicht zerstört, selbst wenn die Potentialdifferenz zwischen dem Speicherknoten SN und der Plattenelektrode auf 0 V eingestellt wird. Das heißt, Ladungen werden nicht ausgelesen, bis die Polarisationsrichtung entgegengesetzt zu derjenigen für einen Schreibvorgang ist. Die vorliegende Erfindung nutzt im Gegensatz dazu dieses einzigartige Problem des FRAM als einen Vorteil aus.
In der vorliegenden Erfindung werden in dem Bereitschaftszustand die zwei Anschlüsse des ferroelektrischen Kondensators immer kurzgeschlossen, unabhängig von dem Betrieb einer Festlegung des Plattenpotentials oder einer Änderung des Plattenpotentials in dem Bereich von 0 V bis Vcc. Selbst für den Fall eines Leckstroms an dem p-n-Übergang oder dergleichen ist die Potentialdifferenz zwischen den zwei Anschlüssen des ferroelektrischen Kondensators 0 V und Ladungen, die dem verbleibenden Polarisationsbetrag entsprechen, werden gehalten aufrechterhalten. Keine Polarisationsinversion tritt auf, so daß der Datenwert nicht zerstört wird. Selbst wenn der Reststrom des Zellentransistors oder der Leckstrom des ferroelektrischen Kondensators einen großen Wert aufweist, wird die Zelleninformation nicht zerstört. Infolgedessen kann ein Hochgeschwindigkeitsbetrieb ausgeführt werden, während das Plattenpotential festgelegt wird und gleichzeitig kann der Auffrischungsbetrieb im Gegensatz zum Stand der Technik weggelassen werden.
Ein Fall, bei dem eine Vielzahl von in Reihe geschalteten Zellen gewählt werden soll, wird betrachtet werden. Es wird angenommen, daß von vier in Reihe geschalteten Zellen die zweite Zelle von der Plattenelektrode, d. h. die dritte Zelle von der Bitleitung gewählt werden soll. In diesem Fall wird nur der Zellentransistor der gewählten Speicherzelle ausgeschaltet und der Wähltransistor wird eingeschaltet. Der erste, dritte und vierte Zellentransistor von der Plattenelektrode werden in äquivalenter Weise EIN gehalten. Deshalb ist ein Anschluß des ferroelektrischen Kondensators der gewählten Speicherzelle elektrisch mit der Plattenelektrode verbunden und der andere Anschluß ist elektrisch mit der Bitleitung verbunden. Offensichtlich entspricht in der Schaltung der vorliegenden Erfindung der Zellentransistor des herkömmlichen ferroelektrischen Speichers dem Wähltransistor und der ferroelektrische Kondensator entspricht direkt dem ferroelektrischen Kondensator. Deshalb kann die vorliegende Erfindung sowohl das herkömmliche Schema einer Festlegung der Plattenelektrode auf (1/2)Vcc als auch das Schema einer Änderung des Plattenelektrodenpotentials in dem Bereich von 0 V bis Vcc behandeln.
Wenn ein Datenwert beim Wählen der zweiten Speicherzelle von der Plattenelektrode eingelesen/eingeschrieben werden soll, sind die Zellentransistoren der nicht gewählten Zelle, d. h. der ersten, dritten und vierten Zelle von der Plattenelektrode EIN und das Potential zwischen den zwei Anschlüssen des ferroelektrischen Kondensators ist auf 0 V eingestellt, so daß der Zellendatenwert nicht zerstört wird. Obwohl die Speicherzellen in Reihe geschaltet sind, kann deshalb in der vorliegenden Erfindung ein Datenwert aus einer/in eine beliebigen/beliebige Zelle gelesen/eingeschrieben werden. Kein Blockzugriff wie in der herkömmlichen NAND-Zelle, sondern ein perfekter wahlfreier Zugriff wird ermöglicht.
Wenn in der herkömmlichen NAND-Zelle die Anzahl von in Reihe geschalteten Zellen zunimmt, kann die Bitleitungskapazität verkleinert werden. Wenn jedoch die Anzahl von in Reihe geschalteten Zellen zu groß ist und ein Datenwert aus einer Zelle ausgelesen werden soll, die von der Bitleitung weit entfernt ist, nimmt die Bitleitungskapazität um einen Betrag zu, der den anderen Zellenkapazitäten von der Bitleitung zu der Ziellesezelle entspricht. Dies erhöht in entgegengesetzter Weise die Bitleitungskapazität.
In der vorliegenden Erfindung kann jedoch die Anzahl von in Reihe geschalteten Zellen beträchtlich erhöht werden und die Bitleitungskapazität kann sehr verkleinert werden. Dies liegt daran, daß die zwei Anschlüsse des ferroelektrischen Kondensators einer nicht gewählten Zelle kurzgeschlossen werden und die Kapazität des ferroelektrischen Kondensators elektrisch nicht erscheint. Wenn das Gate des Wähltransistors mit einer Signalleitung verbunden ist, die sich von derjenigen des Gates eines Wähltransistors unterscheidet, der mit der anderen des Bitleitungspaars verbunden ist, kann zusätzlich kein Zellendatenwert an die Referenzbitleitung ausgelesen werden, so daß ein Aufbau mit einer gefalteten Bitleitung, der Rauschen verringern kann, realisiert werden kann. Wie voranstehend beschrieben, wird gemäß der vorliegenden Erfindung ein wahlfreier Lese/Schreib-Zugriff ermöglicht, die Bitleitungskapazität kann verkleinert werden und das Rauschen des Felds kann verringert werden.
Für den Zellenaufbau kann das Gate des Zellentransistors in der minimalen Verarbeitungsgröße (F) gebildet werden und die Diffusionsschicht und der aktive Bereich für eine Kanalbildung können in der minimalen Verarbeitungsgröße (F) gebildet werden. Deshalb kann ein planarer Transistor, der leicht hergestellt werden kann, verwendet werden, und die Zellengröße kann auf eine Größe reduziert werden, die wie folgt dargestellt ist:
2F × 2F = 4F².
Der ferroelektrische Kondensator wird gebildet, indem Source- und Drain-Elektroden des Zellentransistor von dem Diffusionsschichtbereich zwischen den Gates nach Bildung des Transistors nach oben extrahiert werden. Eine der Elektroden wird als die untere Elektrode des ferroelektrischen Kondensators verwendet und die andere wird als die obere Elektrode des ferroelektrischen Kondensators verwendet. Mit diesem Aufbau kann der ferroelektrische Kondensator parallel zu dem Zellentransistor in einem Stapelaufbau geschaltet werden.
Nachstehend werden die obigen Wirkungen zusammengefaßt. In dem herkömmlichen, nicht flüchtigen FRAM kann eine Vereinfachung einer Herstellung und eine Realisation einer hohen Integration nicht gleichzeitig realisiert werden, während die Funktion des wahlfreien Zugriffs aufrechterhalten wird, wie bei dem herkömmlichen DRAM. Jedoch kann die vorliegende Erfindung gleichzeitig alle diese Funktionen realisieren. Zusätzlich wird eine Verringerung der Bitleitungskapazität und eine Verringerung des Rauschens ebenfalls ermöglicht. Ferner kann der Hochgeschwindigkeitsbetrieb aufrechterhalten werden, während das Schema einer Festlegung des Plattenpotentials auf (1/2)Vcc verwendet wird, und gleichzeitig kann der Auffrischungsbetrieb weggelassen werden, obwohl dies in dem herkömmlichen FRAM unmöglich ist.
Wenn die Halbleiterspeichereinrichtung der vorliegenden Erfindung auf verschiedene Systeme angewendet wird, beispielsweise auf ein Computersystem, eine IC-Karte, ein digitales Bildeingabesystem, ein Speichersystem, einen System-LSI-Chip und auf ein mobiles Computersystem, kann das Betriebsverhalten jedes Systems unter Verwendung der Vorteile der Halbleiterspeichereinrichtung verbessert werden. Insbesondere kann die Halbleiter-Speichereinrichtung der vorliegenden Erfindung den Auffrischungsbetrieb vermeiden und einen Hochgeschwindigkeitsbetrieb ausführen und ferner die Dichte erhöhen. Deshalb kann die Halbleiter- Speichereinrichtung auf ein Hochgeschwindigkeitssystem mit einem niedrigen Energieverbrauch oder ein Hochgeschwindigkeitssystem, welches einen Hochtemperaturbetrieb erfordert, angewendet werden. Die Halbleiter-Speichereinrichtung kann auch auf ein System in einer Umgebung mit hohen Belastungen oder ein System, welches einen Speicher mit großer Kapazität erfordert, angewendet werden.
Wie bis hierhin ausführlich beschrieben worden ist, sind gemäß der Erfindung der Transistor und der ferroelektrische Kondensator parallelgeschaltet, um eine Speicherzelle des FRAMs zu bilden. Mit diesem Aufbau kann eine Speicherzelle mit einer Größe (z. B. 4F²) kleiner als 8F² ohne Verwendung eines Transistors vom Stapeltyp realisiert werden und gleichzeitig kann die Funktion eines wahlfreien Zugriffes aufrechterhalten werden.
Zusätzlich kann unter Verwendung der Vorgehensweise einer Festlegung des Plattenpotentials auf (1/2)Vcc ein Hochgeschwindigkeitsbetrieb wie in dem DRAM aufrechterhalten werden und gleichzeitig kann der Auffrischungsbetrieb weggelassen werden.
Ferner kann die Bitleitungskapazität verkleinert werden. In Modifikationen werden eine Rauschverringerung, eine Lockerung der Bitleitungs-Regel oder der Erfassungsverstärker-Regel, eine Verringerung der Anzahl von Erfassungsverstärkern, ein Zuwachs des ausgelesenen Signalbetrags und eine Speicherung von Multibitdaten in einer Zelle mit einer Größe von 4F² ermöglicht.
Der ferroelektrische Speicher der vorliegenden Erfindung kann bei einer hohen Geschwindigkeit arbeiten und den Auffrischungsbetrieb vermeiden. Deshalb kann der ferroelektrische Speicher auf ein Hochgeschwindigkeitssystem mit einem niedrigen Energieverbrauch oder ein Hochgeschwindigkeitssystem, das einen Hochtemperaturbetrieb erfordert, angewendet werden. Die Halbleiter- Speichereinrichtung kann auch auf ein System, welches eine hohe Dichte in einer Umgebung mit hohen Belastungen erfordert, oder ein System, das einen Speicher mit einer großen Kapazität erfordert, angewendet werden.
Zusätzliche Aufgaben und Vorteile der vorliegenden Erfindung werden in der nun folgenden Beschreibung aufgeführt und werden teilweise aus der Beschreibung offensichtlich sein oder können durch Umsetzung der vorliegenden Erfindung in der Praxis erlernt werden. Die Aufgaben und Vorteile der vorliegenden Erfindung können mittels der Vorgehensweisen und Kombinationen, die insbesondere in den beigefügten Ansprüchen aufgeführt sind, realisiert und erhalten werden.
Kurzbeschreibung der mehreren Ansichten der Zeichnung
Die beiliegenden Zeichnungen, die einen Teil der Beschreibung bilden und darin eingebaut sind, zeigen gegenwärtig bevorzugte Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der nachstehenden allgemeinen Beschreibung und der detaillierten Beschreibung der nachstehend aufgeführten bevorzugten Ausführungsformen zur Erläuterung der Prinzipien der vorliegenden Erfindung. In den Zeichnungen zeigen:
Fig. 1A bis 1C Schaltbilder, die den Speicherzellenaufbau eines herkömmlichen DRAMs und eines FRAMs zeigen;
Fig. 2A und 2B Graphen, die die Polarisationscharakteristiken des DRAMs bzw. des FRAMs in bezug auf eine angelegte Spannung zeigen;
Fig. 3A bis 3C Diagramme, die Signalwellenformen zeigen, um den Betrieb des herkömmlichen FRAMs zu erläutern;
Fig. 4 ein Blockschaltbild, das ein Computersystem mit einem FRAM gemäß der ersten Ausführungsform zeigt;
Fig. 5A und 5B Ersatzschaltbilder, die die Grundstrukturen des FRAMs gemäß der ersten Ausführungsform zeigen;
Fig. 6A und 6B eine Draufsicht bzw. eine Querschnittsansicht, die einen Zellenaufbau zur Realisation des in Fig. 4 gezeigten Schaltungsaufbaus zeigt;
Fig. 7A und 7B eine Draufsicht bzw. eine Querschnittsansicht, die einen Zellenaufbau zur Realisation des in Fig. 4 gezeigten Schaltungsaufbaus zeigt;
Fig. 8 ein Blockschaltbild, das ein Computersystem gemäß der zweiten Ausführungsform zeigt;
Fig. 9 ein Blockschaltbild, das ein Computersystem gemäß der dritten Ausführungsform zeigt;
Fig. 10 ein Blockschaltbild, das ein Computersystem gemäß der vierten Ausführungsform zeigt;
Fig. 11 ein Blockschaltbild, das ein Computersystem gemäß der fünften Ausführungsform zeigt;
Fig. 12 ein Blockschaltbild, das ein Computersystem gemäß der sechsten Ausführungsform zeigt;
Fig. 13 eine schematische Ansicht, die eine IC-Karte zeigt, die ein FRAM gemäß der siebten Ausführungsform aufweist;
Fig. 14 ein Blockschaltbild, das ein digitales Bildeingabesystem mit einem FRAM gemäß der achten Ausführungsform zeigt;
Fig. 15 ein Blockschaltbild, das ein Speichersystem mit einem FRAM gemäß der neunten Ausführungsform zeigt;
Fig. 16 ein Blockschaltbild, das ein Speichersystem gemäß der 10-ten Ausführungsform zeigt;
Fig. 17 ein Blockschaltbild, das ein Speichersystem gemäß der 11-ten Ausführungsform zeigt;
Fig. 18 eine schematische Ansicht, die einen MPU-Chip mit einem FRAM gemäß der 12-ten Ausführungsform zeigt;
Fig. 19 eine schematische Ansicht, die einen MPU-Chip mit einem FRAM gemäß der 13-ten Ausführungsform zeigt;
Fig. 20 eine schematische Ansicht, die eine MPU-Chip mit einem FRAM gemäß der 14-ten Ausführungsform zeigt;
Fig. 21 ein Blockschaltbild, das ein System LSI-Chip mit einem FRAM gemäß der 15-ten Ausführungsform zeigt;
Fig. 22 ein Blockschaltbild, das einen Bildverarbeitungs- LSI-Chip mit einem FRAM gemäß der 16-ten Ausführungsform zeigt;
Fig. 23 ein Blockschaltbild, das einen logischen variablen LSI-Chip mit einem FRAM gemäß der 17-ten Ausführungsform zeigt;
Fig. 24 ein Blockschaltbild, das ein mobiles Computersystem mit einem FRAM gemäß der 18-ten Ausführungsform zeigt;
Fig. 25 ein Ersatzschaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 19-ten Ausführungsform zeigt;
Fig. 26 ein Ersatzschaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 20-sten Ausführungsform zeigt;
Fig. 27A und 27B eine Draufsicht bzw. eine Querschnittsansicht, die einen Zellenaufbau zur Realisation des in Fig. 26 gezeigten Schaltungsaufbaus zeigen;
Fig. 28A und 28B eine Draufsicht bzw. eine Querschnittsansicht, die einen anderen Zellenaufbau zur Realisation des in Fig. 26 gezeigten Schaltungsaufbaus zeigt;
Fig. 29A bis 29D Querschnittsansichten, die jeweils noch einen anderen Speicherzellenaufbau zur Realisation des in Fig. 26 gezeigten Schaltungsaufbaus zeigen;
Fig. 30A bis 30C Blockschaltbilder, die den schematischen Aufbau eines FRAMs gemäß der 21-sten Ausführungsform zeigen;
Fig. 31 ein Schaltbild, das ein Beispiel zeigt, bei dem ein Aufbau mit einer gefalteten Bitleitung in der Schaltung realisiert wird, die in den Fig. 5A und 5B gezeigt ist;
Fig. 32A und 32B Blockschaltbilder, die den schematischen Aufbau eines FRAMs gemäß der 22-sten Ausführungsform zeigen;
Fig. 33 ein Diagramm, das Signalwellenformen zeigt, um ein Betriebsbeispiel jeder Ausführungsform zu erläutern;
Fig. 34 ein Diagramm, das Signalwellenformen zeigt, um so ein Betriebsbeispiel jeder Ausführungsform zu erläutern;
Fig. 35 ein Diagramm, das eine Signalwellenform zeigt, um so ein Betriebsbeispiel jeder Ausführungsform zu erläutern;
Fig. 36 eine Tabelle, die die Hauptwirkungen der vorliegenden Erfindung zusammenfaßt;
Fig. 37 eine Tabelle, die die Hauptwirkungen der vorliegenden Erfindung zusammenfaßt;
Fig. 38A und 38B Schaltbilder, die den Aufbau eines Leseverstärkerabschnitts zeigt, um so ein FRAM gemäß der 23-sten Ausführungsform zu erläutern;
Fig. 39 ein Diagramm, welches Signalwellenformen zeigt, um so den Betrieb der 23-sten Ausführungsform zu erläutern;
Fig. 40A und 40B Schaltbilder, die den Aufbau eines Leseverstärkerabschnitts zeigen, um so ein FRAM gemäß der 24-sten Ausführungsform zu erläutern;
Fig. 41 ein Diagramm, das Signalwellenformen zeigt, um so den Betrieb der 24-sten Ausführungsform zu erläutern;
Fig. 42A und 42B Schaltbilder, die den Aufbau eines Leseverstärkerabschnitts zeigen, um so ein FRAM gemäß der 25-sten Ausführungsform zu erläutern;
Fig. 43 ein Diagramm, das Signalwellenformen zeigt, um so den Betrieb der 25-sten Ausführungsform zu erläutern;
Fig. 44A und 44B Ansichten, die einen anderen Aufbau eines Dummy- oder Blindzellenblocks zeigen, der in den Fig. 42A und 42B gezeigt ist;
Fig. 45 einen Graph, der den Zusammenhang zwischen der Anzahl von in Reihe geschalteten Zellen und einem ausgelesenen Signalwert in der 25-sten Ausführungsform zeigt;
Fig. 46A und 46B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Zellenfeld-Ersatzschaltung mit einer Blindzelle gemäß der 26-sten Ausführungsform zeigen;
Fig. 47A bis 47D Ansichten, die Layout-Beispiele zum Realisieren der in den Fig. 46A und 46B gezeigten Ersatzschaltung zeigen;
Fig. 48 ein Schaltbild, das den Aufbau eines Leseverstärkerabschnitts zeigt, um so ein FRAM gemäß der 27-sten Ausführungsform zu erläutern;
Fig. 49 ein Diagramm, das Signalwellenformen zeigt, um so die 28-ste Ausführungsform zu erläutern;
Fig. 50 ein Diagramm, das Signalwellenformen zeigt, um so die 29-ste Ausführungsform zu erläutern;
Fig. 51 ein Ersatzschaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 30-sten Ausführungsform zeigt;
Fig. 52 ein Ersatzschaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 31-sten Ausführungsform zeigt;
Fig. 53 ein Diagramm, das Signalwellenformen zeigt, um so die Betriebsvorgänge der 30-sten und 31-ste Ausführungsformen zu erläutern;
Fig. 54A bis 54I Querschnittsansichten, die den Aufbau von verschiedenen Speicherzellen zeigen, um so die 32-sten Ausführungsform zu erläutern;
Fig. 55 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 33-sten Ausführungsform zeigt;
Fig. 56A und 56B Querschnittsansichten, die den Einrichtungsaufbau eines FRAMs gemäß der 34-sten Ausführungsform zeigen;
Fig. 57 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 35-sten Ausführungsform zeigt;
Fig. 58 eine Querschnittsansicht, die eine Modifikation des FRAM gemäß der 35-sten Ausführungsform zeigt;
Fig. 59 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 36-sten Ausführungsform zeigt;
Fig. 60 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 37-sten Ausführungsform zeigt;
Fig. 61 eine Querschnittsansicht, die eine Modifikation der 37-sten Ausführungsform zeigt;
Fig. 62A und 62B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 38-sten Ausführungsform zeigen;
Fig. 63A und 63B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 39-sten Ausführungsform zeigen;
Fig. 64A und 64B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 40-sten Ausführungsform zeigen;
Fig. 65A und 65B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 41-sten Ausführungsform zeigen;
Fig. 66A und 66B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 42-sten Ausführungsform zeigen;
Fig. 67 ein Schaltbild, das einen Aufbau zeigt, bei dem eine Vielzahl von Dummy-Zellen gemäß der in den Fig. 66A und 66B gezeigten Ausführungsform in Reihe geschaltet sind;
Fig. 68 ein Schaltbild, das einen Aufbau zeigt, bei dem eine Vielzahl von Dummy-Zellen, die mit der in den Fig. 64A und 64B gezeigten Ausführungsform verbindbar sind, in Reihe geschaltet sind;
Fig. 69A und 69B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 43-sten Ausführungsform zeigen;
Fig. 70A und 70B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 44-sten Ausführungsform zeigen;
Fig. 71A und 71B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 45-sten Ausführungsform zeigen;
Fig. 72A und 72B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 46-sten Ausführungsform zeigen;
Fig. 73A und 73B ein Schaltbild bzw. ein Zeitablaufdiagramm, die eine Ersatzschaltung eines FRAMs gemäß der 47-sten Ausführungsform zeigen;
Fig. 74A und 74B eine Querschnittsansicht bzw. eine Draufsicht, die den Einrichtungsaufbau eines FRAMs gemäß der 48-sten Ausführungsform zeigen;
Fig. 75A und 75B eine Querschnittsansicht bzw. eine Draufsicht, die den Einrichtungsaufbau eines FRAMs gemäß der 49-sten Ausführungsform zeigen;
Fig. 76A und 76B eine Querschnittsansicht bzw. eine Draufsicht, die den Einrichtungsaufbau eines FRAMs gemäß der 50-sten Ausführungsform zeigen;
Fig. 77A und 77B eine Querschnittsansicht bzw. eine Draufsicht, die den Einrichtungsaufbau eines FRAMs gemäß der 51-sten Ausführungsform zeigen;
Fig. 78A und 78B Graphen, die die Abhängigkeiten der Bitleitungskapazität und einer Leseverzögerung des FRAMs über der Anzahl von in Reihe geschalteten Zellen in der vorliegenden Erfindung zeigen;
Fig. 79A und 79B Graphen, die die Abhängigkeiten von Rauschen beim Lesen/Schreiben in dem FRAM über der Anzahl von in Reihe geschalteten Zellen und der Schreibgeschwindigkeit in der vorliegenden Erfindung zeigen;
Fig. 80A und 80B Graphen, die die Abhängigkeiten der Zellengröße und der Chipgröße des FRAMs über der Anzahl von in Reihe geschalteten Zellen in der vorliegenden Erfindung zeigen;
Fig. 81 ein Ersatzschaltbild eines FRAMs gemäß der 52-sten Ausführungsform;
Fig. 82 ein Ersatzschaltbild eines FRAMs gemäß der 53-sten Ausführungsform;
Fig. 83 ein Zeitablaufdiagramm, das den Betrieb eines FRAMs gemäß der 54-sten Ausführungsform zeigt;
Fig. 84 ein Ersatzschaltbild eines FRAMs gemäß der 55-sten Ausführungsform;
Fig. 85 ein Zeitablaufdiagramm, das den Betrieb eines FRAMs gemäß der 56-sten Ausführungsform zeigt;
Fig. 86 ein Ersatzschaltbild eines FRAMs gemäß der 57-sten Ausführungsform;
Fig. 87 ein Ersatzschaltbild eines FRAMs gemäß der 58-sten Ausführungsform;
Fig. 88 ein Ersatzschaltbild eines FRAMs gemäß der 59-sten Ausführungsform;
Fig. 89A und 89B eine Querschnittsansicht bzw. eine Draufsicht, die den Einrichtungsaufbau eines FRAMs gemäß der 60-sten Ausführungsform zeigen;
Fig. 90 ein Ersatzschaltbild eines FRAMs gemäß der 61-sten Ausführungsform;
Fig. 91 ein Ersatzschaltbild eines FRAMs gemäß der 62-sten Ausführungsform;
Fig. 92 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 63-sten Ausführungsform;
Fig. 93 ein Zeitablaufdiagramm, das den Betrieb des FRAMs gemäß der 63-sten Ausführungsform zeigt;
Fig. 94 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 64-sten Ausführungsform;
Fig. 95 ein Zeitablaufdiagramm, das den Betrieb des FRAMs gemäß der 64-sten Ausführungsform zeigt;
Fig. 96 ein Schaltbild, das den Leseverstärker eines FRAMs gemäß der 65-sten Ausführungsform zeigt;
Fig. 97 ein Zeitablaufdiagramm, das den Betrieb des FRAMs gemäß der 65-sten Ausführungsform zeigt;
Fig. 98 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 66-sten Ausführungsform;
Fig. 99 ein Zeitablaufdiagramm, das den Betrieb des FRAMs gemäß der 66-sten Ausführungsform zeigt;
Fig. 100 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 67-sten Ausführungsform;
Fig. 101 ein Ersatzschaltbild eines FRAMs gemäß der 68-sten Ausführungsform;
Fig. 102 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 69-sten Ausführungsform zeigt;
Fig. 103A bis 103C Graphen, die Hystereseschleifen zeigen, die die Betriebspunkte eines FRAMs gemäß der 70-sten Ausführungsform darstellen;
Fig. 104A bis 104C Graphen, die Hystereseschleifen zeigen, die die Betriebspunkte des FRAMs gemäß der 70-sten Ausführungsform darstellen.
Fig. 105 ein Ersatzschaltbild eines FRAMs gemäß der 71-sten Ausführungsform;
Fig. 106 ein Ersatzschaltbild eines FRAMs gemäß der 72-sten Ausführungsform;
Fig. 107 ein Schaltbild, das einen Aufbau zeigt, bei dem eine Vielzahl von Dummy-Zellen gemäß der in Fig. 106 gezeigten Ausführungsform in Reihe geschaltet sind;
Fig. 108 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 73-sten Ausführungsform;
Fig. 109 ein Zeitablaufdiagramm, das den Betrieb eines FRAMs gemäß der 74-sten Ausführungsform zeigt;
Fig. 110 ein Zeitablaufdiagramm, das den Betrieb eines FRAMs gemäß der 75-sten Ausführungsform zeigt;
Fig. 111 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 76-sten Ausführungsform;
Fig. 112 ein Zeitablaufdiagramm, das den Betrieb eines FRAMs gemäß der 77-sten Ausführungsform zeigt;
Fig. 113 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 78-sten Ausführungsform;
Fig. 114 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 79-sten Ausführungsform;
Fig. 115 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 80-sten Ausführungsform;
Fig. 116 ein Schaltbild des Leseverstärkers eines FRAMs gemäß der 81-sten Ausführungsform;
Fig. 117 ein Schaltbild, das ein Plattenelektroden- Ansteuerschema zeigt, das auf die in den Fig. 101 bis 106 gezeigten Zeilen anwendbar ist;
Fig. 118A und 118B Schaltbilder, die ein anderes Plattenelektroden-Ansteuerschema zeigen, das auf die in den Fig. 101 bis 106 gezeigten Zellen anwendbar ist;
Fig. 119A und 119B ein ausführliches Schaltbild bzw. ein Zeitablaufdiagramm des Plattenelektroden- Ansteuerschemas, das in den Fig. 118A und 118B gezeigt ist;
Fig. 120A und 120B ein ausführliches Schaltbild bzw. ein Zeitablaufdiagramm des Plattenelektroden- Ansteuerschemas, das in den Fig. 118A und 118B gezeigt ist;
Fig. 121A und 121B Diagramme, die Betriebsabläufe zeigen, die auf das in den Fig. 118A bis 120B gezeigte Plattenelektroden-Ansteuerschema anwendbar sind;
Fig. 122A und 122B Schaltbilder von Leseverstärkern, die auf das in den Fig. 118A bis 120B gezeigte Plattenelektroden-Ansteuerschema anwendbar sind;
Fig. 123A und 123B Diagramme, die Betriebsabläufe zeigen, die auf das in den Fig. 118A bis 120B gezeigte Plattenelektroden-Ansteuerschema anwendbar sind;
Fig. 124 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 82-sten Ausführungsform zeigt;
Fig. 125 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 83-sten Ausführungsform zeigt;
Fig. 126A und 126B Querschnittsansichten, die den Einrichtungsaufbau eines FRAMs gemäß der 84-sten Ausführungsform zeigt;
Fig. 127A und 127B ein Ersatzschaltbild eines FRAMs gemäß der 85-sten Ausführungsform bzw. eine Querschnittsansicht des Einrichtungsaufbaus;
Fig. 128 ein Ersatzschaltbild eines FRAMs gemäß der 86-sten Ausführungsform;
Fig. 129 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 87-sten Ausführungsform zeigt;
Fig. 130 ein Ersatzschaltbild eines FRAMs gemäß der 88-sten Ausführungsform;
Fig. 131 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 89-sten Ausführungsform zeigt;
Fig. 132 ein Ersatzschaltbild eines FRAMs gemäß der 90-sten Ausführungsform;
Fig. 133A und 133B ein Ersatzschaltbild bzw. einen Graph, der einen FRAM gemäß der 91-sten Ausführungsform zeigt;
Fig. 134A bis 134E Querschnittsansichten, die den Einrichtungsaufbau eines FRAMs gemäß der 92-sten Ausführungsform zeigt;
Fig. 135 ein Ersatzschaltbild eines FRAMs gemäß der 93-sten Ausführungsform;
Fig. 136 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 94-sten Ausführungsform zeigt;
Fig. 137 ein Ersatzschaltbild eines FRAMs gemäß der 95-sten Ausführungsform;
Fig. 138 ein Zeitablaufdiagramm, das den Betrieb eines FRAMs gemäß der 96-sten Ausführungsform zeigt;
Fig. 139A und 139B ein Ersatzschaltbild eines FRAMs gemäß der 97-sten Ausführungsform bzw. eine Querschnittsansicht des Einrichtungsaufbaus;
Fig. 140A und 140B ein Ersatzschaltbild eines FRAMs gemäß der 98-sten Ausführungsform bzw. eine Querschnittsansicht des Einrichtungsaufbaus;
Fig. 141A und 141B ein Ersatzschaltbild eines FRAMs gemäß der 99-sten Ausführungsform bzw. eine Querschnittsansicht des Einrichtungsaufbaus;
Fig. 142 ein Ersatzschaltbild eines FRAMs gemäß der 100-sten Ausführungsform;
Fig. 143 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 101-sten Ausführungsform zeigt;
Fig. 144 ein Ersatzschaltbild eines FRAMs gemäß der 102-ten Ausführungsform;
Fig. 145 ein Schaltbild, das den Wortleitungsaufbau eines FRAMs gemäß der 103-ten Ausführungsform zeigt;
Fig. 146 ein Schaltbild, das den Wortleitungsaufbau eines FRAMs gemäß der 104-ten Ausführungsform zeigt;
Fig. 147A und 147B Schaltbilder, die die Verbindung des Wortleitungsaufbaus eines FRAMs gemäß der 105-ten Ausführungsform zeigen;
Fig. 148A und 148B Draufsichten, die das Layout des zentralen Abschnitts des untergeordneten Felds des Wortleitungsaufbaus eines FRAMs gemäß der 106-ten Ausführungsform zeigen;
Fig. 149A und 149B Draufsichten, die einen Teil des Layouts des zentralen Abschnitts des untergeordneten Felds des Wortleitungsaufbaus des FRAMs gemäß der 106-ten Ausführungsform zeigen;
Fig. 150A und 150B Draufsichten, die einen Teil des Layouts des zentralen Abschnitts des untergeordneten Felds des Wortleitungsaufbaus des FRAMs gemäß der 106-ten Ausführungsform zeigen;
Fig. 151A und 151B Draufsichten, die einen Teil des zentralen Abschnitts des untergeordneten Felds des Wortleitungsaufbaus des FRAMs gemäß der 106-ten Ausführungsform zeigen;
Fig. 152 ein Schaltbild, das die Schaltung des Unterzeilen- Decoders des Wortleitungsaufbaus eines FRAMs gemäß der 107-ten Ausführungsform zeigt;
Fig. 153 ein Blockschaltbild eines Zellenfeldblocks mit einem Ersatzfeld in einem FRAM gemäß der 108-ten Ausführungsform;
Fig. 154 ein Blockschaltbild eines Zellenfeldblocks mit einer Redundanz-Ersatzschaltung in einem FRAM gemäß der 109-ten Ausführungsform;
Fig. 155 ein Ersatzschaltbild eines FRAMs gemäß der 110-ten Ausführungsform;
Fig. 156 ein Schaltbil 99999 00070 552 001000280000000200012000285919988800040 0002019724449 00004 99880d zum Erläutern eines Verfahrens zum Ersetzen einer defekten Speicherzelle in einem FRAM gemäß der 111-ten Ausführungsform;
Fig. 157 ein Schaltbild zum Erläutern eines Verfahrens zum Ersetzen einer defekten Speicherzelle in einem FRAM gemäß der 112-ten Ausführungsform;
Fig. 158 ein Schaltbild zum Erläutern eines Verfahrens zum Ersetzen einer defekten Speicherzelle in einem FRAM gemäß der 113-ten Ausführungsform;
Fig. 159 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs gemäß der 114-ten Ausführungsform zeigt;
Fig. 160 eine Querschnittsansicht, die einen anderen Einrichtungsaufbau des FRAMs gemäß der 114-ten Ausführungsform zeigt;
Fig. 161 ein Ersatzschaltbild des FRAMs gemäß der 114-ten Ausführungsform;
Fig. 162 ein Zeitablaufdiagramm, das den Betrieb des FRAMs gemäß der 114-ten Ausführungsform zeigt;
Fig. 163A bis 163D Draufsichten von Speicherzellen eines FRAMs gemäß der 115-ten Ausführungsform;
Fig. 164A bis 164D Draufsichten, die jeweils Teillayouts der in den Fig. 163A bis 163D gezeigten Speicherzellen zeigen;
Fig. 165A bis 165D Draufsichten, die jeweils Teillayouts der in den Fig. 163A bis 163D gezeigten Speicherzellen zeigen;
Fig. 166A bis 166D Querschnittsansichten der Speicherzellen, die jeweils in den Fig. 163A bis 163D gezeigt sind;
Fig. 167 eine Querschnittsansicht der Speicherzellen, die in den Fig. 163A bis 163D gezeigt sind;
Fig. 168A eine Draufsicht auf eine Speicherzelle eines FRAMs gemäß der 116-ten Ausführungsform;
Fig. 168B eine Draufsicht, die ein Teillayout der in Fig. 168A gezeigten Speicherzelle zeigt;
Fig. 168C eine Draufsicht, die ein Teillayout der in Fig. 168A gezeigten Speicherzelle zeigt; und
Fig. 169A und 169B ein Ersatzschaltbild bzw. eine Querschnittsansicht, die einen Speicherzellenaufbau gemäß der 117-ten Ausführungsform zeigen.
Ausführliche Beschreibung der Erfindung
Die Ausführungsformen der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Erste Ausführungsform
Fig. 4 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Computersystems gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
Das System ist mit einem Mikroprozessor 11 zum Ausführen von verschiedenen arithmetischen Verarbeitungsoperationen, einer nicht flüchtigen Halbleiter-Speichereinrichtung 12, die mit dem Mikroprozessor 11 über einen Bus 14 zum Speichern von Daten verbunden ist, und eine Eingabe/Ausgabe-Einrichtung 13, die mit dem Mikroprozessor 11 durch den Bus 14 zum Senden/Empfangen von Daten an die/von der externe/externen Einrichtung verbunden ist, aufgebaut.
In diese Ausführungsform ist die Halbleiter- Speichereinrichtung (FRAM) der vorliegenden Erfindung in dem Computersystem eingebaut. Der in dieser Ausführungsform verwendete FRAM-Speicher wird nachstehend eingehend beschrieben.
Die Fig. 5A und 5B sind Schaltbilder, die den grundlegenden Aufbau des in dieser Ausführungsform verwendeten FRAMs zeigen. Die Fig. 5A und 5B zeigen eine Ersatzschaltung, die acht Speicherzellen entspricht. Unter Bezugnahme auf Fig. 5A bezeichnet ein Bezugssymbol BL eine Bitleitung; PL eine Plattenelektrode; WLÿ eine Wortleitung; und SNÿ einen Zellenknoten. Q0 bezeichnet einen Wähltransistor und ein Signal BSi des Gates des Wähltransistors Q0 stellt eine Blockwählleitung dar. Q1 bis Q4 bezeichnen Speicherzellentransistoren. Cf1 bis Cf4, die jeweils durch Hinzufügen eines Hakenzeichens zu einem normalen Kondensatorzeichen dargestellt sind, bezeichnen ferroelektrische Kondensatoren. Es sei darauf hingewiesen, daß ein Speicher unter Verwendung eines ferroelektrischen Kondensators gemäß der vorliegenden Erfindung nachstehend als ferroelektrischer Speicher bezeichnet wird.
In einer Speicherzelle des herkömmlichen FRAMs sind ein Zellentransistor als eine Erweiterung des herkömmlichen DRAMs und ein ferroelektrischer Kondensator zueinander in Reihe geschaltet. In dieser Ausführungsform wird dieses Konzept weitgehend verändert. Insbesondere ist der Zellentransistor zu dem ferroelektrischen Kondensator parallelgeschaltet, um eine Speicherzelle zu bilden. Beispielsweise sind der Zellentransistor Q3 und der ferroelektrische Kondensator Cf3 verbunden, um eine Speicherzelle zu bilden, wodurch eine Information "0" oder "1" gespeichert wird. In ähnlicher Weise sind der Zellentransistor Q1 und der ferroelektrische Cf1, der Zellentransistor Q2 und der ferroelektrische Kondensator Cf2 und der Zellentransistor Q4 und der ferroelektrische Kondensator Cf4 verbunden, um Speicherzellen zu bilden.
Die vier Speicherzellen sind in Reihe geschaltet, um eine Speichergruppe (Speicherblock) zu bilden. Ein Anschluß dieses Speicherblocks ist mit der Zellenplattenelektrode PL verbunden und der andere Anschluß ist über den Wähltransistor zum Wählen dieses Blocks mit der Bitleitung BL zum Lesen/Schreiben von Daten verbunden.
Fig. 5A zeigt zwei Speicherblöcke auf der linken bzw. der rechten Seite. Eine Speicherzelle kann verwendet werden, um einen binären Datenwert "0" oder "1" zu speichern. Alternativ können ohne irgendwelche Probleme mehrwertige Daten oder analoge Daten gespeichert werden.
Der Betrieb des FRAMs dieser Ausführungsform wird beschrieben. In einem Bereitschaftszustand werden alle Wortleitungen WL00 bis WL03 und WL10 bis WL13 auf einen "H"-Pegel gelegt. Blockwählleitungen BS0 und BS1 werden auf einen "L"-Pegel gelegt. Zu dieser Zeit sind die Gates von allen Zellentransistoren EIN. Die zwei Anschlüsse jedes ferroelektrischen Kondensators sind elektrisch durch den Zellentransistor kurzgeschlossen, der parallel zu dem Kondensator geschaltet und auf ein gleiches Potential gelegt ist. Beispielsweise werden in der Zelle, die durch den Zellentransistor Q3 und den ferroelektrischen Kondensator Cf3 gebildet ist, Zellenknoten SN03 und SN02 auf ein gleiches Potential gelegt.
Wenn das herkömmliche DRAMs den obigen Aufbau aufweist, wird eine gesammelte Information zerstört. Jedoch wird in dem ferroelektrischen Speicher der Datenwert nicht zerstört, selbst wenn die Potentialdifferenz zwischen dem Sammelknoten SN und der Plattenelektrode PL auf 0 V eingestellt wird. Diese Ausführungsform nutzt in umgekehrter Weise maximal das Problem aus, welches für den ferroelektrischen Speicher einzigartig ist, nämlich, daß Ladungen nicht ausgelesen werden, bis die Polarisationsrichtung, bei der der Datenwert eingeschrieben worden ist, umgedreht wird. Insbesondere bewegt sich der Datenwert "1" in Fig. 2B nicht von dem Punkt B, an dem die verbleibende Polarisation Pr vorhanden ist, und der Datenwert "0" bewegt sich nicht von dem Punkt D, an dem die verbleibende Polarisation -Pr vorhanden ist.
Bezüglich der elektrischen Eigenschaften werden alle Zellenknoten SN00 bis SN03 und SN10 bis SN13 auf das gleiche Potential wie das Platten-(PL)-Potential in den Bereitschaftszustand eingestellt. In dieser Ausführungsform werden unabhängig von der Festlegung des Plattenelektrodenpotentials auf (1/2)Vcc oder einer Änderung des Potentials innerhalb des Bereichs von 0 V bis Vcc die zwei Anschlüsse jedes ferroelektrischen Kondensators in dem Bereitschaftszustand immer für eine lange Zeit kurzgeschlossen. Selbst wenn ein Leckstrom an dem p-n-Über­ gang des Zellentransistors vorhanden ist, wird deshalb die Potentialdifferenz zwischen den zwei Anschlüssen des ferroelektrischen Kondensators 0 V. Ladungen, die dem Betrag der verbleibenden Polarisation entsprechen, werden gehalten beibehalten, so daß der ferroelektrische Kondensator niemals eine Polarisationsinversion zur Zerstörung der Daten verursacht.
In dem FRAM der vorliegenden Erfindung kann der Zellentransistor einen Reststrom oder Sperrstrom aufweisen, der größer als derjenige des herkömmlichen DRAMs oder eines FRAMs mit einem DRAM-Modus ist. Dies erleichtert eine Herstellung des Transistors. Zusätzlich kann der Leckstrom des ferroelektrischen Kondensators auch groß sein. Wenn in dem herkömmlichen FRAM mit nur dem FRAM-Modus das Bitleitungspotential sich innerhalb des Bereichs von 0 V bis Vcc ändert, verändert sich das Potential des Zellenknotens einer nicht gewählten Speicherzelle durch den Zellentransistor und der Datenwert wird zerstört. In dieser Ausführungsform stellt sich jedoch dieses Problem nicht, weil der Zellentransistor zu dieser Zeit EIN ist. Selbst wenn der Reststrom des Wähltransistors groß ist, wird der Datenwert niemals zerstört.
Wenn der Transistor in dem nicht gewählten Zustand EIN ist, ist es weniger wahrscheinlich, daß ein Softwarefehler auftritt, der durch die Potentialdifferenz zwischen den ferroelektrischen Kondensatoren aufgrund der angesammelten Ladungen verursacht wird, die bei der Einstrahlung einer Strahlung, beispielsweise eines α-Strahls, erzeugt werden, weil die ferroelektrischen Kondensatoren durch den Zellentransistor in dem EIN-Zustand im Gegensatz zu der herkömmlichen Zelle kurzgeschlossen sind, so daß die Zuverlässigkeit in einem großen Ausmaß verbessert werden kann. In der herkömmlichen Zelle ist der Speicherknoten erdfrei (schwebt). Wenn der Zellentransistor in dem nicht gewählten Zustand EIN ist, wird die Einrichtung deshalb durch Rauschen beeinflußt, beispielsweise durch eine parasitäre Kapazitätskopplung, die durch den Betrieb der gewählten Speicherzelle verursacht wird. Jedoch kann ein derartiger Einfluß durch die vorliegende Erfindung verhindert werden.
Selbst wenn das Schema einer Festlegung des Plattenelektrodenpotentials auf (1/2)Vcc verwendet wird, um den Hochgeschwindigkeitsbetrieb zu realisieren, sinkt wie voranstehend beschrieben in dieser Ausführungsform das Zellenknotenpotential aufgrund des Leckstroms nicht ab. Demzufolge kann im Gegensatz zum Stand der Technik der Auffrischungsbetrieb weggelassen werden. Selbst wenn der Reststrom des Zellentransistors groß ist, d. h. wenn der Schwellwert verringert wird, werden zusätzlich einzelne Informationsteile in den übrigen Zellen nicht zerstört.
Ein Fall, bei dem eine der Vielzahl von in Reihe geschalteten Zellen gewählt werden soll, wird betrachtet werden. Es sei angenommen, daß von den vier in Reihe geschalteten Zellen des Speicherblocks auf der rechten Seite in Fig. 5A, die zweite Zelle von der Plattenelektrode PL, d. h. die dritte Zelle (Q3, Cf3) von der Bitleitung BL gewählt werden soll. Dieser Betrieb ist in Fig. 5B gezeigt. Zunächst wird die Wortleitung WL02 der gewählten Speicherzelle (Q3, Cf3) auf "0" eingestellt, um nur den Zellentransistor Q3 auszuschalten. Als nächstes wird die Blockwählleitung BS0 des gewählten Speicherblocks auf "H" eingestellt, um nur den Wähltransistor Q0 einzuschalten.
In Hinsicht auf die Ersatzschaltung sind der erste, der dritte, und der vierte Zellentransistor Q4, Q2 und Q1 von der Plattenelektrode PL EIN und der gewählte zweite Zellentransistor Q3 ist AUS. Ein Anschluß des ferroelektrischen Kondensators Cf3 der gewählten Speicherzelle ist elektrisch mit der Plattenelektrode PL verbunden und der andere Anschluß ist elektrisch mit der Bitleitung BL durch den Wähltransistor Q0 verbunden. In der Schaltung dieser Ausführungsform, hinsichtlich der Ersatzschaltung, entspricht der Zellentransistor des herkömmlichen ferroelektrischen Speichers dem Wähltransistor Q0 und der herkömmliche ferroelektrische Kondensator entspricht direkt dem Zellentransistor Q3.
Insbesondere beim Lesen/Schreiben entspricht dieser eine Speicherblock der herkömmlichen einen Zelle, die durch einen Transistor und einen ferroelektrischen Kondensator gebildet wird. Die übrigen Zellentransistoren oder die übrigen ferroelektrischen Kondensatoren in dem Speicherblock erscheinen unsichtbar zu sein. Deshalb kann der gleiche Aufbau wie derjenige des Standes der Technik zum Lesen/Schreiben in anderen Abschnitten als dem Speicherblock verwendet werden. Dieser Aufbau entspricht sowohl dem herkömmlichen Schema einer Festlegung der Plattenelektrode auf (1/2)Vcc als auch herkömmlichen Schema einer Änderung des Plattenelektrodenpotentials innerhalb des Bereichs von 0 V bis Vcc.
Wenn beispielsweise das Schema einer Festlegung der Plattenelektrode auf (1/2)Vcc verwendet wird und ein Zellendatenwert ausgelesen werden soll, wird die Bitleitung BL vorher auf 0 V vorgeladen. Da eine Bitleitungskapazität Cb größer als die Zellenkapazität (Kapazität des ferroelektrischen Kondensators Cf3) ist, wird eine Spannung von ungefähr (-1/2)Vcc = (Bitleitungsspannung)- (Plattenelektrodenspannung) über den ferroelektrischen Kondensator Cf3 angelegt. In Fig. 2B bewegt sich der Datenwert "2" Von dem Punkt B an den Punkt C mit einer Polarisationsinversion und der Datenwert "0" bewegt sich von dem Punkt D an den Punkt C ohne eine Polarisationsinversion.
Für den Datenwert "1" werden Ladungen, die Ps+Pr entsprechen, an die Bitleitung BL ausgelesen. Für den Datenwert "0" werden Ladungen, die Ps-Pr entsprechen, an die Bitleitung BL ausgelesen. Das Potential der Referenzbitleitung, die das Bitleitungspaar bildet, wird durch ein Potential angehoben, welches gleich zu dem Potential ist, bei dem Ladungen entsprechend Ps ausgelesen werden. Für den Datenwert "1" wird eine Potentialdifferenz, die Ps+Pr-Ps = Pr entspricht, zwischen dem Bitleitungspaar erzeugt. Für den Datenwert "0" wird eine Potentialdifferenz, die Ps-Pr-Ps = -Pr entspricht, zwischen dem Bitleitungspaar erzeugt. Diese Potentialdifferenz wird durch den Leseverstärker verstärkt. Für den Datenwert "1" wird die Bitleitung BL auf Vcc eingestellt. Für den Datenwert "0" wird die Bitleitung BL auf Vss eingestellt. Dieses Ergebnis wird in den ferroelektrischen Kondensator der gewählten Speicherzelle zurückgeschrieben.
Zu dieser Zeit bleibt der Datenwert "0" an dem Punkt C und der Datenwert "1" bewegt sich von dem Punkt C an den Punkt B und dann an den Punkt A mit einer Polarisationsinversion. Danach wird die Blockwählleitung BS0 auf "L" eingestellt, um den Wähltransistor Q0 auszuschalten, und die Wortleitung WL02 wird auf "H" eingestellt. Die zwei Anschlüsse des ferroelektrischen Kondensators der gewählten Speicherzelle (Q3, Cf3) werden kurzgeschlossen. Der Datenwert "1" kehrt von dem Punkt A an den Punkt B zurück und der Datenwert "0" kehrt von dem Punkt C an den Punkt D zurück.
Beim Lesen/Schreiben in dem speicher-gewählten Zustand sind die Zellentransistoren der ersten, dritten und vierten nicht gewählten Speicherzellen (Q4 und Cf4, Q2 und Cf2, Q1 und Cf1) von der Plattenelektrode PL EIN, um die zwei Anschlüsse der ferroelektrischen Kondensatoren auf 0 V einzustellen. Deshalb wird der Datenwert nicht zerstört. Infolgedessen wird in dieser Ausführungsform ein Lesen/Schreiben von einer/in eine beliebigen/beliebige der Zellen ermöglicht, obwohl die Zellen in Reihe geschaltet sind. Dies erlaubt keinen Blockzugriff wie in der herkömmlichen NAND-Zelle, aber einen perfekten wahlfreien Zugriff.
Die Fig. 6A und 6B zeigen einen Zellenaufbau zur Realisation des in den Fig. 5A und 5B gezeigten Schaltungsaufbaus. Fig. 6A ist eine Draufsicht und Fig. 6B ist eine Querschnittsansicht entlang einer Schnittlinie 6B-6B in Fig. 6A. Dies ist ein Stapelzellenaufbau, bei dem die ferroelektrischen Kondensatoren nach Bildung der Zellentransistoren gebildet werden, und insbesondere ein Zellenaufbau mit nachher gebildeten Bitleitungen, bei dem die Bitleitungen nach Bildung der ferroelektrischen Kondensatoren gebildet werden.
In diesem Zellenaufbau kann die Gate-Schicht des Zellentransistors in der minimalen Verarbeitungsgröße (F) gebildet werden und die Diffusionsschicht oder der aktive Bereich für eine Kanalbildung kann auch in der minimalen Verarbeitungsgröße (F) gebildet werden. Deshalb wird ein planarer Transistor, der leicht hergestellt werden kann, gebildet. Zusätzlich kann die Zellengröße auf eine Größe reduziert werden, die nachstehend dargestellt ist:
2F × 2F = 4F².
Jeder Zellenknoten weist eine Größe von 3F × 1F auf. Der ferroelektrische Kondensator wird in einem Bereich gebildet, der eine Größe von F × F aufweist, bei der benachbarte Zellenknoten SN einander überlappen. Die Plattenelektrode PL weist eine Breite von 3F auf und verläuft entlang der Wortleitung. Die Zellengröße einschließlich des Wählgatters ist wie folgt:
(10F × 2F)/4 = 5F².
Der Zellentransistor wird auf einem p-Typsubstrat oder einer p-Typwanne gebildet. Für den ferroelektrischen Kondensator werden, nachdem der Transistor gebildet ist, die Source- und Drain-Elektroden des Zellentransistors über den n⁺-Typ Diffusionsschichtbereich (ein n⁻-Typbereich kann verwendet werden) zwischen den Gates gebildet. Eine der Elektroden wird als die untere Elektrode des ferroelektrischen Kondensators verwendet und die andere wird als die obere Elektrode verwendet. Die Speicherzelle (Q3, Cf3) verwendet die Elektrode auf der Seite des Speicherknotens SN03 als die untere Elektrode und die Elektrode auf der Seite des Speicherknotens SN02 als die obere Elektrode. Dieser Zusammenhang wird für die benachbarte Zelle umgedreht. Das heißt, der Zusammenhang zwischen der oberen und unteren Elektrode wird alternierend umgedreht.
Mit diesem Stapelzellenaufbau kann der ferroelektrische Kondensator und der Zellentransistor parallelgeschaltet werden. Die Plattenelektrode PL an dem Ende des Speicherblocks kann gebildet werden, indem die gleiche obere Elektroden-Zwischenverbindung wie diejenige des Speicherknotens SN02 oder SN00 verlängert wird. Im Gegensatz zu dem herkömmlichen FRAM wachsen die Prozeßkosten nicht an. Es sei darauf hingewiesen, daß verschiedene Modifikationen ausgeführt werden können. Beispielsweise können die Positionen der oberen und unteren Elektroden geändert werden, ein PMOS Zellentransistor kann verwendet werden oder die Form des ferroelektrischen Kondensators der durch SOI gebildeten Zelle kann geändert werden. In dem herkömmlichen FRAM kann ein Einschnappen oder ein Einbetten der WL und der gleichen durch die Al und Cu Verdrahtung ausgeführt werden. In diesem Fall ist es schwierig, die WL durch die Al-l und Cu-Verdrahtung einzuschließen (einzuhaken), weil die WL in der Nähe der PL in dem herkömmlichen FRAM angeordnet ist. Da in der vorliegenden Erfindung die PL in einem Teil des Zellenbereichs angeordnet ist, kann durch Verbreitern des PL-Bereichs die WL und PL durch die einzelne Schicht der Al oder Cu Verdrahtung eingeschnappt werden, wodurch eine RC Verzögerung extrem verringert werden kann, wenn das PL Ansteuerverfahren verwendet wird.
Die Fig. 7A und 7B zeigen einen anderen Zellenaufbau zur Realisation der in den Fig. 5A und 5B gezeigten Schaltungsaufbaus. Fig. 7A ist eine Draufsicht und Fig. 7B ist eine Querschnittsansicht entlang einer Linie 7B-7B in Fig. 7A. Dies ist ein Stapelzellenaufbau, bei dem die ferroelektrischen Kondensatoren nach Bildung der Zellentransistoren gebildet werden und insbesondere ein Zellenaufbau mit einer vorherigen Bildung von Bitleitungen, bei dem die Bitleitungen vor Bildung der ferroelektrischen Kondensatoren gebildet werden.
Jeder Zellenknoten weist eine Größe von 3F × 1F auf. Der ferroelektrische Kondensator wird in einem Bereich mit einer Größe von F × F gebildet, wobei die Zellenknoten SN einander überlappen. Die Plattenelektrode PL weist eine Breite von 3F auf und erstreckt sich entlang der Wortleitung. Um die ferroelektrischen Kondensatoren nach Bildung der Bitleitungen zu bilden, müssen die Zellenknoten von Abschnitten zwischen den Bitleitungen BL heraufgezogen werden.
In diesem Beispiel wird ein Verlängerungsfleck als ein Bitleitungs-Plättchenleiter (der Verbindungsabschnitt zwischen der Bitleitung BL und dem Wähltransistor) verwendet und der aktive Bereich (Diffusionsschicht, Kanalabschnitt) wird so gebildet, daß er bezüglich der Bitleitung BL um eine 1/2-Teilung (Abstand) verschoben ist. Demzufolge wird die Zellengröße wie folgt dargestellt:
2F × 2F = 4F².
Die Größe einschließlich des Wählgatters wird wie folgt dargestellt:
(11F × 2F)/4 = 5,5F².
Wenn der Wähltransistor gebildet wird, so daß er bezüglich der Bitleitung BL schräg ist, wird die Größe fast 5F².
Das in Fig. 4 gezeigte Computersystem, welches den FRAM mit dem neuen Aufbau verwendet, kann die folgenden Wirkungen erhalten.
  • (1) Da die Zellengröße 1/2 der herkömmlichen Zellengröße sein kann, kann bei den gleichen Kosten ein Speicher mit einer großen Kapazität angeordnet werden.
  • (2) Bei der gleichen Speicherkapazität kann der Platz wegen der kleinen Chipgröße eingespart werden und die Dichte kann erhöht werden.
  • (3) Da die Chipgröße klein ist, ist die Einrichtung gegenüber mechanischen Belastungen widerstandsfähig.
  • (4) Selbst wenn das Plattenpotential-Festlegungsschema verwendet wird, welches einen Betrieb bei einer Geschwindigkeit ermöglicht, die so hoch wie diejenige des herkömmlichen DRAMs ist, wird kein Auffrischungsbetrieb benötigt. Deshalb kann ein Hochgeschwindigkeitsbetrieb bei einem niedrigen Energieverbrauch ausgeführt werden.
  • (5) Selbst wenn die Spezifikationen, beispielsweise das ferroelektrische Kondensatorleck oder ein p-n Übergangsleck zu strikt sind, kann der Hochgeschwindigkeitsbetrieb leicht realisiert werden, weil der Auffrischungsbetrieb nicht benötigt wird, um den Datenwert für eine lange Zeit zu halten.
  • (6) Da der Auffrischungsbetrieb weggelassen werden kann, muß man sich um das Leck nicht kümmern. Da ein Betrieb in einer Hochtemperaturumgebung ermöglicht wird, kann ein Hochgeschwindigkeitsbetrieb in der Hochtemperaturumgebung erwartet werden.
  • (7) Da der ferroelektrische Kondensator einer nicht gewählten Speicherzelle immer durch den Zellentransistor EIN ist ist die Einrichtung gegenüber einem plötzlichen Energieausfall widerstandsfähig.
In dem herkömmlichen FRAM kann das Halten von Daten kaum realisiert werden. Wenn das Plattenansteuerschema verwendet wird, kann der Hochgeschwindigkeitsbetrieb kaum ausgeführt werden, so daß es schwierig ist, den herkömmlichen FRAM als den Hauptspeicher eines Computers zu verwenden. Jedoch ermöglicht der FRAM dieser Ausführungsform eine Anwendung, z. B. als ein Hauptspeicher, der den Hochgeschwindigkeitsbetrieb auf der Basis von (5) benötigt. Auf der Basis von (4) kann der FRAM auf den Hauptcomputer eines mobilen Computersystems angewendet werden, das einen niedrigen Energieverbrauch und einen Hochgeschwindigkeitsbetrieb erfordert. Zusätzlich kann der FRAM aufgrund von (6) auf den Hauptspeicher eines kleinen Computersystems angewendet werden, der schlechte Wärmeableitungs-Eigenschaften aufweist. Auf der Basis von (1) und (2) kann ein kompakter Hauptspeicher mit einer großen Kapazität realisiert werden.
Probleme, beispielsweise eine beträchtliche Verschlechterung des Betriebsverhaltens, eine Erhöhung von Kosten und eine Erhöhung in der Systemgröße werden in einem System gestellt, auf das das herkömmliche FRAM kaum angewendet werden kann oder das herkömmliche FRAM zwangsweise angewendet wird.
Jedoch können alle derartigen Probleme durch Verwendung des FRAMs der vorliegenden Erfindung gelöst werden. Das herkömmliche Computersystem weist drei Speicher auf, d. h. ein RAM, ein ROM und einen nicht flüchtigen Speicher. Da jedoch der FRAM dieser Ausführungsform nicht flüchtig ist und bei einer hohen Geschwindigkeit arbeitet, können alle erforderlichen Speicher durch den FRAM dieser Ausführungsform ersetzt werden. Da der FRAM der vorliegenden Ausführungsform nicht flüchtig ist und die gleiche Betriebsgeschwindigkeit wie diejenige des herkömmlichen DRAMs realisiert, kann zusätzlich der DRAM durch den FRAM ersetzt werden.
Zweite Ausführungsform
Fig. 8 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Computersystems gemäß der zweiten Ausführungsform zeigt. Die gleichen Bezugszahlen wie in Fig. 4 bezeichnen die gleiche Teile wie in Fig. 8 und eine ausführliche Beschreibung davon wird weggelassen.
In dieser Ausführungsform ist eine Steuereinrichtung 15 zum Steuern eines FRAMs 12 zu dem in Fig. 4 gezeigten Aufbau hinzugefügt. Insbesondere ist der FRAM 12 mit einem Bus 14 durch die Steuereinrichtung 15 verbunden.
Auch bei diesem Aufbau können die gleichen Wirkungen wie bei der ersten Ausführungsform erhalten werden. Die Steuereinrichtung 15 dieser Ausführungsform ermöglicht, eine Auffrischungs-Steuersignal-Erzeugungsschaltung wegzulassen, so daß die Kosten verringert werden können.
Dritte Ausführungsform
Fig. 9 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Computersystems gemäß der dritten Ausführungsform zeigt. Die gleichen Bezugszahlen wie in Fig. 8 bezeichnen die gleichen Teile in Fig. 9 und eine ausführliche Beschreibung davon wird weggelassen.
Diese Ausführungsform unterscheidet sich von der zweiten Ausführungsform darin, daß die I/O (Eingabe/Ausgabe) eines FRAMs 12 direkt mit einem Systembus 14 verbunden ist. Das System kann frei aufgebaut werden.
Auch bei diesem Aufbau können die gleichen Wirkungen wie bei der ersten Ausführungsform erhalten werden. Eine Steuereinrichtung 15 dieser Ausführungsform ermöglicht, eine Auffrischungs-Steuersignal-Erzeugungsschaltung wegzulassen, so daß die Kosten reduziert werden können.
Vierte Ausführungsform
Fig. 10 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Computersystems gemäß der vierten Ausführungsform zeigt. Die gleichen Bezugszahlen wie in Fig. 4 bezeichnen die gleichen Teile in Fig. 10 und eine ausführliche Beschreibung davon wird weggelassen.
In dieser Ausführungsform ist ein RAM 16 zusätzlich zu dem in Fig. 4 gezeigten Aufbau angeordnet. Insbesondere ist das RAM 16 mit einem Bus 14 verbunden. Auch bei diesem Aufbau können die gleichen Wirkungen wie in der ersten Ausführungsform erhalten werden. In dieser Ausführungsform ist das RAM 16 angeordnet. Deshalb kann diese Ausführungsform angewendet werden, selbst wenn die Anzahl von wiederholten Schreibzugriffen in einem FRAM 12 begrenzt ist und ein RAM benötigt wird, oder ein Hochgeschwindigkeits-SRAM oder ein Hochgeschwindigkeits-DRAM als ein RAM verwendet wird.
Fünfte Ausführungsform
Fig. 11 ist ein Blockschaltbild, welches den grundlegenden Aufbau eines Computersystems gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Bezugszahlen wie in Fig. 4 bezeichnen die gleichen Teile in Fig. 11 und eine ausführliche Beschreibung davon wird weggelassen.
In dieser Ausführungsform ist zusätzlich zu dem in Fig. 4 gezeigten Aufbau ein ROM 17 angeordnet. Insbesondere ist der ROM 17 mit einem Bus 14 verbunden.
Auch bei diesem Aufbau können die gleichen Wirkungen wie bei der ersten Ausführungsform erhalten werden. In dieser Ausführungsform ist das ROM 17 angeordnet. Wenn ein OS oder ein Kanji Datenwert, der nicht zurückgeschrieben werden muß, in dem ROM 17 gespeichert wird, können die Kosten reduziert werden.
Sechste Ausführungsform
Fig. 12 ist ein Blockschaltbild, welches den grundlegenden Aufbau eines Computersystems gemäß der sechsten Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Bezugszahlen wie in Fig. 4 bezeichnen die gleichen Teile in Fig. 12 und eine ausführliche Beschreibung davon wird weggelassen.
In dieser Ausführungsform sind ein RAM 16 und ein ROM 17 zusätzlich zu dem Aufbau in Fig. 4 angeordnet. Insbesondere sind das RAM 16 und das ROM 17 mit einem Bus 14 verbunden.
Auch bei diesem Aufbau können die gleichen Wirkungen wie bei der ersten Ausführungsform erhalten werden. Wie in der vierten Ausführungsform ist das RAM 16 angeordnet. Deshalb kann diese Ausführungsform angewendet werden, selbst wenn die Anzahl von wiederholten Schreibzugriffen in einem FRAM 12 begrenzt ist und ein RAM benötigt wird, oder ein Hochgeschwindigkeits-SRAM oder ein Hochgeschwindigkeits-DRAM als ein RAM verwendet wird. Wie in der fünften Ausführungsform ist auch das ROM 17 angeordnet. Wenn deshalb ein OS oder ein Kanji Datenwert, der nicht zurückgeschrieben werden muß, in dem ROM 17 gespeichert ist, können die Kosten verringert werden.
Siebte Ausführungsform
Fig. 13 ist eine schematische Ansicht, die den grundlegenden Aufbau einer IC-Karte gemäß der siebten Ausführungsform zeigt.
Diese IC-Karte ist durch Anordnen eines IC-Chips 22 mit einem FRAM 21 auf einem IC-Karten-Hauptkörper 20 gebildet.
In dieser Ausführungsform ist die Halbleiter- Speichereinrichtung (FRAM) der vorliegenden Erfindung in einer IC-Karte angebracht. Einzelheiten des FRAMs, der in dieser Ausführungsform verwendet wird, sind die gleichen wie in der ersten Ausführungsform und eine ausführliche Beschreibung davon wird weggelassen.
In einer IC-Karte, die den FRAM der vorliegenden Erfindung aufweist, kann die Zuverlässigkeit der IC-Karte bezüglich einer Beanspruchung zu einem großen Ausmaß verbessert werden, oder eine Datenspeicherung mit großer Kapazität kann unter den in der ersten Ausführungsform beschriebenen gleichen Beanspruchungs-/Druckwiderstandsbedingungen auf der Basis von (3) realisiert werden. Für eine normale IC-Karte kann die IC Chipgröße wegen der Beanspruchungsbeschränkung nicht 25 mm² oder größer sein und eine Lösung für dieses Problem ist sehr wichtig.
Für die IC-Karte ist es wichtig, einen niedrigen Energieverbrauch, eine hohe Zuverlässigkeit und einen Hochgeschwindigkeitsbetrieb zu realisieren. Wenn die vorliegende Erfindung angewendet wird, kann das Betriebsverhalten auf der Basis von (4) bis (7) der ersten Ausführungsform verbessert werden. In dem herkömmlichen FRAM wird nach dem Einschalten der Energie oder zur Zeit eines Ausschaltens der Energie für den Wiederaufrufbetrieb eine große Zeitverzögerung erzeugt. Diese Ausführungsform stellt auch die folgende Wirkung bereit: (8) die Zeitverzögerung wird nicht erzeugt, so daß ein Ansprechverhalten mit hoher Geschwindigkeit ermöglicht wird. Deshalb kann die Ansprechgeschwindigkeit der IC-Karte nach einer Einfügung oder die Ansprechgeschwindigkeit nach einer Kartenentfernung erhöht werden.
Achte Ausführungsform
Fig. 14 ist ein Blockschaltbild, das den grundlegenden Aufbau eines digitalen Bildeingabesystems gemäß der achten Ausführungsform der vorliegenden Erfindung zeigt.
Dieses System ist mit einer Bildeingabeeinrichtung 31, beispielsweise einer CCD Bildaufnahmeeinrichtung, und einem CMOS Sensor zum Eingeben von Bilddaten, einer Datenkompressionseinrichtung 32 zum Komprimieren der eingegebenen Bilddaten, einem FRAM 33 zum Speichern der komprimierten Bilddaten, einer Eingabe/Ausgabe-Einrichtung 34 zum Ausgeben der komprimierten Bilddaten und zum Eingeben von Bilddaten, einer Anzeigeeinrichtung 35, beispielsweise einer Flüssigkeitskristallanzeige LCD zum Anzeigen der eingegebenen Bilddaten oder der komprimierten Bilddaten, und einem Systembus 36 zum Verbinden dieser Einrichtungen aufgebaut.
In dieser Ausführungsform ist die Halbleiter- Speichereinrichtung (FRAM) der vorliegenden Erfindung in einem digitalen Bildeingabesystem angebracht, beispielsweise einer digitalen Kamera oder einer digitalen Videokamera. Einzelheiten des FRAMs, der in dieser Ausführungsform verwendet wird, sind die gleichen wie in der ersten Ausführungsform und eine ausführliche Beschreibung davon wird weggelassen.
Das digitale Bildeingabesystem unter Verwendung des FRAMs der vorliegenden Erfindung kann aufgrund von (1) und (2), die in der ersten Ausführungsform beschrieben wurden, Bilddaten mit einem großen Volumen speichern. Auf der Basis von (4) und (5) der ersten Ausführungsform können komprimierte Daten bei einer hohen Geschwindigkeit gespeichert werden, während ein niedriger Energieverbrauch, der für ein mobiles System wichtig ist, erreicht wird, um die Lebensdauer der Batterie zu verlängern. Herkömmlicherweise wird ein primäres Hochgeschwindigkeits-RAM als ein Puffer benötigt. Wenn jedoch der FRAM der vorliegenden Erfindung verwendet wird, kann das RAM, beispielsweise ein Puffer, weggelassen werden. Aufgrund von (6) der ersten Ausführungsform kann die Zuverlässigkeit eines Hochtemperaturbetriebs, der bei gutem Wetter außer Haus ausgeführt wird, auch verbessert werden.
Neunte Ausführungsform
Fig. 15 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Speichersystems gemäß der neunten Ausführungsform der vorliegenden Erfindung zeigt.
Dieses System ist mit einer Vielzahl von FRAMs 43 zum Speichern von Daten, einer Eingabe/Ausgabe-Einrichtung 41 zum Übertragen von Daten zwischen diesen FRAMs 43 und einer externen Einrichtung, einer Steuereinrichtung 42, die zwischen den FRAMs 43 und der Eingabe/Ausgabe-Einrichtung 41 angeordnet ist, und einem Systembus 44 gebildet.
In dieser Ausführungsform wird die Halbleiter- Speichereinrichtung (FRAM) der vorliegenden Erfindung auf ein Speichersystem als Ersetzung einer Speicherkarte oder einer Harddisk angewendet. Einzelheiten des FRAMs, der in dieser Ausführungsform verwendet wird, sind die gleichen wie in der ersten Ausführungsform und eine ausführliche Beschreibung davon wird weggelassen.
In dem Speichersystem, das den FRAM der vorliegenden Erfindung verwendet, können wegen den Aspekten (1) und (2), die in der ersten Ausführungsform beschrieben wurden, Bilddaten mit einem großen Volumen in einer kompakten Einrichtung gespeichert werden. Aufgrund der Aspekte (4) und (5) der ersten Ausführungsform erreicht der FRAM einen Hochgeschwindigkeitsbetrieb und einen niedrigen Energieverbrauch. Wenn der FRAM als ein Speicher oder als ein erweiterter Speicher einer mobilen Einrichtung oder dergleichen verwendet wird, kann die Lebensdauer der Batterie verlängert werden. Gemäß dem Aspekt (7) der ersten Ausführungsform ist das Speichersystem gegenüber einem plötzlichen Energieausfall widerstandsfähig. Zusätzlich wird eine ECC Steuerung durch die Steuereinrichtung ermöglicht.
10. Ausführungsform
Fig. 16 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Speichersystems gemäß der 10. Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Bezugszahlen wie in Fig. 15 bezeichnen die gleichen Teile in Fig. 16 und eine ausführliche Beschreibung davon wird weggelassen.
Diese Ausführungsform unterscheidet sich von der neunten Ausführungsform darin, daß FRAMs 43 direkt mit einer Eingabe/Ausgabe-Einrichtung 41 verbunden sind und eine Steuereinrichtung 42 unabhängig von einem Bus 44 angeordnet ist. Auch bei diesem Aufbau können die gleichen Wirkungen wie bei der neunten Ausführungsform erhalten werden.
11. Ausführungsform
Fig. 17 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Speichersystems gemäß der 11. Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Bezugszahlen wie in Fig. 15 bezeichnen die gleichen Teile in Fig. 17 und eine ausführliche Beschreibung davon wird weggelassen.
Diese Ausführungsform unterscheidet sich von der neunten Ausführungsform darin, daß die Steuereinrichtung 42 weggelassen ist und das Speichersystem mit dem minimalen Aufbau einer Eingabe/Ausgabe-Einrichtung 41 und FRAMs 43 aufgebaut ist.
Auch bei diesem Aufbau können die gleichen Wirkungen wie bei der neunten Ausführungsform erhalten werden. Da der Systemaufbau einfach ist, können zusätzlich die Kosten weiter reduziert werden.
12. Ausführungsform
Fig. 18 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Mikroprozessorchips gemäß der 12. Ausführungsform der vorliegenden Erfindung zeigt.
Dieses System ist aufgebaut, indem auf dem gleichen Chip eine Mikroprozessor-Kerneinheit (MPU) 51 zum Ausführen von verschiedenen arithmetischen Verarbeitungsoperationen und ein FRAM 52 zum Speichern von Daten gebildet werden. Der FRAM 52 wird als der Mikrocode-Speicher der MPU 51 verwendet.
In dieser Ausführungsform ist die Halbleiter- Speichereinrichtung (FRAM) der vorliegenden Erfindung in einer System LSI, beispielsweise einer MPU, angebracht. Einzelheiten des FRAMs, der in dieser Ausführungsform verwendet wird, sind die gleichen wie bei der ersten Ausführungsform und eine ausführliche Beschreibung davon wird weggelassen.
In dem Mikroprozessorchip, in dem der FRAM der vorliegenden Erfindung angebracht ist, kann der Befehl von der MPU leicht geändert werden, indem der in dem FRAM gespeicherte Mikrocode geändert wird.
Wegen der in der ersten Ausführungsform beschriebenen Aspekte (1) und (2) kann ein Mikrocode eines großen Volumens in einer kompakten Einrichtung gespeichert werden. Wenn der Mikrocode in einem normalen FRAM ersetzt wird, kann keine MPU mit einem hohen Leistungsvermögen realisiert werden, weil der FRAM bei einer niedrigen Geschwindigkeit arbeitet. Aufgrund der Aspekte (4) und (5) der ersten Ausführungsform kann jedoch eine Hochgeschwindigkeits-MPU mit einem geringen Energieverbrauch realisiert werden.
Da die MPU einen sehr großen Energieverbrauch aufweist und bei einer hohen Temperatur arbeitet, kann der herkömmliche FRAM, der den Auffrischungsbetrieb benötigt, nicht angebracht werden. Gemäß dem Aspekt (6) der ersten Ausführungsform kann jedoch selbst die Hochtemperatur-MPU den nicht flüchtigen Mikrocode-Speicher hoher Geschwindigkeit aufweisen. Wegen dem Aspekt (7) der ersten Ausführungsform ist der Mikroprozessorchip zusätzlich gegenüber Rauschen von dem digitalen Abschnitt der MPU widerstandsfähig.
13. Ausführungsform
Fig. 19 ist ein Blockschaltbild, welches den grundlegenden Aufbau eines Mikroprozessorchips gemäß der 13. Ausführungsform zeigt. Die gleichen Bezugszahlen wie in Fig. 18 bezeichnen die gleichen Teile in Fig. 19 und eine ausführliche Beschreibung davon wird weggelassen.
Diese Ausführungsform unterscheidet sich von der 12. Ausführungsform darin, daß ein FRAM 52 als ein Befehls-Cache- Speicher in einer MPU 51 verwendet wird. Wenn der FRAM 52 als ein Befehls-Cache-Speicher in der MPU 51 angebracht ist, kann ein nicht flüchtiger Cache-Speicher mit hoher Geschwindigkeit realisiert werden.
Wegen der in der ersten Ausführungsform beschriebenen Aspekte (1) und (2) kann ein kompakter Befehls-Cache-Speicher mit großer Kapazität angebracht werden. Wenn der Befehls-Cache- Speicher mit einem normalen FRAM ersetzt wird, kann aufgrund der Tatsache, daß der FRAM mit einer niedrigen Geschwindigkeit arbeitet, eine MPU mit einem hohen Leistungsvermögen nicht realisiert werden. Aufgrund der Aspekte (4) und (5) der ersten Ausführungsform kann jedoch eine Hochgeschwindigkeits-MPU mit einem geringen Energieverbrauch realisiert werden. Da die MPU einen sehr großen Energieverbrauch aufweist und bei einer hohen Temperatur arbeitet, kann der herkömmliche FRAM, der den Auffrischungsbetrieb benötigt, nicht angebracht werden. Gemäß dem Aspekt (6) der ersten Ausführungsform kann jedoch selbst die Hochtemperatur-MPU den nicht flüchtigen Befehls-Cache- Speicher mit hoher Geschwindigkeit aufweisen. Wegen dem Aspekt (7) der ersten Ausführungsform ist der Mikroprozessorchip zusätzlich gegenüber Rauschen von dem digitalen Abschnitt der MPU unempfindlich.
14. Ausführungsform
Fig. 20 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Mikroprozessorchips gemäß der 14. Ausführungsform zeigt. Die gleichen Bezugszahlen wie in Fig. 18 bezeichnen die gleichen Teile in Fig. 20 und eine ausführliche Beschreibung davon wird weggelassen.
Diese Ausführungsform unterscheidet sich von der 12. Ausführungsform darin, daß ein FRAM 52 als ein sekundärer Daten-Cache-Speicher in einer MPU 51 verwendet wird. In dieser Ausführungsform wird ein Hochgeschwindigkeitsspeicher 53, beispielsweise ein SRAM, als ein primärer Daten-Cache- Speicher verwendet. Sowohl der primäre als auch der sekundäre Cache-Speicher kann als der FRAM der vorliegenden Erfindung verwendet werden. Alternativ kann die MPU und der FRAM der vorliegenden Erfindung für einen beliebigen Zweck verwendet werden.
Wenn der FRAM 52 als der sekundäre Daten-Cache-Speicher der MPU 51 angebracht ist, kann ein nicht flüchtiger Cache- Speicher mit hoher Geschwindigkeit realisiert werden.
Wegen der in der ersten Ausführungsform beschriebenen Aspekte (1) und (2) kann ein kompakter Daten-Cache-Speicher mit großer Kapazität angebracht werden. Wenn der Daten-Cache- Speicher durch einen normalen FRAM ersetzt wird, kann aufgrund der Tatsache, daß der FRAM bei einer niedrigen Geschwindigkeit arbeitet, keine MPU mit einem hohen Leistungsvermögen realisiert werden. Aufgrund der Aspekte (4) und (5) der ersten Ausführungsform kann jedoch eine Hochgeschwindigkeits-MPU mit einem geringen Energieverbrauch realisiert werden. Da die MPU einen sehr großen Energieverbrauch aufweist und bei einer hohen Temperatur arbeitet, kann der herkömmliche FRAM, der den Auffrischungsbetrieb benötigt, nicht angebracht werden. Gemäß dem Aspekt (6) der ersten Ausführungsform kann jedoch selbst die Hochtemperatur-MPU den nicht flüchtigen Befehls-Cache- Speicher mit hoher Geschwindigkeit aufweisen. Wegen dem Aspekt (7) der ersten Ausführungsform ist der Mikroprozessorchip zusätzliche gegenüber Rauschen von dem digitalen Abschnitt der MPU unempfindlich.
15. Ausführungsform
Fig. 21 ist ein Blockschaltbild, das den grundlegenden Aufbau eines System-LSI-Chips (LSI: Großintegration) gemäß der 15. Ausführungsform der vorliegenden Erfindung zeigt.
Dieses System ist aufgebaut, indem auf dem gleichen Chip ein Logikabschnitt 61 zum Ausführen von verschiedenen Berechnungen und ein FRAM 62 zum Speichern von Daten angebracht werden.
In dieser Ausführungsform ist die Halbleiter- Speichereinrichtung (FRAM) der vorliegenden Erfindung in einer System-LSI angebracht. Einzelheiten des in dieser Ausführungsform verwendeten FRAMs sind die gleichen wie in der ersten Ausführungsform und eine ausführliche Beschreibung davon wird weggelassen.
In dem System-LSI-Chip mit dem FRAM der vorliegenden Erfindung kann wegen der in der ersten Ausführungsform beschriebenen Aspekte (1) und (2) ein Chip mit einer kleinen Fläche und einer großen Kapazität realisiert werden. Da der LSI-Chip auf einen Hochgeschwindigkeitsbetrieb, einen niedrigen Energieverbrauch und eine Hochtemperatur-Umgebung aufgrund der Aspekte (4) bis (6) der ersten Ausführungsform angepaßt werden kann, kann das Betriebsverhalten der System- LSI zu einem großen Ausmaß verbessert werden. Zusätzlich ist die System-LSI gegenüber digitalem Rauschen wegen dem Aspekt (7) der ersten Ausführungsform unempfindlich.
16. Ausführungsform
Fig. 22 ist ein Blockschaltbild, welches den grundlegenden Aufbau eines Bildverarbeitungs-LSI-Chips gemäß der 16. Ausführungsform der vorliegenden Erfindung zeigt.
Das System ist aufgebaut, indem auf dem gleichen Chip eine Bildverarbeitungseinheit 71 zum Ausführen von verschiedenen Bildverarbeitungsvorgängen und ein FRAM 72 zum Speichern von Daten angeordnet werden.
In dieser Ausführungsform ist die Halbleiter- Speichereinrichtung (FRAM) der vorliegenden Erfindung in einer Bildverarbeitungs-LSI angebracht. Einzelheiten des in dieser Ausführungsform verwendeten FRAMs sind die gleichen wie in der ersten Ausführungsform und eine ausführliche Beschreibung davon wird weggelassen.
In dem Bildverarbeitungs-LSI-Chip (LSI: Großintegration oder hoher Integrationsgrad) mit dem FRAM der vorliegenden Erfindung kann ein Chip mit einer kleinen Fläche und einer großen Kapazität wegen der in der ersten Ausführungsform beschriebenen Aspekte (1) und (2) realisiert werden. Da der LSI-Chip auf einen Hochgeschwindigkeitsbetrieb, einen niedrigen Energieverbrauch und eine Hochtemperatur-Umgebung aufgrund der Aspekte (4) bis (6) der ersten Ausführungsform angepaßt werden kann, können Bildverarbeitungsdaten oder komprimierte Daten schnell eingeschrieben oder ausgelesen werden. Zusätzlich ist die Bildverarbeitungs-LSI wegen dem Aspekt (7) der ersten Ausführungsform unempfindlich gegenüber digitalem Rauschen.
17. Ausführungsform
Fig. 23 ist ein Blockschaltbild, das den grundlegenden Aufbau eines LSI-Chips mit variabler Logik gemäß der 17. Ausführungsform der vorliegenden Erfindung zeigt.
Dieses System ist aufgebaut, indem auf dem gleichen Chip eine Vielzahl von Logikabschnitten 81 zum Ausführen von verschiedenen Logikberechnungen und FRAMs 82 jeweils entsprechend zu den Logikabschnitten 81 angeordnet werden.
In dieser Ausführungsform ist der FRAM der vorliegenden Erfindung als ein Speicher zum Ändern der Logik eines LSIs mit variabler Logik angebracht. Einzelheiten des FRAMs, der in dieser Ausführungsform verwendet wird, sind die gleichen wie in der ersten Ausführungsform und eine ausführliche Beschreibung davon wird weggelassen.
In einem FPD, einem FPGA oder einer Logik, deren Logikberechnung neu konfigurierbar ist, müssen die Kombinationen von Logiken schnell unter Verwendung eines nicht flüchtigen Chips mit einer kleinen Fläche geändert werden. Der FRAM der vorliegenden Erfindung kann einen Chip mit einer kleinen Fläche und großer Kapazität auf Grundlage der Aspekte (1) und (2) realisieren, die in der ersten Ausführungsform beschrieben sind.
Der LSI-Chip ist optimal, weil er auf den Hochgeschwindigkeitsbetrieb, einen niedrigen Energieverbrauch und eine Hochtemperatur-Umgebung aufgrund der Aspekte (4) bis (6) der ersten Ausführungsform angepaßt werden kann. Zusätzlich ist der Speicher wegen dem Aspekt (7) der ersten Ausführungsform gegenüber digitalem Rauschen unempfindlich. Ferner kann aufgrund des Aspekts (8) der siebten Ausführungsform ein schnelles EIN/AUS-Ansprechverhalten erhalten werden.
In der LSI mit variabler Logik dieser Ausführungsform können die FRAMs an einer Position angeordnet werden. Die FRAMs können, wie in Fig. 23 gezeigt, verteilt oder in Einheiten von Modulen verteilt werden.
18. Ausführungsform
Fig. 24 ist ein Blockschaltbild, das den grundlegenden Aufbau eines mobilen Computersystems gemäß der 18. Ausführungsform der vorliegenden Erfindung zeigt.
Dieses System ist mit einem Mikroprozessor (einer MPU und einer Steuereinrichtung: Die nachstehend als "MPU" abgekürzt werden) 91 zum Ausführen von verschiedenen arithmetischen Verarbeitungsoperationen, einer Eingabeeinrichtung 92, die mit der MPU 91 zum Eingeben von Daten verbunden ist, einer Sende-/Empfangs-Einrichtung 93, die mit der MPU 91 zum Senden/Empfangen von Daten an eine/von einer externen Einrichtung verbunden ist, einer Antenne 94, die mit der Sende-/Empfangs-Einrichtung 93 verbunden ist, einer Anzeigeeinrichtung 95, beispielsweise einer Flüssigkristallanzeige LCD, die mit der MPU 91 zum Anzeigen von benötigter Information verbunden ist, und einem FRAM 96, der mit dem MPU 91 zum Speichern von Daten verbunden ist, aufgebaut.
Die Sende-/Empfangs-Einrichtung 93 weist eine Sende-/Empfangs-Funktion für Funkwellen auf, die für ein mobiles Telefon oder dergleichen verwendet wird. Für die Anzeigeeinrichtung 95 kann eine Flüssigkristallanzeige oder eine Plasmaanzeige verwendet werden. Eine berührungsempfindliche Einrichtung, eine Tastatureingabe- Einrichtung, eine Spracheingabe-Einrichtung, eine Bildeingabe-Einrichtung, beispielsweise eine CCD (ladungsgekoppelte Einrichtung) oder dergleichen, kann auf die Eingabeeinrichtung 92 angewendet werden.
In dieser Ausführungsform ist die Halbleiter- Speichereinrichtung (FRAM) der vorliegenden Erfindung in einem mobilen Computersystem angebracht. Einzelheiten des in dieser Ausführungsform verwendeten FRAMs sind die gleichen wie in der ersten Ausführungsform und eine ausführliche Beschreibung davon wird weggelassen.
In dem mobilen Computersystem, in dem der FRAM der vorliegenden Erfindung angebracht ist, kann eine Speichereinheit mit kleiner Fläche und großer Kapazität wegen der in der ersten Ausführungsform beschriebenen Aspekte (1) und (2) realisiert werden und eine Datenverarbeitung, eine Datenspeicherung und ein Datenlesen bei einer hohen Geschwindigkeit werden aufgrund der Aspekte (4) bis (6) der ersten Ausführungsform ermöglicht. Zusätzlich verlängert der geringe Energieverbrauch die Lebensdauer der Batterie und das System ist auf eine Hochtemperatur-Umgebung anpaßbar. Das System ist wegen dem Aspekt (7) der ersten Ausführungsform unempfindlich gegenüber digitalem Rauschen oder elektromagnetischem Rauschen. Ferner wird aufgrund dem Aspekt (8) der siebten Ausführungsform ein schnelles EIN/AUS-An­ sprechverhalten erhalten. Deshalb kann ein hervorragendes mobiles Computersystem realisiert werden.
Die Ausführungsformen von verschiedenen Systemen unter Verwendung der FRAMs der vorliegenden Erfindung sind oben beschrieben worden. Verschiedene Ausführungsformen der FRAMs der vorliegenden Erfindung werden nachstehend beschrieben.
19. Ausführungsform
Fig. 25 ist ein Ersatzschaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 19. Ausführungsform der vorliegenden Erfindung zeigt. Diese Ausführungsform unterscheidet sich von der in den Fig. 5A und 5B gezeigten ersten Ausführungsform darin, daß die Anzahl von in Reihe geschalteten Zellen in einem Speicherblock 8 ist, d. h. zweimal so groß wie die in den Fig. 5A und 5B gezeigte Anzahl.
Wenn in der herkömmlichen NAND-Zelle die Anzahl von in Reihe geschalteten Zellen erhöht wird, kann die Bitleitungs- Kapazität verringert werden. Wenn jedoch die Anzahl von Zellen übermäßig erhöht wird und ein Datenwert von einer Zelle ausgelesen werden soll, die weit entfernt von der Bitleitung angeordnet ist, nimmt die Bitleitungs-Kapazität um einen Betrag zu, der anderen Zellenkapazitäten von der Bitleitung bis zu der Ziel-Bitleitung entspricht. Deshalb ist die Anzahl von in Reihe geschalteten Zellen auf ungefähr vier beschränkt.
In der vorliegenden Erfindung kann die Anzahl von in Reihe geschalteten Zellen weiter erhöht werden und gleichzeitig kann die Bitleitungs-Kapazität zu einem großen Ausmaß verkleinert werden. Wenn die Anzahl von in Reihe geschalteten Zellen zunimmt, kann die Kapazität auf der Drain-Seite eines Wähltransistors oder die Diffusionsschicht-Kapazität auf 1/n (n ist die Anzahl von in Reihe geschalteten Zellen) wegen der Verringerung der Anzahl von Bitleitungs- Plättchenleiterabschnitten reduziert werden. Selbst wenn n zunimmt, werden die zwei Anschlüsse eines ferroelektrischen Kondensators einer nicht gewählten Speicherzelle in einem gewählten Block beim Auslesen von Zellendaten kurzgeschlossen und die Kapazität des ferroelektrischen Kondensators verschwindet elektrisch. Deshalb wird nur eine kleine Kapazität, die der invertierten Kapazität und der Diffusionsschicht-Kapazität des Gates des Wähltransistors entspricht, entsprechend der Zunahme der Anzahl der Zellen hinzugefügt. Deshalb kann die Anzahl von in Reihe geschalteten Zellen auf 8 (Fig. 25), 16 oder 32 erhöht werden.
Wenn die Anzahl von in Reihe geschalteten Zellen zunimmt, wird ein Problem einer Lese/Schreibzeit verursacht. Es sei angenommen, daß der EIN-Widerstand eines Transistors 12 kΩ ist, der Widerstand einer Diffusionsschicht 1 kΩ ist und die Kapazität eines ferroelektrischen Kondensators 30 fF ist. In diesem Fall ist die RC Zeit konstante pro Stufe 13k × 30f = 0,4 ns. Die RC Zeitkonstante beträgt 1,6 ns für vier Stufen und 3,2 ns für acht Stufen. Normalerweise ist die Leseverzögerung einer Wortleitung (und einer Blockwählleitung) 5 bis 10 ns und die Daten- Zurückschreibezeit ist 20 bis 30 ns. In Anbetracht dieser Tatsache ist die obige RC-Zeit fast kein Problem.
Wenn die Zellen in Reihe geschaltet sind, wird aufgrund des EIN-Widerstands des Zellentransistors einer nicht gewählten Speicherzelle eine kleine Spannung über den ferroelektrischen Kondensator angelegt. Jedoch ist die Verzögerung der Blockwählleitung 5 bis 10 ns und um wenigstens eine Größenordnung größer als die RC Zeit konstante aufgrund des großen EIN-Widerstands des Zellentransistors. Wenn auf Grundlage dieser Tatsache die Anzahl von in Reihe geschalteten Stufen zunimmt, nimmt die Spannung, die momentan zur Zeit eines Anstiegs der Blockwählleitung angelegt wird, pro Zelle zu, so daß kein Problem verursacht wird.
Wenn acht Stufen verschaltet werden, wie in dieser Ausführungsform, und der in den Fig. 6A und 6B gezeigte Zellenaufbau mit nachträglicher Bitleitungs-Bildung verwendet wird, wird die Zellengröße mit dem Wähltransistor wie folgt dargestellt:
(18F × 2F)/8 = 4,5F².
Wenn der in den Fig. 7A und 7B gezeigte Zellenaufbau mit einer vorherigen Bildung von Bitleitungen verwendet wird, wird die Zellengröße folgendermaßen dargestellt:
(19F × 2F)/8 = 4,75F².
Das heißt, mit Zunahme der Anzahl von Stufen erreicht die Zellengröße 4F².
20. Ausführungsform
Fig. 26 ist ein Ersatzschaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 20. Ausführungsform der vorliegenden Erfindung zeigt.
In dieser Ausführungsform ist ein weiterer Wähltransistor zu dem in den Fig. 5A und 5B gezeigten Aufbau hinzugefügt. Ein Paar von benachbarten Bitleitungen BL und des gleichen Zellenfelds sind mit dem Leseverstärker SA verbunden, wodurch ein Aufbau mit einer gefalteten Bitleitung gebildet wird. Einer der Wähltransistoren ist ein Transistor vom D-Typ (Verarmungs-Typ) und der andere Wähltransistor ist ein Transistor vom E-Typ (Anreicherungs-Typ). Mit diesem Aufbau ist einer der Wähltransistoren unabhängig von der Spannung der Blockwählleitung EIN, so daß ein Kurzschlußzustand in äquivalenter Weise eingestellt wird. Deshalb wird der andere Wähltransistor durch die übrigen Blockwählleitungen gesteuert.
Insbesondere ist für einen Speicherblock, der mit der Bitleitung durch zwei Wähltransistoren verbunden ist, der Wähltransistor auf der Seite der Bitleitung BL ein Transistor vom E-Typ und der Wähltransistor auf der Blockseite ist ein Transistor vom D-Typ. In ähnlicher Weise ist für einen Speicherblock, der mit der Bitleitung durch zwei Wähltransistoren verbunden ist, der Wähltransistor auf der Seite der Bitleitung BL ein Transistor vom D-Typ und der Wähltransistor auf der Speicherblockseite ist ein Transistor vom E-Typ.
Es sei ein Fall betrachtet, bei dem eine beliebige Speicherzelle (Q5, Cf5) in Fig. 26 gewählt werden soll. Eine Wortleitung WL02 wird auf "L" gelegt und nur eine Blockwählleitung BS00 wird auf "H" gelegt. Beide Wähltransistoren, die mit der Seite der Bitleitung verbunden sind, werden eingeschaltet und einer der Wähltransistoren, die mit der Seite der Bitleitung BL verbunden sind, wird AUS gehalten. Deshalb wird ein Zellendatenwert nur auf der Seite der Bitleitung gelesen/geschrieben. Die Bitleitung BL dient als eine Referenzbitleitung. Der Aufbau mit gefalteten Bitleitungen wird gebildet und das Feldrauschen wird verringert, wie in dem DRAM.
Mit dem Aufbau mit gefalteten Bitleitungen wird ein Zellentransistor Q6 einer Zelle (Q6, Cf6) in dem Speicherblock auf der nicht gewählten Seite in dem aktiven Zustand ausgeschaltet. Ein Speicherknoten SN103 wird zu einer Plattenelektrode PL kurzgeschlossen und auf ein gleiches Potential eingestellt. Auch Speicherknoten SN100 bis SN102 werden wegen des Kurzschlusses der Zellentransistoren auf ein gleiches Potential eingestellt. Wenn ein Leckstrom, beispielsweise ein Leckstrom eines p-n Übergangs, in irgendeinem der Speicherknoten SN100 bis SN102 erzeugt wird, wird das Potential der Speicherknoten SN100 bis SN102 kleiner als dasjenige des Speicherknotens SN103, so daß die gesammelte Polarisation zerstört wird.
Jedoch ergibt sich dieses Problem nur, wenn der ferroelektrische Speicher sich in dem aktiven Zustand befindet. In einem normalen Speicher wie einem DRAM ist die maximale aktive Zeit (tRASmax) auf 10 µs beschränkt. Diese Zeit ist kürzer als die maximale Auffrischungszeit (tREFmax: 64 ms für ein 64-Mbit DRAM) des normalen DRAMs. Die Spezifikationen können gelockert werden und kein Problem wird verursacht. Insbesondere wird der ursprüngliche Kurzschlußzustand am Ende der aktiven Zeit eingestellt, um den Datenwert wiederherzustellen. Um die Spezifikationen weiter zu lockern, können die Spezifikationen für tRAS, tCE und dergleichen verengt werden. Dieses Problem wird natürlich in der Schaltung, die in den Fig. 5A und 5B gezeigt ist, nicht verursacht.
Der wesentliche Unterschied zwischen dem FRAM dieser Ausführungsform und dem herkömmlichen FRAM wird beschrieben. Da im herkömmlichen FRAM ein Anschluß des ferroelektrischen Kondensators schwebend ist, ist die Bereitschaftszeit unendlich und der Auffrischungsbetrieb ist erforderlich. Da in dieser Ausführungsform ein Anschluß und der andere Anschluß immer in einem Kurzschluß gehalten werden, ist der Auffrischungsbetrieb nicht erforderlich. In der gefalteten Bitleitungs-Struktur sind einige Zellen nur für die aktive Zeit in einem schwebenden Zustand. Jedoch ist die aktive Zeit endlich und kein Problem wird verursacht.
Die Fig. 27A und 27B zeigen einen Zellenaufbau zur Realisation des in Fig. 26 gezeigten Schaltungsaufbaus. Fig. 27A ist eine Draufsicht, die einen Teil von der Plattenelektrode PL bis zu einem Bitleitungs-Kontakt an einem Anschluß zeigt. Fig. 27B ist eine Querschnittsansicht, die einen Teil eines Bitleitungs-Kontakts an einem Anschluß zu demjenigen an dem anderen Anschluß zeigt. Dies ist ein Stapelzellen-Aufbau, bei dem die ferroelektrischen Kondensatoren nach Bilden der Zellentransistoren gebildet werden und insbesondere ein Zellenaufbau mit nachträglicher Bildung von Bitleitungen, bei dem die Bitleitungen nach Bilden der ferroelektrischen Kondensatoren gebildet werden. Dieser Aufbau unterscheidet sich von dem in Fig. 6A und 6B gezeigtem dadurch, daß eine Blockwählleitung hinzugefügt ist und eine Maske für eine Ionenimplantation eines D-Typekanals (DCI) hinzugefügt ist.
Die Fig. 28A und 28B zeigen einen anderen Zellenaufbau zur Realisation des in Fig. 26 gezeigten Schaltungsaufbaus. Fig. 28A ist eine Draufsicht, die einen Teil von der Plattenelektrode PL zu dem Bitleitungs-Kontakt an einem Anschluß zeigt. Fig. 28B ist eine Querschnittsansicht, die einen Teil von dem Bitleitungs-Kontakt an einem Anschluß zu demjenigen an dem anderen Anschluß zeigt. Dies ist ein Stapelzellen-Aufbau, bei dem die ferroelektrischen Kondensatoren nach Bilden der Zellentransistoren gebildet werden, und insbesondere ein Zellenaufbau mit einer vorherigen Bildung von Bitleitungen, bei dem die Bitleitungen vor Bilden der ferroelektrischen Kondensatoren gebildet werden. Dieser Aufbau unterscheidet sich von dem in Fig. 7 gezeigten darin, daß eine Blockwählleitung hinzugefügt ist und eine Maske zur Ionenimplantation eines D-Typ-Kanals (DCI) hinzugefügt ist.
Wenn der Zellenaufbau mit einer nachträglichen Bildung von Bitleitungen, der in den Fig. 27A und 27B gezeigt ist, für einen Aufbau mit gefalteter Bitleitung mit acht Stufen verwendet wird, wird die Zellengröße einschließlich des Wähltransistors wie folgt dargestellt:
(20F × 2F)/8 = 5F².
Für den in den Fig. 28A und 28B gezeigten Zellenaufbau mit vorheriger Bildung von Bitleitungen wird die Zellengröße wie folgt dargestellt:
(21F × 2F)/8 = 5,25F².
Das heißt, mit Zunahme der Anzahl von Stufen nähert sich die Zellengröße der idealen Größe von 4F² an.
In Fig. 26 kann anstelle einer Verwendung des D-Typ- Transistors eine Blockwählleitung, die durch den Transistorabschnitt verläuft, angeordnet werden, um einen Feldtransistor zu bilden, wie in den Fig. 29A und 29B gezeigt. Eine n⁺-Typschicht wird unter einem Feldoxidfilm gebildet und Bereiche, die ursprünglich als eine Source und eine Drain dienen, können miteinander verbunden werden. In Fig. 29A wird der Feldtransistor auf der Seite der Blockwählleitung BS0 gebildet. In Fig. 29B wird der Feldtransistor auf der Seite der Blockwählleitung BS1 gebildet. Eine andere Zwischenverbindung, die über der Blockwählleitung gebildet wird, kann verwendet werden, um die Bereiche zu verbinden, die ursprünglich als eine Source und eine Drain dienen.
Wie in Fig. 29C gezeigt, können die Speicherknotenschichten richtig untereinander verbunden werden. Alternativ kann die Anzahl von Bitleitungs-Plättchenleitern erhöht werden, wie in Fig. 29D gezeigt. Wenn ein D-Typ-Transistor verwendet wird, erscheint die Kapazität der invertierten Schicht des Kanals des D-Typ-Transistors als eine Bitleitungskapazität, so daß die Bitleitungskapazität zunimmt. Diese Problem kann mit einem Aufbau ohne einen D-Typ-Transistor gelöst werden, wie in den Fig. 29A bis 29D gezeigt. Dies trifft auf alle Ausführungsformen unter Verwendung eines D-Typ- Blockwähltransistors zu.
21. Ausführungsform
Die Fig. 30A bis 30C sind Ansichten, die den schematischen Aufbau eines FRAMs gemäß der 21. Ausführungsform der vorliegenden Erfindung zeigen. In dieser Ausführungsform wird der Speicher der vorliegenden Erfindung durch eine Vielzahl von Speicherfeldblöcken und eine Vielzahl von Leseverstärkerblöcken gebildet.
Fig. 30A ist ein Aufbau mit offener Bitleitung, auf den die in den Fig. 5A und 5B gezeigte Ausführungsform angewendet werden können. Bitleitungen BL werden alternierend an Leseverstärker SA an Zellenfeldanschlüssen extrahiert, wodurch die Leseverstärkerregel gelockert wird.
Fig. 303 zeigt einen Aufbau mit gefalteten Bitleitungen, auf den die in Fig. 26 gezeigte Ausführungsform angewendet werden kann. Wenn ein Signal Φ ti ausgelesen werden soll, wird das Potential des nicht gewählten Feldes der linken und rechten Zellenfelder abgesenkt. Mit diesem Aufbau kann der Leseverstärker SA gemeinsam verwendet werden und die Anzahl von Leseverstärkern kann halbiert werden.
Wenn auch in der in den Fig. 5A und 5B gezeigten Schaltung ein 1-Bit Datenwert in zwei Zellen gespeichert wird, ein Datenwert "1" ("0") auf die Seite der Bitleitung BL geschrieben wird und ein Datenwert "0" ("1") auf die Seite der Bitleitung geschrieben wird, kann ein Aufbau mit einer gefalteten Bitleitung leicht realisiert werden, wie in Fig. 30B gezeigt, die in Fig. 31 näher ausgeführt ist. In diesem Fall kann die herkömmliche Zellengröße von 8F² auf 4F² halbiert werden. Deshalb kann im Gegensatz zu dem Aufbau mit einem einzelnen Transistor/einem einzelnen ferroelektrischen Kondensator die Lesezuverlässigkeit verbessert werden und Dummy-Zellen können ohne Änderung der Chipgröße weggelassen werden.
Fig. 30C zeigt einen Aufbau, bei dem die Bitleitungen BL und der Leseverstärker SA zeitlich-unterteilt verbunden sind, auf den beide in den Fig. 5A und 5B und Fig. 26 gezeigten Ausführungsformen angewendet werden können.
22. Ausführungsform
Die Fig. 32A und 32B sind Blockschaltbilder, die den schematischen Aufbau eines FRAMs gemäß der 22. Ausführungsform der vorliegenden Erfindung zeigt. Auch auf diesen Aufbau können beide Ausführungsformen, die in den Fig. 5A und 5B und Fig. 26 gezeigt sind, angewendet werden.
In Fig. 32A wird jeder Zellenfeldblock und Leseverstärkerblock in eine Vielzahl von untergeordneten Blöcken oder Unterblöcken entlang der Wortleitung aufgeteilt. Durch Aktivieren einiger Unterblöcke oder nur eines Unterblocks von allen Unterblöcken kann der aktive Strom zu einem großen Ausmaß verringert werden. Dieser Aufbau wird normalerweise für das Schema eine Änderung des Potentials einer Plattenelektrode PL von 0 V bis Vcc verwendet, weil die Lastkapazität einer PL-Ansteuerung groß ist. Bei dem Schema einer Festlegung der Plattenelektrode auf (1/12)Vcc ist der Auffrischungsbetrieb erforderlich. Deshalb kann die Anzahl von Unterblöcken optional nicht erhöht werden, um die Anzahl von zu aktivierenden Spalten zu verringern. In dieser Ausführungsform kann jedoch der Auffrischungsbetrieb weggelassen werden. Deshalb kann selbst bei dem Schema einer Festlegung der Plattenelektrode auf (1/12)Vcc die Anzahl von Unterblöcken in ausreichendem Maße erhöht werden, um die Anzahl von zu aktivierenden Spalten zu reduzieren, wodurch der Stromverbrauch reduziert wird.
Bei der Vorgehensweise einer Festlegung der Plattenelektrode auf (1/2)Vcc werden nur die Bitleitungen von Spalten (, BL1), an denen ein Datenwert gelesen oder eingeschrieben werden soll, auf Vss vorgeladen, um den Leseverstärker zu betreiben, wie in Fig. 32b gezeigt. Die übrigen Spalten werden auf (1/2)Vcc vorgeladen, um die Leseverstärker nicht zu betreiben. In diesem Fall kann nur eine Spalte betrieben werden. Diese verwendet auch die Tatsache, daß für eine nicht gewählte Spalte selbst dann, wenn die Wortleitung und die Blockwählleitung betrieben werden, während die Bitleitung und die Plattenelektrode PL auf (1/2)Vcc festgelegt ist, der Datenwert nicht zerstört wird.
Bei der Vorgehensweise einer Festlegung der Plattenelektrode auf (1/2)Vcc werden nur die Bitleitungen von Spalten (, BL), an denen ein Datenwert gelesen oder geschrieben werden soll, auf Vcc vorgeladen, um den Leseverstärker zu betreiben. Die übrigen Spalten werden auf (1/2)Vcc vorgeladen, um die Leseverstärker nicht zu betreiben. In diesem Fall kann nur eine Spalte betrieben werden. Auch bei der Vorgehensweise einer Änderung des Plattenelektrodenpotentials von 0 V auf Vcc kann die Bitleitung auf Vcc zum Lesen/Schreiben von Daten vorgeladen werden.
Ausführlichere Beschreibung des Betriebs
Die Betriebsabläufe der in den Fig. 5A und 5B, Fig. 26, Fig. 30A bis 30C, Fig. 31 und Fig. 32A und 32B gezeigt sind, werden nachstehend unter Bezugnahme auf die Fig. 33, 34 und 35 beschrieben. Die Signalbezeichnungen basieren auf dem Fall, bei dem die von dem Zellentransistor Q5 und dem ferroelektrischen Kondensator Cf5 gebildete Zelle in Fig. 26 gewählt wird. Die Fig. 33 und 34 zeigen die Vorgehensweise einer Festlegung der Plattenelektrode auf (1/2)Vcc. Der in Fig. 33 gezeigte Betrieb unterscheidet sich etwas von dem in Fig. 34 gezeigten in dem letzteren Halbteil. Fig. 35 zeigt die Vorgehensweise einer Änderung des Plattenelektrodenpotentials von 0 V auf Vcc.
In Fig. 33 werden die Bitleitungen und BL auf Vss vorgeladen. Die Wortleitung WL02 wird auf "L" gelegt, um den Zellentransistor Q5 auszuschalten. Die Blockwählleitung BS00 wird auf "H" eingestellt, um die Zelle und die Bitleitung zu verbinden. Eine Potentialdifferenz von (1/2)Vcc wird zwischen der Bitleitung BL und der Plattenelektrode PL erzeugt und Zellenladungen werden ausgelesen. Die Potentiale der Bitleitungen und BL werden auf Vss bzw. Vcc durch den Leseverstärker verstärkt. Der Datenwert wird in die Zelle zurückgeschrieben. Zu dieser Zeit wird die Blockwählleitung BS00 geschlossen (auf "L" eingestellt) und das Potential der Wortleitung WL02 wird angehoben (auf "H" eingestellt), um den Zellentransistor Q5 einzuschalten, während die Bitleitungen und BL auf Vss bzw. Vcc gehalten werden. Beim Einschalten des Zellentransistors Q5 wird die Potentialdifferenz zwischen den zwei Anschlüssen des ferroelektrischen Kondensators Cf5 automatisch 0 V und ein Schreibvorgang wird beendet.
Nachdem die Blockwählleitung BS00 geschlossen ist, werden die Bitleitungen und BL gleichzeitig kurzgeschlossen und auf (1/2)Vcc eingestellt. Dann werden die Bitleitungen und BL auf 0 V eingestellt, um den nächsten aktiven Betrieb vorzubereiten. Als eine Modifikation dieses Betriebs können anstelle einer Kurzschließung der Bitleitungen und BL die Bitleitungen direkt auf 0 V gelegt werden. Alternativ können die Bitleitungen kurzgeschlossen oder gleichzeitig auf 0 V gelegt werden.
Das in Fig. 34 gezeigte Beispiel unterscheidet sich teilweise von dem in Fig. 33 gezeigten. Nachdem die Bitleitungen und BL kurzgeschlossen werden, wird insbesondere die Blockwählleitung BS00 geschlossen und die Wortleitung WL02 wird auf "H" gelegt, um den Zellentransistor Q5 einzuschalten. In Fig. 33 wird die Wortleitung WL02 auf "H" gelegt, um die zwei Anschlüsse des ferroelektrischen Kondensators Cf5 kurzzuschließen. In Fig. 34 werden jedoch, wenn die Bitleitungen und BL kurzgeschlossen sind, sowohl die Plattenelektrode PL als auch die Bitleitungen und BL auf (1/2)Vcc eingestellt, um die Potentialdifferenz zwischen den zwei Anschlüssen des ferroelektrischen Kondensators Cf5 zu beseitigen. In diesem Fall kann die Blockwählleitung BS00 zunächst auf "L" gelegt werden, oder die Wortleitung WL02 kann zunächst auf "H" gelegt werden. Danach werden die Potentiale der Bitleitungen und BL auf Vss abgesenkt.
Fig. 35 zeigt eine Modifikation der Vorgehensweise einer Änderung des Plattenelektrodenpotentials. Nachdem die Bitleitungen und BL auf 0 V vorgeladen sind, wird die Wortleitung WL02 auf "L" gelegt und die Blockwählleitung BS00 wird auf "H" gelegt. Da zu dieser Zeit BL = PL = 0 V ist, wird kein Datenwert ausgelesen. Als nächstes wird das Plattenelektrodenpotential von 0 V auf Vcc angehoben, ein Datenwert "1" wird von dem Punkt B auf den Punkt C in Fig. 2B polarisations-invertiert, so daß eine Potentialdifferenz beim Lesen des Datenwerts "1" und "0" erzeugt wird.
Wenn der Leseverstärker arbeitet, um die Bitleitung auf 0 V zu legen, kehrt der Datenwert "0" an den Punkt C zurück und der Datenwert "1" bewegt sich an den Punkt D. Wenn das Plattenelektrodenpotential auf 0 V verringert wird, bewegt sich der Datenwert "0" an den Punkt D und der Datenwert "1" kehrt an den Punkt A zurück. Wenn eine Blockwählleitung BS00 auf "L" gelegt ist und die Wortleitung WL02 auf "H" gelegt ist, bleibt danach der Datenwert "0" an dem Punkt D und der Datenwert "1" bewegt sich an den Punkt B, so daß der Zustand vor einem Lesen wieder hergestellt wird. Danach werden die Bitleitungen und BL kurzgeschlossen und dann auf Vss zurückgeführt.
Die Fig. 36 und 37 fassen die wesentlichen Wirkungen der vorliegenden Erfindung zusammen. In Fig. 36 wird die herkömmliche Zelle mit einer Größe von 8F², der Transistor vom Stapeltyp mit einer Zellengröße von 4F², die NAND-Zelle und die vorliegende Erfindung verglichen. Gemäß der vorliegenden Erfindung ist die Zellengröße klein, wie andere Zellen mit einer Größe von 4F² und die Bitleitungskapazität kann verringert werden, so daß viele Zellen mit einer Bitleitung verbunden werden können. Da dies die Verringerung der Anzahl von Leseverstärkern ermöglicht, wird die Chipgröße minimiert. Zusätzlich kann der Aufbau leicht durch einen planaren Transistor realisiert werden und ein wahlfreier Zugriff wird ermöglicht. Herkömmlicherweise konnten diese Vorteile gleichzeitig nicht erhalten werden. Ferner kann ein Aufbau mit gefalteten Bitleitungen realisiert werden und ein Rauschen kann verkleinert werden. Es erübrigt sich zu erwähnen, daß eine nicht flüchtige Zelle realisiert werden kann.
Wenn bezüglich des Rauschens zwei Bitleitungsschichten gebildet werden, kann ein Aufbau mit einer gefalteten Bitleitung in dem herkömmlichen Transistor vom Stapeltyp mit einer Zellengröße von 4F² realisiert werden, wie von den Erfindern der vorliegenden Erfindung vorgeschlagen wurde. Dies erhöht jedoch die Kosten.
Wenn ein Aufbau mit gefalteten Bitleitungen in der NAND-Zelle realisiert werden soll, kann eine Blockwählleitung hinzugefügt werden, wie bereits von den Erfindern der vorliegenden Anmeldung vorgeschlagen wurde. In diesem Fall erlaubt jedoch der Aufbau mit gefalteten Bitleitungen einen perfekten wahlfreien Zugriff nicht, im Gegensatz zu der vorliegenden Erfindung. Der Grund dafür ist wie folgt. Selbst wenn eine Blockwählleitung hinzugefügt wird, um zu verhindern, daß Zellendaten auf der Referenzseite an die Bitleitung BL ausgelesen werden, ist der Datenwert auf der Source-Seite des Wählgate-Transistors der Blockwählleitung wegen der NAND-Zellen-Verbindung bereits ausgelesen worden. Infolgedessen wird der Datenwert zerstreut, außer, wenn dieser Datenwert in dem nächsten Zugriff ausgelesen wird.
In Fig. 37 wird der herkömmliche FRAM mit der vorliegenden Erfindung verglichen. Wie voranstehend beschrieben, kann in der vorliegenden Erfindung ein Hochgeschwindigkeitsbetrieb realisiert werden und gleichzeitig kann der Auffrischungsbetrieb für die Vorgehensweise einer Festlegung der Plattenelektrode auf (1/2)Vcc vermieden werden. Der herkömmliche FRAM kann diese Effekte gleichzeitig nicht realisieren. Insbesondere kann bei dem Schema eine Änderung des Plattenelektrodenpotentials innerhalb des Bereichs von 0 V und Vcc der Auffrischungsbetrieb weggelassen werden. Jedoch benötigt die Vorgehensweise einer Festlegung der Plattenelektrode auf (1/2)Vcc absolut den Auffrischungsbetrieb.
23. Ausführungsform
Die Fig. 38A und 38B sind Schaltbildern zum Erläutern eines FRAMs gemäß der 23. Ausführungsform der vorliegenden Erfindung und zeigen insbesondere eine Leseverstärkerschaltung unter Verwendung einer Blind- oder Dummy-Zellenstruktur. Es sei darauf hingewiesen, daß der in Fig. 26 gezeigte Wähltransistor vom D-Typ als kurzgeschlossen angesehen wird, weil er immer EIN ist, und in diesen Schaltbildern weggelassen wird.
Fig. 38A zeigt einen Aufbau mit einer koppelnden Dummy-Zelle. Fig. 39 zeigt den Betrieb dieses Zellenaufbaus. In Fig. 39 ist der Betrieb der Vorgehensweise einer Festlegung der Plattenelektrode auf (1/2)Vcc, die in Fig. 33 gezeigt ist, eingehender erläutert.
In dem Bereitschaftszustand wird ein Signal VPS auf "H" gehalten und eine Bitleitung wird auf Vss eingestellt. In dem aktiven Zustand wird das Signal VPS auf "L" gelegt, ein Signal EQL wird auf "L" gelegt und die Bitleitung wird auf 0 V in den schwebenden Zustand eingestellt.
Nur ein Signal Φ t1 wird auf "L" gelegt, um das Zellenfeld auf der linken Seite des Leseverstärkers auszuwählen. Danach wird eine Wortleitung WL02 auf "L" gelegt und eine Blockwählleitung BS00 wird auf "H" gelegt, um einen Zellendatenwert an die Bitleitung auszulesen. Auf der Seite der Referenzbitleitung kann eine Dummy-Wortleitung DWL0 auf "H" gelegt werden, um einen Datenwert auf der Seite einer Bitleitung BL durch einen koppelnden Kondensator C2 auszulesen, so daß das Potential auf der Seite der Bitleitung BL um ein gleiches Potential angehoben wird, bei dem Ladungen entsprechend einer Sättigungspolarisation Ps ausgelesen werden. Dies kann realisiert werden, indem der Amplitudenbetrag (VDH) der Dummy-Wortleitung DWL0 und die Kapazität des koppelnden Kondensators C2 eingestellt wird.
Danach wird eine Ansteuerleitung eines NMOS Leseverstärkers auf "L" gelegt und eine Ansteuerleitung SAP eines PMOS Leseverstärkers wird auf "H" gelegt, um den Leseverstärker zu betreiben. Die Bitleitungen werden jeweils auf Vss und Vcc eingestellt und ein Neuschreiben eines Zellendatenwerts wird beendet. Danach wird die Blockwählleitung BS00 auf "L" eingestellt und die Wortleitung WL02 wird auf "H" eingestellt. Als nächstes wird das Signal EQL auf "H" gelegt, um die Bitleitungen und BL kurzzuschließen. Wenn das Signal VPS auf "H" gelegt ist, werden die Bitleitungen und BL auf 0 V eingestellt. Diese Ausführungsform kann auch auf die Vorgehensweise oder das Schema einer Änderung der PL Spannung von 0 V auf Vcc angewendet werden.
Fig. 38B zeigt einen Fall, bei dem ein 1-Bit Datenwert in zwei Zellen gespeichert wird, die den in Fig. 5A und 5B gezeigten Aufbau aufweisen. In diesem Fall werden keine Dummy-Zellen benötigt.
24. Ausführungsform
Fig. 40A und 40B sind Schaltbilder zum Erläutern eines FRAMs gemäß der 24. Ausführungsform der vorliegenden Erfindung und zeigen insbesondere eine Leseverstärkerschaltung unter Verwendung eines Dummy-Zellenaufbaus. Es sei darauf hingewiesen, daß der in Fig. 26 gezeigte Wähltransistor vom D-Typ als kurzgeschlossen angesehen wird, weil er immer EIN ist, und in diesen Schaltbildern weggelassen wird.
Fig. 40A unterscheidet sich teilweise von Fig. 38A. Genauer gesagt, wenn die Bitleitungen und BL auf (1/2)Vcc ausgeglichen werden sollen, wird ein VBL Potential (= (1/2)Vcc) beim Einstellen eines Signals EQL auf "H" eingestellt, wodurch das Potential in einer besser geeigneten Weise fixiert wird. Wenn mit dieser Anordnung die Bitleitungen und BL ausgeglichen werden, um die zwei Anschlüsse eines ferroelektrischen Kondensators Cf5 auf ein gleiches Potential einzustellen und das Plattenelektrodenpotential sich von dem Potential der Bitleitungen und BL, z. B. wegen einem Leckstrom wie bei dem in Fig. 34 gezeigten Betrieb verschiebt, kann der Verlust einer gesammelten Ladung verhindert werden.
Fig. 41 zeigt den ausführlichen Betrieb dieses Falls. Das Signal EQL wird auf "H" gelegt, um die Bitleitungen und BL kurzzuschließen. Eine Blockwählleitung BS00 wird auf "L" eingestellt und eine Wortleitung WL02 wird auf "H" eingestellt. Bevor das Signal VPS auf "H" eingestellt wird, wird das Signal EQL auf "L" eingestellt. Der Grund, warum das Signal EQL auf "L" eingestellt wird, besteht darin, daß der Kurzschluß zwischen VBL und Vss verhindert wird.
Fig. 40B zeigt ein Beispiel, bei dem eine VBL Schaltung zu der in Fig. 38B gezeigten Struktur hinzugefügt ist.
25. Ausführungsform
Die Fig. 42A und 42B sind Schaltbilder zum Erläutern eines FRAMs gemäß der 25. Ausführungsform der vorliegenden Erfindung und zeigen insbesondere eine Leseverstärkerschaltung unter Verwendung eines Dummy- Zellenaufbaus. Es sei darauf hingewiesen, daß der in Fig. 26 gezeigte Wähltransistor vom D-Typ als kurzgeschlossen angesehen wird, weil er immer EIN ist, und in diesen Schaltbildern weggelassen wird.
Fig. 42A unterscheidet sich von Fig. 38A nur hinsichtlich des Dummy-Zellenaufbaus. In Fig. 42A ist die Dummy-Zelle von einem ferroelektrischen Kondensator gebildet. Fig. 43 zeigt den Betrieb dieser Ausführungsform. Fig. 43 unterscheidet sich von Fig. 39 lediglich in dem Betrieb der Dummy-Zelle.
Der in Fig. 42A gezeigte Dummy-Zellenaufbau ist äquivalent zu dem Aufbau, bei dem die Anzahl von in Reihe geschalteten Zellen in der Speicherzelle mit der in Fig. 26 gezeigten gefalteten Bitleitungs-Struktur 1 ist. Die Dummy-Zelle kann verschiedene Betriebsvorgänge ausführen. Für (X) einer Blockwählleitung DBS0 für eine Dummy-Zelle in Fig. 43 befindet sich ein Datenwert an dem Punkt D in Fig. 2B in dem Bereitschaftszustand. In Fig. 43 wird eine Wortleitung WL02 auf "L" eingestellt und eine Blockwählleitung BS00 wird auf "H" eingestellt, um einen Zellendatenwert an die Bitleitung auszulesen. Gleichzeitig wird eine Dummy-Wortleitung DWL auf "L" eingestellt und die Blockwählleitung DBS0 für eine Dummy-Zelle wird auf "H" eingestellt, um einen Dummy- Zellendatenwert an die Bitleitung BL auszulesen. Danach wird der Leseverstärker-Betrieb und ein Zurückschreiben ausgeführt. Die Blockwählleitung BS00 wird geschlossen und die Wortleitung WL02 wird auf "H" eingestellt, um den ursprünglichen Zustand wieder herzustellen und dann werden die Bitleitungen und BL kurzgeschlossen, um das Potential der Bitleitung auf BLVss abzusenken. Zu dieser Zeit ist ein Zellenknoten DN für eine Dummy-Zelle auf 0 V fast an dem Punkt C in Fig. 2B eingestellt. Danach wird die Wählbitleitung DBS0 für die Dummy-Zelle auf "L" eingestellt und die Dummy-Arbeitsleitung DWL wird auf "H" eingestellt, um den Datenwert auf den ursprünglichen Punkt D zurückzuführen. Die PL der normalen Speicherzelle kann verwendet werden, indem die PL′ der Dummy-Zelle wegen einer fehlenden Notwendigkeit einer Polarisationsinversion bei einer 0 V bis Vcc Ansteuerung festgelegt wird.
In dieser Ausführungsform werden Ladungen, die Ps′-Pr′ entsprechen, ausgelesen, wie der Datenwert "0". Die Kapazität des ferroelektrischen Kondensators kann auf (Ps einer Zelle) = (Ps′-Pr′) einer Dummy-Zelle erhöht werden. Alternativ kann das Potential einer Dummy-Zelle PL′ eingestellt werden, um relativ höher als (1/2)Vcc zu sein. Wenn in dieser Ausführungsform der Datenwert "0" in die Zelle eingeschrieben worden ist, ist ein Datenwert auf der Seite der Dummy-Zelle "1". Da der Datenwert "1" sich vorübergehend auf den Punkt A, dann auf den Punkt C bewegt und dann an den Punkt D zurückkehrt, tritt eine Polarisationsinversion auf.
Die Dummy-Zelle arbeitet jedesmal dann, wenn eine Zelle in dem Zellenfeld gewählt wird. Deshalb wird die Anzahl von wiederholten Polarisationsinversionen erhöht, was zu einer auffälligen Ermüdung führt. Um dieses Problem zu vermeiden, wird die "H"-seitige Spannung der Blockwählleitung DBS0 für eine Dummy-Zelle in Fig. 43 abgesenkt, wie mit (Y) dargestellt. Selbst wenn die Bitleitung BL auf der Seite der Dummy-Zelle auf Vcc beim Auslesen des Zellen-Datenwerts "0" gelegt wird, wird in diesem Fall der Zellenknoten DN für die Dummy-Zelle auf ein Potential eingestellt, welches (DBS0 Spannung -Vt) entspricht. Wenn das Signal PL′ so ausgelegt wird, daß es eine Bedingung DBS0 Spannung -Vt PL′ erfüllt, tritt keine Polarisationsinversion auf und die Ermüdung kann minimiert werden. Selbst wenn das DBS0 Potential geändert wird, wie mit (X) angedeutet, ist PL′ = Vcc. Alternativ wird das DBS0 Potential auf fast diesen Pegel angehoben, keine Polarisationsinversion tritt auf und die Ermüdung wird minimiert. Alternativ wird das DBS0 Potential vorübergehend abgesenkt, wie mit (Z) angedeutet, nachdem der Dummy-Zellendatenwert ausgelesen ist. Wenn die Bitleitungen und BL auf 0 V eingestellt sind, wird die Blockwählleitung DBS0 für eine Dummy-Zelle auf "H" oder "L" eingestellt. Zu dieser Zeit bewegt sich der Datenwert von dem Punkt D an den Punkt C ohne eine Polarisationsinversion. Wenn die Dummy- Wortleitung DWL auf "H" eingestellt ist, kehrt der Datenwert danach an den Punkt D zurück.
Wenn eine Dummy-Zelle in dem herkömmlichen Zellenaufbau gebildet wird, bei dem ein Zellentransistor und ein ferroelektrischer Kondensator in Reihe geschaltet sind, schwebt der Zellenknoten für die Dummy-Zelle. Deshalb kann sich das Potential aufgrund eines Leckstroms oder dergleichen ändern, was zu einer Änderung im Lesepotential der Dummy- Zelle führt. Um dieses Problem zu vermeiden, weist die herkömmliche Dummy-Zellenschaltung einen zu einer normalen Zelle unterschiedlichen komplexen Schaltungsaufbau auf, bei dem zum Beispiel der Datenwert vorübergehend an den Punkt D bewegt und an den Punkt C zurückgeführt wird. In dieser Ausführungsform kann der gleiche Zellenaufbau oder der gleiche Schaltungsaufbau wie derjenige der normalen Zelle verwendet werden.
Fig. 42B ist ein Schaltbild, das einen Schaltungsaufbau zum Lösen des Problems aus Fig. 42A zeigt. In Fig. 42A ändert sich die Bitleitungskapazität geringfügig in Abhängigkeit davon, ob die gewählte Speicherzelle in dem Speicherblock nahe oder weit entfernt von der Bitleitung ist. Diese Änderung erhöht den Spielraum für den Leseverstärkerbetrieb, obwohl der Änderungsbetrag klein ist.
Der in Fig. 42B gezeigte Aufbau löst dieses Problem. Wenn ein Dummy-Zellenblock mit dem gleichen Aufbau wie derjenige eines normalen Zellenabschnitts gebildet wird, wie in Fig. 42B, und eine Dummy-Zelle in einem Dummy-Zellenblock an einer Position, die der gewählten Speicherzelle in dem Speicherblock entspricht, gewählt wird, kann insbesondere das Ungleichgewicht in der Kapazität zwischen dem Bitleitungspaar gelöst werden. Der Betrieb ist der gleiche wie derjenige des Aufbaus, der in Fig. 42A gezeigt ist, außer daß die zu wählende Dummy-Wortleitung unterschiedlich ist. Verschiedene Modifikationen des Betriebs sind auch die gleichen wie diejenigen, die vorangehend beschrieben sind.
Der Wähltransistor des in den Fig. 42A und 42B gezeigten Dummy-Zellenblocks kann tatsächlich weggelassen werden, wie in den Fig. 29A bis 29D gezeigt, obwohl der D-Typ-Transistor, der immer EIN ist, nicht dargestellt ist, wie sich aus der Beschreibung von Fig. 39 entnehmen läßt. Wie in Fig. 44A gezeigt, kann der D-Typ-Transistor tatsächlich verwendet werden.
Ein anderer Grund, warum Dummy-Zellen auch in Reihe geschaltet sind, ist in Fig. 45 gezeigt. Fig. 45 zeigt Bitleitungs-Potentiale bezüglich der Anzahl (N) von in Reihe geschalteten Zellen, nachdem die tatsächlichen Zellen-Daten "1" und "0" an die Bitleitung ausgelesen sind. Ein Fall, bei dem eine Wortleitung WL0, die dem Bitleitungs-Kontakt am nächsten liegt, wird gewählt, und ein Fall, bei dem die am weitesten entfernt angeordnete Wortleitung WL(N) gewählt wird, sind als Parameter gezeigt.
Für die am weitesten entfernte Zelle wird der Signalunterschied zwischen dem Datenwert "1" und dem Datenwert "0" geringfügig kleiner als derjenige für die nächstliegende Zelle, und zwar um einen Betrag, der der parasitären Kapazität entspricht, beispielsweise der Gatekanal-Kapazität in der in Reihe geschalteten Zelle. Das schwerwiegendste Problem besteht darin, daß, wenn die am weitesten entfernte Zelle gewählt wird, die ausgelesenen Werte von sowohl dem Datenwert "1" als auch dem Datenwert "0" auf die Vdd Seite verschoben werden. Dies liegt daran, daß das Potential des Knotens in der in Reihe geschalteten Zelle, welches in dem Bereitschaftszustand (1/2)Vdd gewesen ist, sich auf Vss nach einem Lesevorgang absenkt, und sich der ausgelesene Wert aufgrund einer Kopplung der parasitären Kapazität in der in Reihe geschalteten Zelle auf die Vdd Seite verschiebt. Dieses Problem wird umso auffälliger, je größer die Anzahl von in Reihe geschalteten Zellen ist.
Wenn die Dummy-Zellen ebenfalls in Reihe geschaltet sind, wie in den Fig. 42A und 44A gezeigt, und eine in Reihe geschaltete Dummy-Zelle an einer Position gewählt wird, die der normalen Zelle entspricht, wird die Seite der Dummy-Zelle (Dzelle in Fig. 45) in ähnlicher Weise beeinflußt, so daß das Problem einer Verschiebung verschwindet, wenn dies von dem Leseverstärker her betrachtet wird. Wenn die Dummy-Zelle unter Verwendung eines paraelektrischen Kondensators gebildet ist, kann eine Vielzahl von Typen von Koppelkondensatoren in dem Leseverstärker bereitgestellt werden, wie in Fig. 38A gezeigt, oder die Amplitudenspannung der Dummy-Wortleitung DWL oder DWL1 in Fig. 38A kann entsprechend der Position der gewählten Speicherzelle in der Reihenschaltung geändert werden. Das Problem der Verschiebung auf die Vdd Seite tritt in dem 0 V bis Vdd PL Ansteuerschema nicht auf. Der Grund dafür ist, daß diese Knoten auf 0 V vorgeladen sind.
26. Ausführungsform
Fig. 46A ist ein Schaltbild, das ein Zellenfeld- Ersatzschaltbild einschließlich von Dummy-Zellen gemäß der 26. Ausführungsform der vorliegenden Erfindung zeigt. Fig. 46B ist ein Diagramm, das Signalwellenformen des Betriebs der 26. Ausführungsform zeigt.
Unter Bezugnahme auf Fig. 46A werden die Dummy-Zellen eines Bitleitungspaars ( und BL) gemeinsam verwendet. Wenn eine Wortleitung WL2 und eine Blockwählleitung BS0 gewählt werden, um einen Zellendatenwert an die Seite der Bitleitung auszulesen, werden eine Blockwählleitung DBS0 für eine Dummy- Zelle und eine Dummy-Wortleitung DWL2 gewählt, um die Information das ferroelektrischen Kondensators der mit der Dummy-Wortleitung DWL2 verbundenen Dummy-Zelle an die Seite der Bitleitung BL auszulesen. Wenn die Wortleitung WL2 und eine Blockwählleitung BS1 gewählt werden, um einen Zellendatenwert an die Seite der Bitleitung BL auszulesen, werden eine Blockwählleitung DBS1 für eine Dummy-Zelle und die Dummy-Wortleitung DWL2 gewählt, um die Information des ferroelektrischen Kondensators der mit der Dummy-Wortleitung DWL2 verbundenen Dummy-Zelle an die Seite der Bitleitung auszulesen.
Beim Lesen, was in Fig. 46B gezeigt ist, wird ein Datenwert "0" immer von der Dummy-Zelle ausgelesen, wie in Fig. 42B gezeigt. Dementsprechend muß die ferroelektrische Kapazität der Dummy-Zelle um einen Faktor 1,5 bis 3 Mal so groß wie diejenige einer normalen Zelle sein (der optimale Wert ist ungefähr zweimal so groß), so daß ein Zwischenwert Ps zwischen dem Datenwert "1" (= Pr+Ps) und dem Datenwert "0" (= Ps-Pr) fast (Ps′-Pr′) der Dummy-Zelle gleicht. In der in Fig. 42B gezeigten Struktur muß das Wortleitungs-Intervall erhöht werden (entlang der Bitleitung verlängert werden), um die Fläche des ferroelektrischen Kondensators der Dummy-Zelle zu erhöhen. Wenn jedoch die in Fig. 46A gezeigte Schaltung verwendet wird, wird das Intervall zwischen den Zellen entlang der Wortleitung groß, weil die Dummy-Zelle gemeinsam verwendet wird, so daß die Fläche des ferroelektrischen Kondensators ohne Erhöhen des Wortleitungs-Intervalls vergrößert werden kann.
Die Fig. 47A und 47B sind Ansichten, die Beispiele von Layouts zur Realisation der in Fig. 46A gezeigten Ersatzschaltung zeigen. Fig. 47A ist ein normales Zellen- Layout. Fig. 47B zeigt ein Dummy-Zellen-Layout. Wenn für die Dummy-Zellen der Elementisolationsbereich zwischen den Zellen eine minimale Größe F aufweist, kann die Fläche des ferroelektrischen Kondensators auf 3F² erhöht werden, während das Wortleitungs-Intervall auf F gehalten wird, obwohl der ferroelektrische Kondensator der normalen Zelle F² ist, wie sich aus den Fig. 47A und 47B entnehmen läßt. Deshalb kann die Fläche des ferroelektrischen Kondensators der Dummy-Zelle auf einen beliebigen Wert von F² bis 3F² eingestellt werden. Wie in den Fig. 47C und 47D gezeigt, kann der gelesene Ladungsbetrag auf der Referenzseite auf den Zwischenwert zwischen dem Datenwert "1" und dem Datenwert "0" der normalen Zelle eingestellt werden. Das ausgelesene Potential der Dummy-Zelle kann sowohl durch die Kondensatorfläche als auch eine Fläche der PL der Dummy-Zelle eingestellt werden.
Wenn die Zellen Transistorgröße der Dummy-Zelle auf die gleiche wie diejenige der normalen Zelle eingestellt wird, während die Fläche des ferroelektrischen Kondensator erhöht wird, wie in Fig. 37B gezeigt, kann die invertierte Kapazität des Zellentransistorkanals der Dummy-Zelle gleich zu derjenigen des Zellentransistors der normalen Zelle gemacht, werden. Der Verschiebungsbetrag des Dummy-Zellenabschnitts kann fast gleich zu demjenigen des normalen Zellenabschnitts gemacht werden. Deshalb wird der Verschiebungsbetrag gelöscht und scheint in dem Unterschied zwischen der Lesebitleitung und der Referenzbitleitung nicht auf.
27. Ausführungsform
Fig. 48 ist ein Schaltbild zum Erläutern eines FRAMs gemäß der 27. Ausführungsform der vorliegenden Erfindung und zeigt insbesondere eine Leseverstärkerschaltung unter Verwendung eines Dummy-Zellenaufbaus. Es sei darauf hingewiesen, daß der in Fig. 26 gezeigte Wähltransistor vom D-Typ als kurzgeschlossen angesehen wird, weil er immer EIN ist, und in diesem Schaltungsdiagramm weggelassen wird.
In dieser Ausführungsform ist die EQL Schaltung aus der Schaltung, die in den Fig. 38A, 42A oder 42B gezeigt ist, entfernt worden. Dies bedeutet, daß das Signal VPS direkt auf "H" eingestellt und auf Vss abgesenkt wird, ohne die Bitleitungen und BL z. B. in Fig. 33 auszugleichen. Mit diesem Aufbau kann die Fläche des Leseverstärkers verringert werden.
28. Ausführungsform
Fig. 49 ist ein Diagramm, das Signalwellenformen zeigt, um so die 28. Ausführungsform der vorliegenden Erfindung zu erläutern. Diese Ausführungsform stellt gewünschte Prozeduren zum Ein-/Ausschalten der Energieversorgung bereit.
In dieser Ausführungsform wird eine Energieversorgung Vcc zuerst eingeschaltet. Wenn die Energieversorgung Vcc vollständig angestiegen ist, werden alle Wortleitungen WL durch eine Energie-EIN-Rücksetzschaltung auf "H" gelegt. Danach wird das Plattenpotential von 0 V auf (1/2)Vcc angehoben. Wenn die Reihenfolge einer Anhebung des Wortleitungspotentials und des Plattenelektrodenpotentials umgegekehrt wird, ist es wahrscheinlich, daß ein Zellendatenwert zerstört wird. Zu dieser Zeit wird eine Bitleitung BL und eine Blockwählleitung BS auf 0 V gehalten. Danach wird ein normaler Speicherbetrieb ausgeführt.
Beim Abfall der Energieversorgung, wenn Vcc kleiner als Vssmin (der untere Grenzwert von Vcc) wird, wird die Plattenelektrode PL durch eine Energie-AUS-Rücksetzschaltung oder ein Energie-AUS-Signal auf 0 V eingestellt. Wenn die Bitleitung BL auf 0 V liegt oder wenn die Blockwählleitung BS auf 0 V liegt, wird der Datenwert nicht zerstört, selbst wenn das Wortleitungspotential danach absinkt.
29. Ausführungsform
Fig. 50 ist ein Diagramm, das Signalwellenformen zeigt, um so die 29. Ausführungsform der vorliegenden Erfindung zu erläutern. Diese Ausführungsform stellt gewünschte Prozeduren zum Ein-/Ausschalten der Energieversorgung bereit. Insbesondere werden zusätzlich zu Fig. 49 Prozeduren zum Anlegen einer negativen Substrat-Vorspannung VBB an ein Zellenfeld bereitgestellt.
In dem herkömmlichen FRAM unter Verwendung der Vorgehensweise einer Festlegung der Plattenelektrode auf (1/2)Vdd, wird ein Zellendatenwert zerstört und die Plattenelektrode wird auf 0 V in dem Bereitschaftszustand eingestellt. Bei dem Platten- Ansteuerschema, bei dem das Plattenelektrodenpotential von 0 V bis Vdd auch geändert wird, wird dann, wenn eine negative Substratvorspannung an das Zellenfeld angelegt wird, ein Datenwert "1" zerstört, weil das Speicherknotenpotential in dem Bereit 99999 00070 552 001000280000000200012000285919988800040 0002019724449 00004 99880schaftszustand auf 0 V oder weniger abfällt. Deshalb wird in dem herkömmlichen FRAM die Substrat-Vorspannung des Zellenfelds auf 0 V eingestellt. In dieser Ausführungsform wird jedoch die Substrat-Vorspannung VBB des Zellenfels so eingestellt, daß sie negativ (= -VB) nicht nur in dem aktiven Zustand, sondern auch in dem Bereitschaftszustand ist. Da der ferroelektrische Kondensator durch den Zellentransistor kurzgeschlossen wird, wird der Datenwert nicht zerstört.
Demzufolge können die folgenden Wirkungen erwartet werden.
  • (1) Da der Bereich zwischen der Diffusionsschicht und der Zellenwanne in Sperrichtung vorgepolt werden kann, kann die Bitleitungskapazität durch Verringerung der p-n Übergangskapazität verringert werden, so daß der gelesene Signalbetrag zunimmt.
  • (2) Die Schwellspannung des ferroelektrischen Kondensators kann mit der Vorspannung -VB so übereinstimmen, daß der Substrat-Vorspanneffekt verringert werden kann.
  • (3) Die Elementisolations-Durchbruchsspannung kann ansteigen.
Die Zeitsteuerung der VBB Anlegung ist in Fig. 50 gezeigt. Wenn eine Wortleitung WL zur Zeit eines Einschaltens Energieversorgung zum Kurzschließen des ferroelektrischen Kondensators auf "H" gelegt wird und die Spannung VBB abgesenkt wird, wird die Zelleninformation nicht zerstört. Zur Zeit eines Ausschaltens der Energieversorgung, wenn die Spannung VBB auf 0 V zurückgeführt wird, bevor die Wortleitung WL auf "L" eingestellt wird, ergibt sich kein Problem.
30. Ausführungsform
Fig. 51 ist ein Schaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 30. Ausführungsform der vorliegenden Erfindung zeigt und insbesondere eine Ersatzschaltung entsprechend 8 Speicherzellen.
Der Aufbau dieser Ausführungsform ist im Grunde genommen der gleiche wie derjenige, der in den Fig. 5A und 5B gezeigt ist, außer daß der in Fig. 4 gezeigte Zellentransistor auf einen D-Typ-Transistor geändert ist und die Schwellspannung einen negativen Wert aufweist. Der Betrieb ist in Fig. 53 gezeigt. In dem Energie-AUS-Zustand oder dem Bereitschaftszustand ist die Wortleitungsspannung auf 0 V eingestellt, um den Zellentransistor einzuschalten. Nur die Wortleitung einer gewählten Speicherzelle wird auf ein negatives Potential eingestellt, um den Zellentransistor auszuschalten.
Die Vorteile dieser Ausführungsform sind wie folgt.
  • (1) Da die Wortleitung in dem Bereitschaftszustand 0 V liegt, ergibt das Wortleitungs-Leck kein Problem.
  • (2) Da keine hohe Wortleitungsspannung in dem Bereitschaftszustand angelegt wird, nimmt die Zuverlässigkeit der Einrichtung zu.
  • (3) Der größte Vorteil besteht darin, daß die Einrichtung unempfindlich gegenüber Rauschen ist. Während die Energieversorgung AUS ist, wird ein Zellendatenwert richtig gehalten, weil der Zellentransistor immer EIN ist. Die Einrichtung ist auch gegenüber einem plötzlichen Energieausfall unempfindlich.
Wenn die Schwellspannung eingestellt wird, so daß sie einen kleinen negativen Wert aufweist, um die Wortleitungs-/Bit­ leitungs-Amplitude in dem Bereich von -Vpp′ auf Vcc einzustellen, kann verhindert werden, daß sich das Heraufstufungs-Potential aufgrund des Wortleitungs-Lecks in dem Bereitschaftszustand absenkt. Dies liegt daran, weil Vcc die Energieversorgungsspannung ist und der Strom in ausreichender Weise zugeführt werden kann.
31. Ausführungsform
Fig. 52 ist ein Schaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 31. Ausführungsform der vorliegenden Erfindung zeigt.
In dieser Ausführungsform wird der in Fig. 26 gezeigte Zellentransistor auf einen D-Typ-Transistor geändert und die Schwellspannung weist einen negativen Wert auf. Der Betrieb ist in Fig. 53 gezeigt. In dem Energie-AUS-Zustand oder dem Bereitschaftszustand wird die Wortleitungsspannung auf 0 V eingestellt, um den Zellentransistor einzuschalten. Nur die Wortleitung einer gewählten Speicherzelle wird auf ein negatives Potential eingestellt, um den Zellentransistor auszuschalten.
Wie in der 30. Ausführungsform ist diese Ausführungsform dahingehend vorteilhaft, daß das Wortleitungs-Leck kein Problem verursacht, die Zuverlässigkeit der Einrichtung zunimmt und die Einrichtung unempfindlich gegenüber Rauschen ist.
In den Fig. 51 und 52 ist der Zellentransistor sowohl in dem Energie-AUS-Zustand als auch in dem nicht gewählten Zustand mit der EIN-geschalteten Energie EIN. Selbst wenn eine Strahlung, beispielsweise α-Strahlen, auf die Zelle aufgestrahlt wird, ist es deshalb unwahrscheinlicher, daß ein Softwarefehler auftritt, der durch die Potentialdifferenz zwischen den ferroelektrischen Kondensatoren wegen der durch die Strahlung erzeugten gesammelten Ladungen verursacht wird, weil, im Gegensatz zu der herkömmlichen Zelle, die ferroelektrischen Kondensatoren durch den Zellentransistor in dem EIN-Zustand kurzgeschlossen werden, so daß die Zuverlässigkeit in einem großen Ausmaß verbessert werden kann. In der herkömmlichen Zelle ist der Speicherknoten schwebend. Wenn der Zellentransistor in dem nicht gewählten Zustand EIN ist, wird deshalb die Einrichtung durch Rauschen, beispielsweise einer parasitären Kapazitätskopplung, die durch den Betrieb der gewählten Speicherzelle verursacht wird, beeinflußt. Jedoch kann ein derartiger Einfluß durch die vorliegende Erfindung verhindert werden. Fig. 53 zeigt ein Beispiel dieses Betriebs.
32. Ausführungsform
Die Fig. 54A bis 54I sind Querschnittsansichten, die verschiedene Speicheraufbauten zeigen, um die 32. Ausführungsform der vorliegenden Erfindung zu erläutern.
In Fig. 54A ist im Gegensatz zu den Fig. 6A und 6B kein tiefer Bitleitungskontakt an dem Bitleitungs- Plättchenleiterabschnitt gebildet, an dem eine Bitleitung BL und ein Wähltransistor verbunden sind. Anstelle davon ist der Wähltransistor mit der Bitleitung BL durch eine Anschlußflecken-Schicht PAD verbunden. Die Anschlußflecken- Schicht PAD kann selbstverständlich als die untere oder obere Elektrodenverbindung eines Zellenknotens gemeinsam verwendet werden. Da in diesem Fall kein tiefer Bitleitungskontakt gebildet werden muß, kann die Einrichtung leicht hergestellt werden.
In Fig. 54B ist ein ferroelektrischer Kondensator ebenfalls an dem Gate-Seitenwandabschnitt gebildet. In diesem Fall kann die Kondensatorfläche vergrößert werden.
In den Fig. 54C und 54D sind die ferroelektrischen Kondensatoren unter Verwendung eines Flossen- oder Rippen- Aufbaus gestapelt. Auch in diesem Fall kann die Kondensatorfläche erhöht werden. Der Flossenaufbau wird auch für das herkömmliche DRAM verwendet, bei dem eine Plattenelektrode zwischen Flossen eingebettet ist. In dieser Ausführungsform ist die Plattenelektrode jedoch nicht zwischen Flossen eingebettet.
In Fig. 54E wird, nachdem ein Zellenknoten über der Bitleitung BL gebildet ist, der ferroelektrische Kondensator gebildet. In Fig. 54F wird nach Bilden eines ferroelektrischen Films ein Isolationsfilm gebildet und eine obere Elektrode wird nach Bilden eines Kontaktlochs gebildet, wie in Fig. 54E gezeigt. Wie in Fig. 54E gezeigt, kann der ferroelektrische Kondensator so gebildet werden, daß er senkrecht zu dem Substrat ist.
Fig. 54G unterscheidet sich geringfügig von den obigen Beispielen darin, daß in jedem Zellenknoten der ferroelektrische Film nach Bilden einer unteren Elektrode gebildet wird und danach benachbarte Zellenknoten durch die obere Elektrode verbunden werden. Dieser Aufbau ist äquivalent zu dem Aufbau bei dem zwei ferroelektrische Kondensatoren in Reihe geschaltet sind. Obwohl die Zellenkapazität halbiert ist, kann die Einrichtung leicht hergestellt werden, weil die obere Elektrode nur mit dem ferroelektrischen Film verbunden werden muß.
Die Fig. 54H und 54I sind vergrößerte Querschnittsansichten eines Kondensatorabschnitts. Ein ferroelektrischer Film und obere und untere Elektroden, die den ferroelektrischen Film kontaktieren, sind gezeigt. In Fig. 54A ist ein Pt Film, der als eine untere Elektrode dient, auf einer Ti Schicht gebildet, ein Verbundfilm eines ferroelektrischen Films (SrBiTaO) ist auf der sich ergebenden Struktur gebildet und ein Pt Film ist als eine obere Elektrode gebildet. In Fig. 54I ist ein Pt Film, der als eine untere Elektrode dient, auf einer Ti Schicht gebildet, ein Verbundfilm eines ferroelektrischen Films (PbZrTiO) ist auf der sich ergebenden Struktur gebildet und ein Pt Film ist als eine obere Elektrode gebildet.
Eine Si Schicht oder eine andere Metallschicht können auf der oberen Elektrode gebildet werden. Eine Si Schicht oder eine Metallschicht kann mit der unteren Oberfläche der unteren Elektrode verbunden werden. Die zwei Stufen von Pfropfen eines Zellenknotens, z. B. in Fig. 54E werden aus Polysiliziumschichten gebildet. Ein ferroelektrischer Film wird auf der Polysiliziumschicht durch eine Sperrmetallschicht aus TiPi gebildet und eine Pt Schicht wird auf dem ferroelektrischen Film gebildet. Eine Al Schicht kann auf der Pt Schicht gebildet werden. Ir, IrO₂ oder dergleichen können als die Elektrode der Zelle verwendet werden.
Als eine Modifikation von Fig. 54E kann ein Si Pfropfen auf einer Diffusionsschicht gebildet werden, eine Ti Schicht/TiN Schicht/Pt Schicht kann auf der sich ergebenden Struktur gebildet werden und ein ferroelektrischer Film kann auf der Ti Schicht/TiN Schicht/Pt Schicht gebildet werden. Ein Material auf BaSrTiO-Basis kann verwendet werden, um den ferroelektrischen Film zu bilden. Ein Material auf BaSrTiO- Basis, welches eine Menge Sr enthält, die größer als diejenige von Bs ist, kann für einen ferroelektrischen Kondensator verwendet werden. SrRuO kann für die Elektrode dieses ferroelektrischen Kondensators verwendet werden, so daß die Gitter konstante des ferroelektrischen Kondensators nicht mit derjenigen der Elektrode übereinstimmt. Mit dieser Verschiebung kann der Polarisationsbetrag erhöht werden. Ru, RuO oder dergleichen können für das Elektrodenmaterial verwendet werden. Nach Bilden der oberen Elektrode kann ein TiO₂ Film/SiO₂ Film gebildet werden. In diesem Fall kann aufgrund von verschiedenen nachfolgenden Wärmebehandlungen auf Grundlage einer Reduktion von H, bei der Sauerstoff aus dem ferroelektrischen Kondensator entfernt wird, verhindert werden, daß der Polarisationsbetrag abnimmt. Der ferroelektrische Kondensator kann unter Verwendung eines sol­ gel Prozesses, einer Aufstäubung, eines CVD-Verfahrens (chemische Aufdampfung) und eines MOCVD-Verfahrens (metall­ organische chemische Aufdampfung) gebildet werden.
33. Ausführungsform
Fig. 55 ist eine Querschnittsansicht, die den Zellenspeicherzellenaufbau eines FRAMs gemäß der 33. Ausführungsform der vorliegenden Erfindung zeigt.
Nachdem eine untere Elektrode SNa und ein ferroelektrischer Film FR eines Kondensators gebildet sind, wird der ferroelektrische Film FR nicht vollständig, sondern teilweise verarbeitet, um eine obere Elektrode SNb des Kondensators zu bilden. D.h., der ferroelektrische Film FR wird teilweise verbunden. Der ferroelektrische Film weist eine Anisotropy in der Richtung einer Filmbildung auf. In diesem Beispiel tritt eine Polarisation hauptsächlich in einer Richtung senkrecht zu der Si Oberfläche und nicht in der horizontalen Richtung auf. Deshalb wird kein Problem selbst in dem obigen Aufbau verursacht. Sämtliche voranstehend beschriebenen Beispiele einer Zelle können auch den gleichen Aufbau aufweisen. Selbst wenn ein isotropisches Material verwendet wird, ergibt sich kein Problem, solange die ferroelektrischen Filme ausreichend voneinander getrennt sind.
34. Ausführungsform
Die Fig. 56A und 56B sind Querschnittsansichten, die den Speicherzellenaufbau eines FRAMs gemäß der 35. Ausführungsform der vorliegenden Erfindung zeigen. Fig. 56A ist eine Querschnittsansicht entlang einer Bitleitung und Fig. 56B zeigt einen Querschnitt entlang einer Wortleitung, d. h. entlang einer Schnittlinie 56B-56B in Fig. 56A.
Eine untere Elektrode SNa eines Kondensators ist als eine Ausnehmung (oder ein Loch) gebildet. Ein ferroelektrischer Film FR ist in der Ausnehmung gebildet und eine obere Elektrode SNb ist gebildet. Mit diesem Aufbau kann die Fläche des ferroelektrischen Films FR erhöht werden und der Polarisationsbetrag der Speicherzelle kann erhöht werden.
35. Ausführungsform
Fig. 57 ist eine Querschnittsansicht, die den Speicherzellenaufbau eines FRAMs gemäß der 35. Ausführungsform der vorliegenden Erfindung zeigt. Im Gegensatz zu dem voranstehend beschriebenen Zellenaufbau werden alle Speicherknoten (SN) gleichzeitig gebildet und danach werden ferroelektrische Filme FR zwischen benachbarte Speicherknoten SN aufgebracht, wodurch das Ersatzschaltbild der vorliegenden Erfindung realisiert wird.
Die charakteristischen Merkmale dieser Ausführungsform sind wie folgt.
  • (1) Da die oberen und unteren Elektroden gleichzeitig gebildet werden, können die Prozeßkosten verringert werden. Eine Plattenelektrode PL muß im Gegensatz zu der herkömmlichen Zelle, die einen Einzeltransistor/Einzelkondensator-Aufbau aufweist, nicht unabhängig gebildet werden, was zu Kostenvergünstigungen führt.
  • (2) Wenn die obere Elektrode gebildet werden soll, wird der Knoten aus der Diffusionsschicht des Zellentransistors extrahiert. Deshalb müssen die ferroelektrischen Filme getrennt werden, um den Knoten zu extrahieren. Dieses Problem wird auch durch diese Ausführungsform gelöst.
  • (3) Wenn der Speicherknoten SN dicker gemacht wird, kann der Zellen-Polarisationsbetrag frei erhöht werden.
  • (4) Wenn die Dicke des ferroelektrischen Films verkleinert wird, nimmt die paraelektrische Komponente des ferroelektrischen Films zu. Jedoch hängt der Betrag der verbleibenden Polarisation als ein wichtiger Faktor der nicht flüchtigen Einrichtung nicht von der Dicke ab. Wenn die Dicke verkleinert wird, nimmt nur die Koerzitivspannung ab. Wenn nur die Koerzitivspannung ausreichend abgesenkt wird, muß infolgedessen die Dicke nicht verkleinert werden. Tatsächlich erhöht ein Zuwachs der Dicke nur die paraelektrische Komponente, was zu einem Absinken des Lesespielraums führt.
Wenn, wie es sich aus diesem Ergebnis ersehen läßt, die Zellengröße verringert wird, z. B. wenn ein 256-Mbit FRAM mit einer kleinen Größe von 0,25 µm hergestellt werden soll, kann der ferroelektrische Film eine Dicke von ungefähr 250 nm aufweisen. Wenn der Abstand zwischen den Speicherknoten SN 0,25 µm ist, stimmt der Abstand zwischen den Speicherknoten SN vor einer Bildung des ferroelektrischen Films mit der erforderlichen ferroelektrischen Filmdicke selbst bei diesem Zellenaufbau überein, so daß der Abstand zwischen den Speicherknoten SN, d. h. der Abstand, der kleiner als die Entwurfsregel ist, nicht zwangsweise beibehalten werden muß.
Fig. 58 ist eine Querschnittsansicht, die eine Modifikation dieser Ausführungsform zeigt. In Fig. 58 ist bei der Bildung der in Fig. 57 gezeigten Zelle der ferroelektrische Film FR nicht nur zwischen den Knoten SN gelassen, sondern auch auf den Speicherknoten SN. Selbst wenn der ferroelektrische Film FR auf dem Speicherknoten SN gebildet wird (selbst wenn der ferroelektrische Film FR unvermeidbar auf dem Speicherknoten SN wegen des Prozesses eines Vergrabens des ferroelektrischen Films zwischen den Speicherknoten SN gebildet wird), weist der ferroelektrische FR auf dem Speicherknoten SN keine Gegenelektroden auf, solange ein Isolationsfilm aus SiO₂ oder dergleichen auf dem ferroelektrischen Film FR gebildet ist. Deshalb kann der ferroelektrische Film FR hinsichtlich des Betriebs vernachlässigt werden.
36. Ausführungsform
Fig. 59 ist eine Querschnittsansicht, die den Speicherzellenaufbau eines FRAMs gemäß der 36. Ausführungsform der vorliegenden Erfindung zeigt. In dieser Ausführungsform werden ein ferroelektrischer Film FR und eine Elektrode SN nach Bildung einer Bitleitung BL in der in Fig. 58 gezeigten Zelle gebildet. In diesem Fall ist der Einfluß der Zellenstufe, die durch die Speicherknotendicke bei der Bildung der Bitleitung BL gebildet wird, beseitigt. Deshalb kann die Speicherknotendicke erhöht werden, um den verbleibenden Polarisationsbetrag der Zelle zu erhöhen.
Es sei darauf hingewiesen, daß ein CVD-Verfahren oder ein MOCVD-Verfahren in geeigneter Weise verwendet werden kann, um den dreidimensionalen ferroelektrischen Kondensator in den Fig. 56A und 56B zu bilden oder den ferroelektrischen Kondensatorfilm zwischen den Elektroden in den Fig. 57, 58 und 59 zu vergraben.
37. Ausführungsform
Fig. 60 ist eine Querschnittsansicht, die den Speicherzellenaufbau eines FRAMs gemäß der 37. Ausführungsform der vorliegenden Erfindung zeigt.
Wenn in dem Zellenaufbau, der in den Fig. 6A und 6B gezeigt ist, in einer Zelle mit einer Größe von 4F², der ferroelektrische Kondensator als ein planarer Kondensator gebildet ist, wird die Fläche des ferroelektrischen Kondensators 1F², wodurch der Polarisationsbetrag pro Zelle abnimmt, obwohl die Fläche des ferroelektrischen Kondensators der herkömmlichen Zelle mit einer Größe von 8F² gleich 2F² bis 3F² ist.
Dieses Problem kann gelöst werden, indem z. B. vier Kondensator-Elektrodenschichten verwendet werden, wie in Fig. 60 gezeigt. Vier leitende Schichten, die als Kondensatorelektroden dienen, werden über einer Wortleitung WL gebildet und die Elektroden sind mit den Sourcen und den Drains von Zellentransistoren verbunden. Die erste Elektrodenschicht und die dritte Elektrodenschicht sind elektrisch verbunden.
Die erste und dritte Elektrodenschicht sind mit einem bestimmten Knoten (Source/Drain eines Zellentransistors) der in Reihe geschalteten Zellen verbunden. Die zweite Elektrodenschicht ist mit einem der benachbarten Knoten verbunden und die vierte Elektrodenschicht ist mit dem anderen der benachbarten Knoten verbunden. Ein ferroelektrischer Kondensatorfilm ist zwischen den ersten und dritten Elektrodenschichten und der zweiten Elektrodenschicht gebildet. Ein anderer ferroelektrischer Kondensatorfilm ist zwischen den dritten und vierten Elektrodenschichten gebildet.
Der ferroelektrische Film zwischen den dritten und vierten Elektrodenschichten kann so gebildet werden, daß er eine Größe von 3F² aufweist. Der ferroelektrische Film zwischen den ersten und dritten Elektrodenschichten und der zweiten Elektrodenschicht kann so gebildet werden, daß er eine Größe von 3F² oder größer aufweist. Deshalb kann eine Kondensatorfläche von 3F² selbst in der Zelle mit der Größe von 4F² erhalten werden, so daß der gleiche Polarisationsbetrag wie im Stand der Technik sichergestellt werden kann. In dieser Zelle kann nicht nur der planare ferroelektrische Film, sondern auch ein dreidimensionaler ferroelektrischer Film gebildet werden, wie in den Fig. 56A und 56B gezeigt, um eine größere Zellenfläche zu erhalten.
Fig. 61 zeigt eine Modifikation dieser Ausführungsform, bei der im Gegensatz zur Fig. 60 die ferroelektrischen Kondensatoren nach Bildung von Bitleitungen gebildet werden.
38. Ausführungsform
Die Fig. 62A und 62B sind ein Ersatzschaltbild bzw. ein Zeitablaufdiagramm, die den Speicherzellenaufbau eines FRAMs gemäß der 38. Ausführungsform der vorliegenden Erfindung zeigt.
Wie in Fig. 62A gezeigt, sind ein ferroelektrischer Kondensator und ein Zellentransistor (WL00 bis WL15) parallelgeschaltet, um eine Zelle zu bilden. Eine Vielzahl von Zellen sind in Reihe geschaltet. Vier Wähltransistoren, die von vier Blockwählleitungen (BS00 bis BS03) gesteuert werden, sind zueinander in Reihe geschaltet und auch mit den Zellen verbunden, wodurch Zellenblöcke gebildet werden. Ein Anschluß eines Zellenblocks ist mit einer Platten-(PL)-Elek­ trode verbunden. Der andere Anschluß ist mit einer Bitleitung BL verbunden. Ein Anschluß des ersten Zellenblocks mit einer Zelle (Q30, C30) und ein Anschluß des zweiten Zellenblocks mit einer Zelle (Q31, C31) sind mit einer gemeinsamen Bitleitung verbunden. Ein Anschluß des dritten Zellenblocks mit einer Zelle (Q32, C32) und ein Anschluß des vierten Zellenblocks mit einer Zelle (Q33, C33) sind mit einer gemeinsamen Bitleitung BL verbunden.
Für die Wählblock-Transistoren werden ein Transistor mit einem positiven Schwellwert und drei Transistoren, die jeweils einen negativen Schwellwert aufweisen, für jeden Zellenblock verwendet, wie in Fig. 62A gezeigt. Beim Wählen einer Speicherzelle können nur eine der ersten bis vierten Zellenblöcke durch die vier Blockwählleitungen (BS00 bis BS03) gewählt werden.
Wie sich dem Zeitablaufdiagramm aus Fig. 62B entnehmen läßt, kann nur der erste Zellenblock gewählt werden, wenn nur die Blockwählleitung BS00 auf "H" gelegt ist. Dies liegt daran, daß nur in dem ersten Zellenblock alle vier in Reihe geschalteten Wähltransistoren eingeschaltet werden. Wenn die Wortleitung WL02 gewählt wird, wird infolgedessen nur die Zelle (Q30, C30) gewählt. Der Zellendatenwert wird nicht an die Seite der Bitleitung BL, sondern an die Seite der Bitleitung ausgelesen, so daß ein Aufbau mit gefalteten Bitleitungen realisiert werden kann. Wie in Fig. 26 kann die Anzahl von Leseverstärkern aufgrund von Vorteilen einschließlich eines geringen Rauschens, einer Lockerung des Leseverstärker-Abstands und einer gemeinsamen Verwendung eines Leseverstärkers durch Zellenfelder auf beiden Seiten des Leseverstärkers (gemeinsam verwendeter Leseverstärker) halb so groß wie diejenige einer offenen Bitleitungsstruktur sein.
In dieser Ausführungsform kann die Bitleitungs-Teilung zweimal so groß wie der in Fig. 26 gezeigte sein, so daß eine gefaltete Bitleitungsstruktur vom Bitleitungs-Teilungs- Lockerungs-Typ realisiert werden kann. Mit diesem Aufbau können die Bitleitungen leicht hergestellt werden. Da die Bitleitungen hinsichtlich der Charakteristiken getrennt sind, kann ein Kopplungsrauschen zwischen den Bitleitungen verringert werden. Zusätzlich kann auch die Leseverstärker- Teilung zu der in Fig. 26 gezeigten verdoppelt werden. Die Leseverstärkerschaltungen können leicht gebildet werden und die Anzahl von Leseverstärkern kann 1/2 von derjenigen sein, die in Fig. 26 gezeigt ist, so daß die Chipgröße verringert werden kann.
Wenn ein Leseverstärker von einer Vielzahl von Bitleitungen gemeinsam verwendet wird, wie in Fig. 30C gezeigt, kann die Bitleitungs-Teilung nicht erhöht werden, obwohl die Anzahl von Leseverstärkern abnimmt. Zusätzlich muß später eine andere Bitleitung gewählt werden. In der Kombination des in Fig. 30C gezeigten Aufbaus und dem in Fig. 32B gezeigten, kann ein Leseverstärker gemeinsam verwendet werden und ein Zellendatenwert muß nicht an eine andere Bitleitung ausgelesen werden, die nicht gewählt wird. Jedoch kann die Bitleitungs-Teilung nicht erhöht werden. Zusätzlich muß vor einem Lesevorgang nur das gewählte Bitleitungspotential auf Vss abgesenkt (oder erhöht) werden, wie in Fig. 32B gezeigt, was zu einer Abnahme der Zugriffsgeschwindigkeit führt. Im Gegensatz dazu kann die in den Fig. 62A und 62B gezeigte Vorgehensweise eine derartige Einschränkung der Zugriffsgeschwindigkeit vermeiden.
39. Ausführungsform
Die Fig. 63A und 63B sind ein Ersatzschaltbild bzw. ein Zeitablaufdiagramm, die den Speicherzellenaufbau eines FRAMs gemäß der 39. Ausführungsform der vorliegenden Erfindung zeigen.
Diese Ausführungsform weist fast den gleichen Aufbau und die gleichen Wirkungen wie diejenigen in den Fig. 62A und 62B auf, außer daß für Wählblocktransistoren für jeden Zellenblock zwei Transistoren, die jeweils einen positiven Schwellwert aufweisen, und zwei Transistoren, die jeweils einen negativen Schwellwert aufweisen, verwendet werden.
Beim Wählen einer Speicherzelle werden zwei von vier Wählblockleitungen (BS00 bis BS03) auf "H" gelegt, so daß nur einer der ersten bis vierten Zellenblöcke gewählt werden kann. Insbesondere wird die Wählblockleitung BS02 oder BS03 gewählt, um die zwei oberen oder unteren Zellenblöcke zu wählen, und dann wird einer der zwei Zellenblöcke durch die Blockwählleitung BS00 oder BS01 gewählt.
40. Ausführungsform
Die Fig. 64A und 64B sind ein Ersatzschaltbild und ein Zeitablaufdiagramm, die den Speicherzellenaufbau eines FRAMs gemäß der 40. Ausführungsform der vorliegenden Erfindung zeigen.
Diese Ausführungsform weist fast den gleichen Aufbau und die gleichen Wirkungen wie diejenigen in den Fig. 63A und 63B auf. Als eine zusätzliche Wirkung ist die Anzahl von Wählblocktransistoren verringert. Der Betrieb ist der gleiche, wie derjenige, der in den Fig. 63A und 63B gezeigt ist. Beim Wählen einer Speicherzelle werden zwei der vier Wählblockleitungen (BS00 bis BS03) auf "H" eingestellt, so daß nur einer der ersten bis vierten Zellenblöcke gewählt werden kann.
Insbesondere wird die Wählblockleitung BS02 oder BS03 gewählt, um die zwei oberen oder unteren Zellenblöcke zu wählen, und dann wird einer der zwei Zellenblöcke durch die Blockwählleitung BS00 oder BS01 gewählt. Mit diesem Aufbau können die Gate-Kapazitäten der Blockwählleitungen BS02 und BS03 verringert werden, die Bitleitungskapazität kann verringert werden und die Regel für den Wählblocktransistor kann gelockert werden.
41. Ausführungsform
Die Fig. 65A und 65B sind ein Ersatzschaltbild bzw. ein Zeitablaufdiagramm, die den Speicherzellenaufbau eines FRAMs gemäß der 41. Ausführungsform der vorliegenden Erfindung zeigen.
Die Dummy-Zelle kann ebenfalls den gleichen Aufbau wie derjenige der Speicherzelle realisieren, außer daß die Anzahl von in Reihe geschalteten Dummy-Zellen 1 ist. Für den Betrieb wird beim Wählen einer Speicherzelle (Q30, C30) der Zellendatenwert an die Bitleitung ausgelesen, wie in Fig. 65B gezeigt. Gleichzeitig wird eine Blockwählleitung DBS00 für eine Dummy-Zelle auf "H" eingestellt und eine Dummy- Wortleitung DBL wird auf "L" eingestellt. Mit diesem Betrieb wird der Dummy-Zellendatenwert ebenfalls an die Referenzbitleitung (BL) ausgelesen. Der detaillierte Betrieb ist der gleiche wie derjenige, der in Fig. 43 gezeigt ist und eine Ermüdung gemäß einer Polarisationsinversion der Dummy- Zelle kann unterdrückt werden.
42. Ausführungsform
Die Fig. 66A und 66B sind ein Ersatzschaltbild bzw. ein Zeitablaufdiagramm, die den Speicherzellenaufbau eines FRAMs gemäß der 42. Ausführungsform der vorliegenden Erfindung zeigen.
In Fig. 66A ist ein anderes Beispiel des Dummy-Zellenaufbaus, der in der in Fig. 62A gezeigten Ausführungsform gezeigt ist, hinzugefügt. Die Anzahl von Dummy-Zellen ist im Vergleich mit dem in Fig. 45A gezeigten Aufbau verringert und die Regel kann gelockert werden. Für den Betrieb wird beim Wählen einer Speicherzelle (Q30, C30) der Zellendatenwert an die Bitleitung ausgelesen, wie in Fig. 66B gezeigt. Gleichzeitig wird eine Blockwählleitung DBS02 für eine Dummy- Zelle auf "H" eingestellt und eine Dummy-Wortleitung DWL wird auf "L" eingestellt. Mit diesem Betrieb wird der Dummy- Zellendatenwert ebenfalls an die Referenzbitleitung (BL) ausgelesen. Der ausführliche Betrieb ist der gleiche wie derjenige, der in Fig. 43 gezeigt ist, und eine Ermüdung gemäß einer Polarisationsinversion der Dummy-Zelle kann unterdrückt werden.
Fig. 67 zeigt einen Aufbau, bei dem eine Vielzahl von Dummy- Zellen der in Fig. 66A gezeigten Ausführungsform in Reihe geschaltet sind. Mit diesem Aufbau können die gleichen Wirkungen wie diejenigen in den Fig. 42A und 44A erhalten werden. Fig. 68 zeigt einen Aufbau, bei dem eine Vielzahl von Dummy-Zellen, die mit der in Fig. 64A gezeigten Ausführungsform verbindbar sind, in Reihe geschaltet sind. Mit diesem Aufbau können die gleichen Wirkungen wie diejenigen in den Fig. 42B und 44A erhalten werden.
43. Ausführungsform
Die Fig. 69A und 69B sind ein Ersatzschaltbild bzw. ein Zeitablaufdiagramm, die den Speicherzellenaufbau eines FRAMs gemäß der 43. Ausführungsform der vorliegenden Erfindung zeigen.
In Fig. 69A wird für den Speicherzellentransistor der in Fig. 62A gezeigten Ausführungsform ein Transistor vom Verarmungs- Typ verwendet. Für den Betrieb wird in dem Energie-AUS-Zu­ stand oder in dem Bereitschaftszustand die Wortleitungsspannung auf 0 V eingestellt, um den Zellentransistor einzuschalten, und nur das Potential der Wortleitung der gewählten Speicherzelle wird auf ein negatives Potential abgesenkt, um den Zellentransistor auszuschalten, wie in Fig. 69B gezeigt.
In dieser Ausführungsform können die folgenden Wirkungen zusätzlich zu den Wirkungen der Ausführungsform, die in den Fig. 62A und 62B gezeigt ist, wie in den Fig. 51 und 50 erhalten werden.
  • (1) Das Wortleitungs-Leck in dem Bereitschaftszustand stellt kein Problem dar.
  • (2) Keine hohe Spannung wird in dem Bereitschaftszustand angelegt. Die Einrichtung ist gegenüber Rauschen und einem plötzlichen Energie-AUS-Zustand unempfindlich.
  • (3) In sowohl dem Energie-AUS-Zustand als auch dem Bereitschaftszustand ist die Einrichtung unempfindlich gegenüber einem Softwarefehler aufgrund einer Strahlung.
44. Ausführungsform
Die Fig. 70A und 70B sind ein Ersatzschaltbild und ein Zeitablaufdiagramm, die jeweils den Speicherzellenaufbau eines FRAMs gemäß der 44. Ausführungsform der vorliegenden Erfindung zeigen.
In Fig. 70A wird für den Speicherzellen-Transistor der in Fig. 63A gezeigten Ausführungsform ein Transistor vom Verarmungs-Typ verwendet. In dieser Ausführungsform können die folgenden Wirkungen zusätzlich zu den Wirkungen der Ausführungsform, die in den Fig. 63A und 63B gezeigt sind, wie in den Fig. 51 und 50 erhalten werden.
  • (1) Das Wortleitungs-Leck in dem Bereitschaftszustand stellt kein Problem dar.
  • (2) Keine hohe Spannung wird in dem Bereitschaftszustand angelegt.
  • (3) Die Einrichtung ist gegenüber Rauschen und einem plötzlichen Energie-AUS-Zustand unempfindlich.
  • (4) In sowohl dem Energie-AUS-Zustand als auch dem Bereitschaftszustand ist die Einrichtung gegenüber einem Softwarefehler, der durch eine Strahlung verursacht wird, unempfindlich.
45. Ausführungsform
Die Fig. 71A und 71B sind ein Ersatzschaltbild bzw. ein Zeitablaufdiagramm, die den Speicherzellenaufbau eines FRAMs gemäß der 45. Ausführungsform der vorliegenden Erfindung zeigt.
In Fig. 71A wird für den Speicherzellen-Transistor der in Fig. 64A gezeigten Ausführungsform ein Transistor vom Verarmungs-Typ verwendet. In dieser Ausführungsform können zusätzlich zu den Wirkungen der Ausführungsform, die in den Fig. 64A und 64B gezeigt ist, wie in den Fig. 51 und 50 die folgenden Effekte erhalten werden.
  • (1) Das Wortleitungs-Leck in dem Bereitschaftszustand stellt kein Problem dar.
  • (2) Keine hohe Spannung wird in dem Bereitschaftszustand angelegt.
  • (3) Die Einrichtung ist gegenüber Rauschen und einem plötzlichen Energie-AUS-Zustand unempfindlich.
  • (4) In sowohl dem Energie-AUS-Zustand als auch dem Bereitschaftszustand ist die Einrichtung gegenüber einem Softwarefehler, der durch eine Strahlung verursacht wird, unempfindlich.
46. Ausführungsform
Die Fig. 72A und 72B sind ein Ersatzschaltbild bzw. ein Zeitablaufdiagramm, die den Speicherzellenaufbau eines FRAMs gemäß der 46. Ausführungsform der vorliegenden Erfindung zeigt.
In Fig. 72A wird ein Transistor vom Verarmungstyp für den Speicherzellentransistor der in Fig. 65A gezeigten Ausführungsform verwendet. Der Dummy-Zellentransistor verwendet ebenfalls einen Transistor vom Verarmungs-Typ.
In dieser Ausführungsform können die folgenden Wirkungen zusätzlich zu den Wirkungen der in den Fig. 65A und 65B gezeigten Ausführungsform wie in den Fig. 51 und 50 erhalten werden.
  • (1) Das Wortleitungs-Leck in dem Bereitschaftszustand stellt kein Problem dar.
  • (2) Keine hohe Spannung wird in dem Bereitschaftszustand angelegt.
  • (3) Die Einrichtung ist gegenüber Rauschen und einem plötzlichen Energie-AUS-Zustand unempfindlich.
  • (4) Sowohl in dem Energie-AUS-Zustand als auch dem Bereitschaftszustand ist die Einrichtung gegenüber einem Softwarefehler, der durch eine Strahlung verursacht wird, unempfindlich.
47. Ausführungsform
Die Fig. 73A und 73B sind ein Ersatzschaltbild bzw. ein Zeitablaufdiagramm, die den Speicherzellenaufbau eines FRAMs gemäß der 47. Ausführungsform der vorliegenden Erfindung zeigen.
In Fig. 73A wird ein Transistor vom Verarmungs-Typ für den Speicherzellentransistor der in Fig. 66A gezeigten Ausführungsform verwendet. Der Dummy-Zellentransistor verwendet ebenfalls einen Transistor vom Verarmungs-Typ.
In dieser Ausführungsform können die folgenden Effekte zusätzlich zu den Effekten der in den Fig. 66A und 66B gezeigten Ausführungsform wie in Fig. 51 und 50 erhalten werden.
  • (1) Das Wortleitungs-Leck in dem Bereitschaftszustand stellt kein Problem dar.
  • (2) Keine hohe Spannung wird in dem Bereitschaftszustand angelegt.
  • (3) Die Einrichtung ist gegenüber Rauschen und einem plötzlichen Energie-AUS-Zustand unempfindlich.
  • (4) Sowohl in dem Energie-AUS-Zustand als auch dem Bereitschaftszustand ist die Einrichtung gegenüber einem Softwarefehler, der durch eine Strahlung verursacht wird, unempfindlich.
48. Ausführungsform
Die Fig. 74A und 74B sind eine Querschnittsansicht bzw. eine Draufsicht, die den Speicherzellenaufbau eines FRAMs gemäß der 48. Ausführungsform der vorliegenden Erfindung zeigen. Dieser Aufbau entspricht äquivalent demjenigen, der in Fig. 62A gezeigt ist.
Vier Blockwählleitungen werden durch eine Gate-Verbindung gebildet. Drei von vier Wähltransistoren, die in Reihe geschaltet sind, werden als Transistoren vom Verarmungs-Typ gebildet, indem eine Ionenimplantation unter Verwendung einer Ionenimplantationsmaske für die Bildung eines D-Typ- Transistors ausgeführt wird. In diesem Fall wird die Bitleitungs-Teilung beträchtlich auf zweimal die Zellenteilung gelockert.
49. Ausführungsform
Die Fig. 75A und 75B sind eine Querschnittsansicht bzw. eine Draufsicht, die den Speicherzellenaufbau eines FRAMs gemäß der 49. Ausführungsform der vorliegenden zeigen. Dieser Aufbau entspricht äquivalent demjenigen, der in der Fig. 62A gezeigt ist. In den Fig. 74A und 74B werden Bitleitungen nach Bilden von ferroelektrischen Kondensatoren gebildet. Jedoch werden in den Fig. 75A und 75B ferroelektrische Kondensatoren nach Bilden von Bitleitungen gebildet.
In einem Zellenaufbau, bei dem Bitleitungen nach Bilden von ferroelektrischen Kondensatoren gebildet werden, muß ein Speicherknoten SN von dem Bereich zwischen Bitleitungs- Verbindungen verlängert werden. Dies erfordert, die Bitleitungs-Kontakte um eine 1/2 Teilung zu verschieben, so daß eine übermäßige Fläche an dem Bitleitungsabschnitt benötigt wird. In den Fig. 75A und 75B wird eine Bitleitung gemeinsam von zwei Zellenblöcken verwendet. Deshalb kann die Bitleitung zwischen Zellen von zwei Zellenblöcken verlängert werden, wie in den Fig. 75A und 75B gezeigt. Die Bitleitung und der Zellenknoten werden automatisch um eine 1/2 Teilung verschoben, so daß der Speicherknoten von dem Bereich zwischen den Bitleitungs-Verbindungen ohne irgendeine zusätzliche Fläche an den obigen Abschnitt verlängert werden kann.
Als ein zusätzlicher Vorteil wird die Entwurfsregel für den Bitleitungs-Kontaktabschnitt verdoppelt. Wie in den Fig. 75A und 75B gezeigt, kann die Bitleitungs-Kontaktgröße und der Ausrichtungsspielraum erhöht werden.
50. Ausführungsform
Die Fig. 76A und 76B sind eine Querschnittsansicht bzw. eine Draufsicht, die den Speicherzellenaufbau eines FRAMs gemäß der 50. Ausführungsform der vorliegenden Erfindung zeigt. Dieser Aufbau entspricht äquivalent demjenigen, der in Fig. 71A gezeigt ist.
Vier Blockwählleitungen werden durch eine Gate-Verbindung gebildet und die Regel der zwei Wähltransistoren in der Nähe der Bitleitung ist auf das Doppelte gelockert. In dieser Ausführungsform weisen die zwei Wähltransistoren in der Nähe der Bitleitung die gleiche Größe auf. Die Regel eines Intervalls ist auf einen Faktor 3 gelockert, um die Gate- Kapazität des Wähltransistors zu verringern. Auch in dieser Ausführungsform sind die Bitleitungs-Teilung und die Bitleitungs-Kontaktteilung zu einem großen Ausmaß auf zweimal die Zellen-Teilung gelockert.
51. Ausführungsform
Die Fig. 77A und 77B sind eine Querschnittsansicht bzw. eine Draufsicht, die den Speicherzellenaufbau eines FRAMs gemäß der 51. Ausführungsform der vorliegenden Erfindung zeigen. Dieser Aufbau entspricht äquivalent demjenigen, der in Fig. 71A gezeigt ist.
Vier Blockwählleitungen werden durch Gate-Verbindungen gebildet und die Regel von zwei Wähltransistoren in der Nähe der Bitleitung ist auf das Doppelte gelockert. In dieser Ausführungsform ist die Größe der zwei Wähltransistoren in der Nähe der Bitleitung auf einen Faktor 3 gelockert, so daß die Regel eines Intervalls die gleiche wie diejenige des Standes der Technik ist. Auch in dieser Ausführungsform sind die Bitleitungs-Teilung und die Bitleitungs-Kontaktteilung zu einem großen Ausmaß auf das Doppelte der Zellen-Teilung gelockert.
Die Fig. 78A bis 80B zeigen Simulations/Auswerteergebnisse, die quantitativ die Wirkungen der vorliegenden Erfindung darstellen.
Fig. 78A zeigt die Bitleistungs-Kapazität bezüglich der Anzahl von in Reihe geschalteten Zellen der vorliegenden Erfindung unter der Annahme eines 64-Mbit FRAMs mit einer 0,45 µm Regel. Wenn die Anzahl von Wortleitungen, die mit einer Bitleitung verbunden sind, 512 ist, ist die Bitleitungs-Kapazität des herkömmlichen FRAMs mit einer Größe von 8F² ungefähr 265 fF. Da in der vorliegenden Erfindung die Anzahl von in Reihe geschalteten Zellen zunimmt, wird die Bitleitungs-Kapazität zu einem großen Ausmaß reduziert. Wenn die Anzahl von in Reihe geschalteten Zellen ungefähr 8, 16 oder 32 ist, kann die Bitleitungs-Kapazität auf ungefähr 1/4-tel von derjenigen der herkömmlichen Zelle reduziert werden. Der Grund hierfür besteht darin, daß mit zunehmender Anzahl von in Reihe geschalteten Zellen die Anzahl von Bitleitungs-Kontakten abnimmt, um die Bitleistungs-Kapazität zu reduzieren.
Wenn in dem NAND-DRAM, das in Fig. 78A gezeigt ist, die Anzahl von in Reihe geschalteten Zellen erhöht wird und ein Datenwert von der am weitesten entfernten Zelle von dem Bitleitungs-Kontakt ausgelesen werden soll, erscheinen Zellen auf dem Weg als eine Bitleistungs-Kapazität. Wenn die Anzahl von in Reihe geschalteten Zellen größer als 4 ist, erscheint im Gegensatz dazu die Bitleistungs-Kapazität. Da Zellenkondensatoren der Zellen auf dem Weg gemäß der vorliegenden Erfindung kurzgeschlossen sind, wird keine Spannung zwischen die Kondensatoren angelegt und keine Kapazität tritt auf. Außer wenn die Anzahl von in Reihe geschalteten Zellen 64 oder größer ist, tritt kein Nachteil auf. Anders ausgedrückt, selbst wenn die Anzahl von mit einer Bitleitung verbundenen Zellen auf einen Faktor 4 erhöht wird, d. h. 1024, kann die gleiche Bitleitungs-Kapazität wie in dem Stand der Technik aufrechterhalten werden. Demzufolge kann die Anzahl von Leseverstärkern auf 1/4 von derjenigen des Standes der Technik verringert werden und die Chipfläche kann verringert werden.
Fig. 78B zeigt den Zusammenhang zwischen der Anzahl von in Reihe geschalteten Zellen und der Zellendaten-Leseverzögerung in der vorliegenden Erfindung. Selbst wenn die Anzahl von in Reihe geschalteten Zellen 8 oder 16 ist, ist die Zellendaten- Leseverzögerung im Vergleich mit der herkömmlichen Zelle mit einer Größe von 8F² so klein wie 1,5 bis 4 ns. Wenn das Plattenelektroden-Ansteuerschema für das herkömmliche System verwendet wird, um den Auffrischungsbetrieb zu vermeiden, wird eine größere Verzögerung erzeugt. Bei dem Schema der vorliegenden Erfindung wird der Auffrischungsbetrieb selbst bei dem Schema einer Festlegung der Plattenelektrode auf (1/2)Vcc nicht benötigt. Infolgedessen können ungefähr 16 Zellen ausreichend in Reihe geschaltet werden, ohne die Betriebsgeschwindigkeit zu verkleinern. Wenn das Plattenelektroden-Ansteuerschema verwendet wird, ist es schneller als die herkömmlichen, weil es leicht ist, die Al oder Cu Verdrahtung mit der Platte einschnappen zu lassen.
Die Fig. 79A und 79B zeigen Probleme, die für die vorliegende Erfindung einzigartig sind. Bei diesem Zellenlese/Schreibbetrieb dieses Schemas werden andere nicht gewählte Speicherzellen außer einer gewählten Speicherzelle in einem gewählten Zellenblock theoretisch kurzgeschlossen, weil die Wortleitung auf "H" gehalten wird und es wird angenommen, daß keine Spannung zwischen zwei Elektroden des ferroelektrischen Kondensators jeder nicht gewählten Zelle angelegt werden soll. Jedoch weist der Transistor der nicht gewählten Zelle einen EIN-Widerstand auf. Deshalb kann beim Lesen eines Zellendatenwerts (Fig. 79A) oder beim Schreiben eines Zellendatenwerts entgegengesetzt zu einem Zellendaten- Lesezugriff eine Spannungsdifferenz unmittelbar erzeugt werden, obwohl die Zeit sehr kurz ist, um den nicht gewählten Zellendatenwert zu zerstören.
Jedoch kann dieses Problem auch minimiert werden, wenn die Anzahl von in Reihe geschalteten Zellen zunimmt. Selbst wenn die Anzahl von in Reihe geschalteten Zellen zunimmt, ändert sich die gesamte angelegte Spannung nicht. Die maximale angelegte Spannung pro Zelle sinkt ab, wenn das Verhältnis (angelegte Spannung/die Anzahl von in Reihe geschalteten Zellen) absinkt. Deshalb kann ein ausreichender Spielraum erhalten werden, indem die Anzahl von in Reihe geschalteten Zellen erhöht wird (ein Rauschen kann niedriger als 10% der Schreibspannung der gewählten Zelle gemacht werden). Dies trifft auch auf den Schreibvorgang zu. Wie in Fig. 79B gezeigt, wird mit länger werdender Schreibzeit das Problem von Schreibrauschen ebenfalls entspannt. Da die Einheit der Schreibzeit normalerweise mehrere 10 ns ist, kann das Rauschen mit einem ausreichenden Spielraum kleiner als 10% gemacht werden, wie in Fig. 79B gezeigt.
Die Fig. 80A und 80B zeigen die Abhängigkeiten der Zellengröße und der Chipgröße von der Anzahl von in Reihe geschalteten Zellen in der vorliegenden Erfindung. Wie in Fig. 80A gezeigt, wenn die Anzahl von in Reihe geschalteten Zellen zunimmt, sinkt das Verhältnis von Wähltransistoren zu der Zellenfläche ab und nähert sich dem minimalen theoretischen Wert von 4F² an. Hinsichtlich der Lesegeschwindigkeit kann die Anzahl von in Reihe geschalteten Zellen auf ungefähr 8 bis 16 erhöht werden (wenn eine niedrigere Lesegeschwindigkeit zugelassen ist, kann die Zellengröße weiter verkleinert werden). Deshalb kann eine Zellengröße von ungefähr 4,5F² bis 5F² leicht realisiert werden. Wenn die Anzahl von in Reihe geschalteten Zellen zunimmt, kann die Chipgröße verringert werden.
Bei der gefalteten Bitleitungsstruktur vom Bitleitungsregel- Entspannungstyp nimmt die Anzahl von Wähltransistoren zu, um die Zellenblockgröße größer als diejenige der gefalteten Bitleitungsstruktur zu machen. Jedoch wird die Anzahl von Leseverstärkern halbiert. Wenn die Anzahl von in Reihe geschalteten Zellen 16 oder mehr ist, kann deshalb der Nachteil des Anwachsens der Anzahl von Wähltransistoren beseitigt werden und die Chipgröße kann umgekehrt reduziert werden.
52. Ausführungsform
Fig. 81 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs gemäß der 52. Ausführungsform der vorliegenden Erfindung zeigt.
In den voranstehend beschriebenen Ausführungsformen sind ein elektrischer Kondensator und ein Zellentransistor parallelgeschaltet. Eine Vielzahl von derartigen Strukturen sind in Reihe geschaltet und ein Wähltransistor ist in einen Verbindungsabschnitt zu einer Bitleitung eingefügt.
In den voranstehend beschriebenen Ausführungsformen kann der Wähltransistor mit der Seite einer Plattenelektrode PL verbunden werden, wie in Fig. 81 gezeigt. Alternativ kann der Wähltransistor mitten in die in Reihe geschalteten Zellen, die jeweils den ferroelektrischen Kondensator und den Zellentransistor aufweisen, die parallelgeschaltet sind, eingefügt werden. Wenn der Wähltransistor mit der Seite der Plattenelektrode PL verbunden ist, wird der ferroelektrische Kondensator kurzgeschlossen und die Kapazität tritt nicht auf. Jedoch erscheint die Kanalkapazität, die erzeugt wird, wenn die übrigen Transistoren eingeschaltet werden, als Erhöhung der Bitleitungs-Kapazität.
53. Ausführungsform
Fig. 82 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs gemäß der 53. Ausführungsform der vorliegenden Erfindung zeigt.
In den voranstehend beschriebenen Ausführungsformen sind ein ferroelektrischer Kondensator und ein Zellentransistor parallelgeschaltet. Derartige Strukturen sind in Reihe geschaltet, ein Anschluß ist mit einer Bitleitung durch einen Wähltransistor verbunden und der andere Anschluß ist mit einer Plattenelektrode PL verbunden. In Fig. 82 ist ein Anschluß mit einer Bitleitung (BLL0) verbunden und der andere Anschluß ist mit einer Bitleitung (BLH0) verbunden.
Mit diesem Aufbau wird eine Potentialdifferenz zwischen den Bitleitungen BLL0 und BLH0 erzeugt, um die Bitleitungen BLL0 und BLH0 in einen Schwebungszustand zu bringen. Die Blockwählleitung wird auf "H" eingestellt und die Wortleitung wird auf "L" eingestellt, um Zellendaten auszulesen. Für einen Datenwert "0" werden Ladungen, die -(Pr+Ps) entsprechen, an die Seite der Bitleitung (BLH0) ausgelesen, und Ladungen, die +(Pr+Ps) entsprechen, werden an die Seite der Bitleitung BLL0 ausgelesen. Im Vergleich mit den oben beschriebenen Ausführungsformen kann ein Auslese- Ladungsbetrag mit ungefähr der doppelten Größe erhalten werden. Dies ermöglicht, den Lesespielraum zu verbessern und die Zellenkondensatorfläche zu verringern.
Obwohl der Wähltransistor nur mit einer Seite verbunden ist, ist das Knotenpotential einer nicht gewählten Zelle Vcc oder größer oder Vss oder weniger, so daß die Zuverlässigkeit sich nicht verschlechtert. Wenn das System auf die herkömmliche Zelle angewendet wird, wird der schwebende Zellenknoten auf Vcc oder mehr oder Vss oder weniger durch eine Kondensatorkopplung eingestellt. Jedoch wird in dieser Ausführungsform der Zellentransistor der nicht gewählten Zelle eingeschaltet, um den ferroelektrischen Kondensator kurzzuschließen, und kein Problem wird erzeugt.
Bitleitungen BLH1 und BLL1 dienen als Referenzbit-Leitungen, so daß eine gefaltete Bitleitungsstruktur gebildet wird. Wenn ein Datenwert aus den Bitleitungen BLH1 und BLL1 ausgelesen werden soll, dienen die Bitleitungen BLH0 und BLL0 als Referenzbitleitungen. Der Leseverstärker bestimmt einen Datenwert "1" oder "0" auf der Basis der Potentialdifferenz (BLH0-BLL0) oder (BLH1-BLL1).
54. Ausführungsform
Fig. 83 ist ein Zeitablaufdiagramm zum Erläutern der 44. Ausführungsform der vorliegenden Erfindung. Fig. 83 zeigt ein Beispiel des Betriebs der in Fig. 82 gezeigten Ausführungsform.
Bei dem Vorladebetrieb wird eine Bitleitung BLH0 auf Vcc eingestellt und eine Bitleitung BLL0 wird auf Vss eingestellt. In einem aktiven Zustand werden die Bitleitungen BLH0 und BLL0 in einen schwebenden Zustand eingestellt. Eine Blockwählleitung BS00 wird auf "H" gelegt und eine Wortleitung WL02 wird auf "L" gelegt, um einen Zellendatenwert (Q30, C30) auszulesen (Zeit (A)).
Für einen Datenwert "0" werden Ladungen, die -(Pr+Ps) entsprechen, an die Seite der Bitleitung BLH0 ausgelesen und Ladungen, die +(Pr+Ps) entsprechen, werden an die Seite der Bitleitung BLL0 ausgelesen. Im Vergleich mit den voranstehend beschriebenen Ausführungsformen kann ein Auslese- Ladungsbetrag in ungefähr der doppelten Größe erhalten werden. Wenn die Potentialdifferenz zwischen den Bitleitungen BLH0 und BLL0 größer als eine Referenz ist, wird die Potentialdifferenz durch den Leseverstärker als ein Datenwert "1" verstärkt. Wenn die Potentialdifferenz kleiner als die Referenz ist, wird die Potentialdifferenz als ein Datenwert "0" verstärkt (Zeit (B)). Zur Zeit (C) wird ein Schreibvorgang (Wiederherstellung) ausgeführt. Zur Zeit (D) werden die Bitleitungen BLH0 und BLL0 auf Vcc bzw. Vss vorgeladen. Die durchgezogene Linie in Fig. 83 bezeichnet ein Beispiel des Lese/Zurückschreibe-Betriebs eines Datenwerts "0" und die gestrichelte Linie bezeichnet ein Beispiel des Lese/Zurückschreibe-Betriebs eines Datenwerts "1".
55. Ausführungsform
Fig. 84 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs gemäß der 55. Ausführungsform der vorliegenden Erfindung zeigt. In dieser Ausführungsform ist eine der Ausführungsformen einer Dummy- Zelle zu der in Fig. 82 gezeigten Ausführungsform hinzugefügt.
In dieser Ausführungsform weisen Dummy-Zellen den gleichen Aufbau wie der Zellen-Aufbau auf, d. h. ein Anschluß der Dummy-Zelle ist mit einer Bitleitung (BLL0) durch einen Wähltransistor verbunden und der andere Anschluß ist mit einer gegenüberliegenden Bitleitung (BLH0) verbunden.
Mit diesem Aufbau wird ein Datenwert "1" notwendigerweise aus der Dummy-Zelle ausgelesen. Ladungen, die -(′Ps′-Pr′) entsprechen, werden an die Seite der Bitleitung BLH0 ausgelesen und Ladungen, die +(Ps′-Pr′) entsprechen, werden an die Seite der Bitleitung BLL0 ausgelesen. Im Vergleich mit den voranstehend beschriebenen Ausführungsformen wird ein Auslese-Ladungsbetrag in ungefähr der doppelten Größe erhalten. Wenn die Dummy-Zellengröße erhöht wird, so daß Ps der Zelle = Ps′-Pr′ ist, wird ein Zwischendatenwert zwischen einem Datenwert "1" und einem Datenwert "0" der Zelle ausgelesen.
56. Ausführungsform
Fig. 85 ist ein Zeitablaufdiagramm zum Erläutern der 56. Ausführungsform der vorliegenden Erfindung. Fig. 85 zeigt ein Beispiel des Betriebs der in Fig. 84 gezeigten Ausführungsform.
Bei einem Vorladebetrieb wird eine Bitleitung BLH0 auf Vcc gelegt und eine Bitleitung BLL0 wird auf VSS gelegt. In dem aktiven Zustand werden die Bitleitungen BLH0 und BLL0 in einen schwebenden Zustand eingestellt. Eine Blockwählleitung BS00 wird auf "H" eingestellt und eine Wortleitung WL02 wird auf "L" eingestellt, um einen Zellendatenwert (Q30, C30) auszulesen. Gleichzeitig wird eine Wählblockleitung DBS00 für eine Dummy-Zelle auf "H" eingestellt und eine Dummy- Wortleitung DWL wird auf "L" eingestellt, um einen Dummy- Zellendatenwert "1" an eine Seite der Bitleitung BLH1 und eine Seite der Bitleitung BLL1 auszulesen. Die Dummy- Zellengröße ist größer als die normale Zellengröße, so daß das Signal einen Zwischenwert zwischen einem Datenwert "1" und einem Datenwert "0" der normalen Zelle aufweist (Zeit (A)).
Für einen Datenwert "0" werden Ladungen, die -(Pr+Ps) entsprechen, an die Seite der Bitleitung BLH0 ausgelesen, und Ladungen, die +(Pr+Ps) entsprechen, werden an die Seite der Bitleitung BLL0 ausgelesen. Im Vergleich mit den voranstehend beschriebenen Ausführungsformen kann ein Auslese- Ladungsbetrag in ungefähr der doppelten Größe erhalten werden. Wenn die Potentialdifferenz zwischen den Bitleitungen BLH0 und BLL0 größer als die Potentialdifferenz zwischen den Referenz-Bitleitungen BLH1 und BLL1 ist, wird die Potentialdifferenz von dem Leseverstärker als ein Datenwert "1" verstärkt. Wenn die Potentialdifferenz kleiner ist, wird die Potentialdifferenz als ein Datenwert "0" verstärkt (Zeit (B)). In der Zeit (B) wird ein Schreibvorgang (Wiederherstellung) ausgeführt.
Zur Zeit (D) werden die Bitleitungen BLH0 und BLL0 auf Vcc bzw. Vss vorgeladen und die Bitleitungen BLH1 und BLL1 auf Vcc bzw. Vss. Der ursprüngliche Datenwert "1" wird in die Dummy-Zelle eingeschrieben. Die durchgezogene Linie in Fig. 85 stellt ein Beispiel des Lese/Zurückschreibe-Betriebs des Datenwerts "0" dar und die gestrichelte Linie zeigt ein Beispiel des Lese/Zurückschreibe-Betriebs eines Datenwerts "1" dar.
57. Ausführungsform
Fig. 86 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs gemäß der 57. Ausführungsform der vorliegenden Erfindung zeigt.
Im Gegensatz zu der in Fig. 82 gezeigten Ausführungsform sind Wähltransistoren an beiden Anschlüssen der in Reihe geschalteten Zellen eingefügt und mit Bitleitungen BLH0 und BLL0 verbunden. Obwohl die Zellenblockgröße groß wird, kann in diesem Fall die parasitäre Kapazität ausschließlich der Kapazität der ferroelektrischen Kondensatoren in den in Reihe geschalteten Zellen auf beiden Seiten der Bitleitungen BLH0 und BLL0 unsichtbar gemacht werden.
58. Ausführungsform
Fig. 87 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs gemäß der 58. Ausführungsform der vorliegenden Erfindung zeigt.
Die Fig. 82 bis 86 zeigen eine gefaltete Bitleitungsstruktur, bei der die Referenzbitleitungen auf der gleichen Zellenfeldmatte angeordnet sind. Fig. 87 zeigt eine offene Bitleitungsstruktur, bei der die Referenzbitleitungen auf einer Zellenfeldmatte auf einer gegenüberliegenden Seite des Leseverstärkers angeordnet sind. In diesem Fall kann die Anzahl von Wähltransistoren halbiert werden.
59. Ausführungsform
Fig. 88 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs gemäß der 59. Ausführungsform der vorliegenden Erfindung zeigt.
Wie in Fig. 87 zeigt Fig. 88 eine offene Bitleitungsstruktur, bei der die Referenzbitleitungen auf einer Zellenfeldmatte auf einer gegenüberliegenden Seite des Leseverstärkers angeordnet sind. Die Wähltransistoren sind auf beiden Seiten der in Reihe geschalteten Zellen angeordnet. Bei diesem Aufbau kann die parasitäre Kapazität in den in Reihe geschalteten Zellen in einem nicht gewählten Block als eine Bitleitungskapazität unsichtbar gemacht werden.
60. Ausführungsform
Die Fig. 89A und 89B sind eine Querschnittsansicht bzw. eine Draufsicht, die den Speicherzellenaufbau eines FRAMs gemäß der 60. Ausführungsform der vorliegenden Erfindung zeigen. Dieser Zellenaufbau ist äquivalent zu der Schaltung, die in Fig. 88 gezeigt ist.
Wenn der Bitleitungs-Kontakt zwischen einem Zellenblock und einer Bitleitung um einen Abstand entsprechend der Zellenteilung auf beiden Seiten des Zellenblocks verschoben wird, wie in den Fig. 89A und 89B gezeigt, kann der Zellenblock leicht mit Bitleitungen BLH0 und BLL0 verbunden werden. Wenn der Wähltransistor auf der linken Seite weggelassen wird und vier Wähltransistoren auf der rechten Seite in Reihe geschaltet werden, ist der Aufbau äquivalent zu der in Fig. 82 gezeigten Schaltung.
61. Ausführungsform
Fig. 90 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs gemäß der 61. Ausführungsform der vorliegenden Erfindung zeigt.
Strukturen, die jeweils einen ferroelektrischen Kondensator und einen Zellentransistor parallelgeschaltet aufweisen, sind in Reihe geschaltet. Ein Anschluß der in Reihe geschalteten Zellen ist mit einer Bitleitung (BLL0) über nur einen Wähltransistor verbunden und der andere Anschluß ist mit einer gegenüberliegenden Bitleitung (BLH0) verbunden. Mit dieser offenen Bitleitungsstruktur mit einer Zellengröße von 8F² kann ein Auslese-Ladungsbetrag von ungefähr der doppelten Größe erhalten werden.
62. Ausführungsform
Fig. 91 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs gemäß der 62. Ausführungsform der vorliegenden Erfindung zeigt.
Strukturen, die jeweils einen ferroelektrischen Kondensator und einen Zellentransistor parallelgeschaltet aufweisen, sind in Reihe geschaltet. Ein Anschluß der in Reihe geschalteten Zellen ist mit einer Bitleitung (BLL0) durch nur einen Wähltransistor verbunden und der andere Anschluß ist mit einer gegenüberliegenden Bitleitung (BLH0) durch nur einen Wähltransistor verbunden. Mit dieser offenen Bitleitungsstruktur mit einer Zellengröße von 8F² kann ein Auslese-Ladungsbetrag von ungefähr der doppelten Größe erhalten werden. Zusätzlich kann verhindert werden, daß die Bitleitungskapazität aufgrund der parasitären Kapazität in den in Reihe geschalteten Zellen ansteigt.
63. Ausführungsform
Fig. 92 ist ein Ersatzschaltbild, das den Leseverstärkeraufbau eines FRAMs gemäß der 63. Ausführungsform der vorliegenden Erfindung zeigt. Dieser Leseverstärker wird auf die Ausführungsformen angewendet, die in den Fig. 84 und 85 gezeigt sind, bei denen ein Signalbetrag zweimal mit einer gefalteten Bitleitungsstruktur erhalten wird. Fig. 93 zeigt ein Beispiel des Betriebs.
Der Betrieb wird unter Bezugnahme auf Fig. 93 beschrieben. wird auf "H" gelegt und PREL wird auf "L" gelegt, um die Bitleitungen in einen schwebenden Zustand einzustellen. Eine Wortleitung WL01 wird auf "L" gelegt und eine Blockwählleitung BS00 wird auf "H" gelegt, um Zellendaten an Bitleitungen BLH0 und BLL0 auszulesen und durch Bitleitungen BLHA und BLLA in den Leseverstärker zu senden. Gleichzeitig wird eine Dummy-Wortleitung DWL auf "L" eingestellt und eine Wählblockleitung DBS00 für eine Dummy-Zelle wird auf "H" eingestellt, um eine Dummy-Zelle an die Bitleitungen BLH1 und BLL1 auszulesen und über Bitleitungen BLHB und BLLB in den Leseverstärker zu senden. Danach werden Signale ft00 und ft01 angehoben, um den Datenwert in dem Leseverstärker einzuschließen.
PREL wird angehoben, um die Potentiale der Bitleitungen BLLA und BLLB auf Vss abzusenken. Wie in Fig. 92 gezeigt, fallen die Potentiale der Bitleitungen BLHA und BLHB um einen Wert, der ungefähr doppelt so groß wie das Zellenauslesesignal ist, aufgrund der Wirkung von Kondensatoren C1, die zwischen die Bitleitungen BLLA und BLHA und zwischen die Bitleitungen BLLB und BLHB geschaltet sind, ab. Danach werden eine NMOS Leseverstärker-Ansteuerleitung und eine PMOS Leseverstärker-Ansteuerleitung SAP auf "L"/"H" gelegt, um den Leseverstärker zu aktivieren, wodurch die Differenz zwischen der Bitleitung BLHA auf der Zellenleseseite und der Bitleitung BLHB auf der Dummy-Zellenseite, d. h. das Auslesesignal, verstärkt wird.
Als nächstes wird PREL hat "H" gelegt, um die Bitleitungen BLLA und BLLB in den schwebenden Zustand einzustellen. Die TRNA wird auf "H" eingestellt, um den verstärkten Datenwert der Bitleitung BLHB an die Bitleitung BLLA zu senden. Das Signal Φ t00 wird auf "H" gelegt, um den von dem Leseverstärker verstärkten Datenwert an die Bitleitungen BLL0 und BLH0 zu senden und den Datenwert in die Zelle zurückzuschreiben. Die Blockwählleitung BS00 wird auf "L" eingestellt und die Wortleitung WL02 auf "H", um die Zelle zu schließen. Die NMOS und PMOS Leseverstärker-Ansteuerleitungen und SAP werden in einen inaktiven Zustand eingestellt. Die TRNA wird auf "L" gelegt, wird auf "L" eingestellt und PREL wird auf "H" eingestellt, so daß BLH0 = BLHA = BLH1 = BLHB = Vcc ist und BLL0 = BLLA = BLL1 = BLLB = Vss ist. Zu dieser Zeit wird ein Datenwert "1" in die Dummy-Zelle geschrieben. Schließlich wird die Wählblockleitung DBS01 für eine Dummy-Zelle auf "L" eingestellt und die Dummy- Wortleitung DWL wird auf "H" eingestellt, um die Dummy-Zelle zu schließen.
64. Ausführungsform
Fig. 94 ist ein Ersatzschaltbild, das den Leseverstärkeraufbau eines FRAMs gemäß der 64. Ausführungsform der vorliegenden Erfindung zeigt. Dieser Leseverstärker kann auf die in den Fig. 82, 83 und 86 gezeigten Ausführungsformen angewendet werden, bei denen ein Signalbetrag mit einer gefalteten Bitleitungsstruktur zweimal erhalten wird. Fig. 95 zeigt ein Beispiel des Betriebs.
Fig. 94 unterscheidet sich von Fig. 92 darin, daß die Dummy- Zelle durch einen Koppelkondensator in dem Leseverstärker ersetzt wird. Für den Betrieb wird auf "H" eingestellt und PREL wird auf "L" eingestellt, um die Bitleitungen in einen schwebenden Zustand einzustellen. Eine Wortleitung WL01 wird auf "L" eingestellt und eine Blockwählleitung WS00 wird auf "H" eingestellt, um Zellendaten an Bitleitungen BLH0 und BLL0 auszulesen und durch Bitleitungen BLHA und BLLA in den Leseverstärker zu senden. Danach werden Signale Φ t00 und Φ t01 auf "L" eingestellt, um den Datenwert in dem Leseverstärker einzuschließen.
Die PREL wird angehoben, um die Potentiale der Bitleitungen BLLA und BLLB auf Vss zu verkleinern. Wie in Fig. 94 gezeigt, sinkt das Potential der Bitleitung BLHA um einen Wert, der zweimal so groß wie das Zellen-Auslesesignal ist, aufgrund der Wirkung eines Kondensators C1, der zwischen die Bitleitungen BLLA und BLHA geschaltet ist, ab. Danach wird auf "L" eingestellt, um das Potential auf der BLHB Seite auf einen Zwischenwert zwischen einem Datenwert "1" und einen Datenwert "0" zu verringern. Eine NMOS Leseverstärker- Ansteuerleitung und eine PMOS Leseverstärker- Ansteuerleitung SAP werden auf "L"/"H" eingestellt, um den Leseverstärker zu aktivieren, wodurch die Differenz zwischen der Bitleitung BLHA auf der Zellenleseseite und der Bitleitung BLHB auf der Dummy-Zellenseite, d. h. das Auslesesignal, verstärkt wird.
Als nächstes wird die PREL auf "L" eingestellt, um die Bitleitungen BLLA und BLLB in den schwebenden Zustand einzustellen. Die TRNA wird auf "H" eingestellt, um den verstärkten Datenwert der Bitleitung BLHB an die Bitleitung BLLA zu senden. Das Signal Φ t00 wird auf "H" eingestellt, um den von dem Leseverstärker verstärkten Datenwert an die Bitleitungen BLL0 und BLH0 zu übertragen und den Datenwert in die Zelle zurückzuschreiben. Die Blockwählleitung BS00 wird auf "L" eingestellt und die Wortleitung WL02 auf "H", um die Zelle zu schließen. Die NMOS und PMOS Leseverstärker- Ansteuerleitungen und SAP werden in einen inaktiven Zustand eingestellt. Die TRNA wird auf "L" eingestellt, die wird auf "L" eingestellt und die PREL wird auf "H" eingestellt, so daß BLH0 = BLHA = BLH1 = BLHB = Vcc ist und BLL0 = BLLA = BLL1 = BLLB = Vss ist. Zu dieser Zeit wird das Steuersignal für den Kondensator für eine Dummy-Zelle auf "H" für den Vorladebetrieb eingestellt.
65. Ausführungsform
Fig. 96 ist ein Ersatzschaltbild, das den Leseverstärkeraufbau eines FRAMs gemäß der 65. Ausführungsform der vorliegenden Erfindung zeigt. Dieser Leseverstärker kann auf die Ausführungsformen angewendet werden, die in den Fig. 84 und 85 gezeigt sind, bei denen ein Signalbetrag mit einer gefalteten Bitleitungsstruktur zweimal erhalten wird. Fig. 97 zeigt ein Beispiel des Betriebs.
Diese Struktur unterscheidet sich von derjenigen, die in den Fig. 92 und 93 gezeigt ist, darin, daß eine TRA gemeinsam für die TRNA und TRNB verwendet wird. In diesem Fall kann die Leseverstärkerfläche verringert werden. Der Nachteil besteht darin, daß, wenn die TRN auf "H" nach einer Leseverstärkung eingestellt wird, die BLLB Seite ebenfalls wiederhergestellt wird, und der Energieverbrauch geringfügig zunimmt.
66. Ausführungsform
Fig. 98 ist ein Ersatzschaltbild, das den Leseverstärkeraufbau eines FRAMs gemäß der 66. Ausführungsform der vorliegenden Erfindung zeigt. Dieser Leseverstärker kann auf die Ausführungsformen angewendet werden, die in den Fig. 84 und 85 gezeigt sind, bei denen ein Signalbetrag zweimal mit einer gefalteten Bitleitungsstruktur erhalten wird. Fig. 99 zeigt ein Beispiel des Betriebs.
Dieser Aufbau unterscheidet sich von demjenigen, der in den Fig. 96 und 97 gezeigt ist, darin, daß ein Signal Φ t0 gemeinsam für die Signale Φ t00 und Φ t01 verwendet wird. In diesem Fall kann die Leseverstärkerfläche weiter verringert werden. Der Nachteil besteht darin, daß, wenn die TRN auf "H" nach einer Leseverstärkung gelegt wird, nicht nur die BLH0 und BLL0 Seite, sondern auch die BLH1 und BLL1 Seite der BLLB Seite vorübergehend wiederhergestellt wird und der Energieverbrauch zunimmt.
67. Ausführungsform
Fig. 100 ist ein Ersatzschaltbild, das den Leseverstärkeraufbau eines FRAMs gemäß der 67. Ausführungsform der vorliegenden Erfindung zeigt. Dieser Leseverstärker kann auf die Ausführungsformen angewendet werden, die in den Fig. 87 bis 92 gezeigt sind, bei denen ein Signalbetrag mit einer offenen Bitleitungsstruktur zweimal erhalten wird.
Der in Fig. 100 gezeigte Aufbau ist äquivalent zu demjenigen in Fig. 92, außer, daß Bitleitungen BLH1 und BLL1 auf der rechten Seite des Leseverstärkers angeordnet sind, der gemeinsam verwendete Leseverstärker weggelassen ist und die Schaltungsposition geändert ist.
68. Ausführungsform
Fig. 101 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs gemäß der 68. Ausführungsform der vorliegenden Erfindung zeigt.
Ferroelektrische Kondensatoren (Ca, Cb) mit unterschiedlichen Koerzitivspannungen sind parallel zu einem Speicherzellentransistor geschaltet, um eine Zelle zu bilden. Ein Anschluß von in Reihe geschalteten Zellen sind mit einer Bitleitung (, BL) durch einen Wähltransistor verbunden und der andere Anschluß ist mit einer Plattenelektrode (PL) verbunden, wodurch ein Zellenblock gebildet wird. Mit diesem Aufbau kann ein 2-Bit-Datenwert in einer Zelle gespeichert werden und eine gefaltete Bitleitungsstruktur kann realisiert werden.
69. Ausführungsform
Fig. 102 ist eine Querschnittsansicht, die den Speicherzellenaufbau eines FRAMs gemäß der 69. Ausführungsform der vorliegenden Erfindung zeigt. Diese Struktur realisiert die Ersatzschaltung der in Fig. 101 gezeigten Speicherzelle.
Ferroelektrische Kondensatoren mit unterschiedlichen Dicken (Dicke von Cb < Dicke von Ca) werden auf einem Speicherzellentransistor verbunden, um eine Zelle zu bilden. Der Grund, warum die Filmdicke geändert wird, ist wie folgt. Das Koerzitivfeld ist unabhängig von der Filmdicke wegen den charakteristischen Merkmalen des ferroelektrischen Kondensators fast konstant. Wenn der ferroelektrische Kondensator dünn gemacht wird, sinkt die Koerzitivspannung ab. Zusätzlich hängt der verbleibende Polarisationsbetrag nicht von der Filmdicke ab. Deshalb ist sowohl beim Lesen eines 1-Bit-Datenwerts in dem dicken ferroelektrischen Kondensator Cb als auch beim Lesen eines 1-Bit-Datenwerts in dem dünnen ferroelektrischen Kondensator Ca der Lesespielraum fast konstant und ein stabiler Betrieb wird ermöglicht.
Die Zellengröße ist im wesentlichen 2F², weil der Zellentransistor und die 2-Bit ferroelektrische Kondensatoren an der Überschneidung einer Wortleitung und der Bitleitung BL mit einer Größe von 4F² angeordnet sind. Wenn vier oder mehr Transistoren in der vertikalen Richtung zum Bilden eines dreidimensionalen Zellenfeld aufgestapelt werden, kann eine Zelle mit einer Größe von 2F² in der herkömmlichen Struktur realisiert werden. Jedoch ist es vom Standpunkt des Einrichtungsaufbaus, der Charakteristiken, des Prozesses, der Zuverlässigkeit und der Ausbeute sehr schwierig, Transistoren vom Stapel-Typ wie in einem TFT herzustellen.
In dieser Ausführungsform kann jedoch eine derartige Struktur leicht realisiert werden, weil die Transistoren in der minimalen Größe von 4F² gebildet sind. Mit mehreren passiven Elementen (ferroelektrische Kondensatoren, Kondensatoren, Widerstände, p-n Übergänge und dergleichen), die hinsichtlich einer Zuverlässigkeit auf der Fläche mit der Größe von 4F² relativ leicht aufgestapelt werden können, kann eine Zelle mit einer Größe von 2F² oder kleiner pro Bit realisiert werden. Selbst in der herkömmlichen Zelle mit einer Größe von 8F² können ferroelektrische Kondensatoren parallelgeschaltet und gestapelt werden, um den Effekt einer Reduzierung der Zellengröße zu erhalten. Grundlegend wird jedoch als ein optimales Verfahren zunächst die Zellengröße so klein wie möglich gemacht (auf 4F² reduziert) und ferroelektrische Kondensatoren und dergleichen außer dem Tr werden aufgestapelt, um die Bitanzahl zu erhöhen. Mit diesem Verfahren können die Eigenschaften des wahlfreien Zugriffes selbst dann aufrechterhalten werden, wenn die Zellengröße verringert wird.
Um die Koerzitivspannung des ferroelektrischen Kondensators zu ändern, kann nicht nur die Filmdicke, sondern auch das Material geändert werden. Beispielsweise können Materialien wie SrBiTaO und PbZrTiO, die ursprünglich unterschiedlich Koerzitivspannungen aufweisen, parallel verbunden werden.
70. Ausführungsform
Die Fig. 103A bis 103C zeigen Graphen zum Erläutern der 70. Ausführungsform der vorliegenden Erfindung. Die Fig. 103A bis 103C zeigen ein Beispiel des Betriebs der Speicherzelle, die in den Fig. 101 und 102 gezeigt ist.
Fig. 103A zeigt eine schematische Ansicht (ohne die paraelektrische Komponente) der Hystereseschleife eines dünnen ferroelektrischen Kondensators (Ca), der parallel verbunden ist. Die Koerzitivspannung wird mit Vca bezeichnet; der verbleibende Polarisationsbetrag mit Pra; und der Sättigungs-Polarisationsbetrag mit Psa. Fig. 103B zeigt eine schematische Ansicht (ohne die paraelektrische Komponente) der Hystereseschleife eines dicken ferroelektrischen Kondensators (Cb), der parallel verbunden ist. Die Koerzitivspannung wird mit Vcb bezeichnet; der verbleibende Polarisationsbetrag mit Prb; und der Sättigungs- Polarisationsbetrag mit Psb. Fig. 103C zeigt eine schematische Ansicht (ohne die paraelektrische Komponente) einer äquivalenten Hystereseschleife, die erhalten wird, wenn die zwei ferroelektrischen Kondensatoren parallelgeschaltet werden.
Für den grundlegenden Betrieb wird eine niedrige Spannung über die ferroelektrischen Kondensatoren angelegt, um einen Datenwert des ferroelektrischen Kondensators Ca auszulesen. Als nächstes wird eine hohe Spannung angelegt, um einen Datenwert aus dem ferroelektrischen Transistor Cb auszulesen oder einen Datenwert in ihn zurückzuschreiben. Schließlich wird eine niedrige Spannung angelegt, um den Datenwert in dem ferroelektrischen Transistor Ca zurückzuschreiben. Insbesondere sei angenommen, daß die über die ferroelektrischen Kondensatoren gelegte Spannung (d. h. zwischen einer Bitleitung BL und einer Plattenelektrode PL) V1 ist. Zunächst wird die kleine Spannung V1, die größer als -Vcb und kleiner als -Vca ist, angelegt, so daß keine Polarisationsinversion in dem ferroelektrischen Transistor Cb auftritt und eine Polarisationsinversion in dem ferroelektrischen Transistor Ca auftritt, wodurch die Polarisations-Inversions-Information des ferroelektrischen Transistors Ca ausgelesen und die Information vorübergehend außerhalb des Zellenfelds gespeichert wird. Als nächstes wird die Spannung V1 vorübergehend auf 0 V zurückgesetzt.
Als zweites wird die Spannung V1, die kleiner als -Vcb ist, so angelegt, daß eine Polarisationsinversion in dem ferroelektrischen Transistor Cb auftritt, um die Polarisations-Inversions-Information des ferroelektrischen Transistors Cb auszulesen. Nachdem die Information verstärkt ist, wird die Spannung V1, die kleiner als -Vcb (Datenwert "0") oder größer als Vcb (Datenwert "1") ist, angelegt, so daß eine Polarisationsinversion in dem ferroelektrischen Transistor Cb auftritt, um den Zellendatenwert in den ferroelektrischen Kondensator Cb zurückzuschreiben, und die Spannung V1 wird vorübergehend auf 0 V eingestellt.
Als drittes wird der vorübergehend gespeicherte Datenwert in den ferroelektrischen Transistor Ca zurückgeschrieben. Genauer gesagt, die Spannung V1, die größer als -Vcb und kleiner als -Vca (Datenwert "0") oder größer als Vca und kleiner Vcb (Datenwert "1") ist, wird angelegt, so daß keine Polarisationsinversion in dem ferroelektrischen Transistor Pb auftritt, und der Datenwert des ferroelektrischen Transistors Cb nicht zerstört wird, und eine Polarisationsinversion tritt in dem ferroelektrischen Transistor Ca auf. Mit diesem Betrieb wird der Zellendatenwert in den ferroelektrischen Transistor Ca zurückgeschrieben. Schließlich wird die Spannung V1 auf 0 V zurückgesetzt, um die Vorladezeit einzustellen.
Die Spannung V1 wird während des Betriebs mehrmals auf 0 V zurückgesetzt. Jedoch kann die Spannung V1 auf eine vorgegebene Spannung zurückgesetzt werden. Um Daten aus den/in die ferroelektrischen Transistoren Ca und Cb mit einem Spielraum zu lesen/einzuschreiben, muß Vcb/Vca 3 bis 5 sein. Wenn Vcb/Vca niedrig ist, wird die Differenz zwischen den Spannungen Vcb und Vca Null, um einen fehlerhaften Betrieb zu verursachen. Wenn Vcb/Vca zu noch ist, wird der Wert der Spannung Vca zu klein, weil die Spannung Vcb nicht höher als Vcc sein kann. Deshalb wird der Datenwert des ferroelektrischen Transistors Ca aufgrund von Rauschen zerstört.
Genau gesagt, die Koerzitivspannung weist eine Verteilung in dem ferroelektrischen Kondensator auf und verursacht eine Polarisationsinversion mit einem Gradienten bezüglich der angelegten Spannung. Wenn die Koerzitivspannung, bei der der ferroelektrische Transistor Ca fast vollständig invertiert wird, Vcamax ist, und die minimale Koerzitivspannung, bei der der ferroelektrische Transistor Cb beginnt, invertiert zu werden, Vcbmin ist, sollte die Spannung zur Zeit eines Lesens/Schreibens von Daten aus dem/in den ferroelektrischen Transistor Ca Vcamax < |V1| < Vcbmin sein. Demzufolge muß die Dicke des ferroelektrischen Kondensators so eingestellt werden, daß |V1| - Vcamax < α und Vcbmin - |V1| < α (α < 0) ist, um einen ausreichenden Spielraum sicherzustellen. Beispielsweise ist die Spannung Vca 0,5 V, die Spannung Vcb ist 2 V, die Spannung V1 zum Auslesen von Daten des ferroelektrischen Transistors Cb ist -3 V und die Spannung V1 zum Auslesen von Daten des ferroelektrischen Transistor Ca ist -1 V.
Wenn die Spannung V1 zum Auslesen von Daten des ferroelektrischen Transistors Ca -1 V ist, ist |V1| - Vca = 0,5 V und Vcb - |V1| = 1 V. Der Grund hierfür besteht darin, daß bei der tatsächlichen Hystereseschleife der ferroelektrische Transistor Cb eine größere Verteilungsbreite der Koerzitivspannung aufweist, wie in den Fig. 104A bis 104C gezeigt. Tatsächlich gleicht die Koerzitivfeldverteilung des ferroelektrischen Transistors Ca derjenigen des ferroelektrischen Transistors Cb. Wenn jedoch die elektrischen Felder in Spannungen umgewandelt werden, wird die Verteilung des ferroelektrischen Transistors Cb breiter. Wenn die angelegte Spannung Vcc zum Auslesen von Daten des ferroelektrischen Transistors Cb 3 V ist und die angelegte Spannung zum Auslesen von Daten des ferroelektrischen Transistors Ca ist, d. h. 1/2Vcc ist 1,5 V, kann die Spannung Vca 0,5 bis 0,75 V sein und die Spannung Vcb kann 2 bis 2,5 V sein.
Wie in den Fig. 103A bis 104C gezeigt, ist in dieser Ausführungsform ein Datenwert "11" (die erste "1" stellt einen Datenwert des ferroelektrischen Transistors Cb dar und die zweite "1" stellt einen Datenwert des ferroelektrischen Transistors Ca dar) an einer Position Pr′ (= 2Pra = 2Prb). Ein Datenwert "00" ist an einer Position -Pr′ (= -2Pra = -2Prb). Ein Datenwert "01" und ein Datenwert "10" sind auf 0 V. Obwohl die Daten "01" und "10" an der gleichen Position sind, zeigen diese Daten unterschiedliche Betriebspunkte bei Anlegung einer Spannung auf. Deshalb gibt es insgesamt vier Zustände. Der Betriebsspielraum bezüglich der Referenz wird betrachtet. Da in den zweischichtigen ferroelektrischen Kondensatoren wie in Fig. 102 gezeigt, der Polarisationsbetrag jeder Schicht der gleiche wie derjenige der oben beschriebenen Zelle mit einer Größe von 4F² ist, wird der Spielraum 1/2Pr′ = (Pra = Prb). D.h., der Spielraum gleicht demjenigen der Zelle mit einer Größe von 4F².
Wenn die Fläche des ferroelektrischen Kondensators verdoppelt wird, um einen quaternären Speicher zu bilden, wird eine Information an einem der Punkte gespeichert, die durch Unterteilen des Abschnitts zwischen -2Pr und 2Pr erhalten werden (an den Positionen 2Pr, 2/3Pr, -2/3Pr und -2Pr). Der Betriebsspielraum bezüglich der Referenz wird betrachtet. Der Spielraum wird 2/3Pr, d. h. verschlechtert sich im Vergleich mit dieser Ausführungsform. Da der Leseverstärker einen kleinen Spannungswert lesen muß, wird die Schaltung zusätzlich sperrig und der Betriebsspielraum wird Null. In der vorliegenden Erfindung wird ein n-Bitdatenwert in einer Struktur gehalten, die n-Kondensatoren und einen Transistor und eine Größe von 4F² aufweist. Die Kapazität ist proportional zu der Anzahl n von gestapelten ferroelektrischen Kondensatoren. Jedoch ist in dem Mehrwert- Speicher die Kapazität proportional zu Log₂(m Wert), was zu einem Nachteil führt.
Die Ortskurve der Hystereseschleife wird ausführlicher untersucht.
Bei der Anlegung der Spannung V1 = -1/2Vcc bewegt sich ein 2-Bit- Zellen-Datenwert "11" (Punkt E′′) an einen Punkt F′′, um einen Datenwert des ferroelektrischen Transistors Ca auszulesen. Die Spannung V1 wird vorübergehend zurückgesetzt. Nachdem der Datenwert "11" an einen Punkt G′′ kommt, wird die Spannung V1 = -Vcc angelegt. Der Datenwert "11" bewegt sich an einen Punkt H′′, um einen Datenwert des ferroelektrischen Transistors Cb auszulesen. Nach einem Zurückschreiben kehrt der Datenwert "11" an einen Punkt D′′ zurück. Nachdem die Spannung V1 zurückgesetzt ist, kehrt der Datenwert "11" an den Punkt E′′ zurück. Beim Zurückschreiben des Datenwerts in den ferroelektrischen Transistor Ca bewegt sich der Datenwert "11" an einen Punkt J′′. Der Datenwert "11" kehrt an den Punkt E′′ bei dem Vorladebetrieb zurück.
Auf eine Anlegung der Spannung V1 = -1/2Vcc hin bewegt sich ein 2-Bit-Zellen-Datenwert "10" (Punkt G′′) an den Punkt F′′, um einen Datenwert des ferroelektrischen Transistors Ca auszulesen. Die V1 wird vorübergehend zurückgesetzt. Nachdem der Datenwert "10" an einen Punkt G′′ kommt, wird die Spannung V1 = -Vcc angelegt. Der Datenwert "10" bewegt sich an den Punkt H′′, um einen Datenwert des ferroelektrischen Transistors Cb auszulesen. Nach einem Zurückschreiben kehrt der Datenwert "10" an den Punkt D′′ zurück. Nachdem die Spannung V1 zurückgesetzt ist, kehrt der Datenwert "10" an den Punkt E′′ zurück. Beim Zurückschreiben des Datenwerts in den ferroelektrischen Transistor Ca bewegt sich der Datenwert "10" an einen Punkt F′′. Der Datenwert "10" kehrt auf den Vorladebetrieb hin an den Punkt G′′ zurück.
Auf eine Anlegung der Spannung V1 = -1/2Vcc hin bewegt sich ein 2-Bit-Zellen-Datenwert "01" (Punkt C′′) an einen Punkt I′′, um einen Datenwert des ferroelektrischen Transistors Ca auszulesen. Die Spannung V1 wird vorübergehend zurückgesetzt. Nachdem der Datenwert "01" an einen Punkt A′′ kommt, wird die Spannung V1 = -Vcc angelegt. Der Datenwert "01" bewegt sich an den Punkt H′′, um einen Datenwert des ferroelektrischen Transistors Cb auszulesen. Nach einem Zurückschreiben kehrt der Datenwert "01" an den Punkt H′′ zurück. Nachdem die Spannung V1 zurückgesetzt ist, kehrt der Datenwert "01" an den Punkt A′′ zurück. Beim Zurückschreiben des Datenwerts in den ferroelektrischen Transistor Ca bewegt sich der Datenwert "01" an einen Punkt B′′. Der Datenwert "01" kehrt bei dem Vorladebetrieb an den Punkt C′′ zurück.
Auf eine Anlegung der Spannung V1 = -1/2Vcc hin bewegt sich ein 2-Bit-Zellen-Datenwert "00" (Punkt A′′) an den Punkt I′′, um einen Datenwert des ferroelektrischen Transistors Ca auszulesen. Die Spannung V1 wird vorübergehend zurückgesetzt.
Nachdem der Datenwert "00" an den Punkt A′′ kommt, wird die Spannung V1 = -Vcc angelegt. Der Datenwert "00" bewegt sich an den Punkt H′′, um einen Datenwert des ferroelektrischen Transistors Cb auszulesen. Nach einem Zurückschreiben kehrt der Datenwert "00" an den Punkt H′′ zurück. Nachdem die Spannung V1 zurückgesetzt ist, kehrt der Datenwert "00" an den Punkt A′′ zurück. Beim Zurückschreiben des Datenwerts in den ferroelektrischen Transistor Ca bewegt sich der Datenwert "00" an den Punkt I′′. Der Datenwert "00" kehrt auf den Vorladebetrieb hin an den Punkt A′′ zurück.
Obwohl die Punkte G′′ und C′′ wie oben beschrieben an der gleichen Position sind, weisen die Daten "01" und "10" im Gegensatz zu dem Mehrwert-Speicher unterschiedliche Betriebsortskurven auf, so daß diese Daten als unterschiedliche Daten erkannt werden können.
71. Ausführungsform
Fig. 105 ist ein Schaltbild zum Erläutern der 71. Ausführungsform der vorliegenden Erfindung. In Fig. 105 sind ein Leseverstärker und ein vorübergehendes Speicherregister, die eine gefaltete Bitleitungsstruktur aufweisen, in der in Fig. 101 gezeigten Ausführungsform angeordnet.
Wenn eine Blockwählleitung BS00 und eine Wortleitung WL02 gewählt werden, um sequentiell Daten aus/in ferroelektrischen/ferroelektrische Kondensatoren C300 und C301 zu lesen/einzuschreiben, wird ein Bitleitung BL als eine Referenzbitleitung verwendet. Wenn der Datenwert des ferroelektrischen Kondensators C300 ausgelesen wird, wird der ausgelesene Datenwert in dem vorübergehenden Speicherregister gespeichert, das in Fig. 105 gezeigt ist. Nachdem der Datenwert des ferroelektrischen Kondensators C301 gelesen/geschrieben ist, wird als nächstes der Datenwert, der in dem vorübergehenden Speicherregister gespeichert ist, in den ferroelektrischen Kondensator C300 zurückgeschrieben.
72. Ausführungsform
Fig. 106 ist ein Schaltbild zum Erläutern der 72. Ausführungsform der vorliegenden Erfindung. In Fig. 106 wird eine Dummy-Zelle des ferroelektrischen Kondensators zu der Ausführungsform hinzugefügt, die in Fig. 105 gezeigt ist.
Dieser Aufbau wird mit dem gleichen Aufbau wie derjenige eines normalen Zellenaufbaus realisiert. Wenn eine Dummy- Wortleitung DWL auf "L" gehalten wird und eine Wählblockleitung DBS01 für eine Dummy-Zelle für eine kurze Zeit nach dem Vorladebetrieb auf "H" gehalten wird, wird ein Datenwert "0" geschrieben. In dem nächsten Zyklus wird der Datenwert "0" ausgelesen. Wenn die Dummy-Zellenfläche relativ groß gemacht wird, kann das Bitleitungspotential auf ein Zwischenpotential zwischen einem Datenwert "1" und "0" der normalen Zelle eingestellt werden.
In Fig. 107 werden eine Vielzahl von Dummy-Zellen, die in der in Fig. 106 gezeigten Ausführungsform gezeigt sind, in Reihe geschaltet. Bei diesem Aufbau kann der gleiche Effekt wie in Fig. 42B und 44A erhalten werden.
73. Ausführungsform
Fig. 108 ist ein Schaltbild, das einen Leseverstärker zeigt, der auf die in den Fig. 101 bis 106 gezeigten Strukturen anwendbar ist, um so die 73. Ausführungsform der vorliegenden Erfindung zu erläutern. In diesem Fall ist die Spannung der Platte (PL) festgelegt.
Dieser Leseverstärker unterscheidet sich von einem normalen Leseverstärker für einen ferroelektrischen Kondensator in den folgenden Punkten.
  • (1) Eine Schaltung zum Einstellen der Potentiale eines Bitleitungspaars ( und BLSA) in dem Leseverstärker nicht nur auf Vss, sondern auch auf VBLL, ist angeordnet.
  • (2) Eine Schaltung zum Einstellen der Potentiale von NMOS und PMOS Leseverstärker/Ansteuerleitungen nicht nur auf Vcc und Vss, sondern auch auf VBLL bzw. VBLH, ist angeordnet.
  • (3) Der Leseverstärker beinhaltet ein Register zum vorübergehenden Speichern von Daten, die aus einer Zelle ausgelesen werden.
74. Ausführungsform
Fig. 109 ist ein Zeitablaufdiagramm, das drei Betriebsabläufe zeigt, die auf die in den Fig. 101 bis 106 gezeigten Zellenstrukturen und den in Fig. 108 gezeigten Leseverstärker anwendbar sind, um so die 74. Ausführungsform der vorliegenden Erfindung zu erläutern. In diesem Fall ist die Spannung der Platte (PL) fest.
Im Fall A ist die Plattenelektrode auf (1/2)Vcc festgelegt und die Bitleitung wird auf VBLL vorgeladen. Wenn eine Wortleitung WL02 auf "L" eingestellt wird und eine Blockwählleitung BS00 auf "H" eingestellt wird, wird ein Potential, welches (1/2)Vcc-VBLL entspricht, an die Zelle angelegt, um den Datenwert eines ferroelektrischen Kondensators C300 auszulesen. Der Leseverstärker wird aktiviert, um die Bitleitungspotentiale auf VBLL bzw. VBLH zu verstärken. TR wird auf "H" eingestellt, um diesen Datenwert in dem vorübergehenden Speicherregister zu speichern.
Bitleitungen und BL werden auf VBLL eingestellt, um die Differenz im Polarisationsbetrag zwischen einem Datenwert "1" und einem Datenwert "0" des ferroelektrischen Kondensators C300 zu beseitigen. Die Blockwählleitung BS00 wird auf "L" eingestellt und die Wortleitung WL02 wird auf "H" eingestellt, um das Potential zwischen den ferroelektrischen Kondensatoren auf 0 V zu bringen. Die Bitleitungen und BL werden auf Vss vorgeladen. Die Wortleitung WL02 wird auf "L" gelegt und die Blockwählleitung BS00 wird wieder auf "H" eingestellt, um einen Datenwert eines ferroelektrischen Kondensators C301 auszulesen. Das ausgelesene Signal wird von dem Leseverstärker verstärkt. Danach wird eine Blockwählleitung BS02 auf "L" eingestellt und die Wortleitung WL021 wird auf "H" eingestellt, um das Potential zwischen dem ferroelektrischen Kondensator auf 0 V zu bringen. Die Bitleitungen und BL werden ausgeglichen. Danach wird die Wortleitung WL02 auf "L" eingestellt, die Blockwählleitung BS02 wird auf "H" eingestellt, um die Bitleitung und die Zelle zu verbinden und den Datenwert in das vorübergehende Speicherregister in der Zelle zurückzuschreiben. Die Blockwählleitung BS00 wird auf "L" eingestellt und die Wortleitung WL02 wird auf "H" eingestellt, um die Bitleitungen und BL auf VBLL vorzuladen, und der Betrieb eines Zyklusses wird beendet.
Im Fall B wird, nachdem der Datenwert des ferroelektrischen Kondensators C300 ausgelesen ist, ein Signal Φ t0 auf "L" eingestellt und von dem Leseverstärker verstärkt. Deshalb tritt kein übermäßiges Zurückschreiben in den Bitleitungen und BL auf. Wenn die Potentiale der Bitleitungen und BL auf VBLL abgesenkt werden, wird das Signal Φ t0 auf "H" eingestellt.
Im Fall C wird die in Fig. 106 gezeigte Dummy-Zelle im Fall B verwendet. Der Datenwert des ferroelektrischen Kondensators C301 wird in die Zelle zurückgeschrieben. Nachdem die Blockwählleitung BS00 auf "L" eingestellt ist und die Wortleitung WL02 auf "H" eingestellt ist, werden die Potentiale der Bitleitungen und BL vorübergehend auf Vss abgesenkt. Während zu dieser Zeit eine Blockwählleitung DBS00 für eine Dummy-Zelle auf "H" gehalten wird und eine Dummy- Wortleitung DWL auf "L", wird ein Datenwert "00" in die Dummy-Zelle eingeschrieben. Danach wird die Wählblockleitung DBS00 für eine Dummy-Zelle auf "L" gelegt und die Dummy- Wortleitung DWL wird auf "H" gelegt, so daß die Dummy-Zelle sich für den Betrieb des nächsten Zyklusses vorbereiten kann.
75. Ausführungsform
Fig. 110 ist ein Zeitablaufdiagramm, das zwei andere Betriebsvorgänge zeigt, die auf die in den Fig. 101 bis 106 gezeigten Zellenstrukturen und den in Fig. 107 gezeigten Leseverstärker anwendbar sind, um so die 75. Ausführungsform der vorliegenden Erfindung zu erläutern.
In diesem Fall ist die Spannung der Platte (PL) fest. Die Anzahl von nicht benötigten Betriebsoperationen einer Wortleitung WL02 und diejenige einer Blockwählleitung BS00 kann reduziert werden, um einen Hochgeschwindigkeitsbetrieb zu realisieren.
Im Fall A wird die Plattenspannung auf (1/2)Vcc eingestellt. Die Bitleitungen werden auf VBLL vorgeladen. Die Wortleitung WL02 wird auf einen "L" Pegel gelegt und die Blockwählleitung BS00 wird auf "H" gelegt, um ein Potential, das (1/2)Vcc - VBLL entspricht, anzulegen, so daß ein Datenwert eines ferroelektrischen Kondensators C300 ausgelesen wird. Danach wird der Leseverstärker aktiviert, um die Bitleitungspotentiale auf VBLL bzw. VBLH zu verstärken. TR wird auf "H" eingestellt, um den Datenwert in dem vorübergehenden Speicherregister zu speichern.
Die Potentiale der Bitleitungen und BL werden auf VBLL abgesenkt, um die Differenz im Polarisationsbetrag zwischen einem Datenwert "1" und einem Datenwert "0" des ferroelektrischen Kondensators C300 zu beseitigen. Die Blockwählleitung BS00 wird auf "L" eingestellt, um die Zelle und die Bitleitung zu trennen. Die Bitleitungen und BL werden auf Vss vorgeladen. Die Blockwählleitung BS00 wird wieder auf "H" eingestellt, um einen Datenwert eines ferroelektrischen Kondensators C301 zu lesen. Das Auslegesignal wird von dem Leseverstärker verstärkt und der Datenwert des ferroelektrischen Kondensators C301 wird zurückgeschrieben. Die Bitleitungen und BL werden ausgeglichen. Die TR wird wieder auf "H" gelegt, um den Datenwert des ferroelektrischen Kondensators C301, der in dem vorübergehenden Speicherregister gespeichert ist, in die Zelle zurückzuschreiben. Die Blockwählleitung BS00 wird auf "L" gelegt und die Wortleitung WL02 wird auf "H" gelegt, um die Bitleitungen und BL auf VBLL vorzuladen und der Betrieb eines Zyklusses ist beendet.
Im Fall B, nachdem der Datenwert des ferroelektrischen Kondensators C300 ausgelesen ist, wird ein Signal Φ t0 auf "L" eingestellt und von dem Leseverstärker verstärkt. Deshalb tritt kein übermäßiges Zurückschreiben in den Bitleitungen und BL auf. Wenn die Potentiale der Bitleitungen und BL auf VBLL verringert sind, wird das Signal Φ t0 auf "H" eingestellt. Der oben beschriebene Betrieb kann realisiert werden, indem in einem Bereich von 0 V PL Vcc/3 und 0 V BL Vcc/3 in einem Fall eines Auslesens des C300 gearbeitet wird und indem in einem Bereich von 0 V PL Vcc und 0 V BL Vcc im Fall eines Auslesens des C301 gearbeitet wird, wobei das Platten-Ansteuerschema verwendet wird.
76. Ausführungsform
Fig. 111 ist ein Schaltbild, das einen Leseverstärker zeigt, der auf die in den Fig. 101 bis 106 gezeigten Strukturen anwendbar ist, um so die 76. Ausführungsform der vorliegenden Erfindung zu erläutern. In diesem Fall wird die Platten-(PL)-Spannung teilweise angesteuert.
Der Leseverstärker unterscheidet sich von dem normalen Leseverstärker für einen ferroelektrischen Speicher dahingehend, daß der Leseverstärker ein Register zum vorübergehenden Speichern von Daten, die aus der Zelle ausgelesen werden, beinhaltet. Keine Vorlade- und Erfassungsschaltungen von VBLL und VBLH, die komplex und instabil arbeiten können, können weggelassen werden.
77. Ausführungsform
Fig. 112 ist ein Zeitablaufdiagramm, das drei Betriebsvorgänge zeigt, die auf die in den Fig. 101 bis 106 gezeigten Zellenstrukturen und den in Fig. 111 gezeigten Leseverstärker anwendbar sind, um so die 77. Ausführungsform der vorliegenden Erfindung zu erläutern. In diesem Fall wird die Platten-(PL)-Spannung teilweise angesteuert.
Kurz zusammengefaßt, wenn ein Datenwert einer Zelle C300, die einen kleinen Koerzitivspannungswert aufweist, ausgelesen werden soll, wird das Schema oder die Vorgehensweise einer Festlegung der Plattenelektrode auf (1/2)Vcc verwendet. Die |maximale Spannung|, die an die Zelle angelegt wird, ist (1/2)Vcc. Wenn ein Datenwert einer Zelle C301 mit einem großen Koerzitivspannungswert ausgelesen werden soll, wird das PL-Ansteuerschema verwendet. Die |maximale Spannung|, die an die Zelle angelegt wird, ist Vcc. Mit diesen Betriebsvorgängen kann die maximale Amplitude eines Bitleitungspaares und BL auf Vcc gehalten werden, so daß keine zusätzliche Schaltung benötigt wird.
Im Fall A wird die Plattenelektrode auf (1/2)Vcc eingestellt. Die Bitleitungen werden auf Vss vorgeladen. Eine Wortleitung WL02 wird auf "L" eingestellt und eine Blockwählleitung BS00 wird auf "H" eingestellt, um ein Potential von -(1/2)Vcc an die Zelle anzulegen. Der Datenwert des ferroelektrischen Kondensators C300 wird ausgelesen. Der Leseverstärker SA wird aktiviert, um die Potentiale der Bitleitungen auf Vcc bzw. Vss zu verstärken. TR wird auf "H" eingestellt, um den Datenwert in dem vorübergehenden Speicherregister zu speichern. Die Potentiale der Bitleitungen und BL werden auf Vss abgesenkt, um die Differenz im Polarisationsbetrag zwischen einem Datenwert "1" und einem Datenwert "0" des ferroelektrischen Kondensators C300 zu beseitigen. Nachdem die Bitleitungen und BL in einen schwebenden Zustand eingestellt sind, wird die Plattenelektrodenspannung Vcc angehoben. Der Datenwert des ferroelektrischen Kondensators C301 wird an die Bitleitung ausgelesen. Das ausgelesene Signal wird von dem Leseverstärker verstärkt. Die Bitleitungen werden auf Vss bzw. Vcc eingestellt. Wenn der Datenwert des ferroelektrischen Kondensators C301 ein Datenwert "0" ist, wird ein Zurückschreiben ausgeführt. Die Plattenelektrodenspannung wird auf Vss abgesenkt. Wenn der Datenwert des ferroelektrischen Kondensators C301 ein Datenwert "1" ist, wird ein Zurückschreiben ausgeführt.
Die Plattenelektrodenspannung wird auf (1/2)Vcc zurückgeführt, um das Bitleitungspaar auf (1/2)Vcc auszugleichen. Demzufolge tritt keine Polarisationsinversion des Datenwerts des ferroelektrischen Kondensators C301 auf. Als nächstes wird die Plattenelektrode auf (1/2)Vcc gehalten. Die TR wird auf "H" gelegt, um den Datenwert des ferroelektrischen Kondensators C300, der in dem vorübergehenden Speicherregister gespeichert ist, in die Zelle zurückzuschreiben. Die Blockwählleitung BS00 wird auf "L" eingestellt und die Wortleitung WL02 wird auf "H" eingestellt, um die Bitleitungen und BL auf Vss vorzuladen. Nachdem die Bitleitungen und BL auf (1/2)Vcc eingestellt sind, kann die Blockwählleitung BS00 auf "L" eingestellt werden und die Wortleitung WL02 wird auf "H" eingestellt, wie mit (2) dargestellt. Der Betrieb eines Zyklusses ist beendet.
Wenn der ferroelektrische Kondensator als das vorübergehende Speicherregister verwendet wird, kann der Datenwert vorübergehend durch Ladungen aufgrund der paraelektrischen Komponente gespeichert werden, selbst wenn VPL′′ fest gehalten wird.
Im Fall B, nachdem der Datenwert des ferroelektrischen Kondensators 301 ausgelesen ist, wird ein Signal Φ t0 auf "L" eingestellt und von dem Leseverstärker verstärkt. Deshalb tritt kein übermäßiges Zurüc 59415 00070 552 001000280000000200012000285915930400040 0002019724449 00004 59296kschreiben in die Bitleitungen und BL auf. Wenn die Potentiale der Bitleitungen und BL auf VBLL abgesenkt werden, wird das Signal Φ t0 auf "H" eingestellt.
Im Fall C, nachdem der Datenwert des ferroelektrischen Kondensators C301 ausgelesen ist, wird das Signal Φ t0 auf "L" im (Fall B) eingestellt. In diesem Fall werden zwei vorübergehende Speicherregister für die ferroelektrischen Kondensatoren C300 bzw. C301 vorbereitet. Dies eignet sich für einen Fall, bei dem, nachdem der Datenwert der ferroelektrischen Kondensatoren C300 und C301 in den vorübergehenden Speicherregistern gespeichert sind, der Datenwert der ferroelektrischen Kondensatoren C300 und C301 durch die vorübergehenden Speicherregister extern ausgelesen werden, und die Daten in die vorübergehenden Speicherregister extern geschrieben werden. Dieses Verfahren eignet sich für ein Hoch-Band FRAM, welches eine große Datenmenge an eine externe Einrichtung überträgt.
78. Ausführungsform
Fig. 113 ist ein Schaltbild, das einen Leseverstärker zeigt, der auf die in den Fig. 101 bis 106 gezeigten Strukturen anwendbar ist, um so die 78. Ausführungsform der vorliegenden Erfindung zu erläutern.
In diesem Fall ist die Platten-(PL)-Spannung teilweise angesteuert. Wie in Fig. 113 gezeigt, ist eine Dummy-Zelle vom Kopplungs-Typ in dem Leseverstärker zusätzlich zu der in Fig. 111 gezeigten Struktur angeordnet.
79. Ausführungsform
Fig. 114 ist ein Schaltbild, das einen Leseverstärker zeigt, der auf die in den Fig. 101 bis 106 gezeigten Strukturen anwendbar ist, um so die 79. Ausführungsform der vorliegenden Erfindung zu erläutern. In diesem Fall wird die Spannung der Platte (PL) teilweise angesteuert.
Zwei Dummy-Zellen vom Kopplungs-Typ sind in dem Leseverstärker zusätzlich zu der in Fig. 113 gezeigten Struktur angeordnet. Selbst wenn die ferroelektrischen Kondensatoren unterschiedliche Dicken aufweisen, ändert sich der verbleibende Polarisationsbetrag im Grunde genommen nicht, obwohl sich die paraelektrische Komponente ändert. Deshalb ist die Dummy-Zelle vom Kopplungs-Typ bei einem Fall zweckdienlich, bei dem die Kopplungskapazität fein geändert und optimiert wird. Die Anzahl von Kondensatoren kann gemäß dem in Fig. 45 gezeigten Effekt erhöht werden.
80. Ausführungsform
Fig. 115 ist ein Schaltbild, das einen Leseverstärker zeigt, der auf die in den Fig. 101 bis 106 gezeigten Strukturen anwendbar ist, um so die 80. Ausführungsform der vorliegenden Erfindung zu erläutern. In diesem Fall wird die Platten-(PL)-Spannung teilweise angesteuert.
Dieser Leseverstärker unterscheidet sich von demjenigen, der in Fig. 114 gezeigt ist, darin, daß der Leseverstärker einen paraelektrischen Kondensator als ein vorübergehendes Speicherregister anstelle des ferroelektrischen Kondensators verwendet. Eine andere Speichereinrichtung wie beispielsweise ein Flip-Flop kann verwendet werden.
81. Ausführungsform
Fig. 116 ist ein Schaltbild, das einen Leseverstärker zeigt, der auf die in den Fig. 101 bis 106 gezeigten Strukturen anwendbar ist, um so die 81. Ausführungsform der vorliegenden Erfindung zu erläutern. In diesem Fall wird die Platten-(PL)-Spannung teilweise angesteuert.
Der Leseverstärker unterscheidet sich von dem in Fig. 113 gezeigten darin, daß das vorübergehende Speicherregister einen 2-Bit-Datenwert aufweist. Ein Bit-Datenwert ist für eine Zelle mit einer niedrigen Koerzitivspannung und der andere Bit-Datenwert ist für eine Zelle mit einer hohen Koerzitivspannung. Der Leseverstärker kann z. B. für den Fall C in Fig. 113 verwendet werden.
Natürlich können das in Fig. 112 gezeigte Schema einer teilweisen Ansteuerung der Plattenelektrodenspannung und die in Fig. 108 gezeigte Technik einer Änderung der Bitleitungsamplitude kombiniert werden, um Mehrbild-Zellen, die in den Fig. 101 bis 106 gezeigt sind, zu betreiben.
Die (1/2)Vdd Platte und die kleine Bitleitungsamplitude können kombiniert werden, um den ersten Bit-Datenwert auszulesen und die Platte mit der Amplitude Vdd und die große Bitleitungsamplitude können kombiniert werden, um den nächsten Bit-Datenwert auszulesen. In diesem Fall kann das Verhältnis der Bitleitungsamplituden 1/2 von dem Wert in Fig. 109 oder 110 sein und eine Steuerung kann leicht ausgeführt werden. Die Platte mit der Amplitude Vdd kann auch auf die Vorgehensweise einer Änderung der Bitleitungsamplitude, in Fig. 108 gezeigt ist, angewendet werden.
Wenn der in Fig. 112 gezeigte Betrieb auf die in den Fig. 101 bis 106 gezeigten Zellenstrukturen angewendet wird, arbeitet der Leseverstärker leicht. Jedoch muß die Plattenelektrodenspannung auf Vss, Vcc und (1/2)Vcc geändert werden. Die Plattenelektrode kann auf Vss oder Vcc eingestellt werden, indem die Plattenelektrode mit einer Vss oder Vcc Leitung verbunden wird. Um die Plattenelektrode auf (1/2)Vcc einzustellen, muß eine (1/2)Vcc Energiequellenspannung, die von der (1/2)Vcc Erzeugungsschaltung in dem Chip erzeugt wird, verwendet werden. Wenn die Plattenelektrodenspannung von Vss auf (1/2)Vcc zurückgeführt werden soll, sinkt in unerwünschter Weise die (1/2)Vcc Energieversorgungsspannung ab.
Wenn, wie in Fig. 117 gezeigt, nur die Plattenelektrode, die zu jeden Zweizellenblöcken in einem gewählten Block angeordnet sind, angesteuert wird, wird die Plattenlastkapazität beträchtlich verkleinert und die Änderungen in der (1/2)Vcc Energieversorgung können unterdrückt werden. In Fig. 117 wird die Platte in n-Platten unterteilt, d. h. Platten PL1 bis PLn, und nur die Platte in einem von einem Decoder gewählten Block wird angesteuert.
In den Fig. 118A und 118B werden zwei Plattensignale verwendet. Die PL-Ansteuerschaltung legt ein Plattensignal PLB auf Vss, wenn ein Plattensignal PLA auf Vcc ist, oder das PLB auf Vcc, wenn das PLA auf Vss liegt. Bei diesem Betrieb können die PLA und PLB kurzgeschlossen werden, um automatisch (1/2)Vcc zu erzeugen. Wenn ein Zellenfeld A (oder ein untergeordnetes Zellenfeld) aktiviert wird, kann ein Zellenfeld B durch Ansteuern der Dummy-Platte realisiert werden. Die Fig. 119A und 119B sind ein ausführliches Schaltbild bzw. ein Zeitablaufdiagramm dieser PL-An­ steuerschaltung. Wenn ein Signal PLEQL auf "H" gelegt wird, wird das PLA und das PLB kurzgeschlossen und (1/2)Vcc wird automatisch erzeugt. Zusätzlich kann der Ladungsverbrauch halbiert werden.
In den Fig. 118B wird zusätzlich zu der in Fig. 118A gezeigten Struktur das Plattensignal von einer Adresse decodiert, um den Energieverbrauch weiter zu verringern. Auch in diesem Fall kann (1/2)Vcc automatisch erzeugt werden. Die Fig. 120A und 120B sind ein ausführliches Schaltbild bzw. ein Zeitablaufdiagramm dieser PL-Ansteuerschaltung, die in Fig. 118B gezeigt ist.
Unter Bezugnahme auf die Fig. 118A und 118B wird nicht nur das (untergeordnete) Feld A, sondern auch das (untergeordnete) Feld B aktiviert. Nicht nur das PLB, sondern auch die Bitleitung BL wird auf Vcc vorgeladen, um das (untergeordnete) Feld B bezüglich dem (untergeordneten) Feld A umgekehrt zu betreiben, wie in den Fig. 121A und 121B gezeigt. Bei diesem Betrieb kann die Plattenelektrode leicht auf (1/2)Vcc eingestellt werden. Die Fig. 122A und 122B sind Zeitablaufdiagramme des Leseverstärkers zu dieser Zeit. Eine Vss Vorladeschaltung ist in einem Leseverstärker A angebracht und eine Vcc Vorladeschaltung ist in einem Leseverstärker B angebracht. In den Fig. 123A und 123B wird die erstere Hälfte eines 2-Bit-Zellen-Datenwerts ausgelesen, während beide Zellenfelder auf Vss vorgeladen werden und die letztere Hälfte des 2-Bit-Zellen-Datenwerts wird ausgelesen, während das Feld A auf Vss und das Feld B auf Vcc vorgeladen wird.
82. Ausführungsform
Fig. 124 ist eine Querschnittsansicht, die eine Speicherzellenstruktur zum Realisieren der Fig. 101 gezeigten Ersatzschaltung der Speicherzelle, um so die 82. Ausführungsform der vorliegenden Erfindung zu erläutern. Fig. 124 zeigt eine Modifikation der in Fig. 102 gezeigten Struktur.
In dieser Ausführungsform werden ferroelektrische Kondensatoren mit unterschiedlichen Dicken nach Bildung von Bitleitungen aufgestapelt.
83. Ausführungsform
Fig. 125 ist eine Querschnittsansicht, die eine Speicherzellenstruktur zum Realisieren des Ersatzschaltbildes der in Fig. 101 gezeigten Speicherzelle zeigt, um so die 83. Ausführungsform der vorliegenden Erfindung zu erläutern. Fig. 125 zeigt eine Modifikation der in Fig. 102 gezeigten Struktur.
In dieser Ausführungsform werden ferroelektrische Kondensatoren mit unterschiedlichen Dicken vertikal auf einer Si Oberfläche nach Bilden von Bitleitungen aufgestapelt. In dieser Ausführungsform muß die Elektrode, im Gegensatz zur Fig. 124, nicht zwischen die ferroelektrischen Kondensatoren eingebettet werden, und ein zusätzlicher Prozeß wird vermieden. Die Elektroden der Speicherknoten können gleichzeitig von der Diffusionsschicht extrahiert und gebildet werden. Wenn der Bereich zwischen den Speicherknoten in zwei Bereiche aufgeteilt wird und die ferroelektrischen Kondensatoren zwischen den Speicherknoten gebildet werden, können zwei ferroelektrische Kondensatoren mit unterschiedlichen Koerzitivspannungen automatisch gebildet werden.
84. Ausführungsform
Die Fig. 126A und 126B sind Querschnittsansichten, die einen Speicherzellenaufbau zum Realisieren der Ersatzschaltung der in Fig. 101 gezeigten Speicherzelle zeigen, um so die 84. Ausführungsform der vorliegenden Erfindung zu erläutern. Die Fig. 126A und 126B sind eine Modifikation der in Fig. 102 gezeigten Struktur.
Ausnehmungen oder Löcher mit zwei Breiten werden in der unteren Elektrode gebildet, ferroelektrische Kondensatoren werden gebildet und die obere Elektrode wird gebildet. In diesem Fall kann die Fläche des ferroelektrischen Kondensators leicht erhöht werden.
85. Ausführungsform
Die Fig. 127A und 127B sind ein Ersatzschaltbild eines Zellenaufbaus für eine offene Bitleitungsstruktur oder Struktur mit 2-Transistoren/2-Kondensatoren, obwohl Fig. 101 einen Aufbau für eine gefaltete Bitleitungsstruktur zeigt, bzw. eine Querschnittsansicht der Zelle entlang einer Schnittlinie 127B-127B.
In diesem Fall kann der Zellenaufbau realisiert werden, indem nur ein Wähltransistor mit den in Reihe geschalteten Zellen verbunden wird.
86. Ausführungsform
Fig. 28 ist ein Ersatzschaltbild zum Erläutern der 86. Ausführungsform der vorliegenden Erfindung.
In Fig. 101 wird ein 2-Bit-Zellen-Datenwert in einer Zelle mit einer Größe von 4F² gehalten. In dieser Ausführungsform sind jedoch Zellen, die jeweils drei ferroelektrische Kondensatoren mit unterschiedlichen Koerzitivspannungen und einen parallelgeschalteten Zellentransistor aufweisen, in Reihe geschaltet. Ein Anschluß der in Reihe geschalteten Zellen ist mit einer Bitleitung durch einen Wähltransistor verbunden und der andere Anschluß ist mit einer Plattenelektrode verbunden. Ein 3-Bit-Datenwert kann in einer Zelle gehalten werden, so daß die Speicherkapazität erhöht werden kann.
87. Ausführungsform
Fig. 129 ist eine Querschnittsansicht, die einen Zellenaufbau zum Realisieren der Ersatzschaltung in Fig. 128 zeigt, um so die 87. Ausführungsform der vorliegenden Erfindung zu erläutern.
Durch Aufstapeln eines Zellentransistors und drei ferroelektrischen Kondensatoren, die unterschiedliche Koerzitivspannungen aufweisen und auf dem Zellentransistor in einer Fläche mit einer Größe von 4F² gebildet sind, kann ein 3-Bit-Datenwert in einer Zelle mit einer Größe von 4F² gehalten werden.
88. Ausführungsform
Fig. 130 ist ein Ersatzschaltbild zum Erläutern der 88. Ausführungsform der vorliegenden Erfindung.
In Fig. 101 wird ein 2-Bit-Zellen-Datenwert in einer Zelle mit einer Größe von nur 4F² gehalten. Jedoch sind in dieser Ausführungsform Zellen, die jeweils vier ferroelektrische Kondensatoren mit unterschiedlichen Koerzitivspannungen und einen parallelgeschalteten Zellentransistor aufweisen, in Reihe geschaltet. Ein Anschluß der in Reihe geschalteten Zellen ist mit einer Bitleitung durch einen Wähltransistor verbunden und der andere Anschluß ist mit einer Plattenelektrode verbunden. Ein 4-Bit-Datenwert kann in einer Zelle gehalten werden, so daß die Speicherkapazität erhöht werden kann. Zusätzlich kann durch Erhöhen der Anzahl von parallelgeschalteten ferroelektrischen Kondensatoren die Kapazität erhöht werden.
89. Ausführungsform
Fig. 131 ist eine Querschnittsansicht, die einen Zellenaufbau zum Realisieren der Ersatzschaltung in Fig. 130 zeigt, um so die 89. Ausführungsform der vorliegenden Erfindung zu erläutern.
Durch Aufstapeln eines Zellentransistors und von vier ferroelektrischen Kondensatoren, die unterschiedliche Koerzitivspannungen aufweisen und auf dem Zellentransistor in einer Fläche mit einer Größe von 4F² gebildet sind, kann ein 4-Bit-Datenwert in einer Zelle mit einer Größe von 4F² gehalten werden. Infolgedessen kann eine Integration 2 × 4 = 8-mal von derjenigen des herkömmlichen FRAMs mit einer Größe von 8F² realisiert werden.
90. Ausführungsform
Fig. 132 ist ein Schaltbild, das eine Kombination des in Fig. 101 gezeigten Aufbaus mit n-Kondensatoren/1-Transistor und des in Fig. 82 gezeigten Aufbaus zeigt, um so die 90. Ausführungsform der vorliegenden Erfindung zu erläutern.
Eine Information von wenigstens 2 Bits wird in einer Zelle mit einer Größe von 4F² gespeichert. In der gefalteten Bitleitungsstruktur wird das Rauschen reduziert und die Bitleitungs-Teilung wird gelockert und die Anzahl von Leseverstärkern wird verringert, wodurch die Chipgröße reduziert wird.
91. Ausführungsform
Die Fig. 133A und 133B sind eine Ersatzschaltung bzw. ein Graph von Charakteristiken zum Erläutern der 91. Ausführungsform der vorliegenden Erfindung.
Im Gegensatz zu dem in Fig. 101 gezeigten Aufbau mit einer Zelle mit n-Kondensatoren/1-Transistor, bei dem ferroelektrische Kondensatoren mit unterschiedlichen Koerzitivspannungen parallelgeschaltet sind, sind Zellen mit der gleichen Koerzitivspannung verbunden. Der ferroelektrische Kondensator, der dem Zellentransistor am nächsten liegt, ist direkt parallel zu dem ferroelektrischen Kondensator geschaltet, obwohl der ferroelektrische Kondensator, der weit von dem Zellentransistor entfernt angeordnet ist, zu einem Spannungsabfallelement in Reihe geschaltet ist und dann zu dem Zellentransistor parallelgeschaltet ist.
Wie in Fig. 133B gezeigt, wird für das Spannungsabfallelement eine Einrichtung verwendet, die Charakteristiken aufweist, die darstellen, daß ein Strom in beiden Richtungen fließt, wenn der Vorspannungswert einen vorgegebenen Wert überschreitet. Mit dieser Struktur wird an die Zelle, die von dem Zellentransistor weit entfernt ist, einen niedrige Spannung angelegt, die durch Subtrahieren einer vorgegebenen Spannung von der an den Zellentransistor angelegten Spannung erhalten wird. Ganz offensichtlich weist die Zelle fast das gleiche Verhalten auf, wie dasjenige, das beobachtet wird, wenn der ferroelektrische Kondensator, der weit von dem Zellentransistor entfernt ist, eine hohe Koerzitivspannung aufweist.
92. Ausführungsform
Fig. 134A ist eine Querschnittansicht, die einen Einrichtungsaufbau zum Realisieren der in Fig. 133A gezeigten Ersatzschaltung zeigt, um so die 92. Ausführungsform der vorliegenden Erfindung zu erläutern. Mit diesem Aufbau kann die Koerzitivspannung eines ferroelektrischen Transistors = die Koerzitivspannung eines ferroelektrischen Transistors Cb realisiert werden.
Für das Spannungsabfallelement (Da) sind verschiedene Strukturen verfügbar, die in den Fig. 134B bis 134E gezeigt sind. In Fig. 134B ist das Spannungsabfallelement durch einen pnp oder npn Übergang gebildet und durch einen Durchstanzaufbau von p nach p über n oder n nach n durch p realisiert. In Fig. 134C ist das Spannungsabfallelement durch eine Zener-Diode realisiert, die einen stark dotierten p-n Übergang verwendet. In Fig. 134D ist das Spannungsabfallelement durch Parallelschalten eines p-n Übergangs und eine n-p Übergangs realisiert. In Fig. 134B ist es eine Tatsache, daß wenn ein paraelektrischer Kondensator und ein ferroelektrischer Kondensator parallelgeschaltet werden, die auftretende Koerzitivspannung gemäß dem Kapazitätsverhältnis ansteigt. Insbesondere kann in Fig. 134E im Gegensatz zu der in Fig. 134A gezeigten Struktur, eine Struktur realisiert werden, indem ein paraelektrischer Kondensator in einen Teil des ferroelektrischen Kondensators, der in den Fig. 27A und 27B gezeigt ist, eingefügt wird.
93. Ausführungsform
Fig. 135 ist ein Ersatzschaltbild zum Erläutern der 93. Ausführungsform der vorliegenden Erfindung.
Im Gegensatz zu dem in Fig. 101 gezeigten Aufbau einer Zelle mit n-Kondensatoren/1-Transistor, bei dem ferroelektrische Kondensatoren mit unterschiedlichen Koerzitivspannungen parallelgeschaltet sind, sind Zellen mit der gleichen Koerzitivspannung verbunden. Der ferroelektrische Kondensator (Ca), der dem Zellentransistor nahe angeordnet ist, ist direkt parallel zu dem ferroelektrischen Kondensator geschaltet, obwohl der ferroelektrische Kondensator (Cb), der weit entfernt von dem Zellentransistor ist, zu einem Widerstand (Ra) in Reihe geschaltet ist und dann zu dem Zellentransistor parallelgeschaltet ist. Wenn bei dieser Struktur der Widerstandswert des Widerstands Ra so eingestellt wird, daß er ausreichend groß ist, kann ein Datenwert des ferroelektrischen Transistors Ca sofort beim Lesen/Schreiben gelesen/geschrieben werden. Jedoch wird der Datenwert des ferroelektrischen Transistors Cb langsam gelesen/geschrieben, nämlich gemäß der RC Zeitkonstante, die durch den Widerstand Ra und die Kapazität des ferroelektrischen Transistors Cb selbst bestimmt wird.
Für den Betrieb wird, nachdem der Datenwert des ferroelektrischen Transistors Ca ausgelesen und in dem vorübergehenden Speicherregister gespeichert ist, der Datenwert des ferroelektrischen Transistors Cb ausreichend langsam gelesen/geschrieben und schließlich wird der in dem vorübergehenden Speicherregister gespeicherte Datenwert in den ferroelektrischen Transistor Ca zurückgeschrieben. Mit diesem Betrieb kann eine Transistorzelle mit 2-ferro­ elektrischen Kondensatoren/1-Zelle realisiert werden.
94. Ausführungsform
Fig. 136 ist eine Querschnittsansicht, die einen Einrichtungsaufbau zum Realisieren der in Fig. 135 gezeigten Ersatzschaltung zeigt, um so die 94. Ausführungsform der vorliegenden Erfindung zu erläutern.
Wenn Widerstandselemente an Positionen gebildet werden, die in Fig. 136 gezeigt sind, kann die in Fig. 135 gezeigte Ersatzschaltung realisiert werden. Es sei angenommen, daß ein Datenwert in einem ferroelektrischen Transistor Ca in einer Zeit gelesen/geschrieben wird, die kürzer als 50 ns ist. Wenn die Kapazität des ferroelektrischen Transistors Ca 100 fF ist, ist R = C/t = 100 fF/50 ns = 2MΩ, weil t = RC ist. Demzufolge kann ein Widerstandselement mit einem großen Widerstandswert mit einem ausreichenden Spielraum zu 20MΩ als ein Widerstandselement Ra verwendet werden.
95. Ausführungsform
Fig. 137 ist ein Ersatzschaltbild zum Erläutern der 95. Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform ist ein Leseverstärker und ein vorübergehendes Speicherregister zum vorübergehenden Speichern von aus einem ferroelektrischen Transistor Ca ausgelesenen Daten zu der Struktur der in Fig. 135 gezeigten Ausführungsform hinzugefügt. In dieser Ausführungsform wird eine gefaltete Bitleitungsstruktur verwendet.
96. Ausführungsform
Fig. 138 ist ein Zeitablaufdiagramm, das einen Betrieb der in Fig. 137 gezeigten Struktur zeigt, um so die 96. Ausführungsform der vorliegenden Erfindung zu erläutern. In diesem Fall wird die Platten-(PL)-Spannung festgelegt.
Im Fall A wird die Plattenelektrode auf (1/2)Vcc gelegt. Die Bitleitungen werden Vss vorgeladen. Wenn eine Wortleitung WL02 auf "L" eingestellt wird und eine Blockwählleitung BS00 auf "H" eingestellt wird, wird ein Datenwert eines ferroelektrischen Kondensators C300 an eine Bitleitung ausgelesen. Zu dieser Zeit wird ein Datenwert eines ferroelektrischen Kondensators C301 wegen einem Widerstandselement R30 nicht sofort ausgelesen. Danach wird der Leseverstärker aktiviert, um den Datenwert des ferroelektrischen Kondensators C300 in dem vorübergehenden Speicherregister zu speichern. Die Potentiale von Bitleitungen und BL werden auf Vss abgesenkt, um die Differenz im Polarisationsbetrag zwischen einem Datenwert "1" und einem Datenwert "0" des ferroelektrischen Kondensators C300 zu beseitigen. Die Wortleitung WL02 wird auf "H" eingestellt und die Blockwählleitung BS00 wird auf "L" eingestellt, um das Potential zwischen den ferroelektrischen Kondensatoren auf 0V zu bringen. Die Bitleitungen und BL werden auf Vss vorgeladen. Die Wortleitung WL02 wird auf "L" eingestellt und die Blockwählleitung BS00 wird wieder auf "H" gelegt, um den Datenwert des ferroelektrischen Kondensators C301 auszulesen. Zu dieser Zeit wird eine ausreichende Zeit bis zu einer Aktivierung des Leseverstärkers eingestellt. Der Datenwert wird von dem Leseverstärker verstärkt und zurückgeschrieben. Diese Zurückschreibezeit wird auch so eingestellt, daß sie ausreichend lang ist.
Als nächstes werden die Bitleitungen und BL ausgeglichen. Der in dem vorübergehenden Speicherregister gespeicherte Datenwert wird in den ferroelektrischen Kondensator C301 zurückgeschrieben. Als nächstes werden die Bitleitungen und BL ausgeglichen. Eine Blockwählleitung BS02 wird auf "L" gelegt und die Wortleitung WL02 wird auf "H" gelegt, um die Bitleitungen und BL auf Vss vorzuladen. Ein Zyklus ist beendet. Nachdem die Bitleitungen ausgeglichen sind, wird die Wortleitung WL01 auf "L" angelegt und die Blockwählleitung BS02 wird auf "H" gelegt, um die Bitleitung und die Zelle zu verbinden. Der in dem vorübergehenden Speicherregister gespeicherte Datenwert wird in den ferroelektrischen Kondensatoren C300 zurückgeschrieben. Die Blockwählleitung BS00 wird auf "L" gelegt und die Wortleitung WL02 wird auf "H" gelegt, um die Bitleitungen und BL auf VBLL vorzuladen. Demzufolge ist ein Zyklus beendet.
Im Fall B, nachdem der Datenwert des ferroelektrischen Kondensators C301 ausgelesen ist, wird ein Signal Φ t0 auf "L" gelegt und von dem Leseverstärker verstärkt. Deshalb tritt kein übermäßiges Zurückschreiben in den Bitleitungen und BL auf. Wenn die Potentiale der Bitleitungen und BL auf VBLL abgesenkt werden, wird das Signal Φ t0 auf "H" eingestellt.
Im Fall C, nachdem der Datenwert des ferroelektrischen Kondensators C301 ausgelesen wird, wird das Signal ft0 auf "L" im Fall B eingestellt. In diesem Fall werden zwei vorübergehende Speicherregister für die ferroelektrischen Kondensatoren C300 bzw. C301 vorbereitet. Dies eignet sich für einen Fall, bei dem, nachdem der Datenwert der ferroelektrischen Kondensatoren C300 und C301 in den vorübergehenden Speicherregistern gespeichert sind, der Datenwert der ferroelektrischen Kondensatoren C300 und C301 extern durch die vorübergehenden Speicherregister ausgelesen werden und die Daten extern in die vorübergehenden Speicherregister geschrieben werden. Dieses Verfahren eignet sich für ein Hoch-Band FRAM, das eine große Datenmenge an eine externe Einrichtung überträgt.
97. Ausführungsform
Die Fig. 139A und 139B sind ein Ersatzschaltbild bzw. eine Querschnittsansicht zum Erläutern der 97. Ausführungsform der vorliegenden Erfindung.
Die Ersatzschaltung in der Fig. 135 und der Einrichtungsaufbau in Fig. 136 weisen eine gefaltete Bitleitungsstruktur auf. Die Fig. 139A und 139B zeigen eine offene Bitleitungsstruktur.
98. Ausführungsform
Die Fig. 140A und 140B sind ein Ersatzschaltbild bzw. eine Querschnittsansicht zum Erläutern der 98. Ausführungsform der vorliegenden Erfindung.
Die Elektroden von Knoten sind auf entgegengesetzten Seiten zu denjenigen in den Fig. 139A und 139B gebildet. Widerstandselemente sind auf ferroelektrischen Kondensatoren gebildet. Zusätzlich ist die Reihenfolge einer Reihenschaltung der Widerstandselemente und der ferroelektrischen Kondensatoren umgekehrt zu derjenigen in den Fig. 139A und 139B. Diese Struktur kann ebenfalls mit der gefalteten Bitleitungsstruktur realisiert werden, die in den Fig. 135 und 136 gezeigt ist.
99. Ausführungsform
Die Fig. 141A und 141B sind ein Ersatzschaltungsdiagramm bzw. eine Querschnittsansicht zum Erläutern der 99. Ausführungsform der vorliegenden Erfindung.
Im Gegensatz zu den Fig. 140A und 140B sind Widerstandselemente mit beiden Seiten eines ferroelektrischen Transistors Cb verbunden. Diese Struktur kann ebenfalls mit der gefalteten Bitleitungsstruktur realisiert werden, die in den Fig. 135 und 136 gezeigt ist.
100. Ausführungsform
Fig. 142 ist ein Ersatzschaltbild zum Erläutern der 100. Ausführungsform der vorliegenden Erfindung.
Drei ferroelektrische Kondensatoren (Ca, Cb, Cc) sind für einen Speicherzellentransistor angeordnet. Ein Widerstandselement Rb und der ferroelektrische Kondensator Cc sind in Reihe geschaltet. Ein Widerstandselement Ra und der ferroelektrische Transistor Cb sind in Reihe geschaltet. Ein Lesen wird in der Reihenfolge der ferroelektrischen Kondensatoren Ca, Cb und Cc ausgeführt. Ein Zurückschreiben wird in der Reihenfolge der ferroelektrischen Kondensatoren Cc, Cb und Ca ausgeführt.
101. Ausführungsform
Fig. 143 ist eine Querschnittsansicht, die eine Zellenstruktur zum Realisieren der Ersatzschaltung der in Fig. 142 gezeigten Zellenstruktur zeigt, um so die 101. Ausführungsform der vorliegenden Erfindung zu erläutern.
Ein Massen-Zellentransistor und drei Schichten von ferroelektrischen Kondensatoren und zwei Widerstandselementen, die auf dem Zellentransistor gebildet sind, sind in einem Bereich mit einer Größe von 4F² aufgestapelt, wodurch ein 3-Bit-Datenwert gehalten wird. Dies ist eine gefaltete Bitleitungsstruktur. Eine offene Bitleitungsstruktur kann auch leicht realisiert werden. Zusätzlich kann auch eine Struktur eines Bitleitungsregel- Lockerungstyps, bei dem die Bitleitungsregel auf das Doppelte gelockert ist, realisiert werden.
102. Ausführungsform
Fig. 144 ist ein Ersatzschaltbild zum Erläutern der 102. Ausführungsform der vorliegenden Erfindung.
Einige der Widerstandselement-Einfügungspositionen unterscheiden sich von denjenigen der Ersatzschaltung der in Fig. 142 gezeigten Zellenstruktur. Obwohl dies nicht dargestellt ist, wenn eine Vielzahl von Kondensatoren in den Strukturen, die in den Fig. 135 bis 144 gezeigt sind, parallelgeschaltet werden, werden die in den Fig. 101 bis 132 gezeigten Strukturen kombiniert, so daß die Speicherkapazität weiter erhöht werden kann.
In allen voranstehend beschriebenen Ausführungsformen nimmt die Wortleitungskapazität relativ zu derjenigen des herkömmlichen Aufbaus mit einer Größe von 8F² zu. Dies bedeutet, daß die RC Verzögerung der Blockwählleitung ansteigt, weil in der vorliegenden Erfindung Zellentransistoren an allen Überschneidungen der Wortleitungen und der Bitleitungen existieren. In der vorliegenden Erfindung wird jedoch im Gegensatz zu dem DRAM der Auffrischungsbetrieb weggelassen. Demzufolge kann eine Stapelwortleitungsstruktur, wie in den Fig. 32A und 32B gezeigt, verwendet werden, um ein Zellenfeld entlang der Wortleitung zu unterteilen, um den aktiven Bereich so klein wie möglich zu machen. D.h., eine untergeordnete Wortleitung kann kurz gemacht werden. Mit dieser Struktur kann die Wortleitungs-Verzögerung klein gemacht werden.
Wenn die Stapelwortleitungsstruktur für die herkömmliche Zelle mit einer Größe 8F² verwendet wird, beeinflußt diese Stapelwortleitungsstruktur die Wortleitungsverzögerung ungünstig. In der herkömmlichen Stapelwortleitungsstruktur wird eine Metallverbindung für die Hauptwortleitung verwendet. Die Hauptwortleitung ist mit einem Unterzeilen- Decoder verbunden. Eine Unterwortleitung ist von dem Unterzeilendecoder zu einem Unterzellenfeld unter Verwendung einer Gate-Verbindung gebildet, wodurch die Gate-Elektrode jedes Speicherzellentransistors gebildet wird. Eine Hauptwortleitung ist mit vier oder acht Unterzeilen-Decodern verbunden. Mit diesem Aufbau kann die Metallteilung der Hauptwortleitungen auf einen Faktor 4 bis 8 von derjenigen eines herkömmlichen Nebenschlußaufbaus gelockert werden. Deshalb kann die Metallregel, die im Prozeß schwierig ist, gelockert werden und ein DOF eines Metallprozesses durch Z-ellenschritte kann gelockert werden.
Auch in diesem Fall wird für die Unterwortleitung eine Verbindung aus Polysilizium mit hohem Widerstand, WSi, MSi, TiSi oder dergleichen, verwendet. Wenn die Anzahl von mit der Unterwortleitung verbundenen Zellen zunimmt, wird deshalb die RC Vergrößerung groß. Insbesondere wird in den voranstehend beschriebenen Ausführungsformen der vorliegenden Erfindung diese RC Verzögerung ungefähr zweimal so groß.
In den folgenden Ausführungsformen wird dieses Problem gelöst.
103. Ausführungsform
Fig. 145 ist ein Blockschaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 103. Ausführungsform der vorliegenden Erfindung zeigt. Dieser Aufbau kann auf alle voranstehend beschriebenen Ausführungsformen angewendet werden.
In dieser Ausführungsform kann die RC Verzögerung auf 1/4 verringert werden. Demzufolge kann die Wortleitungsverzögerung der vorliegenden Erfindung auf 1/2 (= 1/4 × 2) von derjenigen der herkömmlichen Zellenstruktur mit einer Größe von 8F² verringert werden. In dieser Ausführungsform wird diese Struktur auf ein FRAM angewendet.
MxR/D bezeichnet einen Hauptzeilendecoder; SxR/D einen Unterzeilendecoder; und MWL eine Hauptwortleitung, d. h. eine Metallverbindung. Dieser Aufbau unterscheidet sich von dem herkömmlichen Stapelwortaufbau in dem folgenden Punkt. In der herkömmlichen Unterwortleitung wird die Gate-Verbindung direkt extrahiert. In dieser Ausführungsform wird jedoch die Unterwortleitung der Metallverbindung zu dem zentralen Punkt des Unterzellenfelds gebildet und mit der Gate-Verbindung an diesem Abschnitt nebengeschlossen (parallelgeschaltet). Die Metallverbindung für die Unterwortleitung kreuzt selbst dann nicht, wenn sie von beiden Seiten des Unterfelds extrahiert wird. Da der Metallwiderstand einen viel kleineren Widerstand als derjenige eines Gate-Verbindungswiderstands aufweist, kann die RC Verzögerung der Unterwortleitung in dem Unterzellenfeld auf 1/4 reduziert werden, weil R 1/2 ist und C 1/2 von derjenigen der herkömmlichen Struktur ist.
Wenn diese Struktur auf den ferroelektrischen Kondensator der vorliegenden Erfindung angewendet wird, dann kann die RC-Ver­ zögerung auf 1/2 verringert werden, weil R 1/2 ist und C sich im wesentlichen nicht ändert. Da in dem in Fig. 145 gezeigten Beispiel vier Unterwortleitungen für ein Hauptwortleitung angeordnet sind, werden die Hauptwortleitung und zwei Metallverbindungen für Unterwortleitungen, d. h. insgesamt drei Wortleitungen, für vier Unterwortleitungen gebildet. Demzufolge kann die Metallverbindungsregel auf 4/3 von derjenigen des Nebenschlußaufbaus gelockert werden, wie in der Querschnittsansicht an dem unteren rechten Abschnitt in Fig. 145 gezeigt ist.
104. Ausführungsform
Fig. 146 ist ein Blockschaltbild, das den grundlegenden Aufbau eines FRAMs gemäß der 104. Ausführungsform der vorliegenden Erfindung zeigt. Dieser Aufbau kann auf alle voranstehend beschriebenen Ausführungsformen angewendet werden.
Im Gegensatz zur Fig. 145 ist in dieser Ausführungsform die Metallteilung weiter gelockert, während die kleine RC Verzögerung beibehalten wird. Da acht Unterwortleitungen für eine Hauptzeilenwortleitung gebildet werden, werden eine Verbindung für die Unterzeilen-Hauptwortleitung und vier Verbindungen für die Unterwortleitungen, d. h. insgesamt fünf Verbindungen, gebildet. Wie in der Querschnittsansicht des rechten unteren Abschnitts aus Fig. 146 gezeigt, kann die Metallverbindungsregel auf 8/5 von derjenigen des Nebenschlußaufbaus gelockert werden.
105. Ausführungsform
Die Fig. 147A und 147B sind Blockschaltbilder, die den grundlegenden Aufbau eines FRAMs gemäß der 105. Ausführungsform der vorliegenden Erfindung zeigt. Dieser Aufbau kann auf alle voranstehend beschriebenen Ausführungsformen angewendet werden.
In der Fig. 145 gezeigten Struktur wird die Metallteilung gelockert, während die kleine RC Verzögerung beibehalten wird. Jedoch wird die Gate-Verbindung genau auf die Grenze der Teilung (2F) in dem Unterwortleitungs-Nebenschlußbereich gebildet, so daß der Nebenschlußkontakt von der Metallverbindung auf dieser Gate-Verbindung erhalten werden muß. Grundlegend ist die Kontaktgröße F und der Unterschicht- Spielraum der Gate-Verbindung bezüglich des Kontakts Null.
Die in den Fig. 147A und 147B gezeigte Struktur löst dieses Problem. Wie Fig. 147A gezeigt, ändert sich die Verbindung von der Unterwortleitung bei jeder zweiten Leitung. Eine Unterwortleitung ist in der Nähe der Metallverbindung und der Ansteuerschaltung für den Unterzeilen-Decoder nebengeschlossen, ist auf die Bitleitung an dem zentralen Abschnitt des Unterfelds geschaltet und zu der Gate- Verbindung entfernt von dem Unterzeilen-Decoder nebengeschlossen. Mit diesem Aufbau kann die Gate-Verbindung an dem zentralen Abschnitt des Unterfelds getrennt werden. Für die andere Unterwortleitung wird die Metallverbindung für die Unterwortleitung an die Mitte des Unterfelds verlängert und zu der Gate-Verbindung an einem Abschnitt, an dem die Gate-Verbindung einen Spielraum aufweist, nebengeschlossen. In Fig. 147B sind die Positionen der zwei Verbindungsstrukturen untereinander ausgetauscht.
106. Ausführungsform
Die Fig. 148A und 148B sind Draufsichten, die zwei Beispiele des Layouts an dem zentralen Abschnitts des Unterzellenfelds, das die in den Fig. 147A oder 147B gezeigte Struktur aufweist, zeigen, um so die 106. Ausführungsform der vorliegenden Erfindung zu erläutern.
Die Fig. 148A entspricht Fig. 147A und Fig. 148B entspricht Fig. 147B. Die Fig. 148A und 148B zeigen Metallverbindungen, Gates, Bitleitungen, Kontakte zwischen dem Metall und den Bitleitungen und Kontakte zwischen den Bitleitungen und dem Gate.
In dieser Ausführungsform ist der Spielraum zwischen der Gate-Verbindung und dem Kontakt und die Kontaktgröße groß. Zusätzlich sind die übrigen Verbindungen, die Kontaktgröße und der Spielraum der Kontaktgröße ist groß.
Die Fig. 149A und 149B zeigen nur die Gates und die Kontakte zwischen den Bitleitungen und den Gates in den Fig. 148A und 148B. Fig. 150A und 150B zeigt nur die Gates, die Bitleitungen und die Kontakte zwischen den Bitleitungen und den Gates in den Fig. 148A und 148B. Die Fig. 151A und 151B zeigen nur das Metall, die Bitleitungen und die Kontakte zwischen den Metallverbindungen und die Bitleitungen in den Fig. 148A und 148B.
107. Ausführungsform
Fig. 152 ist ein Schaltbild, das eine CMOS Schaltung als einen Unterzeilen-Decoder zeigt, um so die 107. Ausführungsform der vorliegenden Erfindung zu erläutern. Diese Ausführungsform kann ebenfalls auf alle voranstehend beschriebenen Ausführungsformen angewendet werden.
Wenn eine Blockwählleitung BS00 auf "H" eingestellt wird, kann ein Signal MBS auf "L" eingestellt werden und eine Bitleitung kann auf "L" eingestellt werden. Wenn eine Wortleitung WL01 auf "L" eingestellt werden soll, kann eine Hauptwortleitung MWL0 auf "H" eingestellt werden, ein Signal kann auf "L" eingestellt werden und ein Signal WSL00 kann auf "H" eingestellt werden.
108. Ausführungsform
Fig. 153 ist ein Blockschaltbild, das ein Beispiel der Anordnung eines Zellenfelds und einer Anordnung eines Ersatz- Zellenfelds zeigt, um so die 108. Ausführungsform der vorliegenden Erfindung zu erläutern. Diese Ausführungsform kann ebenfalls auf alle voranstehend beschriebenen Ausführungsformen angewendet werden.
Eine der Nachteile der vorliegenden Erfindung besteht darin, daß der Aufbau eines Zellenblocks größer als derjenige des herkömmlichen perfekten Einzeltransistor/Einzelkondensator Aufbaus ist. Wenn ein Ersatz-Zellenblockfeld für jedes Zellenfeld angeordnet wird, wird die Fläche größtenteils ungünstig beeinträchtigt. Die in Fig. 153 gezeigte Struktur löst dieses Problem. In Fig. 153 sind Ersatz-Zellenfelder mit Ersatzblöcken nur an Anschlüssen des Zellenfelds eines Chips in den Zeilen- und Spaltenrichtungen angeordnet. Die Ersatzzelle wird in großen Einheiten ersetzt. Mit diesem Aufbau kann die Einheit des Ersatz-Zellenfelds frei eingestellt werden, wodurch die Abhilfemöglichkeiten verbessert werden.
109. Ausführungsform
Fig. 154 ist ein Blockschaltbild, das eine Redundanz- Ersatzschaltung in einem Chip umfaßt, um so die 109. Ausführungsform der vorliegenden Erfindung zu erläutern.
Ein Zeilen-Ersatzspeicher und ein Spalten-Ersatzspeicher sind jeweils für defekte Zeilen und Spalten angeordnet. Eine Zeilenadresse und eine Spaltenadresse werden in dem Zeilen- Ersatzspeicher bzw. dem Spalten-Ersatzspeicher gespeichert und mit den Ersatzspeichern verglichen. Für eine Adresse ohne irgendeine Redundanz wird ein Freischaltsignal von dem Ersatzspeicher an den normalen Zeilendecoder oder Spaltendecoder ausgegeben.
Für eine Adresse mit einer Redundanz wird ein Abschaltsignal von dem Ersatzspeicher an den normalen Zeilendecoder oder Spaltendecoder ausgegeben, so daß der normale Zeilendecoder oder Spaltendecoder nicht arbeitet. Das Freischaltsignal und abgebildete Ersatzzeilen und Ersatzspalten werden in dem Ersatz-Zeilendecoder und dem Ersatz-Spaltendecoder gewählt. Der Ersatzspeicher kann irgendein herkömmlicher Speicher unter Verwendung einer Sicherung oder ein Speicher unter Verwendung eines ferroelektrischen Kondensators sein.
110. Ausführungsform
Fig. 155 ist ein Schaltbild, das ein Verfahren zum Reparieren einer defekten Speicherzelle in der 110. Ausführungsform der vorliegenden Erfindung zeigt.
Wenn die in Fig. 154 gezeigte Schaltung verwendet wird, kann ein in Fig. 155 gezeigter Block direkt ersetzt werden. In diesem Fall kann eine obere Adresse, die größer als diejenige des Zellenblocks ist, verwendet werden, um eine Abbildung des Ersatzblocks zu bestimmen. Obwohl die Abhilfemöglichkeit abfällt, kann die Ersatzspeicherkapazität klein sein. Diese Ersetzung kann eine Vielzahl von defekten Zellen behandeln, oder einen DC Defekt, beispielsweise einen Kurzschluß zwischen einer Wortleitung und einem Zellenknoten.
111. Ausführungsform
Fig. 156 ist ein Schaltbild, das ein Verfahren zum Reparieren einer defekten Speicherzelle in der 110. Ausführungsform der vorliegenden Erfindung zeigt.
Dieses Verfahren kann mit dem in Fig. 154 gezeigten Blockaufbau realisiert werden. Für einen Defekt, beispielsweise eine Zerstörung eines ferroelektrischen Kondensators, der mit einer Wortleitung WL03 einer normalen Zelle verbunden ist, kann der Zellentransistor kurzgeschlossen werden, während die Wortleitung WL03 auf "H" immer gehalten wird. Wenn eine Ersatz-Wortleitung SWL03 gewählt wird, um die Wortleitung WL03 zu wählen, kann eine Ersetzung ohne Beeinflussung eines Lesens/Schreibens von übrigen Zellendaten in dem gleichen Zellenblock ausgeführt werden. In diesem Fall muß nur die Adresse des gewählten Blocks, der ersetzt werden soll, in dem Ersatzspeicher, welcher der Ersatz-Wortleitung SWL03 entspricht, gespeichert werden.
112. Ausführungsform
Fig. 157 ist ein Schaltbild, das ein Verfahren zum Reparieren einer defekten Speicherzelle in der 112. Ausführungsform der vorliegenden Erfindung zeigt.
Dieses Verfahren kann durch die in Fig. 154 gezeigte Blockstruktur realisiert werden. Eine Vielzahl von Wortleitungen werden in einer Gruppe eingestellt. Für einen Defekt, beispielsweise eine Zerstörung von ferroelektrischen Kondensatoren über Wortleitungen WL03 und WL02, oder nur für die Wortleitung WL02 und WL03 einer normalen Zelle, wird die Wortleitungsgruppe direkt durch eine entsprechende Ersatz- Wortleitungsgruppe (SWL03 und SLW02) ersetzt. In diesem Fall muß nur die Adresse des gewählten Blocks, der ersetzt werden soll, in dem Ersatzspeicher entsprechend der Ersatz- Wortleitungsgruppe gespeichert werden. Weil die Ersatz- Wortleitungen als eine Gruppe behandelt werden, kann im Vergleich mit der in Fig. 156 gezeigten Struktur die Anzahl von Ersatzspeichern verringert werden.
113. Ausführungsform
Fig. 158 ist ein Schaltbild, das ein Verfahren zum Reparieren einer defekten Speicherzelle in der 113. Ausführungsform der vorliegenden Erfindung zeigt.
Dieses Verfahren kann durch die in Fig. 154 gezeigte Blockstruktur realisiert werden. Eine Vielzahl von Wortleitungen werden in einer Gruppe eingestellt. Für einen Defekt, beispielsweise eine Zerstörung von ferroelektrischen Kondensatoren über Wortleitungen WL04 und WL05 oder nur für die Wortleitung WL04 oder WL05 einer normalen Zelle wird die Wortleitungsgruppe durch eine beliebige Ersatz- Wortleitungsgruppe (z. B. Ersatz-Wortleitungen SWL03 und SWL02) ersetzt. In diesem Fall muß nur die Adresse des gewählten Blocks, der ersetzt werden soll, und die Adresse, die die Gruppe in dem Zellenblock darstellt, in dem Ersatz- Speicher entsprechend der Ersatz-Wortleitungsgruppe gespeichert werden. Die Anzahl von Ersatzspeichern nimmt im Vergleich mit den Fig. 156 und 157 zu. Jedoch nimmt die Abhilfemöglichkeit beträchtlich zu, weil, wenn eine Anzahl von Zellen an der gleichen Position in verschiedenen Zellenblöcken defekt werden, die Zellen ersetzt werden können.
Das in den Fig. 155 bis 158 gezeigte Ersatz-Zellenfeld kann in dem gleichen Zellenfeld wie dasjenige von normalen Zellen angeordnet werden oder es kann in einem anderen Zellenfeld angeordnet werden, um die Abhilfemöglichkeit zu erhöhen.
114. Ausführungsform
Fig. 159 ist eine Querschnittsansicht, die einen Zellenaufbau zeigt, um so die 114. Ausführungsform der vorliegenden Erfindung zu erläutern.
Wenn in den oben beschriebenen Strukturen die Zellengröße 4F² ist, ist die Kondensatorgröße auch 4F². Bei der Umwandlung dieser Größe in eine planare Fläche nimmt die Fläche des ferroelektrischen Kondensators unvermeidbar ab. In der in Fig. 159 gezeigten Zellenstruktur kann die Fläche des ferroelektrischen Kondensators auf 3F² erhöht werden, d. h. gleich zu oder größer als diejenige der herkömmlichen Zelle mit einer Größe von 8F². Die Fläche des ferroelektrischen Kondensators kann auch in den Strukturen erhöht werden, die in den Fig. 60 und 61 gezeigt sind. In diesen Strukturen sind jedoch drei Schichten von ferroelektrischen Kondensatoren aufgestapelt. Die Struktur dieser Ausführungsform, bei der zwei Schichten von ferroelektrischen Kondensatoren aufgestapelt sind, kann einfacher hergestellt werden. Selbst in den Mehrschichtstrukturen, die in den Fig. 54C und 54D gezeigt sind, kann die Kapazität erhöht werden. Jedoch muß der ferroelektrische Kondensator in zwei Teile aufgeteilt werden.
Bei dem in Fig. 159 gezeigten Aufbau kann ein ferroelektrischer Kondensator gebildet werden, ohne getrennt zu werden, und er kann leicht hergestellt werden. In einer in Fig. 160 gezeigten Modifikation werden Bitleitungen vor der Ausbildung von ferroelektrischen Kondensatoren gebildet.
Fig. 161 ist ein Ersatzschaltbild der Fig. 159 und 160. Diese Struktur unterscheidet sich von den voranstehend beschriebenen Strukturen. Zwei Blockwähltransistoren sind wegen der gefalteten Bitleitungsstruktur in Reihe geschaltet. Für den Betrieb verschlechtern sich die Eigenschaften für den wahlfreien Zugriff teilweise. Wenn beispielsweise Wortleitungen WL3 und WL4 gewählt werden sollen, wird die Wortleitung WL4 gewählt, um Zellendaten zu lesen und in einem vorübergehenden Speicherregister zu speichern. Zu dieser Zeit wird die Zelle der Wortleitung WL5 kurzgeschlossen, so daß der Zellendatenwert nicht zerstört wird. Als nächstes wird die Wortleitung WL5 gewählt, um Zelleninformation der Wortleitung WL5 zu lesen/zu schreiben. Schließlich wird die Wortleitung WL4 gewählt, um die Information in das vorübergehende Speicherregister in der Zelle der Wortleitung WL4 zu schreiben.
Wenn in ähnlicher Weise Wortleitungen WL0 und WL1, WL2 und WL3, WL6 und WL7 gewählt werden, wird ein Datenwert von der Wortleitung WL0, WL3 oder WL7 ausgelesen. Mit diesem Betrieb können beliebige Zellendaten gelesen/geschrieben werden. Fig. 162 zeigt den Betrieb in Einheiten von 2 Bits. Die Plattenelektrode kann auf (1/2)Vcc festgelegt oder innerhalb des Bereichs von Vss bis Vcc geändert werden.
115. Ausführungsform
Fig. 163A bis 163D sind Draufsichten, die die Zellenstrukturen eines FRAMs gemäß der 115. Ausführungsform der vorliegenden Erfindung zeigt. Die Fig. 162A bis 163D zeigen die Layouts von vier Zellen mit unterschiedlichen Zellenstrukturen, obwohl sich die Ersatzschaltung nicht ändert, d. h. Zellen, die jeweils durch Parallelschalten eines ferroelektrischen Kondensators und eines Zellentransistors gebildet werden, sind in Reihe geschaltet.
Jede dieser Strukturen weist eine Größe auf, die größer als 4F² ist, und kann auf kostengünstige FRAMs niedriger Integration einschließlich eines 1-Mbit FRAMs und eines 16-Mbit FRAMs angewendet werden. Obwohl die Zellengröße groß ist, können die charakteristischen Merkmale der vorliegenden Erfindung, d. h. ein Hochgeschwindigkeitsbetrieb bei der Vorgehensweise einer Festlegung der Plattenelektrode auf (1/2)Vcc und der Weglassung des Auffrischungsbetriebs beibehalten werden.
Die Fig. 163A bis 163D zeigen Wortleitungsschichten, Bitleitungsschichten, Diffusionsschichten, Kontakte zwischen den Diffusionsschichten und den Bitleitungsschichten, Kontakte zwischen den Bitleitungsschichten und Metallschichten, Kontakte zwischen den Bitleitungsschichten und unteren Elektroden, Kontakte zwischen den Metallschichten und oberen Elektroden, Kontakte zwischen den Metallschichten und den unteren Elektroden und obere Bitleitungsschichten.
Von den Fig. 163A bis 163D zeigen die Fig. 164A bis 164D nur die Wortleitungsschichten, die Bitleitungsschichten, die Diffusionsschichten und die Kontakte zwischen den Diffusionsschichten und den Bitleitungsschichten. Die Fig. 165A bis 165D zeigen nur die Kontakte zwischen den Bitleitungsschichten und den Metallschichten, die Kontakte zwischen den Bitleitungsschichten und den unteren Elektroden, die Kontakte zwischen den Metallschichten und den oberen Elektroden, die Kontakte zwischen den Metallschichten und den unteren Elektroden und die oberen Bitleitungsschichten.
In Fig. 163A werden ferroelektrische Kondensatoren und Zellentransistoren um eine 1/2 Teilung entlang der Wortleitung verschoben und die Bitleitungsschichten als Bitleitungen werden unter den ferroelektrischen Kondensatoren gebildet. Der Knoten der Diffusionsschicht der Source oder Drain des Zellentransistors wird vorübergehend über die Bitleitungsschicht (die Bitleitungsschicht ist nicht eine Bitleitung, obwohl sie aus der gleichen Schicht wie die Bitleitungen gebildet wird) durch den Kontakt zwischen der Diffusionsschicht und der Bitleitungsschicht extrahiert und mit der Metallschicht durch den Kontakt zwischen der Bitleitungsschicht und der Metallschicht verbunden. Die Metallschicht wird entlang der Wortleitung verlängert und mit den oberen und unteren Elektroden durch den Kontakt zwischen der Metallschicht und der oberen Elektrode und den Kontakt zwischen der Metallschicht und der unteren Elektrode verbunden.
Fig. 166A ist eine Draufsicht der Zelle in Fig. 163A, gesehen entlang der Wortleitung. Fig. 166B ist eine Querschnittsansicht entlang der Schnittlinie 166B-166B und Fig. 166C ist eine Querschnittsansicht entlang einer Schnittlinie 166C-166C. Fig. 166B zeigt eine Verbindung von dem Knoten der Diffusionsschicht zu der unteren Elektrode. Fig. 166C zeigt eine Verbindung von dem Knoten der Diffusionsschicht zu der oberen Elektrode. Wie in Fig. 166D gezeigt, kann die Diffusionsschicht, im Gegensatz zur Fig. 166B, direkt mit der Metallschicht über die Bitleitungsschicht verbunden werden.
Der Zellenaufbau in Fig. 163A ist dadurch gekennzeichnet, daß die untere Elektrode nicht direkt auf einem Si Pfropfen, einer Ti Schicht oder einer TiN Schicht von der Diffusionsschicht gebildet werden muß und der Elektrodenknoten von der oberen Seite durch eine Metallschicht oder dergleichen nach Bildung der unteren Elektrode verbunden wird. Mit diesem Aufbau können Probleme einer Planarisierung des Si Pfropfens, einer Bildung eines Silicids aufgrund einer Reaktion der unteren Elektrode aus Pt und Si beim Tempern und einer Bildung eines Oxydfilms zwischen dem Si Pfropfen und dem Ti oder TiN Film aufgrund einer Oxydation von Ti bei der Bildung von ferroelektrischen Kondensatoren vermieden werden. Da zusätzlich die Bitleitungen mit Zellen bedeckt sind, kann ein Kopplungsrauschen zwischen den Bitleitungen aufgrund der Kapazität zwischen den Bitleitungen verringert werden.
In der in Fig. 163B gezeigten Zelle wird der Zellentransistor unter dem ferroelektrischen Kondensator angeordnet. Bitleitungen sind zwischen dem ferroelektrischen Kondensator und dem Zellentransistor gebildet, während entlang der Wortleitung um eine 1/2 Teilung verschoben wird. Fig. 167 ist eine Querschnittsansicht der in Fig. 163B gezeigten Struktur. Der Knoten der Source oder Drain des Zellentransistor ist mit der Metallschicht direkt oder durch die Bitleitungsschicht verbunden. Die Metallschicht ist entlang der Bitleitung verlängert und in Kontakt mit der oberen oder unteren Elektrode des ferroelektrischen Kondensators von der oberen Seite gebracht.
Die in Fig. 163C gezeigte Zelle weist fast den gleichen Aufbau wie diejenige auf, die in Fig. 7 gezeigt ist, wobei der ferroelektrische Kondensator und der Zellentransistor auf den oberen und unteren Seiten gebildet sind und die Bitleitung unter dem ferroelektrischen Kondensator gebildet ist, während um eine 1/2 Teilung verschoben wird. Die Struktur in Fig. 163C unterscheidet sich von derjenigen, die in Fig. 7 gezeigt ist, darin, daß die Diffusionsschicht mit der Elektrode durch die gleiche Verbindung (Bitleitungsschicht) wie diejenige der Bitleitung verbunden ist und die Größe des ferroelektrischen Kondensators eingestellt ist, so daß sie relativ groß ist. Durch Anordnen der Bitleitungsschicht dazwischen, wird die Tiefe des Kontakts verringert.
Die in Fig. 163D gezeigte Zelle weist fast den gleichen Aufbau auf, wie derjenige, der in den Fig. 6A und 6B gezeigt ist, bei dem der ferroelektrische Kondensator und der Zellentransistor auf den oberen und unteren Seiten gebildet werden und die Bitleitung (obere Bitleitungsschicht) auf dem ferroelektrischen Kondensator gebildet ist. Der Aufbau in Fig. 163D unterscheidet sich von dem in Fig. 6A und 6B gezeigten darin, daß die Diffusionsschicht mit der Elektrode durch die Bitleitungsschicht verbunden ist und die Größe des ferroelektrischen Kondensators eingestellt ist, so daß sie relativ groß ist. Durch Anordnen der Bitleitungsschicht dazwischen kann die Tiefe des Kontakts verringert werden. Wenn der ferroelektrische Kondensator vergrößert wird, nimmt die Bitleitungskapazität zu. Da jedoch in der vorliegenden Erfindung die Bitleitungskapazität groß ist, bereitet der Zuwachs der Bitleitungskapazität kein ernsthaftes Problem.
116. Ausführungsform
Fig. 168A ist eine Draufsicht, die den Zellenaufbau eines FRAMs gemäß der 116. Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 168A zeigt Wortleitungsschichten, Bitleitungsschichten, Diffusionsschichten, Kontakte zwischen den Diffusionsschichten und den Bitleitungsschichten, Kontakte zwischen den Bitleitungsschichten und den Metallschichten, Kontakte zwischen den Bitleitungsschichten und den unteren Elektroden, Kontakte zwischen den Metallschichten und den oberen Elektroden, Kontakte zwischen den Metallschichten und den unteren Elektroden und obere Bitleitungsschichten, wie in den Fig. 163A bis 163D. Fig. 168B zeigt von diesem Aufbau nur die Wortleitungsschicht, die Bitleitungsschichten, die Diffusionsschichten und die Kontakte zwischen den Diffusionsschichten und den Bitleitungsschichten. Fig. 168C zeigt nur die Kontakte zwischen den Bitleitungsschichten und den Metallschichten, die Kontakte zwischen den Bitleitungsschichten und den unteren Elektroden, die Kontakte zwischen den Metallschichten und den oberen Elektroden, die Kontakte zwischen den Metallschichten und den unteren Elektroden und die oberen Bitleitungsschichten. Ein Vorteil der in den Fig. 163A bis 168C gezeigten Zelle besteht darin, daß sie bei einer hohen Geschwindigkeit bei dem PL Ansteuerschema arbeiten kann. Die Ursache, warum eine Verzögerung der RC unterdrückt wird, besteht darin, daß ein Kontakt zu der Elektrode des PL Abschnitts von einem unteren Abschnitt durch Verwendung des Metalls gebildet werden kann. Wenn in der herkömmlichen Zelle die obere Elektrode mit dem Speicherknoten unter Verwendung des Metalls verbunden wird, wird die RC groß, da die untere Elektrode der PL Seite nicht mit dem Metall in dem Feld verbunden werden kann.
117. Ausführungsform
Die Fig. 168A und 168B sind ein Ersatzschaltbild bzw. eine Querschnittsansicht, die die Speicherstruktur gemäß der 117. Ausführungsform der vorliegenden Erfindung zeigen.
Die Ausführungsform ist eine Verbesserung der Fig. 54A, bei der die Oberfläche der unteren Elektrode in eine verjüngte Form gebildet ist und eine obere Elektrode mit einem V-för­ migen Abschnitt ist zwischen benachbarten unteren Elektroden gebildet. Insbesondere sind in allen Zellenknoten die ferroelektrischen Kondensatoren nach Bildung der unteren Elektroden gebildet und benachbarte Zellen werden durch oberen Elektroden verbunden.
Dieser Aufbau ist auch äquivalent zu einer Struktur, bei der zwei ferroelektrische Kondensatoren in Reihe geschaltet sind, wie in Fig. 169A gezeigt. Obwohl die Zellenkapazität halbiert ist, muß die obere Elektrode nur mit dem ferroelektrischen Kondensator verbunden werden, was zu einem einfachen Herstellungsprozeß führt. Insbesondere kann diese Struktur leicht durch ein MOCVD Verfahren (metallorganisches chemisches Aufdampfungsverfahren) hergestellt werden.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungen beschränkt und verschiedene Änderungen und Modifikationen können innerhalb des Gedankenguts und des Umfangs der Erfindung durchgeführt werden.
Zusätzliche Vorteile und Modifikationen ergeben sich Durchschnittsfachleuten sofort. Deshalb ist die vorliegende Erfindung in ihren breiteren Aspekten nicht auf die spezifischen Einzelheiten, repräsentativen Einrichtungen und dargestellten Beispiele beschränkt, die hier gezeigt und beschrieben sind. Demzufolge können verschiedene Modifikationen ohne Abweichen von dem Gedankengut oder Umfang des allgemeinen erfinderischen Konzepts durchgeführt werden, so wie dieses durch die beigefügten Ansprüche und deren Äquivalente definiert ist.

Claims (17)

1. Computersystem, umfassend:
einen Mikroprozessor (11) zum Ausführen von verschiedenen arithmetischen Verarbeitungsoperationen;
eine Eingabe/Ausgabe-Einrichtung (13), die mit dem Mikroprozessor (11) verbunden ist, um Daten an eine externe Einrichtung zu senden und Daten davon zu empfangen; und
eine Halbleiter-Speichereinrichtung (12), die mit dem Mikroprozessor (11) verbunden ist, um Daten zu speichern;
wobei die Halbleiter-Speichereinrichtung (12) eine Vielzahl von Speicherzellen (MC) umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen;
eine vorgegebene Anzahl von Speicherzellen (MC) in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden; und
eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
2. IC-Karte, umfassend einen IC-Chip mit einer Halbleiter- Speichereinrichtung (12);
wobei die Halbleiter-Speichereinrichtung (12) eine Vielzahl von Speicherzellen (MC) umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen;
eine vorgegebene Anzahl von Speicherzellen (MC) in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden; und
eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
3. Digitales Bildeingabesystem, umfassend:
eine Bildeingabeeinrichtung zum Eingeben von Bilddaten;
eine Datenkompressionseinrichtung (32) zum Komprimieren der eingegebenen Bilddaten;
eine Halbleiter-Speichereinrichtung (12) zum Speichern der komprimierten Bilddaten;
eine Ausgabeeinrichtung (34) zum Ausgeben der komprimierten Bilddaten; und
eine Anzeigeeinrichtung (35) zum Anzeigen entweder der eingegebenen Bilddaten oder der komprimierten Bilddaten;
wobei die Halbleiter-Speichereinrichtung (12) eine Vielzahl von Speicherzellen (MC) umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator, mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen;
eine vorgegebene Anzahl von Speicherzellen (MC) in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden; und
eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
4. Speichersystem, umfassend:
eine Halbleiter-Speichereinrichtung (12) zum Speichern von Daten; und
eine Eingabe/Ausgabe-Einrichtung (13), die mit der Halbleiter-Speichereinrichtung (12) verbunden ist, um an eine externe Einrichtung Daten zu senden und Daten davon zu empfangen;
wobei die Halbleiter-Speichereinrichtung (12) eine Vielzahl von Speicherzellen (MC) umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen;
eine vorgegebene Anzahl von Speicherzellen (MC) in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden; und
eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
5. System-LSI-Chip, umfassend:
einen Kernabschnitt (51) zum Ausführen von verschiedenen Verarbeitungsoperationen; und
eine Halbleiter-Speichereinrichtung (52) zum Speichern von Daten;
wobei die Halbleiter-Speichereinrichtung (52) eine Vielzahl von Speicherzellen (MC) umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen;
eine vorgegebene Anzahl von Speicherzellen (MC) in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden; und
eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
6. Mobiles Computersystem, umfassend:
einen Mikroprozessor (91) zum Ausführen von verschiedenen arithmetischen Verarbeitungsoperationen;
eine Eingabeeinrichtung (92), die mit dem Mikroprozessor (11) verbunden ist, zum Eingeben von Daten;
eine Funkwellensende/Empfangs-Einrichtung (93), die mit dem Mikroprozessor (11) verbunden ist, um Daten an eine externe Einrichtung zu senden und davon zu empfangen;
eine Antenne (94), die mit der Sende/Empfangs- Einrichtung verbunden ist;
eine Anzeigeeinrichtung (95), die mit dem Mikroprozessor (11) verbunden ist, um erforderliche Informationen anzuzeigen; und
eine Halbleiter-Speichereinrichtung (96), die mit dem Mikroprozessor (91) verbunden ist, um Daten zu speichern;
wobei die Halbleiter-Speichereinrichtung (96) eine Vielzahl von Speicherzellen (MC) umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen;
eine vorgegebene Anzahl von Speicherzellen (MC) in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden;
eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Speicherzellenfeld zu bilden.
7. Halbleiter-Speichereinrichtung, umfassend:
eine Vielzahl von Speicherzellen (MC), die jeweils einen Transistor mit einem Source-Anschluß und einem Drain- Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen;
wobei die Vielzahl von Speicherzellen (MC) angeordnet sind, um ein Zellenfeld zu bilden.
8. Halbleiter-Speichereinrichtung, umfassend:
eine Vielzahl von Speicherzellen (MC), die jeweils einen Transistor mit einem Source-Anschluß und einem Drain- Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen;
wobei die Vielzahl von Speicherzellen (MC) in Reihe geschaltet sind, um einen Speicherzellenblock zu bilden, und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
9. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß der Speicherzellenblock einen Wähltransistor umfaßt, der mit wenigstens einem Anschluß der Vielzahl von in Reihe geschalteten Speicherzellen (MC) verbunden ist.
10. Halbleiter-Speichereinrichtung, umfassend:
eine Vielzahl von Speicherzellen (MC), die jeweils einen Transistor mit einem Source-Anschluß und einem Drain- Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen;
wobei die Vielzahl von Speicherzellen (MC) in Reihe geschaltet sind und ein Wähltransistor mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden ist, um einen Speicherzellenblock zu bilden, ein Anschluß des Speicherzellenblocks mit einer Bitleitung verbunden ist und der andere Anschluß mit einer Plattenelektrode verbunden ist.
11. Speicher nach Anspruch 10, dadurch gekennzeichnet, daß die Wähltransistoren einen ersten und einen zweiten Wähltransistor umfassen, die in Reihe geschaltet sind.
12. Speicher nach Anspruch 9, dadurch gekennzeichnet, daß die Wähltransistoren wenigstens zwei in Reihe geschaltete Wähltransistoren umfassen.
13. Speicher nach Anspruch 10, dadurch gekennzeichnet, daß die Wähltransistoren erste bis vierte in Reihe geschaltete Wähltransistoren umfassen, ein Anschluß von jeweils zwei Speicherzellenblöcken mit der gleichen Bitleitung verbunden ist und der andere Anschluß mit der Plattenelektrode verbunden ist.
14. Halbleiter-Speichereinrichtung, umfassend:
eine Vielzahl von Speicherzellen (MC), wobei die Speicherzelle (MC) gebildet ist durch einen ersten Transistor mit einem Source-Anschluß und einem Drain- Anschluß, einem ersten ferroelektrischen Kondensator, der einen mit dem Source-Anschluß des ersten Transistors verbundenen ersten Anschluß und einen mit dem Drain- Anschluß verbundenen zweiten Anschluß aufweist und einen ersten Datenwert speichert, einen zweiten Transistor, der zu dem ersten Transistor in Reihe geschaltet ist, und einen zweiten ferroelektrischen Kondensator, der parallel zu dem in Reihe geschalteten Abschnitt der ersten und zweiten Transistoren geschaltet ist und einen zweiten Datenwert speichert, wobei die Speicherzelle (MC) einen 2-Bit-Datenwert speichert;
wobei die Vielzahl von Speicherzellen (MC) in Reihe geschaltet sind und ein oder mehrere Wähltransistoren mit wenigstens einem Anschluß des in Reihe geschalteten Abschnitts verbunden sind, um einen Speicherzellenblock zu bilden und eine Vielzahl von Speicherzellenblöcken angeordnet sind, um ein Zellenfeld zu bilden.
15. Speicher nach einem der Ansprüche 7 bis 14, dadurch gekennzeichnet, daß eine Dummy-Zelle in einem Dummy- Zellenblock, der einem Speicherzellenblock entspricht, ein Transistor und einen ferroelektrischen oder paraelektrischen Kondensator, der zwischen einen Source- und Drain-Anschluß des Transistors geschaltet ist, aufweist, der Dummy-Zellenblock durch eine Reihenschaltung einer Vielzahl von Dummy-Zellen und durch Verbinden wenigstens eines ersten und wenigstens eines zweiten Wähltransistors, die in Reihe geschaltet sind, mit einem Anschluß des in Reihe geschalteten Abschnitts gebildet ist, der andere Anschluß des ersten Wähltransistors mit der ersten Bitleitung verbunden ist und der andere Anschluß des zweiten Wähltransistors mit einer zweiten Bitleitung verbunden ist.
16. Verfahren zum Ansteuern einer Halbleiter- Speichereinrichtung, die eine Vielzahl von Speicherzellen (MC) umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, wobei eine vorgegebene Anzahl von Speicherzellen (MC) in Reihe geschaltet sind, um einen Speicherzellenblock zu bilden, und die eine Funktion eines wahlfreien Zugriffs aufweist, umfassend die folgenden Schritte:
den ersten Schritt eines Einschaltens von Transistoren der Vielzahl von Speicherzellen (MC) in dem Speicherzellenblock; und
den zweiten Schritt eines Einstellens eines Transistors von einer der Vielzahl von Speicherzellen (MC) in dem Speicherzellenblock in einen AUS Zustand, um die Speicherzelle (MC) zu wählen, und Einschreiben/Lesen von Daten in die/aus der gewählte/gewählten Zelle.
17. Verfahren zum Ansteuern einer Halbleiter- Speichereinrichtung, die eine Vielzahl von Speicherzellen (MC) umfaßt, die jeweils einen Transistor mit einem Source-Anschluß und einem Drain-Anschluß und einen ferroelektrischen Kondensator mit einem ersten Anschluß, der mit dem Source-Anschluß verbunden ist, und einem zweiten Anschluß, der mit dem Drain-Anschluß verbunden ist, aufweisen, wobei eine vorgegebene Anzahl von Speicherzellen (MC) in Reihe geschaltet sind, um einen Speicherzellenblock zu bilden, und die eine Funktion eines wahlfreien Zugriffs aufweist, umfassend die folgenden Schritte:
den ersten Schritt eines Einschaltens von Transistoren der Vielzahl von Speicherzellen (MC) in dem Speicherzellenblock;
den zweiten Schritt eines Einstellens eines Transistors von einer der Vielzahl von Speicherzellen (MC) in dem Speicherzellenblock in einen AUS Zustand, um die Speicherzelle (MC) zu wählen, und eines Anlegens einer höheren Spannung als eine erste minimale Koerzitivspannung von Koerzitivspannungen der ferroelektrischen Kondensatoren an die gewählte Speicherzelle (MC), um dadurch Information auszulesen, die in dem ferroelektrischen Kondensator gespeichert ist, der die erste koerzitive Spannung aufweist;
den dritten Schritt eines Schreibens einer höheren Spannung als die erste Koerzitivspannung in die gewählte Speicherzelle (MC);
den vierten Schritt eines Anlegens einer Spannung, die höher als eine zweite Koerzitivspannung, die höher als die erste Koerzitivspannung ist, an die gewählte Speicherzelle (MC), wodurch Information ausgelesen wird, die in dem ferroelektrischen Kondensator gespeichert ist, der die zweite Koerzitivspannung aufweist; und
den fünften Schritt eines Schreibens einer Spannung, die höher als die zweite Koerzitivspannung ist, in die gewählte Speicherzelle (MC).
DE19724449A 1996-06-10 1997-06-10 Halbleiterspeichereinrichtung Expired - Fee Related DE19724449B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19758791A DE19758791B4 (de) 1996-06-10 1997-06-10 Verfahren zum Ansteuern einer Halbleiter-Speichereinrichtung und Halbleiter-Speichereinrichtung

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP8-147452 1996-06-10
JP14745296 1996-06-10
JP9-001115 1997-01-08
JP111597 1997-01-08
JP15313797A JP3766181B2 (ja) 1996-06-10 1997-05-28 半導体記憶装置とそれを搭載したシステム
JP9-153137 1997-05-28
DE19758791A DE19758791B4 (de) 1996-06-10 1997-06-10 Verfahren zum Ansteuern einer Halbleiter-Speichereinrichtung und Halbleiter-Speichereinrichtung

Publications (2)

Publication Number Publication Date
DE19724449A1 true DE19724449A1 (de) 1997-12-11
DE19724449B4 DE19724449B4 (de) 2004-04-22

Family

ID=32045963

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19724449A Expired - Fee Related DE19724449B4 (de) 1996-06-10 1997-06-10 Halbleiterspeichereinrichtung

Country Status (1)

Country Link
DE (1) DE19724449B4 (de)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000003396A2 (de) * 1998-07-10 2000-01-20 Infineon Technologies Ag Ferroelektrischer schreib-/lesespeicher mit in reihe geschalteten speicherzellen (cfram)
EP1058268A2 (de) * 1999-06-02 2000-12-06 Kabushiki Kaisha Toshiba Ferroelektrischer Speicher und Halbleiterspeicher
WO2001001483A1 (de) * 1999-06-25 2001-01-04 Infineon Technologies Ag Verfahren zur herstellung einer ferroelektrischen speicheranordnung
EP1148513A1 (de) * 2000-04-04 2001-10-24 Infineon Technologies AG Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung
WO2003103050A2 (en) * 2002-06-04 2003-12-11 Infineon Technologies Ag Variable capacitances for memory cells within a cell group
DE10131625B4 (de) * 2001-06-29 2006-06-14 Infineon Technologies Ag Verfahren zum Herstellen eines FeRAM-Speichers
DE102005008391B3 (de) * 2005-02-24 2006-08-03 Infineon Technologies Ag FeRAM-Speicherzelle zum Speichern von mehr als zwei Zuständen und Verfahren zum Herstellen einer solchen
DE102005008392A1 (de) * 2005-02-24 2006-09-07 Infineon Technologies Ag FeRAM-Speicherzelle sowie FeRAM-Speicherschaltung zum Beschreiben und Auslesen einer FeRAM-Speicherzelle
DE19954845B4 (de) * 1998-11-19 2006-10-12 Hyundai Electronics Industries Co., Ltd., Ichon Nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ, sowie nichtflüchtiger ferroelektrischer Speicher unter Verwendung einer solchen
DE19846264B4 (de) * 1997-12-12 2007-03-29 LG Semicon Co., Ltd., Cheongju Speicherzelleneinheit für einen nichtflüchtigen ferroelektrischen Speicher, nichtflüchtiger ferroelektrischer Speicher mit einer Vielzahl dieser Zellen, Wortleitungstreiber für denselben sowie Verfahren zur Herstellung dieser Zellen
DE10310779B4 (de) * 2002-03-21 2007-04-05 Infineon Technologies Ag Integrierte Speicherschaltung mit erhöhter Zuverlässigkeit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303182A (en) * 1991-11-08 1994-04-12 Rohm Co., Ltd. Nonvolatile semiconductor memory utilizing a ferroelectric film

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19846264B4 (de) * 1997-12-12 2007-03-29 LG Semicon Co., Ltd., Cheongju Speicherzelleneinheit für einen nichtflüchtigen ferroelektrischen Speicher, nichtflüchtiger ferroelektrischer Speicher mit einer Vielzahl dieser Zellen, Wortleitungstreiber für denselben sowie Verfahren zur Herstellung dieser Zellen
WO2000003396A2 (de) * 1998-07-10 2000-01-20 Infineon Technologies Ag Ferroelektrischer schreib-/lesespeicher mit in reihe geschalteten speicherzellen (cfram)
WO2000003396A3 (de) * 1998-07-10 2000-02-24 Siemens Ag Ferroelektrischer schreib-/lesespeicher mit in reihe geschalteten speicherzellen (cfram)
US6697279B2 (en) 1998-07-10 2004-02-24 Infineon Technologies Ag Ferroelectric read/write memory with series-connected memory cells (CFRAM)
DE19964480B4 (de) * 1998-11-19 2008-08-28 Hyundai Electronics Industries Co., Ltd., Ichon Verfahren zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ
DE19954845B4 (de) * 1998-11-19 2006-10-12 Hyundai Electronics Industries Co., Ltd., Ichon Nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ, sowie nichtflüchtiger ferroelektrischer Speicher unter Verwendung einer solchen
US6473330B1 (en) 1999-06-02 2002-10-29 Kabushiki Kaisha Toshiba Chain type ferroelectric memory with isolation transistors coupled between a sense amplifier and an equalization circuit
EP1058268A3 (de) * 1999-06-02 2001-01-24 Kabushiki Kaisha Toshiba Ferroelektrischer Speicher und Halbleiterspeicher
EP1058268A2 (de) * 1999-06-02 2000-12-06 Kabushiki Kaisha Toshiba Ferroelektrischer Speicher und Halbleiterspeicher
US6552922B2 (en) 1999-06-02 2003-04-22 Kabushiki Kaisha Toshiba Chain-type ferroelectric random access memory (FRAM) with rewrite transistors coupled between a sense amplifier and a bit line pair
US7295456B2 (en) 1999-06-02 2007-11-13 Kabushiki Kaisha Toshiba Chain ferroelectric random access memory (CFRAM) having an intrinsic transistor connected in parallel with a ferroelectric capacitor
US6671200B2 (en) 1999-06-02 2003-12-30 Kabushiki Kaisha Toshiba Ferroelectric random access memory with isolation transistors coupled between a sense amplifier and an equalization circuit
EP1475804A3 (de) * 1999-06-02 2007-10-10 Kabushiki Kaisha Toshiba Ferroelektrischer Speicher und Halbleiterspeicher
EP1475804A2 (de) * 1999-06-02 2004-11-10 Kabushiki Kaisha Toshiba Ferroelektrischer Speicher und Halbleiterspeicher
US7057917B2 (en) 1999-06-02 2006-06-06 Kabushiki Kaisha Toshiba Ferroelectric memory with an intrinsic access transistor coupled to a capacitor
US6500677B2 (en) 1999-06-25 2002-12-31 Infineon Technologies Ag Method for fabricating a ferroelectric memory configuration
WO2001001483A1 (de) * 1999-06-25 2001-01-04 Infineon Technologies Ag Verfahren zur herstellung einer ferroelektrischen speicheranordnung
EP1148513A1 (de) * 2000-04-04 2001-10-24 Infineon Technologies AG Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung
US6538913B2 (en) 2000-04-04 2003-03-25 Infineon Technologies Ag Method for operating a ferroelectric memory configuration and a ferroelectric memory configuration
DE10131625B4 (de) * 2001-06-29 2006-06-14 Infineon Technologies Ag Verfahren zum Herstellen eines FeRAM-Speichers
DE10310779B4 (de) * 2002-03-21 2007-04-05 Infineon Technologies Ag Integrierte Speicherschaltung mit erhöhter Zuverlässigkeit
WO2003103050A3 (en) * 2002-06-04 2004-03-11 Infineon Technologies Ag Variable capacitances for memory cells within a cell group
WO2003103050A2 (en) * 2002-06-04 2003-12-11 Infineon Technologies Ag Variable capacitances for memory cells within a cell group
CN100447895C (zh) * 2002-06-04 2008-12-31 因芬尼昂技术股份公司 单元群组中存储单元的可变电容
DE102005008392A1 (de) * 2005-02-24 2006-09-07 Infineon Technologies Ag FeRAM-Speicherzelle sowie FeRAM-Speicherschaltung zum Beschreiben und Auslesen einer FeRAM-Speicherzelle
DE102005008391B3 (de) * 2005-02-24 2006-08-03 Infineon Technologies Ag FeRAM-Speicherzelle zum Speichern von mehr als zwei Zuständen und Verfahren zum Herstellen einer solchen
DE102005008392B4 (de) * 2005-02-24 2008-07-31 Infineon Technologies Ag FeRAM-Speicherzelle, FeRAM-Speicherschaltung und Verfahren zum Speichern eines Datumwertes in einer FeRAM-Speicherzelle

Also Published As

Publication number Publication date
DE19724449B4 (de) 2004-04-22

Similar Documents

Publication Publication Date Title
US5903492A (en) Semiconductor memory device and various systems mounting them
DE4118847C2 (de)
US6094370A (en) Semiconductor memory device and various systems mounting them
US7254051B2 (en) Semiconductor memory device and various systems mounting them
KR100243294B1 (ko) 반도체장치의 강유전체 메모리 셀 및 어레이
DE69121760T2 (de) Halbleiterspeicherzelle
DE69829011T2 (de) Referenzzelle für ferroelektrischen 1T/1C-Speicher
DE68926811T2 (de) Halbleiterspeicheranordnung
DE3941926C2 (de) Halbleiterspeichereinrichtung
DE4208694C2 (de) Halbleiter-Speicherelement
DE69215707T2 (de) Halbleiter-Speicherzelle
DE19846264A1 (de) Nichtflüchtiger ferroelektrischer Speicher, Wortleitungstreiber für denselben sowie Verfahren zu seiner Herstellung
DE10338047A1 (de) Halbleiterspeichervorrichtung mit Speicherzellen, die mit hoher Dichte angeordnet sind
DE4231355C2 (de) Statische Schreib/Lesespeicheranordnung
DE4024295A1 (de) Dynamische halbleiterspeichervorrichtung
DE19724449B4 (de) Halbleiterspeichereinrichtung
DE19832994C2 (de) Ferroelektrische Speicheranordnung
DE60017121T2 (de) Plattenleitungslesen
DE19964480B4 (de) Verfahren zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ
DE60107174T2 (de) Halbleiterspeicheranordnung
DE4312651C2 (de) Dram
JP3237971B2 (ja) 半導体記憶装置
DE10334432A1 (de) Halbleiterspeichervorrichtung, die mit integriertem zwischen RAM und ROM geschaltetem Speicher herstellbar ist
CN100461294C (zh) 铁电体存储器
JP2005503632A (ja) 強誘電体メモリおよびその動作方法

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8172 Supplementary division/partition in:

Ref document number: 19758791

Country of ref document: DE

Kind code of ref document: P

Q171 Divided out to:

Ref document number: 19758791

Country of ref document: DE

Kind code of ref document: P

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140101