DE4231355C2

DE4231355C2 - Statische Schreib/Lesespeicheranordnung

Info

Publication number: DE4231355C2
Application number: DE4231355A
Authority: DE
Inventors: Kenji Anami
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-20
Filing date: 1992-09-18
Publication date: 1997-11-27
Anticipated expiration: 2012-09-19
Also published as: KR960003999B1; JPH05198183A; DE4231355A1; JP3230848B2; KR930006730A; US5276652A

Description

Die Erfindung bezieht sich allgemein auf eine statische Schreib/Lesespeicheranordnung und insbesondere auf derar tige Speicher mit hohem Integrationsgrad und geringem Lei stungsverbrauch.

In verschiedenerlei elektronischen Geräten wie Computern werden allgemein statische Schreib/Lesespeicher eingesetzt, die nachfolgend kurz als SRAM oder als Speicher bezeichnet werden. Mit verbesserten Funktionen dieser Geräte sind in zunehmenden Ausmaß Halbleiterspeicher mit geringerem Lei stungsverbrauch und hohem Integrationsgrad erforderlich.

Fig. 16 ist ein Schaltbild einer Speicherzellenschaltung und einer Sourcepotential-Steuerschaltung eines herkömmlichen SRAM. Die in Fig. 16 gezeigte Schaltung ist dem US-Patent 4 409 679 entnehmbar). Gemäß Fig. 16 enthält eine Speicherzelle MA NMOS-Transisto ren QB5 und QB6 und Widerstände R1 und R2, die eine Daten speicherschaltung bilden, und NMOS-Transistoren QB3 und QB4 als Zugriffschalter. Die Transistoren QB3 und QB4 sind an ihren Gateanschlüssen mit einer Wortleitung WL verbunden. Die Sourceanschlüsse der Transistoren QB5 und QB6 sind über eine Sourceleitung SL an eine Sourcepotential-Steuerschal tung 8z angeschlossen.

Die Sourcepotential-Steuerschaltung 8z enthält NMOS- Transistoren QB7, QB8, QB9 und QB10 zum Erzeugen eines vorbestimmten mittleren Potentials sowie Widerstände R3 und R4. Mit der Sourceleitung SL ist ein Ausgangsknotenpunkt No der Zwischenpotential-Generatorschaltung verbunden. Zwischen den Ausgangsknotenpunkt No und Masse ist ein NMOS-Transistor QB11 geschaltet. Das Gate des Transistors QB11 nimmt aus einem (nicht dargestellten) Spaltendecodierer ein Spalten wählsignal Y auf. Über NMOS-Transistoren QB12 und QB13, die ein Y-Schaltglied bilden, werden Bitleitungen B1 und B2 mit einer (nicht gezeigten) Eingabe/Ausgabe-Leitung verbunden.

Wenn im Betrieb eine in Fig. 16 dargestellte Spalte ange wählt wird, wird aus dem Spaltendecodierer das Spaltenwähl signal Y mit hohem Pegel angelegt. Dementsprechend werden die Transistoren QB11, QB12 und QB13 eingeschaltet. Wenn der Transistor QB11 eingeschaltet ist, werden an die Speicher zelle MA als Speisespannung ein Stromversorgungspotential VDD und ein Massepotential VSS angelegt. Wenn außerdem die Wortleitung WL den hohen Pegel annimmt, werden die Transi storen QB3 und QB4 eingeschaltet. Infolgedessen werden entsprechend einem gespeicherten Datensignal über die Tran sistoren QB5 und QB6 jeweils die Bitleitungen B1 und B2 angesteuert.

Wenn die in Fig. 16 dargestellte Spalte nicht angewählt wird, hat das Spaltenwählsignal Y den niedrigen Pegel. Daher sind die Transistoren QB11, QB12 und QB13 ausgeschaltet. Wenn der Transistor QB11 ausgeschaltet ist, wird an die Sourceanschlüsse der Transistoren QB5 und QB6 über die Sourceleitung SL ein mittleres Potential zwischen VDD und VSS aus der Sourcepotential-Steuerschaltung 8z angelegt. Infolgedessen ist der Leistungsverbrauch in den Speicherzel len der nicht gewählten Spalte verringert.

Die in Fig. 16 gezeigte Speicherzelle MA besteht aus sechs Elementen. Zum Formen dieser sechs Elemente ist an einem Halbleitersubstrat eine große Fläche erforderlich. Eine bestimmte Fläche auf dem Substrat ist zum Bilden der beiden Transistoren QB3 und QB4 belegt, die insbesondere als Zu griffschalter benötigt werden. Da außerdem in jeder Spalte die beiden Bitleitungen B1 und B2 und die Sourceleitung SL erforderlich sind, wird der Abstand von Zwischenverbindungen in Spaltenrichtung eng. Dies stellt eine Behinderung hin sichtlich der Verbesserung des Integrationsgrades dar. D.h., in dem in Fig. 16 dargestellten SRAM werden insbesondere die in Spaltenrichtung verlaufenden Zwischenverbindungen dicht zusammengedrängt, da zusätzlich zu den beiden Bitleitungen B1 und B2 in jeder Spalte die Sourceleitung SL benötigt wird.

Zum Verkleinern des von den Speicherzellen auf dem Halblei tersubstrat belegten Bereichs ist ein SRAM mit Speicherzel len bekannt, die jeweils aus fünf Elementen gebildet sind. In Fig. 17, 18 und 19 gezeigte Speicherzellenschaltungen stellen Beispiele für einen solchen herkömmlichen Speicher dar.

Fig. 17 ist ein Schaltbild eines herkömmlichen SRAM mit Speicherzellen mit jeweils fünf Elementen. Gemäß Fig. 17 enthält der Speicher Speicherzellen MB1 bis MB4, die jeweils aus drei NMOS-Transistoren und zwei Widerständen bestehen. Die Sourceanschlüsse der Treibertransistoren in den Spei cherzellen MB1 und MB2 in der k-ten Spalte sind an eine Schreibleitung WRk angeschlossen. Die Zugriffschalttransi storen sind an eine Bitleitung BLk angeschlossen. Gleicher maßen sind die Speicherzellen MB3 und MB4 in der k+1-ten Spalte an eine Schreibleitung WRk+1 und an eine Bitleitung BLk+1 angeschlossen.

In dem in Fig. 17 dargestellten Speicher dienen die Schreib leitungen WRk und WRk+1 dazu, bei dem Schreibvorgang über die Leitungen an die Speicherzellen ein Stromversorgungspo tential VDD anzulegen. Diese Speisespannung VDD für das Einschreiben von Daten wird über die Schreibleitungen an eine Spalte angelegt, in die Daten einzuschreiben sind, nämlich an die Speicherzellen einer Spalte, die anzuwählen ist. Bei dem Lesevorgang wird die Schreibleitung auf einem Massepotential VSS gehalten. Es ist ersichtlich, daß das Steuern der Spannungen an den Schreibleitungen nicht den Zweck hat, den Leistungsverbrauch in den Speicherzellen herabzusetzen.

Zum Vermeiden von Funktionsstörungen in dem in Fig. 17 gezeigten SRAM wird der Speicher gemäß Fig. 18 verbessert. Außerdem wird zum Verbessern des Integrationsgrades des in Fig. 17 gezeigten SRAM der in Fig. 19 gezeigte Speicher vorgeschlagen. Es ist ersichtlich, daß die Schreibleitungen VRi, VRi+1, VLi und VLi+1 in den in Fig. 18 und 19 gezeigten Speichern auf gleiche Weise wie in denk in Fig. 17 gezeigten Speicher zum Ausführen des Schreibvorgangs und nicht zum Verringern des Leistungsverbrauchs in den Speicherschaltun gen vorgesehen sind. Diese Schreibleitungen werden bei dem Schreibvorgang auf das Stromversorgungspotential VDD und bei dem Lesevorgang auf das Massepotential Vss gelegt.

Es ist möglich, daß in den vorangehend beschriebe nen herkömmlichen Speicherzellen der Gateoxydfilm des an die Wortleitung WL angeschlossenen NMOS-Transistors beschädigt werden kann.

Zudem wird in der Speicherzellenschaltung viel Leistung verbraucht. D.h., wenn der Speicher in einem aktiven Zustand ist, nämlich im Speicher ein Schreib- oder Lesevorgang ausgeführt wird, werden das Stromversorgungspotential VDD und das Massepotential Vss als Speisespannungen an alle Speicherzel len angelegt. Infolgedessen wird die Spannung VDD-Vss an die Gate-Source-Strecke des Zugriff bzw. Anwähltransistors in einer Speicherzelle angelegt, die nicht angewählt wird. Wenn ein hoher Integrationsgrad in dem Speicher angestrebt wird, wird der Gateoxydfilm dünn gestaltet. Infolgedessen besteht die Tendenz, daß der Gateoxydfilm durch die an die Gate-Source-Strecke angelegte Spannung zerstört wird. Zum Verhindern einer Zerstörung des Gateoxydfilms ist es vor teilhaft, die an der Gate-Source-Strecke anliegende Spannung zu verringern. Bei dem herkömmlichen SRAM wird dennoch im Lauf der Zeit der Gateoxydfilm zerstört, da an die Spei cherzelle ständig eine konstante Speisespannung angelegt wird. Somit erhöht sich durch die Zerstörung des Gateoxydfilms die Ausfallrate mit der Zeit.

Ferner bekannt ist aus der US 4,404,657 eine besondere Ausgestaltung einer Halbleiterspeicherzelle. Dabei wird zur Reduzierung der Zahl der verwendeten Bauelemente pro Speicherzelle eine Bauart mit nur noch drei Transistoren und zwei Widerständen verwendet.

Bei der eingangs genannten statischen Schreib/Lesespeicher anordnung gemäß der US 4,409,679 ist zur zeilenweisen Ansteuerung der Speicherzellen eine Vielzahl von Wortleitungen erkennbar. Gleichfalls ist zur spaltenweisen Ansteuerung der Speicherzellen eine Vielzahl von Bit und/oder Sourceleitungen vorgesehen.

Dabei wird der statischen Schreib/Lesespeicheranordnung ein Zeilenadressensignal sowie ein Spaltenadressensignal zugeführt, aus denen die entsprechend anzusteuernde Zeile sowie Spalte ermittelbar ist. Zur eigentlichen Ansteuerung wird ein Zeilendekodierer verwendet, der nach erfolgter Dekodierung des zugeführten Zeilenadressensignals die der anzusteuernden Zeile entsprechende Wortleitung mit einem vorbestimmten Potential beaufschlagt. Analog ist ein Spaltendekodierer vorgesehen, der nach erfolgter Dekodierung des zugeführten Spaltenadressensignals die der anzusteuernden Spalte entsprechenden Bit- bzw. Sourceleitungen mit vorbestimmten Potentialen beaufschlagt.

Dabei ist ersichtlich, daß zur Ansteuerung der Speicherzellen jeweils eine Wortleitung und zwei Bit- bzw. Sourceleitungen angeschaltet werden. Dieses führt zu einer Halbauswahl benachbarter Speicherzellen (half-selected memory cells), d. h. nicht benötigte bzw. anzusteuernde Speicherzellen werden mit der benachbarten Bit- bzw. Sourceleitung mit ausgewählt und bedingen einen erhöhten Leistungsverbrauch.

Zur Verringerung dieses Leistungsverbrauchs ist es gemäß der US 4,409,679 zudem vorgesehen, eine Sourcepotential- Steuerschaltung zu verwenden, die an die Sourceleitungen der nicht benötigten bzw. der nicht anzusteuernden Spalten ein Potential anlegt, das gegenüber dem für die Sourceleitung der benötigten bzw. anzusteuernden Spalte vorbestimmten Potential verringert ist.

Dazu ist bei der US 4,409,679 ein aus zwei Widerständen bestehender Spannungsteiler oder es sind zusätzliche, zur Speicherung nicht erforderliche Speicherzellen vorgesehen.

Jede der alternativen Vorgehensweisen bedingt aber einen erhöhten Schaltungsaufwand, der einer allgemein auf diesem Fachgebiet anzustrebenden Integrationsverbesserung entgegensteht.

Der Erfindung liegt daher die Aufgabe zugrunde, eine statische Schreib/Lesespeicheranordnung gemäß dem Oberbegriff des Patentanspruchs 1 derart weiterzubilden, daß ein verbesserter Integrationsgrad ermöglicht ist.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen gelöst.

Genauer wird die Aufgabe dadurch gelöst, daß jede der Speicherzellen über eine Schalteinrichtung mit lediglich einer Bitleitung verbindbar ist. Dieses beseitigt das bei der US 4,409,679 auftretende Problem der Halbauswahl von nicht benötigten bzw. anzusteuernden Speicherzellen, da aufgrund der Verbindung mit lediglich einer einzelnen Bitleitung benachbarte Speicherzellen nicht mit angewählt werden können.

Die Sourcepotential-Steuerschaltung weist ferner einen derartigen Aufbau auf, daß für jede der Sourceleitungen zumindest eine, mit Masse verbundene Reihenschaltung von Halbleiter-Schalteinrichtungen vorgesehen ist, deren Steueranschlüssen dem dekodierten Spaltenadressensignal entsprechende Steuersignale zugeführt werden.

Die Absenkung der Spannung an den Sourceleitungen der nicht benötigten bzw. der nicht anzusteuernden Spalten wird zudem auf einfache Weise dadurch ermöglicht, daß die Sourcepotential-Steuerschaltung eine weitere Halbleiter- Schalteinrichtung aufweist, die immer eingeschaltet ist und deren Schwellenspannung das an die Sourceleitungen der nicht anzusteuernden Spalten angelegte unterschiedliche Potential bestimmt. Ein eigens allein zur Spannungsab senkung gemäß der US 4,409,679 erforderlicher Spannungsteiler oder gar eine zusätzliche Speicherzelle kann mithin vermieden werden.

Vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.

Fig. 1 ist ein Schaltbild einer von in Fig. 2 gezeigten Speicherzellen,

Fig. 2 ist ein Blockschaltbild eines statischen Schreib/Lesespeichers gemäß einem ersten Ausführungsbeispiel,

Fig. 3 ist ein Zeitdiagramm zur Erläuterung der Funktion der in Fig. 1 gezeigten Speicherzelle,

Fig. 4 ist ein Teilschaltbild eines Beispiels für eine in Fig. 2 gezeigte Sourcepotential-Steuerschaltung,

Fig. 5 ist ein Teilschaltbild eines anderen Beispiels für die in Fig. 2 gezeigte Sourcepotential-Steuer schaltung,

Fig. 6 ist ein Teilschaltbild eines weiteren Beispiels für die in Fig. 2 gezeigte Sourcepotential-Steuer schaltung,

Fig. 7 ist eine Schnittansicht, die eine Struk tur einer in einem in Fig. 14 oder 15 gezeigten statischen Schreib/Lesespeicher verwendeten Zwischenverbindung zeigt,

Fig. 8 ist ein Teilschaltbild eines in Fig. 2 gezeigten Wortleitungsverstärkers,

Fig. 9 ist ein Schaltbild eines in Fig. 2 gezeigten Abfrageverstärkers,

Fig. 10 ist ein Zeitdiagramm zur Erläuterung der Funktion des in Fig. 9 gezeigten Abfrageverstärkers,

Fig. 11 ist ein Schaltbild einer anderen, bei dem in Fig. 2 gezeigten Speicher verwendbaren Speicherzelle,

Fig. 12 ist ein Schaltbild einer Speicherzelle gemäß einem zweiten Ausführungsbeispiel,

Fig. 13 ist ein Blockschaltbild eines stati schen Schreib/Lesespeichers gemäß einem dritten Ausführungs beispiel,

Fig. 14 ist ein Blockschaltbild eines stati schen Schreib/Lesespeichers gemäß einem vierten Ausführungs beispiel,

Fig. 15 ist ein Blockschaltbild eines stati schen Schreib/Lesespeichers gemäß einem fünften Ausführungs beispiel,

Fig. 16 ist ein Schaltbild einer Speicherzel lenschaltung und einer Sourcepotential-Steuerschaltung in einem herkömmlichen statischen Schreib/Lesespeicher,

Fig. 17 bis 19 sind jeweils ein Schaltbild des herkömmlichen Speichers mit Speicherzellen, die jeweils aus fünf Elementen bestehen,

Fig. 20 ist eine Schnittansicht, die die Struk tur eines in einer in Fig. 11 gezeigten Speicherzelle MC′ verwendeten Dünnfilmtransistors Q5 zeigt,

Fig. 21 ist eine grafische Darstellung von elektrischen Eigenschaften, die den Zusammenhang zwischen einer Wortleitungsspannung und einer Bitleitungsspannung bei Ausführungsbeispielen zeigt, bei denen ein Wortleitungsver stärker verwendet wird,

Fig. 22 ist ein Schaltbild, das einen Bitlei tungs-Lasttransistor mit geerdetem Gate zeigt,

Fig. 23 ist ein Blockschaltbild eines stati schen Schreib/Lesespeichers gemäß einem sechsten Ausfüh rungsbeispiel,

Fig. 24 ist ein Teilschaltbild, das eine in Fig. 23 gezeigte Wortleitungsspannung-Absenkschaltung 7′ zeigt,

Fig. 25 ist eine grafische Darstellung von elektrischen Eigenschaften, die den Zusammenhang zwischen einer Wortleitungsspannung und einer Bitleitungsspannung bei einem Ausführungsbeispiel zeigt, bei dem die Wortleitungs spannung-Absenkschaltung verwendet ist.

Gemäß Fig. 2 enthält ein statischer Schreib/Lesespeicher bzw. SRAM 1a einen Zeilenadressenpuffer 3, dem Zeilenadres sensignale RA0 bis RAm zugeführt werden, einen Spaltenadres senpuffer 4, dem Spaltenadressensignale CA0 bis CAn zuge führt werden, einen Zeilendecodierer 5 zum Decodieren der Zeilenadressensignale und zum selektiven Einschalten einer Wortleitung, einen Spaltendecodierer 6 zum Decodieren der Spaltenadressensignale und zum Wählen einer Bitleitung und einen Wortleitungsverstärker 7, der das Potential auf einer eingeschalteten Wortleitung anhebt. Auf einem Halbleitersub strat ist in Zeilen und Spalten eine Vielzahl von Speicher zellen MC angeordnet, die eine Speicherzellenanordnung bilden. Die in einer Spalte angeordneten Speicherzellen sind über eine entsprechende Bitleitung BL1, BL2, . . . an ein Y-Schaltglied 10 angeschlossen. Ferner sind die in einer Spalte angeordneten Speicherzellen über eine entsprechende Sourceleitung SL1, SL2 an eine Sourcepotential-Steuer schaltung 8 angeschlossen. Die in einer Zeile angeordneten Speicherzellen sind über eine entsprechende Wortleitung WL1, WL2 an den Wortleitungsverstärker 7 angeschlossen.

Die Bitleitungen BL1, BL2 sind über das Y-Schaltglied 10 und eine Eingabe/Ausgabe-Leitung 14 an einen Abfragever stärker 9 angeschlossen. Das Y-Schaltglied 10 spricht auf ein Spaltenwählsignal aus dem Spaltendecodierer 6 durch selektives Verbinden einer der Bitleitungen BL1, BL2, . . . mit der Leitung 14 an. Der Abfrageverstärker 9 wird durch ein über einen Eingabe/Ausgabe-Puffer 13 angelegtes Schreibein schaltsignal /WE eingeschaltet. Dadurch wird ein aus den Speicherzellen ausgelesenes Datensignal nach Verstärkung durch den Abfrageverstärker 9 über einen Ausgabepuffer 12 als Ausgangsdatensignal Do abgegeben. Ein Schreibdatensignal Di wird über einen Eingabepuffer 11, die Eingabe/Ausgabe- Leitung 14 und das Y-Schaltglied 10 den Speicherzellen zugeführt.

Die Sourceleitungs- bzw. Sourcepotential-Steuerschaltung 8 legt im Ansprechen auf die über den Spaltenadressenpuffer 4 angelegten Spaltenadressensignale CA0 bis CAn an die Source leitungen SL1, SL2, . . . der nicht angewählten Spalten ein vorbestimmtes mittleres Potential an. An die eine Sourcelei tung der durch die Spaltenadressensignale CA0 bis CAn ge wählten Spalte legt die Steuerschaltung 8 das Massepotential Vss an.

Fig. 1 ist ein Schaltbild einer der in Fig. 2 gezeigten Speicherzellen MC. Gemäß Fig. 1 enthält die Speicherzelle MC NMOS-Transistoren Q1 und Q2 als Treibertransistoren, Wider stände R1 und R2 als Lastwiderstände und einen NMOS- Transistor Q3 als Zugriffschalter. Der Transistor Q1 und der Widerstand R1 bilden einen Inverter, während der Transistor Q2 und der Widerstand R2 einen zweiten Inverter bilden. Daher ist durch zwei über Kreuz gekoppelte Inverter eine Datenspeicherschaltung gebildet. Ein gemeinsamer Verbin dungspunkt N1 zwischen dem Transistor Q2 und dem Widerstand R2 bildet einen einzigen Eingabe/Ausgabe-Knotenpunkt der Datenspeicherschaltung. Der Transistor Q3 ist zwischen den Knotenpunkt N1 und eine einzelne Bitleitung BL geschaltet und wird durch ein Signal auf einer Wortleitung WLi gesteu ert.

Ein Ende der Bitleitung BL ist über einen Bitleitung-Last transistor Q4 an eine Stromversorgungs- bzw. Speisespannung VDD angeschlossen. Das andere Ende der Bitleitung BL ist an die Eingabe/Ausgabe-Leitung 14 über einen NMOS-Transistor Q7 angeschlossen, der das in Fig. 2 gezeigte Y-Schaltglied 10 bildet. Der Transistor Q7 wird durch ein aus dem Spaltende codierer 6 angelegtes Spaltenwählsignal Yj geschaltet. Dem Zugriffschalter-Transistor Q3 wird über die Wortleitung WLi ein durch den Wortleitungsverstärker 7 hinsichtlich der Spannung erhöhtes Wortleitungssignal zugeführt.

Die Sourceanschlüsse der Treibertransistoren Q1 und Q2 sind an eine Sourceleitung SLj angeschlossen. Über die Sourcelei tung SLj legt die Sourcepotential-Steuerschaltung 8 an die Sourceanschlüsse der Transistoren Q1 und Q2 in der Speicher zelle MC das vorbestimmte mittlere Potential oder das Masse potential Vss an.

Die Fig. 1 zeigt nur eine Speicherzelle MC, jedoch haben die anderen Speicherzellen den gleichen Schaltungsaufbau. Die Speicherzellen in einer Spalte sind alle an eine einzige Bitleitung BLj und an eine einzige Sourceleitung SLj ange schlossen.

Die Fig. 3 ist ein Zeitdiagramm zur Erläuterung der Funktion der in Fig. 1 gezeigten Speicherzellenschaltung. Gemäß Fig. 1 und 3 fällt bei einem Schreibvorgang der Pegel des Schreibeinschaltsignals /WE ab. Eine Wortleitung WLi für eine durch ein Zeilenadressensignal RAw für den Schreibvor gang gewählte Zeile nimmt ein durch den in Fig. 2 gezeigten Wortleitungsverstärker 7 verstärktes hohes Potential an. Die Sourceleitung SLj für eine durch ein Spaltenadressensignal CAw für den Schreibvorgang gewählte Spalte wird durch die Sourcepotential-Steuerschaltung 8 auf das Massepotential Vss gelegt. Ferner nimmt die durch das Spaltenadressensignal CAw gewählte Bitleitung BLj entsprechend einem eingegebenen Datensignal Di, das in die Speicherzelle einzuschreiben ist, das hohe oder das niedrige Potential an. Infolgedessen wird der Zugriffschalter-Transistor Q3 zwischen der Bitleitung BLj und dem Knotenpunkt N1 leitend, nämlich auf niedrigen Durchgangswiderstand eingeschaltet, so daß das Datensignal auf der Bitleitung. BLj über den Knotenpunkt N1 an die Daten speicherschaltung angelegt wird. Durch das angelegte Datensignal wird der Zustand der Datenspeicherschaltung bestimmt.

Bei dem Lesevorgang wird die durch ein Zeilenadressensignal RAr für das Lesen gewählte Wortleitung WLi auf hohen Pegel gelegt. Daher wird der Transistor Q3 eingeschaltet und das Potential auf der Bitleitung BLj geringfügig geändert. Wenn der Spaltendecodierer 6 im Ansprechen auf ein Spaltenadres sensignal CAr für den Lesevorgang an das Gate des Transi stors Q7 ein Spaltenwählsignal Yj hohen Pegels anlegt, wird der Transistor Q7 eingeschaltet. Infolgedessen wird eine an der Bitleitung BLj auftretende Potentialänderung über den Transistor Q7 und die Eingabe/Ausgabe-Leitung 14 an den in Fig. 2 gezeigten Abfrageverstärker 9 angelegt. Das von dem Abfrageverstärker 9 verstärkte Datensignal wird über den Ausgabepuffer 12 als Ausgangsdatensignal Do ausgegeben.

Gemäß den vorstehenden Ausführungen wird die Sourceleitung SLj derjenigen Spalte, in der der Schreib- oder Lesevorgang auszuführen ist, während des Schreibens oder Lesens auf dem Massepotential Vss gehalten. D.h., durch die Sourcepoten tial-Steuerschaltung 8 wird das Massepotential Vss an die Sourceleitung SLj in der einen anzuwählenden Spalte ange legt. D.h., an die an die Sourceleitung SLj angeschlossenen Speicherzellen wird als Speisespannung die durch das Poten tial VDD und das Massepotential Vss bestimmte Potentialdif ferenz angelegt. Damit liegt an den Speicherzellen in der gewählten Spalte die Speisespannung VDD-Vss an.

Wenn die Speicherzellen in einer (nicht gezeigten) anderen, von der in Fig. 1 gezeigten Spalte verschiedenen Spalte gewählt werden, wird die Sourceleitung SLj der nunmehr nicht gewählten Spalte auf ein vorbestimmtes mittleres Potential Vm (von beispielsweise VDD/2) zwischen dem Speisepotential VDD und dem Massepotential Vss gebracht. Die Sourcepoten tial-Steuerschaltung 8 legt im Ansprechen auf ein Spalten adressensignal CAx das mittlere Potential Vm an die Source leitung SLj in einer Spalte an, in der kein Schreib- oder Lesevorgang ausgeführt wird. Dies bedeutet, daß an die Speicherzellen MC als Speisespannung die Potentialdifferenz VDD-Vm angelegt wird. Da die Speisespannung um Vm verrin gert wird, ist der Leistungsverbrauch der Speicherzellen in einer nicht angewählten Spalte verringert.

Es ist ersichtlich, daß durch die Verringerung der Speise spannung die an der Gate-Source-Strecke des Zugriffschalter- Transistors Q3 anliegende Spannung verringert ist. Mit einer Verbesserung des Integrationsgrades wird der Gateoxydfilm dünner. Die Zerstörung durch die anliegende Spannung ist jedoch verhindert, da die an dem Gateoxydfilm des Transi stors Q3 anliegende Spannung verringert ist. Dies hat zur Folge, daß die Ausfallrate von Speicherzellen MC im zeitli chen Ablauf gering ist.

Fig. 4 ist ein Teilschaltbild, das ein Beispiel für die in Fig. 2 gezeigten Schaltungen zum Steuern des Sourceleitungs potentials zeigt. Die in Fig. 4 gezeigten Schaltungen ent sprechend dem Schaltungsteil für das Steuern des Potentials der j-ten Sourceleitung SLj. Eine Decodierschaltung 8aj enthält PMOS-Transistoren 801 bis 80n, die parallel zwischen eine Speisespannung VDD und einen Ausgangsknotenpunkt N2 geschaltet sind, und NMOS-Transistoren 811 bis 81n, die in Reihe zwischen den Knotenpunkt N2 und das Massepotential Vss geschaltet sind. Die Transistoren 801 bis 80n nehmen an ihren Gateanschlüssen jeweils Spaltenadressensignale CA0j bis CAnj auf, die nach einer vorbestimmten Regel invertiert oder nichtinvertiert sind. Gleichermaßen nehmen die Transi storen 811 bis 81n an ihren Gateanschlüssen jeweils die geänderten Spaltenadressensignale CA0j bis CAnj auf. Nachdem die extern angelegten Spaltenadressensignale CA0 bis CAn durch eine nicht dargestellte Änderungsschaltung gemäß der vorbestimmten Regel geändert wurden, werden sie als geänder te Spaltenadressensignale CA0j bis CAnj an die Decodier schaltung 8aj angelegt.

Wenn die Speicherzellen in der j-ten Spalte angewählt wer den, nehmen alle geänderten Spaltenadressensignale CA0j bis CAnj den hohen Pegel an. Infolgedessen werden alle Transi storen 811 bis 81n eingeschaltet und es wird über den Aus gangsknotenpunkt N2 an eine Ausgabeschaltung 8bj ein Signal niedrigen Pegels angelegt. Daher werden in der Ausgabeschal tung 8bj ein PMOS-Transistor 831 und ein NMOS-Transistor 834 eingeschaltet, wodurch die Sourceleitung SLj auf Massepoten tial Vss gelegt wird. Infolgedessen wird an die Speicherzel len in der j-ten Spalte als Speisespannung die Potentialdif ferenz (VDD-Vss) angelegt.

Wenn die Speicherzellen in der j-ten Spalte nicht angewählt werden, wird durch die geänderten Spaltenadressensignale CA0j bis CAnj mindestens einer der Transistoren 811 bis 81n abgeschaltet. Außerdem wird mindestens einer der Transisto ren 801 bis 80n eingeschaltet. Über den Ausgangsknotenpunkt N2 wird an die Ausgabeschaltung 8bj eine Spannung hohen Pegels angelegt. Da ein Transistor 832 in der Ausgabeschal tung 8bj eingeschaltet wird, wird der Transistor 834 ausge schaltet. Infolgedessen wird an die Sourceleitung SLj als mittleres Potential Vm die Spannung (VDD-Vth) angelegt, die durch eine Schwellenspannung Vth eines NMOS-Transistors 833 bestimmt ist, der ständig eingeschaltet ist.

Der Wert des mittleren Potentials Vm wird in einem Bereich gewählt, in welchem der Transistor Q3, der nicht eingeschal tet werden sollte, nicht fälschlich durch eine relative Potentialdifferenz zwischen der Bitleitung BLj und dem Knotenpunkt Nl gemäß Fig. 1 eingeschaltet wird. Tatsächlich wird der Wert des mittleren Potentials Vm derart festgelegt, daß der Speicherzustand-der Datenspeicherschaltung nicht geändert wird. Wenn beispielsweise als Speisepotential VDD SV und als Massepotential Vss 0 V angelegt werden, wird ein mittleres Potential Vm im Bereich von 3,5 bis 4,5 V gewählt. Vm ist durch die Schwellenspannung Vth des Transistors 833 in der in Fig. 4 gezeigten Ausgabeschaltung 8bj bestimmt.

Die Fig. 5 und 6 zeigen jeweils andere Schaltungen, die als Teil der in Fig. 2 gezeigten Sourcepotential-Steuerschaltung 8 verwendbar sind. Gemäß Fig. 5 enthält eine Sourcepotenti al-Steuerschaltung 8cj NMOS-Transistoren 861 und 820 bis 82n, die in Reihe zwischen das Speisepotential VDD und das Massepotential Vss geschaltet sind. Der Transistor 861 ist ständig eingeschaltet und durch dessen Schwellenspannung wird auf die vorangehend beschriebene Weise das mittlere Potential Vm bestimmt. Da die Funktion der Sourcepotential- Steuerschaltung 8cj die gleiche wie die der in Fig. 4 ge zeigten Schaltung ist, erübrigt sich eine wiederholte Be schreibung.

Gemäß Fig. 6 enthält eine Sourcepotential-Steuerschaltung 8dj PMOS-Transistoren 840 bis 84n und NMOS-Transistoren 860 und 850 bis 85n. Da die Funktion dieser Schaltung grundle gend die gleiche wie die der in Fig. 4 gezeigten Schaltung 8aj ist, wird die Beschreibung nicht wiederholt.

Fig. 8 ist ein Teilschaltbild des in Fig. 2 gezeigten Wort leitungsverstärkers 7. Ein in Fig. 8 gezeigter Wortleitungs verstärker 7i dient dazu, eine an die i-te Wortleitung WLi angelegte Spannung zu verstärken. Gemäß Fig. 8 enthält der Verstärker 7i einen Spannungsgenerator 7a, der auf ein extern angelegtes Schreibeinschaltsignal /WE durch Erzeugen einer verstärkten Spannung anspricht, eine Pufferschaltung 7b, die auf ein aus dem Zeilendecodierer angelegtes Signal WLi′ durch Übertragen der verstärkten Spannung anspricht, und ein Schaltglied 7c, das auf das Signal /WE durch selek tives Abgeben der verstärkten Spannung oder der Speisespan nung VDD anspricht.

Da ein NMOS-Transistor 701 ständig eingeschaltet ist, wird ein Schaltungspunkt N3 von vorneherein auf das Potential VDD-Vth gelegt, wobei Vth die Schwellenspannung des Transi stors 701 ist. Wenn das Signal /WE von dem hohen Pegel (= VDD) auf den niedrigen Pegel (= Vss = 0) wechselt, nimmt durch die Ankoppelung eines Kondensators 712 das Potential an dem Schaltungspunkt N3 ungefähr das Potential 2VDD-Vth an. Das Signal /WE wird nach einer Verzögerung durch eine Verzögerungsschaltung 709 an das Gate eines PMOS-Transistors 706 angelegt. Infolgedessen wird der Transistor 706 einge schaltet, nachdem an dem Schaltungspunkt N3 die Spannung 2VDD-Vth entstanden ist. Damit wird ein Schaltungspunkt N4 gleichfalls auf das Potential von ungefähr 2VDD-Vth ge bracht. Wenn ein von dem Zeilendecodierer 5 angelegtes Wortleitungssignal WLi′ von dem niedrigen auf den hohen Pegel (= VDD) wechselt, wird an einem Schaltungspunkt N5 die Spannung zu VDD-Vth, wobei Vth die Schwellenspannung eines Transistors 702 ist. Das eingegebene Wortleitungssignal WLi′ wird über eine durch Inverter gebildete Verzögerungsschal tung 710 an das Gate eines NMOS-Transistors 704 angelegt.

Infolgedessen wird der Transistor 704 nach Ablauf einer durch die Verzögerungsschaltung 710 bestimmten Zeit ausge schaltet. Da hierbei das Potential an dem Schaltungspunkt N5 durch das Anschließen eines Kondensators 713 ansteigt, wird ein NMOS-Transistor 703 stärker durchgeschaltet, nämlich dessen Durchgangswiderstand verringert. Infolgedessen wird eine verstärkte Spannung 2VDD-Vth an die Wortleitung VLi angelegt.

Bei einem Lesevorgang wird durch das Signal /WE und ein Signal WE ein durch zwei NMOS-Transistoren 705 und 708 gebildetes Durchlaßschaltglied eingeschaltet. Der NMOS- Transistor 704 und ein PMOS-Transistor 707 sind jeweils eingeschaltet bzw. ausgeschaltet, da das Eingangs-Wortlei tungssignal WLi′ mit dem hohen Pegel (= VDD) angelegt wird. Infolgedessen wird an die Wortleitung WLi das Speisepoten tial VDD angelegt.

Die Fig. 9 ist ein Schaltbild des in Fig. 2 gezeigten Abfra geverstärkers 9. Die Fig. 10 ist ein Zeitdiagramm für die Erläuterung der Funktion des in Fig. 9 gezeigten Abfragever stärkers 9. Gemäß Fig. 9 wird ein aus der Speicherzelle ausgelesenes Signal Si über die Eingabe/Ausgabe-Leitung 14 an das Gate eines NMOS-Transistors 92 angelegt. Durch einen ständig eingeschaltet gehaltenen PMOS-Transistor 91 wird ein Schaltungspunkt Na zu einem Zeitpunkt t0 auf einem vorbe stimmten Potential gehalten. Daher wird durch einen durch das Potential an dem Schaltungspunkt Na eingeschalteten NMOS-Transistor 95 ein Schaltungspunkt Nb gleichfalls auf einem anderen vorbestimmten Potential gehalten.

Zu einem Zeitpunkt t1 wird durch ein ausgelesenes Daten signal das Potential des Eingangssignals Si geringfügig ge senkt. Wegen der Erhöhung des Widerstandes des Transistors 92 steigt das Potential an dem Schaltungspunkt Na an. Da dadurch das Potential an dem Gate eines NMOS-Transistors 94 ansteigt, wird dieser zu einem niedrigeren Einschaltwider stand eingeschaltet. Infolgedessen fällt zu einem Zeitpunkt t2 das Potential an einem Schaltungspunkt Nc stark ab. Da ein durch einen PMOS-Transistor 96 und einen NMOS-Transistor 97 gebildeter Inverter die Potentialänderung an dem Schal tungspunkt Nc invertiert und verstärkt, wird als Ausgangs signal So ein invertiertes Signal erhalten.

Die Fig. 11 ist ein Schaltbild einer anderen, in dem in Fig. 2 gezeigten statischen Schreib/Lesespeicher 1a anwendbaren Speicherzelle. Gemäß Fig. 11 enthält eine Speicherzelle MC′ im Vergleich zu der in Fig. 1 gezeigten Speicherzelle MC anstelle der Widerstände R1 und R2 PMOS-Transistoren Q5 und Q6. Die Transistoren Q5 und Q6 sind jeweils als Dünnfilm transistor ausgebildet.

Gemäß Fig. 20 enthält der eine Dünnfilmtransistor Q5 eine Schicht 22 aus polykristallinem Silicium, die auf einem mit Fremdstoffen dotierten Oxydfilm 21 ausgebildet ist, einen die Schicht 22 umgebenden, thermisch gebildeten Oxydfilm 23, auf dem Oxydfilm 21 ausgebildete Dünnfilme 24 und 25 aus polykristallinem Silicium und einen den thermisch erzeugten Oxydfilm 23 umgebenden Dünnfilm 26 aus polykristallinem Silicium. Die Schicht 22 aus dem polykristallinem Silicium bildet die Gateelektrode des Dünnfilmtransistors Q5. Die Dünnfilme 24 und 25 aus dem polykristallinen Silicium bilden jeweils die Sourceelektrode und die Drainelektrode des Dünnfilmtransistors Q5. Der Dünnfilm 26 aus polykristallinem Silicium wirkt als Kanalzone des Dünnfilmtransistors Q5. Der thermisch hergestellte Oxydfilm 23 bildet den Gateoxydfilm des Dünnfilmtransistors Q5.

Die Fig. 12 ist ein Schaltbild von Speicherzellen bei einem zweiten Ausführungsbeispiel. Die Fig. 12 zeigt zwei Speicherzellen MCj und MCj+1, die jeweils in zwei benachbarten Spalten angeordnet sind. Die Speicherzelle MCj in der j-ten Spalte ist an eine Bitleitung BLj angeschlos sen. Die Speicherzelle MCj+1 in der j+1-ten Spalte ist an eine Bitleitung BLj+1 angeschlossen. In der in Fig. 1 gezeigten Schaltung war in einer Spalte jeweils eine Source leitung SLj angebracht. Bei der in Fig. 12 gezeigten Schal tung ist jedoch eine Sourceleitung SLk für zwei benachbarte Spalten vorgesehen. Daher sind die Sourceanschlüsse von Treiber-Transistoren in den beiden benachbarten Speicherzel len MCj und MCj+1 an die gemeinsame Sourceleitung SLk ange schlossen.

Eine Sourcepotential-Steuerschaltung 8′ spricht auf die Spaltenadressensignale CA0 bis CAn an. Ihre Funktion ist jedoch im Vergleich zu der in Fig. 1 gezeigten Schaltung 8 etwas geändert. D.h., die Sourcepotential-Steuerschaltung 8′ legt entsprechend den Spaltenadressensignalen CA0 bis CAn an die Sourceleitung SLk das mittlere Potential Vm an, wenn weder die Speicherzelle MCj in der j-ten Spalte noch die Speicherzelle MCj+1 in der j+1-ten Spalte angewählt wird. Daher wird den beiden Speicherzellen MCj und MCj+1 als Speisespannung die Potentialdifferenz VDD-Vm zugeführt. Infolgedessen ist auf gleiche Weise wie bei der in Fig. 1 gezeigten Schaltung der Vorteil des geringeren Leistungsver brauchs und des Schützens eines Gateoxydfilms erzielbar.

Wenn eine der Speicherzellen in der j-ten oder der j+1-ten Spalte angewählt wird, wird von der Sourcepotential-Steuer schaltung 8′ an die Sourceleitung SLk das Massepotential Vss angelegt. Infolgedessen wird an die Speicherzellen MCj und MCj+1 als Speisespannung die Potentialdifferenz VDD-Vss angelegt. Bei dem in Fig. 12 gezeigten Ausführungsbeispiel wird als Speisespannung die Potentialdifferenz VDD-Vss an die Speicherzellen in einer Spalte angelegt, die nicht angewählt ist. Es ist jedoch ersichtlich, daß der vorange hend genannte Vorteil des geringen Leistungsverbrauchs auch hinsichtlich der nicht angewählten Spalte erzielt wird, da die in den Speicherzellen in einer einzelnen Spalte ver brauchte Leistung gering ist.

Die Fig. 13 ist ein Blockschaltbild eines statischen Schreib/Lesespeichers gemäß einem dritten Ausführungsbei spiel. Gemäß Fig. 13 ist in einem Speicher 1b die Lage einer Sourceleitungs- bzw. Sourcepotential-Steuer schaltung 8e auf dem Halbleitersubstrat von der Lage bei dem in Fig. 2 gezeigten Speicher 1a verschieden. D.h., bei dem in Fig. 2 gezeigten Speicher 1a sind der Spaltendecodierer 6 und die Sourcepotential-Steuerschaltung 8 an der gleichen Seite der Speicherzellenanordnung ausgebildet. Bei dem in Fig. 13 gezeigten Speicher 1b ist jedoch die Sourcepoten tial-Steuerschaltung 8e an der gegenüberliegenden Seite der Speicherzellenanordnung angebracht. D.h., auf dem Halblei tersubstrat sind der Spaltendecodierer 6 und die Sourcepo tential-Steuerschaltung 8e an den einander gegenüberliegen den Stellen mit der Speicherzellenanordnung dazwischen angeordnet. Daher hat der in Fig. 13 gezeigte Speicher 1b zusätzlich zu dem Vorteil des in Fig. 2 gezeigten Speichers 1a den folgenden Vorteil: Bei dem in Fig. 2 gezeigten Spei cher 1a müssen die Sourceleitungen über das Y-Schaltglied 10 hinweg angebracht werden. D.h., da die Sourceleitungen in einem im Y-Schaltglied 10 des Speichers 1a verbleibenden schmalen Bereich angebracht werden müssen, hat die Schaltung an diesem Teil eine komplizierte Struktur. Die Schaltungs auslegung wird mit einer Verbesserung des Integrationsgrades zunehmend schwieriger. Da gemäß Fig. 13 die Sourcepotential- Steuerschaltung 8e an der gegenüberliegenden Seite der Speicherzellenanordnung angebracht ist, treten die Source leitungen nicht durch das Y-Schaltglied 10 hindurch. Infol gedessen kann das vorstehend genannte Problem auch bei Weiterentwicklung des Integrationsgrades vermieden werden.

Die Fig. 14 und 15 sind jeweils ein Blockschaltbild eines statischen Schreib/Lesespeichers gemäß einem weiteren vier ten bzw. fünften Ausführungsbeispiel. Im allgemeinen hat die integrierte Halbleiterschaltung wie der statische Schreib/Lesespeicher ein rechteckiges Gehäuse. Das rechteckige Gehäuse wird häufig zum Anbringen von Zuleitun gen oder Anschlußstiften für die Eingabe und Ausgabe an den beiden gegenüberliegenden Seiten des Gehäuses benutzt. Daher ist die integrierte Halbleiterschaltung in dem rechteckigen Gehäuse, nämlich ein Halbleiterplättchen vorzugsweise recht eckig. Dieser Erfordernis ist durch das Formen der Schaltung gemäß Fig. 14 oder 15 genügt.

Gemäß Fig. 14 hat ein statischer Schreib/Lesespeicher 1c einen Spaltenadressenpuffer 4′, einen Spaltendecodierer 6′, eine Sourcepotential-Steuerschaltung 8f und ein Y-Schalt glied 10′, die alle unter Zwischensetzung der Speicherzel lenanordnung einem Zeilendecodierer 5 gegenüberliegend angeordnet sind. An das Y-Schaltglied 10′ sind über in Zeilenrichtung verlaufende Bitleitungen EBL1, EBL2, . . . die in Spaltenrichtung verlaufenden Bitleitungen BL1, BL2, . . . angeschlossen. Gleichermaßen sind an die Sourcepotential steuerschaltung 8f über verlängerte Sourceleitungen ESL1, ESL2, . . . die in Spaltenrichtung verlaufenden Sourceleitungen SL1, SL2, . . . angeschlossen. Der in Fig. 14 gezeigte Speicher 1c hat grundlegend die gleichen Vorteile wie der in Fig. 2 gezeigte Speicher 1a. Gemäß den vorstehenden Ausführungen hat jedoch der Speicher 1c den Vorteil, daß er leichter auf dem rechteckigen Halbleiterplättchen gebildet werden kann.

Ferner hat ein in Fig. 15 gezeigter statischer Schreib-/ Lesespeicher 1d den folgenden Vorteil: Gemäß Fig. 15 ist in dem Speicher 1d eine Sourcepotential-Steuerschaltung 8g im Vergleich zu dem in Fig. 14 gezeigten Speicher 1c an der zum Spaltendecodierer 6′ entgegengesetzten Seite der Speicher zellenanordnung ausgebildet. D.h., die Sourcepotential- Steuerschaltung 8g ist an der gleichen Seite wie der Zeilen decodierer 5 angeordnet. Aus den Fig. 14 und 15 ist ersicht lich, daß das Schritthalten mit der Steigerung des Integra tionsgrades leichter möglich ist, da die Zwischenverbindun gen in der Zeilenrichtung, nämlich die Wortleitungen, die verlängerten Bitleitungen und die verlängerten Sourceleitun gen weniger dicht angeordnet sind.

Die Fig. 7 zeigt einen Querschnitt durch die in dem in Fig. 14 oder 15 gezeigten Speicher 1c oder 1d verwendeten Zwi schenverbindungen. Gemäß Fig. 7 ist in einem n-Substrat 100 eine P-Senke 101 ausgebildet. Durch in der P-Senke 101 ausgebildete n⁺-Diffusionszonen 102 und 103 sind die Source und der Drain eines Zugriff-Transistors gebildet. Das Gate des Zugriff- bzw. Schalttransistors ist durch Polysilicium 104 gebildet. Auf Isolierschichten 105 und 109, die auf dem Substrat 100 ausgebildet sind, ist eine erste Zwischenver bindung 106 aus Aluminium gebildet. Die Zwischenverbindung 106 ist über eine Kontaktöffnung mit der n⁺-Diffusionszone 103 verbunden. Auf Isolierschichten 107 und 110, die auf der ersten Aluminium-Zwischenverbindungsschicht 106 ausgebildet sind, ist eine zweite Zwischenverbindungsschicht 108 aus Aluminium aufgebracht. Die zweite Zwischenverbindungsschicht 108 ist über eine Durchgangsöffnung mit der ersten Zwischen verbindungsschicht 106 verbunden. In den in Fig. 14 und 15 gezeigten Speichern 1c und 1d sind die in der Spaltenrich tung verlaufenden Bitleitungen und Sourceleitungen durch die erste Zwischenverbindungsschicht 106 aus Aluminium gebildet. Die in Zeilenrichtung verlaufenden Wortleitungen, Bitlei tungsverlängerungen und Sourceleitungsverlängerungen sind durch die zweite Zwischenverbindungsschicht 108 aus Alumi nium gebildet.

In den vorstehend beschriebenen Ausführungsbeispielen wird der in Fig. 8 ausführlich dargestellte Wortleitungsverstär ker 7 verwendet, wobei für diese Ausführungsbeispiele zwi schen den Verstärkerpegeln auf den Wortleitungen und den Schwellenspannungen und/oder Steilheiten der Transistoren die folgende Beziehung erforderlich ist:
In Fig. 21 ist auf der Ordinatenachse eine Wortleitungsspan nung V_WL aufgetragen, während auf der Abszissenachse eine Bitleitungsspannung V_BL dargestellt ist. In Abhängigkeit von dem Verhältnis zwischen der Wortleitungsspannung V_WL und der Bitleitungsspannung V_BL liegen ein durch eine Kurve C1 dargestellter Bereich zum Einschreiben von "0" und ein durch eine Kurve C2 dargestellter Bereich zum Einschreiben von "1" vor. Wenn die Daten in eine Speicherzelle eingeschrieben werden, wird die Wortleitungsspannung V_WL auf einen erhöhten Pegel 2VDD-Vth angehoben, der durch eine Linie V_WLW darge stellt ist. Wenn die Bitleitungsspannung V_BL zum Einschrei ben von "0" auf einen Pegel unterhalb von V_B1 oder zum Einschreiben von "1" auf einen Pegel über V_B2 geändert wird, wird der gewünschte Datenwert in die Speicherzelle einge schrieben.

Wenn dagegen die Daten ausgelesen werden, nimmt die Wortlei tungsspannung V_WL den durch eine Linie V_WLR dargestellten Speisespannungspegel VDD an. Wenn dabei gemäß Fig. 21 die Bitleitungsspannung V_BL niedriger als eine Spannung V_B0 ist, wird bei dem Lesevorgang das Einschreiben des Datenwertes 110 hervorgerufen. D.h., der gespeicherte Datenwert wird zerstört. Zum Verhindern einer solchen Zerstörung von Daten bei dem Lesevorgang werden die Schaltungskonstanten für die Transistoren in der in Fig. 1 gezeigten Schaltung folgender maßen gewählt:
Es sei angenommen, daß der Eingabe/Ausgabe-Knotenpunkt N1 der Speicherzelle MC gemäß Fig. 1 entsprechend einem gespei cherten Datenwert auf niedrigem Pegel liegt. D.h., bei diesem Zustand ist der Transistor Q2 eingeschaltet. Wenn bei einem Lesevorgang die Wortleitung WLi den Speisespannungspe gel VDD annimmt, leitet der Transistor Q3. Zu diesem Zeit punkt wird die Sourceleitung SLj auf Massepotential Vss (= 0 V) gelegt. Infolgedessen ist während der Zeitspanne, während der die Wortleitung WLi eingeschaltet ist, zwischen dem Speisespannungspotential VDD und dem Massepotential Vss ein Strompfad durch die Transistoren Q4, Q3 und Q2 gebildet, die eingeschaltet sind. Wenn die gesamte Steilheit der Transistoren Q2 und Q3 viel niedriger als diejenige des Transistors Q4 ist, wird während der Wortleitungseinschalt periode die Bitleitungsspannung V_BL niedriger als V_B0 gemäß Fig. 21. D.h., die Daten werden zerstört. Daher werden zum Verhindern einer solchen Datenzerstörung die Steilheiten (oder die Schwellenspannungen) der in Fig. 1 gezeigten Transistoren Q2, Q3 und Q4 derart festgelegt, daß bei dem in Fig. 1 gezeigten Ausführungsbeispiel während der Wortlei tungseinschaltperiode die Bitleitungsspannung V_BL über V_B0 liegt.

Zum Erfüllen dieser Erfordernis wird beispielsweise die in Fig. 1 gezeigte Schaltung derart ausgelegt, daß die Schwel lenspannung des Transistors Q4 kleiner als die Schwellen spannungen der Transistoren Q2 und Q3 ist. Alternativ wird gemäß Fig. 22 anstelle des in Fig. 1 gezeigten NMOS- Transistors Q4 ein PMOS-Transistor Q4′ mit geerdetem Gate verwendet.

Während bei allen vorstehend beschriebenen Ausführungsbei spielen der Fall erläutert wurde, daß bei dem Einschreiben von Daten die Wortleitungsspannung V_WL über die Speisespan nung VDD angehoben wird, werden im folgenden Ausführungsbei spiele beschrieben, bei denen bei dem Datenlesevorgang die Wortleitungsspannung V_WL im Vergleich zur Speisespannung VDD verringert bzw. abgesenkt wird.

Die Fig. 23 ist ein Blockschaltbild eines statischen Schreib/Lesespeichers 1e gemäß einem sechsten Ausführungs beispiel. Gemäß Fig. 23 enthält der Speicher bzw. SRAM 1e im Gegensatz zu dem in Fig. 2 gezeigten Spei cher 1a statt des Wortleitungsverstärkers 7 eine Wortlei tungsspannung-Absenkschaltung 7′. Die Absenkschaltung 7′ legt bei dem Einschreiben von Daten eine gewählte Wortlei tung auf den Speisespannungspegel VDD (von beispielsweise 3,0 V), während sie bei dem Lesen der Daten die gewählte Wortleitung auf einen verringerten Pegel VDD-Vth (von beispielsweise 1,5 V) legt.

Die Fig. 24 ist ein Teilschaltbild, das die in Fig. 23 gezeigte Wortleitungsspannung-Absenkschaltung 7′ zeigt. Die in Fig. 24 gezeigte Absenkschaltung 7i′ dient zum Steuern einer an die i-te Wortleitung WLi angelegten Spannung. Die Absenkschaltung 7i′ enthält PMOS-Transistoren 721 bis 726 und NMOS-Transistoren 727 bis 733.

Bei einem Datenschreibvorgang werden ein Signal /WE niedri gen Pegels und ein Signal WLi′ hohen Pegels angelegt. Da durch werden die Transistoren 721, 722 und 729 eingeschal tet, wodurch der Transistor 725 eingeschaltet wird. Infolge dessen wird über den Transistor 725 eine Wortleitungsspan nung WLi mit dem Speisespannungspegel VDD abgegeben. Ande rerseits werden bei einem Datenlesevorgang die Signale /WE und WLi′ mit dem hohen Pegel angelegt. Dadurch werden die Transistoren 727 und 724 eingeschaltet, wodurch der Transi stor 725 ausgeschaltet wird. Ferner werden die Transistoren 730 und 726 eingeschaltet, wodurch der Transistor 732 einge schaltet wird. Daher wird als Wortleitungsspannung WLi über den Transistor 732 die verringerte Spannung VDD-Vth abge geben, wobei Vth die Schwellenspannung des Transistors 732 ist.

In Fig. 25 sind jeweils ein Bereich zum Einschreiben von "0" und ein Bereich zum Einschreiben von "1" in den in Fig. 23 gezeigten Speicher 1e durch eine Kurve C3 bzw. C4 darge stellt. Bei einem Datenschreibvorgang nimmt die Wortlei tungsspannung V_WL den durch eine Linie V_WLW′ dargestellten Speisespannungspegel VDD an. Ferner wird die Bitleitungs spannung V_BL auf einen Pegel, der gleich V_B4 oder niedriger ist, oder auf einen Pegel geändert, der gleich V_B5 oder höher ist, wodurch in die Speicherzelle der Datenwert "0" bzw. "1" eingeschrieben wird.

Bei einem Datenlesevorgang nimmt dagegen die Wortleitungs spannung V_WL den durch eine Linie V_WLR′ dargestellten ver ringerten Pegel VDD-Vth an. Für diesen Fall ist die Schal tung gleichfalls derart ausgelegt, daß während einer Wort leitungseinschaltperiode die Bitleitungsspannung V_BL über dem in Fig. 25 gezeigten Pegel V_B3 liegt und dadurch die Datenzerstörung bei dem Datenlesevorgang verhindert ist.

Vorstehend wurde beschrieben, daß bei den Ausführungsbei spielen anstelle des Wortleitungsverstärkers 7 die Wortleitungsspannung-Absenkschaltung 7′ verwendet werden kann. Aus den Fig. 21 und 25 ist im einzelnen ersichtlich, daß der Verstärker 7 und die Absenkschaltung 7′ dazu dienen, bei dem Datenschreibvorgang das wirkungsvolle Einschreiben von Daten zu erzielen und bei dem Datenlesevorgang die schädliche Zerstörung von Daten zu verhindern.

Da der vorstehend beschriebene SRAM die Speicherzellenschal tung aus jeweils fünf Elementen enthält, ist seine Schal tungsdichte verbessert. Da außerdem die an einem Speicher transistor in einer nicht angewählten Spalte anliegende Spannung verringert ist, ist der Leistungsverbrauch verrin gert, während zugleich eine im Zeitablauf hervorgerufene Zerstörung des Gateoxydfilms in dem Zugriffschalter- Transistor verhindert werden kann. Außerdem sind Maßnahmen getroffen, ein bei der Schaltungsauslegung auftretendes Problem zu vermeiden, das durch die Fortschritte hinsicht lich des Integrationsgrades entstehen könnte (Ausführungs beispiele gemäß Fig. 13 und 15). Ferner wird auch das Aus bilden des statischen Schreib/Lesespeichers auf einem recht eckigen Halbleiterplättchen angeregt (Ausführungsbeispiele gemäß Fig. 14 und 15).

Claims

1. Statische Schreib/Lesespeicheranordnung mit
einer Vielzahl von in Zeilen und Spalten angeordneten Speicherzellen (MC),
einer Vielzahl von Wortleitungen (WL) zum zeilenweisen Ansteuern der Speicherzellen (MC),
einer Vielzahl von Bit- und Sourceleitungen (BL, SL) zum spaltenweisen Ansteuern der Speicherzellen (MC),
einem Zeilendekodierer (5) zum Dekodieren eines zuge führten Zeilenadressensignals (RA0-RAm) und zum Beaufschla gen der der anzusteuernden Zeile entsprechenden Wortleitung (WLi) mit einem vorbestimmten Potential,
einem Spaltendekodierer (6) zum Dekodieren eines zuge führten Spaltenadressensignals (CA0-CAn) und zum Beauf schlagen der der anzusteuernden Spalte entsprechenden Bit- und Sourceleitungen (BLj, SLj) mit vorbestimmten Potentia len, und
einer Sourcepotential-Steuerschaltung (8), die an die Sourceleitungen (SL) der nicht anzusteuernden Spalten ein gegenüber dem für die Sourceleitung (SLj) der anzusteuern den Spalte vorbestimmten Potential (Vss) unterschiedliches Potential (Vm) anlegt,
dadurch gekennzeichnet,
daß jede der Speicherzellen (MC) über eine Schaltein richtung (Q3) mit lediglich einer Bitleitung (BL) verbind bar ist,
daß die Sourcepotential-Steuerschaltung (8) für jede der Sourceleitungen (SL) zumindest eine, mit Masse verbun dene Reihenschaltung von Halbleiter-Schalteinrichtungen (811-81n; 820-82n; 850-85n) aufweist,
daß den Steueranschlüssen der Halbleiter- Schalteinrichtungen (811-81n; 820-82n; 850-85n) dem dekodierten Spaltenadressensignal (CA0-CAn) entsprechende Steuersignale (CA0j-CAnj) zugeführt werden, und
daß die Sourcepotential-Steuerschaltung (8) eine wei tere Halbleiter-Schalteinrichtung (833; 860; 861) aufweist, die immer eingeschaltet ist und deren Schwellenspannung (Vth) das an die Sourceleitungen (SL) der nicht anzusteu ernden Spalten angelegte unterschiedliche Potential (Vm) bestimmt.

2. Statische Schreib/Lesespeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicher zellen (MC) eine Datenspeichereinrichtung aus zwei kreuzge koppelten Invertern (R1, Q1, R2, Q2; Q5, Q6) umfaßt.

3. Statische Schreib/Lesespeicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Inverter jeweils aus einem Treibertransistor (Q1, Q2) und einem Lastwiderstand (R1, R2) gebildet sind.

4. Statische Schreib/Lesespeicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die kreuzgekoppel ten Inverter zwei kreuzgekoppelte NMOS-Inverter sind.

5. Statische Schreib/Lesespeicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die kreuzgekoppel ten Inverter zwei kreuzgekoppelte CMOS-Inverter sind.

6. Statische Schreib/Lesespeicheranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Sourcepotential-Steuerschaltung (8) über eine Vielzahl von verlängerten Sourceleitungen (ESL) mit den Sourceleitungen (SL) verbunden ist.

7. Statische Schreib/Lesespeicheranordnung nach einem der vorstehenden Ansprüche, gekennzeichnet durch eine Wortleitungs-Steuereinrichtung (7; 7′), die zwischen die Ausgänge des Zeilendekodierers (5) und die Vielzahl von Wortleitungen (WL) geschaltet ist und die auf ein extern angelegtes Schreibeinschaltsignal durch Steuern der Spannung einer eingeschalteten Wortleitung (WL) anspricht.

8. Statische Schreib/Lesespeicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Wortleitungs- Steuereinrichtung (7; 7′) den Pegel der Spannung an der eingeschalteten Wortleitung (WL) bei einem Datenschreibvor gang auf einen ersten vorbestimmten Spannungspegel und bei einem Datenlesevorgang auf einen zweiten vorbestimmten Spannungspegel ändert.

9. Statische Schreib/Lesespeicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Wortleitungs- Steuereinrichtung eine Spannungsanhebeeinrichtung (7) umfaßt, die auf das extern angelegte Schreibeinschaltsignal durch Anheben der Spannung an der eingeschalteten Wortlei tung (WL) auf den ersten vorbestimmten Spannungspegel anspricht.

10. Starische Schreib/Lesespeicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Wortleitungs- Steuereinrichtung eine Spannungsabsenkeinrichtung (7′) umfaßt, die auf das extern angelegte Schreibeinschaltsignal durch Absenken der Spannung an der eingeschalteten Wortlei tung (WL) auf den zweiten vorbestimmten Spannungspegel anspricht.

11. Statische Schreib/Lesespeicheranordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Spannungsanhe beeinrichtung (7) eine Spannungsgeneratoreinrichtung (7a), die auf das extern angelegte Schreibeinschaltsignal durch Erzeugen einer erhöhten Spannung anspricht, die höher als ein Versorgungsspannungspegel ist, eine Übertragungsein richtung (7b), die auf ein Ausgangssignal des Zeilendeko dierers (5) durch Übertragung der erhöhten Spannung anspricht, und eine Schalteinrichtung (7c) umfaßt, die auf das Schreibeinschaltsignal durch selektives Abgeben der von der Übertragungseinrichtung (7b) angelegten erhöhten Spannung oder der Versorgungsspannung anspricht.

12. Statische Schreib/Lesespeicheranordnung nach einem der vorstehenden Ansprüche, gekennzeichnet durch ein Halbleitersubstrat (1b), auf dem die Vielzahl der Speicher zellen (MC) ausgebildet ist, wobei die Sourcepotential- Steuerschaltung (8) und der Spaltendekodierer (6) auf dem Substrat in bezug auf die dazwischen liegende Vielzahl der Speicherzellen (MC) einander gegenübergesetzt angeordnet sind.

13. Statische Schreib/Lesespeicheranordnung nach Anspruch 12, dadurch gekennzeichnet, daß der Zeilendekodie rer (5) und der Spaltendekodierer (6) auf dem Substrat in bezug auf die dazwischen liegende Vielzahl der Speicherzel len (MC) einander gegenübergesetzt angeordnet sind.