JPS60231996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60231996A JPS60231996A JP59086876A JP8687684A JPS60231996A JP S60231996 A JPS60231996 A JP S60231996A JP 59086876 A JP59086876 A JP 59086876A JP 8687684 A JP8687684 A JP 8687684A JP S60231996 A JPS60231996 A JP S60231996A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- memory cell
- word line
- column
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体スタティックメモリの消費電力の低減
に関するものである。
に関するものである。
従来の半導体スタティックメモリは、第１図の様に構成
されていた。図において、（１）は６素子から成るメモ
リセル、（２）はワード線、（３）はビット線、（４）
はインバータトランジスタ、（５）はアクセストランジ
スタ、（６）は負荷抵抗、（７）は記憶ノード、（８）
ハビット線負荷である。
されていた。図において、（１）は６素子から成るメモ
リセル、（２）はワード線、（３）はビット線、（４）
はインバータトランジスタ、（５）はアクセストランジ
スタ、（６）は負荷抵抗、（７）は記憶ノード、（８）
ハビット線負荷である。
次にスタティックメモリの消費電流の一部となるコラム
電流について説明する。スタティックメモリでは、記憶
ノード（７ａ）と（７ｂ）に情報が記憶される。いま第
１図のように、（７ａ）にＩｔＨＨｇｈ＄１が、（７ｂ
）に” Ｌｏｗ”が記憶されているとき、図のように、
ワード線を”Ｈｉｇｈ”にすることにより選択されたメ
モリセルには、電源Ｖｃｃ−ビット線負荷（８ｂ）−ア
クセストランジスタ（５ｂ）−インバータトランジスタ
（４ｂ）−接地の流路を経て貫通電流（以下コラム電流
という）が流れる。スタティックＲＡＭにおいて問題な
のは、行デコーダによって活性化された１本のワード線
に接続されたすべてのメモリセルにコラム電流が流れ込
むことである。列デコーダによって選択される列以外の
メモリセルに流れ込むコラム電流は、全く無効なもので
ある。
電流について説明する。スタティックメモリでは、記憶
ノード（７ａ）と（７ｂ）に情報が記憶される。いま第
１図のように、（７ａ）にＩｔＨＨｇｈ＄１が、（７ｂ
）に” Ｌｏｗ”が記憶されているとき、図のように、
ワード線を”Ｈｉｇｈ”にすることにより選択されたメ
モリセルには、電源Ｖｃｃ−ビット線負荷（８ｂ）−ア
クセストランジスタ（５ｂ）−インバータトランジスタ
（４ｂ）−接地の流路を経て貫通電流（以下コラム電流
という）が流れる。スタティックＲＡＭにおいて問題な
のは、行デコーダによって活性化された１本のワード線
に接続されたすべてのメモリセルにコラム電流が流れ込
むことである。列デコーダによって選択される列以外の
メモリセルに流れ込むコラム電流は、全く無効なもので
ある。
コノ無効なコラム電流を削減する方法として、本特許出
願者らは、特願５４−０２７８５１にて、行デコーダを
中央に配し、ワード線を左右に分割し、一方だけしか活
性化させないようにすることにより、コラム電流を半減
させた。その具体例は、電子材料、昭和５５年６月号５
０頁に示している。しかし、この方法の欠点は、コラム
電流を半分しか削減できないことである。更に本特許出
願者らは、コラム電流を削減させるために、特願昭５７
−０９５９８２ にて、ワード線を多数に分割し、行選
択線と列ブロツク選択信号により上記の分割されたワー
ド線を活性化する方法を提案し、６４にビットスタティ
ックＲＡＭで具体化した。（ＩＳＳＣＣＤｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ、 ｐｐ、
５８−５９． Ｆｅｂ 。
願者らは、特願５４−０２７８５１にて、行デコーダを
中央に配し、ワード線を左右に分割し、一方だけしか活
性化させないようにすることにより、コラム電流を半減
させた。その具体例は、電子材料、昭和５５年６月号５
０頁に示している。しかし、この方法の欠点は、コラム
電流を半分しか削減できないことである。更に本特許出
願者らは、コラム電流を削減させるために、特願昭５７
−０９５９８２ にて、ワード線を多数に分割し、行選
択線と列ブロツク選択信号により上記の分割されたワー
ド線を活性化する方法を提案し、６４にビットスタティ
ックＲＡＭで具体化した。（ＩＳＳＣＣＤｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ、 ｐｐ、
５８−５９． Ｆｅｂ 。
１９８８）
しかし、この方法の欠点は、ワード線の他に、ワード線
と平行・に行選択線が必要で、メモリセルが複雑になる
ことである。
と平行・に行選択線が必要で、メモリセルが複雑になる
ことである。
やはりコラム電流を低減する方法として、非選択の列の
メモリセルの接地電位を上昇させ、コラム電流を低減す
ることを提案した例（特開昭５６−１４８５８７）があ
るが、低減するだけで、完全に遮断するまでに到ってい
ない。かつ上記接地線を列上にあるすべてのメモリセル
が共有しているために、接地線に負荷される寄生容量が
太き（なり、充放電に大電流を必要とするなどの欠点が
あった。
メモリセルの接地電位を上昇させ、コラム電流を低減す
ることを提案した例（特開昭５６−１４８５８７）があ
るが、低減するだけで、完全に遮断するまでに到ってい
ない。かつ上記接地線を列上にあるすべてのメモリセル
が共有しているために、接地線に負荷される寄生容量が
太き（なり、充放電に大電流を必要とするなどの欠点が
あった。
コラム電流を遮断する方法として、ビット線負荷をパル
スで駆動し貫通電流を遮断する方法が具体化されたが（
ｌ５ＳＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌｐ
ａｐｅｒｓ、 ｐ、 ２５８−２５９． Ｆｅｂ、 、
１９８２又は、ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ ｐａｐｅｒｓ、 ｐ、２６０−２６１
．Ｆｅｂ、。
スで駆動し貫通電流を遮断する方法が具体化されたが（
ｌ５ＳＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌｐ
ａｐｅｒｓ、 ｐ、 ２５８−２５９． Ｆｅｂ、 、
１９８２又は、ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ ｐａｐｅｒｓ、 ｐ、２６０−２６１
．Ｆｅｂ、。
１９８２） 、直流的な電流は低減できたものの、過渡
的に流れるコラム電流は削減できていない。
的に流れるコラム電流は削減できていない。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、非選択の列と行のメモリセルの接
地電位を上昇させ、被選択のワード線の電圧レベルを、
非選択セルの接地電位に、アクセストランジスタのしき
い値電圧を加えた電圧以下に設定し、非選択の列または
列ブロツクメモリセルには、直流的にも、過渡的にも電
流が流れ込まないようにすることにより、低消費成力の
半導体スタティックメモリを提供することを目的として
いる。
めになされたもので、非選択の列と行のメモリセルの接
地電位を上昇させ、被選択のワード線の電圧レベルを、
非選択セルの接地電位に、アクセストランジスタのしき
い値電圧を加えた電圧以下に設定し、非選択の列または
列ブロツクメモリセルには、直流的にも、過渡的にも電
流が流れ込まないようにすることにより、低消費成力の
半導体スタティックメモリを提供することを目的として
いる。
第２図はこの発明の一実施例を示すスタティック形メモ
リ装置の構成図であり、図において、（１）は６素子か
ら成るメモリセル、（２）はワード線、（３）はビット
線、（４）はインバータトランジスタ、（６）は負荷抵
抗、（７）は記憶ノード、（８）はビット線負荷、（９
）はメモリセルの接地ノード（以下ブロックＶｓｓと称
す）であり、Ｑｌ）はワード線（２）と列ブロツク選択
線ａ４１を入力とするＮＡＮＤゲート、（２）は列（ト
）アドレス信号を入力とし、ＡＮＤゲートからなる列ブ
ロツクセレクタ、（ＩＩは行（３）アドレス信号を入力
とする行間デコーダ、Ｑ◆は列ブロツク選択信号であり
、α時は第１電位点α〜を介して負荷抵抗（６）に接続
される第１電位発生手段である。ＮＡＮ Ｄゲート０１
＞は列ブロックと行が共に選択されたときのみ、ブロッ
ク■５ｓ（９）を接地（ＧＮＤ）電位にし、列ブロック
行のいずれかが非選択のときは、それよりも高い中間レ
ベルになるように設定し、かつワード線レベル（２ａ）
がブロックＶｓｓ（９）の電位にアクセストランジスタ
（５）のしきい値電圧ｖｔｈを加えた値以下になるよう
に設定している。
リ装置の構成図であり、図において、（１）は６素子か
ら成るメモリセル、（２）はワード線、（３）はビット
線、（４）はインバータトランジスタ、（６）は負荷抵
抗、（７）は記憶ノード、（８）はビット線負荷、（９
）はメモリセルの接地ノード（以下ブロックＶｓｓと称
す）であり、Ｑｌ）はワード線（２）と列ブロツク選択
線ａ４１を入力とするＮＡＮＤゲート、（２）は列（ト
）アドレス信号を入力とし、ＡＮＤゲートからなる列ブ
ロツクセレクタ、（ＩＩは行（３）アドレス信号を入力
とする行間デコーダ、Ｑ◆は列ブロツク選択信号であり
、α時は第１電位点α〜を介して負荷抵抗（６）に接続
される第１電位発生手段である。ＮＡＮ Ｄゲート０１
＞は列ブロックと行が共に選択されたときのみ、ブロッ
ク■５ｓ（９）を接地（ＧＮＤ）電位にし、列ブロック
行のいずれかが非選択のときは、それよりも高い中間レ
ベルになるように設定し、かつワード線レベル（２ａ）
がブロックＶｓｓ（９）の電位にアクセストランジスタ
（５）のしきい値電圧ｖｔｈを加えた値以下になるよう
に設定している。
第８図は、６素子からなるメモリセルψの回路図であり
、特に第１電位発生手段叫の回路を具体的に示したもの
である１、この第１電位発生手段竺は同一のインバータ
を奇数段重ねてフィードバックをかりた構成のリング発
振器すなわちリングオシレータａ′：）と、そのリング
オシレータ０ηにコンデンサ（至）を介してソースが接
続され、ドレインとゲートが電源電圧Ｖｃｃに接続され
るトランジスタ四、ソースが第１電位点（至）に接続さ
れ、ドレインとゲートがコンデンサ（ト）を介してリン
グオシレータαηに接続されるトランジスタに）とから
なるものであり、これによって記憶ノード（７）に記憶
されるＨ″の電位は、電源電圧Ｖｃｃより高くなり、Ｖ
ｃｃを５ｖ１リングオシレータαのの振幅を５ｖとすれ
ば約８ｖ程度になるものである。従って、ブロックＶｓ
ｓ （９）の電位が仮りに５ｖ程度であっても記憶ノー
ド（７）に記憶されている内容は保持されるものである
。
、特に第１電位発生手段叫の回路を具体的に示したもの
である１、この第１電位発生手段竺は同一のインバータ
を奇数段重ねてフィードバックをかりた構成のリング発
振器すなわちリングオシレータａ′：）と、そのリング
オシレータ０ηにコンデンサ（至）を介してソースが接
続され、ドレインとゲートが電源電圧Ｖｃｃに接続され
るトランジスタ四、ソースが第１電位点（至）に接続さ
れ、ドレインとゲートがコンデンサ（ト）を介してリン
グオシレータαηに接続されるトランジスタに）とから
なるものであり、これによって記憶ノード（７）に記憶
されるＨ″の電位は、電源電圧Ｖｃｃより高くなり、Ｖ
ｃｃを５ｖ１リングオシレータαのの振幅を５ｖとすれ
ば約８ｖ程度になるものである。従って、ブロックＶｓ
ｓ （９）の電位が仮りに５ｖ程度であっても記憶ノー
ド（７）に記憶されている内容は保持されるものである
。
以下、第８図の回路を第４図及び第５図の電圧レヘル図
を参照して説明する。非選択のメモリセルにおいては、
アクセストランジスタのソース電圧ＶＡＳはブロックＶ
ｓｓ （９）の電位Ｖｓｓにインバータトランジスタの
による電圧降下を加えた電位まで上昇しているので、ワ
ード線の電位ＶｗとアクセストランジスタのソースＶＡ
Ｓとの間の電位差が、アクセストランジスタのしきい値
電圧以上になる仁とはなく、アクセストランジスタは完
全に非導通となり、コラム電流のパスは完全にしゃ断さ
れる。
を参照して説明する。非選択のメモリセルにおいては、
アクセストランジスタのソース電圧ＶＡＳはブロックＶ
ｓｓ （９）の電位Ｖｓｓにインバータトランジスタの
による電圧降下を加えた電位まで上昇しているので、ワ
ード線の電位ＶｗとアクセストランジスタのソースＶＡ
Ｓとの間の電位差が、アクセストランジスタのしきい値
電圧以上になる仁とはなく、アクセストランジスタは完
全に非導通となり、コラム電流のパスは完全にしゃ断さ
れる。
また被選択のメモリセルにおいては、従来と同様、アク
セストランジスタのゲート、ソース間にはアクセストラ
ンジスタのしきい値電圧よりも十分に大きな電圧が印加
されるので、正常な書き込み、読み出し動作が行なわれ
る。
セストランジスタのゲート、ソース間にはアクセストラ
ンジスタのしきい値電圧よりも十分に大きな電圧が印加
されるので、正常な書き込み、読み出し動作が行なわれ
る。
またアドレス信号により、選択しているメモリセルが他
の列ブロックの他の行へ移動しても、元選択されていた
ブロックＶｓｓの小さな付加容量を充電し、新たに選択
されたメモリセルに接続されているブロックＶｓｓの小
さな付加容量を放電するだけであるから、これらの動作
に要する消費電力は非常に小さい。
の列ブロックの他の行へ移動しても、元選択されていた
ブロックＶｓｓの小さな付加容量を充電し、新たに選択
されたメモリセルに接続されているブロックＶｓｓの小
さな付加容量を放電するだけであるから、これらの動作
に要する消費電力は非常に小さい。
また、ブロック分割により消費電流を低減するのは、特
願昭５７−０９５９８２と同様であるが、本発明によれ
ば、前発明で用いているワード線は２本も必要とせず、
１本で良いから、メモリセルの構造が簡単になり、歩留
りが向上する。
願昭５７−０９５９８２と同様であるが、本発明によれ
ば、前発明で用いているワード線は２本も必要とせず、
１本で良いから、メモリセルの構造が簡単になり、歩留
りが向上する。
なお、上記実施例では、高抵抗負荷を用いたメモリセル
を使用したものを示したが、デプリーション型ＭＯ５）
ランジスタを用いたＥＤ型（エンハンスメント−デプリ
ーション型）メモリセルや、ＰＭＯ８）ランジスタを用
いたＣＡＩＱｓ型メモリセメモリセルもよ（、上記実施
例と同様の効果を奏する。
を使用したものを示したが、デプリーション型ＭＯ５）
ランジスタを用いたＥＤ型（エンハンスメント−デプリ
ーション型）メモリセルや、ＰＭＯ８）ランジスタを用
いたＣＡＩＱｓ型メモリセメモリセルもよ（、上記実施
例と同様の効果を奏する。
更に、上記実施例に於ては、第１電位点αυに第１電位
発生手段αＱを接続したものとしたが、直接電源に接続
してＶｃｃを与えても良い。
発生手段αＱを接続したものとしたが、直接電源に接続
してＶｃｃを与えても良い。
以上のように、この発明によれば、列をブロックに分割
し、非選択の列ブロック又は非選択のワード線上にある
メモリセルの接地電位を上昇させ、被選択のワード線の
電位を、非選択の列ブロック又は非選択のワード線上に
あるメモリセルの接地電位にアクセストランジスタのし
きい値電圧を加えた電位以下に設定したので、非選択の
列ブロックのメモリセルには直流的にも過渡的にも電流
が流れ込まず、かつ、ブロック分割により、セルの接地
線に付ずいする静電容量が小さいので、メモリセルの切
替時の充放電電流が少なく、低消費電力の半導体スタテ
ィックメモリが得られる効果がある。
し、非選択の列ブロック又は非選択のワード線上にある
メモリセルの接地電位を上昇させ、被選択のワード線の
電位を、非選択の列ブロック又は非選択のワード線上に
あるメモリセルの接地電位にアクセストランジスタのし
きい値電圧を加えた電位以下に設定したので、非選択の
列ブロックのメモリセルには直流的にも過渡的にも電流
が流れ込まず、かつ、ブロック分割により、セルの接地
線に付ずいする静電容量が小さいので、メモリセルの切
替時の充放電電流が少なく、低消費電力の半導体スタテ
ィックメモリが得られる効果がある。
第１図は従来の半導体スタティックメモリ装置のメモリ
セル部分を示す回路図、第２図はこの発明の一実施例を
示す半導体スタティックメモリ装置の構成図、第８図は
この発明の一実施例を示す半導体スタティックメモリ装
置のメモリセル部分の回路図、第４図は、この発明の一
実施例を示す半導体スタティックメモリ装置の非選択ブ
ロックの電圧レベルを示す図、第５図はこの発明の一実
施例を示す半導体スタティックメモリ装置の選択ブロッ
クの電圧レベルを示す図である。 図において、（１１ａ）（１１ｂ）（１１Ｃ）はワード
線とブロック選択線を入力とするＮＡＮＤゲート、（１
２ａ） （ｉ２ｂ） （１２Ｃ）はアドレス信号を人力
とするブロックセレクタである。 尚、各図中同一符号は同一または相当部分を示すものと
する。 代理人 大岩増雄 第１図 第３図 第４図 第５図
セル部分を示す回路図、第２図はこの発明の一実施例を
示す半導体スタティックメモリ装置の構成図、第８図は
この発明の一実施例を示す半導体スタティックメモリ装
置のメモリセル部分の回路図、第４図は、この発明の一
実施例を示す半導体スタティックメモリ装置の非選択ブ
ロックの電圧レベルを示す図、第５図はこの発明の一実
施例を示す半導体スタティックメモリ装置の選択ブロッ
クの電圧レベルを示す図である。 図において、（１１ａ）（１１ｂ）（１１Ｃ）はワード
線とブロック選択線を入力とするＮＡＮＤゲート、（１
２ａ） （ｉ２ｂ） （１２Ｃ）はアドレス信号を人力
とするブロックセレクタである。 尚、各図中同一符号は同一または相当部分を示すものと
する。 代理人 大岩増雄 第１図 第３図 第４図 第５図
Claims (1)
- （１）インバータＭＯ３）ランジスタとアクセストラン
ジスタと負荷素子から成るメモリセルを２次的に配列し
たスタティック形メモリ装置において、メモリセルアレ
イを複数の列ブロックに分割し、前記ブロック内にある
同−賃上のメモリセルの接地端子を、ワード線信号と列
ブロツク選択信号を入力とするＮＡＮＤゲートで駆動し
、かつ前記メモリセルの接地端子の電位が、列ブロック
又はワード線が非選択のときは、ワード線電位からアク
セストランジスタのしきい値電圧を差し引いた電位以上
に設定され、列ブロック、ワード練兵選択されたときは
、周辺回路と同じ接地電位（ＯＶ）になるように設定さ
れていることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086876A JPS60231996A (ja) | 1984-04-28 | 1984-04-28 | 半導体記憶装置 |
| GB08510210A GB2159359B (en) | 1984-04-28 | 1985-04-22 | Semiconductor static memory device |
| CA000480241A CA1234628A (en) | 1984-04-28 | 1985-04-26 | Semiconductor static memory device |
| KR1019850002830A KR910009408B1 (ko) | 1984-04-28 | 1985-04-26 | 반도체기억장치 |
| US07/097,330 US4768166A (en) | 1984-04-28 | 1987-09-10 | Semiconductor static memory device with cell grounding means for reduced power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086876A JPS60231996A (ja) | 1984-04-28 | 1984-04-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231996A true JPS60231996A (ja) | 1985-11-18 |
Family
ID=13899030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086876A Pending JPS60231996A (ja) | 1984-04-28 | 1984-04-28 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4768166A (ja) |
| JP (1) | JPS60231996A (ja) |
| KR (1) | KR910009408B1 (ja) |
| CA (1) | CA1234628A (ja) |
| GB (1) | GB2159359B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3714813A1 (de) * | 1987-05-04 | 1988-11-17 | Siemens Ag | Cmos-ram speicher auf einer gate array-anordnung |
| JPH01166391A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JP2875321B2 (ja) * | 1990-01-29 | 1999-03-31 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR950004853B1 (ko) * | 1991-08-14 | 1995-05-15 | 삼성전자 주식회사 | 저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치 |
| KR940003400B1 (ko) * | 1991-08-27 | 1994-04-21 | 삼성전자 주식회사 | 반도체 기억장치 |
| JP3230848B2 (ja) * | 1991-09-20 | 2001-11-19 | 三菱電機株式会社 | スタティックランダムアクセスメモリ装置 |
| JP2905647B2 (ja) * | 1992-04-30 | 1999-06-14 | 三菱電機株式会社 | スタティックランダムアクセスメモリ装置 |
| JPH09120682A (ja) * | 1995-10-24 | 1997-05-06 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US6141240A (en) * | 1998-09-17 | 2000-10-31 | Texas Instruments Incorporated | Apparatus and method for static random access memory array |
| US6940778B2 (en) * | 2003-10-29 | 2005-09-06 | Hewlett-Packard Development Company, L.P. | System and method for reducing leakage in memory cells using wordline control |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4120047A (en) * | 1977-04-20 | 1978-10-10 | National Semiconductor Corporation | Quasi-static MOS memory array with standby operation |
| JPS56143587A (en) * | 1980-03-26 | 1981-11-09 | Fujitsu Ltd | Static type memory circuit |
| JPS58105563A (ja) * | 1981-12-17 | 1983-06-23 | Mitsubishi Electric Corp | 基板バイアス発生回路 |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS5990290A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | 半導体記憶装置 |
-
1984
- 1984-04-28 JP JP59086876A patent/JPS60231996A/ja active Pending
-
1985
- 1985-04-22 GB GB08510210A patent/GB2159359B/en not_active Expired
- 1985-04-26 KR KR1019850002830A patent/KR910009408B1/ko not_active IP Right Cessation
- 1985-04-26 CA CA000480241A patent/CA1234628A/en not_active Expired
-
1987
- 1987-09-10 US US07/097,330 patent/US4768166A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR910009408B1 (ko) | 1991-11-15 |
| GB2159359B (en) | 1988-01-13 |
| CA1234628A (en) | 1988-03-29 |
| GB2159359A (en) | 1985-11-27 |
| GB8510210D0 (en) | 1985-05-30 |
| KR850008239A (ko) | 1985-12-13 |
| US4768166A (en) | 1988-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3916390A (en) | Dynamic memory with non-volatile back-up mode | |
| US6269021B1 (en) | Memory cell of nonvolatile semiconductor memory device | |
| US4485460A (en) | ROM coupling reduction circuitry | |
| US4710900A (en) | Non-volatile semiconductor memory device having an improved write circuit | |
| US4760561A (en) | MOS static type RAM having a variable load | |
| EP0467607B1 (en) | Semiconductor memory device | |
| US5088060A (en) | Electrically erasable programmable read-only memory with NAND memory cell structure | |
| US6118705A (en) | Page mode erase in a flash memory array | |
| JPS63179617A (ja) | Ｍｏｓ技術を応用した電圧スイッチ回路 | |
| US4159540A (en) | Memory array address buffer with level shifting | |
| US4374430A (en) | Semiconductor PROM device | |
| JPH10112188A (ja) | 半導体集積回路装置 | |
| US4259731A (en) | Quiet row selection circuitry | |
| JPS60231996A (ja) | 半導体記憶装置 | |
| US4110840A (en) | Sense line charging system for random access memory | |
| CA1115843A (en) | Dynamic precharge circuitry | |
| US3702926A (en) | Fet decode circuit | |
| US4267464A (en) | Decoder circuit | |
| US4011549A (en) | Select line hold down circuit for MOS memory decoder | |
| US4446386A (en) | MOS Decoder circuit using phase clocking for reducing the power consumption | |
| JP4475762B2 (ja) | 階層型列デコーダを有する単一電源電圧不揮発性記憶装置 | |
| US6310795B1 (en) | Semiconductor memory device with data retention characteristic of improved stability | |
| JPH0516119B2 (ja) | ||
| JPS6027118B2 (ja) | 半導体メモリ装置 | |
| US3898630A (en) | High voltage integrated driver circuit |