JP2905647B2 - スタティックランダムアクセスメモリ装置 - Google Patents
スタティックランダムアクセスメモリ装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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Description
【０００１】
【産業上の利用分野】この発明は、一般にスタティック
ランダムアクセスメモリ装置に関し、特に、シングルビ
ット線構成を有するスタティックランダムアクセスメモ
リ装置に関する。
ランダムアクセスメモリ装置に関し、特に、シングルビ
ット線構成を有するスタティックランダムアクセスメモ
リ装置に関する。
【０００２】
【背景の技術】一般に、スタティックランダムアクセス
メモリ（以下「ＳＲＡＭ」という）は、コンピュータを
はじめとする様々な電子機器に用いられており、それら
の機器における機能が向上されるにつれて、半導体メモ
リにおける低電力消費および高集積化がより強く望まれ
ている。このような要求の下で、従来より、シングルビ
ット線構成を有するＳＲＡＭが知られる。
メモリ（以下「ＳＲＡＭ」という）は、コンピュータを
はじめとする様々な電子機器に用いられており、それら
の機器における機能が向上されるにつれて、半導体メモ
リにおける低電力消費および高集積化がより強く望まれ
ている。このような要求の下で、従来より、シングルビ
ット線構成を有するＳＲＡＭが知られる。
【０００３】図５５は、シングルビット線構成を有する
ＳＲＡＭ用メモリセルの回路図である。図５５に示した
回路は、“16K CMOS/SOS Asynchronous Static RAM”と
題された論文（“ダイジェスト・オブ・テクニカルペー
パーズ”，ｐｐ．１０４〜１０５，１９７９，ＩＥＥ
Ｅ，ＩＳＳＣＣ）に開示されている。図５５を参照し
て、このメモリセルは、ＰＭＯＳトランジスタＱ２１，
Ｑ２２と、ＮＭＯＳトランジスタＱ２３，Ｑ２４，Ｑ２
５と、ダイオードＤ１，Ｄ２とを含む。データ記憶回
路、すなわちラッチ回路が、トランジスタＱ２１ないし
Ｑ２４およびダイオードＤ１，Ｄ２により構成される。
このデータ記憶回路は、アクセスゲートトランジスタＱ
２５を介して、シングルビット線ＢＬに接続される。ト
ランジスタＱ２５のゲートはワード線ＷＬに接続され
る。
ＳＲＡＭ用メモリセルの回路図である。図５５に示した
回路は、“16K CMOS/SOS Asynchronous Static RAM”と
題された論文（“ダイジェスト・オブ・テクニカルペー
パーズ”，ｐｐ．１０４〜１０５，１９７９，ＩＥＥ
Ｅ，ＩＳＳＣＣ）に開示されている。図５５を参照し
て、このメモリセルは、ＰＭＯＳトランジスタＱ２１，
Ｑ２２と、ＮＭＯＳトランジスタＱ２３，Ｑ２４，Ｑ２
５と、ダイオードＤ１，Ｄ２とを含む。データ記憶回
路、すなわちラッチ回路が、トランジスタＱ２１ないし
Ｑ２４およびダイオードＤ１，Ｄ２により構成される。
このデータ記憶回路は、アクセスゲートトランジスタＱ
２５を介して、シングルビット線ＢＬに接続される。ト
ランジスタＱ２５のゲートはワード線ＷＬに接続され
る。
【０００４】書込動作において、トランジスタＱ２５の
ゲート電圧がワード線ＷＬを介して昇圧される。したが
って、トランジスタＱ２５がオンし、ビット線ＢＬの電
位により決定されるデータが、データ記憶回路において
ストアされる。
ゲート電圧がワード線ＷＬを介して昇圧される。したが
って、トランジスタＱ２５がオンし、ビット線ＢＬの電
位により決定されるデータが、データ記憶回路において
ストアされる。
【０００５】図５５に示したメモリセルは、５つのＭＯ
Ｓトランジスタにより構成されるので、半導体基板上の
占有面積が減少され得るのであるが、大きな電力消費を
有していた。電力消費を減少させるため、本願出願人
は、図５６に示した回路構成を既に提案している。
Ｓトランジスタにより構成されるので、半導体基板上の
占有面積が減少され得るのであるが、大きな電力消費を
有していた。電力消費を減少させるため、本願出願人
は、図５６に示した回路構成を既に提案している。
【０００６】図５６は、本願出願人によって先に提案さ
れているＳＲＡＭ用メモリセルの回路図である。図５６
を参照して、メモリセルＭＣは、データ記憶回路を構成
するＰＭＯＳトランジスタＱ３１，Ｑ３２およびＮＭＯ
ＳトランジスタＱ３３，Ｑ３４と、アクセスゲートとし
てのＮＭＯＳトランジスタＱ３５とを含む。データ記憶
回路１は、トランジスタＱ３５を介してシングルビット
線ＢＬｊに接続される。データ記憶回路１の接地側は、
ソース線ＳＬｊに接続される。
れているＳＲＡＭ用メモリセルの回路図である。図５６
を参照して、メモリセルＭＣは、データ記憶回路を構成
するＰＭＯＳトランジスタＱ３１，Ｑ３２およびＮＭＯ
ＳトランジスタＱ３３，Ｑ３４と、アクセスゲートとし
てのＮＭＯＳトランジスタＱ３５とを含む。データ記憶
回路１は、トランジスタＱ３５を介してシングルビット
線ＢＬｊに接続される。データ記憶回路１の接地側は、
ソース線ＳＬｊに接続される。
【０００７】書込動作において、ワード線ＷＬｉがワー
ド線昇圧回路３０７により昇圧されるので、トランジス
タＱ３５のゲート電圧が昇圧される。したがって、トラ
ンジスタＱ３５がより低いコンダクタンスでＯＮするの
で、データ記憶回路１内にビット線ＢＬｊの電位により
決定されるデータがストアされる。
ド線昇圧回路３０７により昇圧されるので、トランジス
タＱ３５のゲート電圧が昇圧される。したがって、トラ
ンジスタＱ３５がより低いコンダクタンスでＯＮするの
で、データ記憶回路１内にビット線ＢＬｊの電位により
決定されるデータがストアされる。
【０００８】メモリセルＭＣを含む列がアクセスされな
いとき、ソース線電位制御回路３０８は、列アドレス信
号ＣＡ０ないしＣＡｎに応答して、ソース線ＳＬｊを中
間電位Ｖｍ（＝ＶＤＤ／２）にもたらす。これにより、
データ記憶回路１に供給される電源電圧が半分に減少さ
れるので、メモリセルＭＣにおいて消費される電力が減
少され得る。
いとき、ソース線電位制御回路３０８は、列アドレス信
号ＣＡ０ないしＣＡｎに応答して、ソース線ＳＬｊを中
間電位Ｖｍ（＝ＶＤＤ／２）にもたらす。これにより、
データ記憶回路１に供給される電源電圧が半分に減少さ
れるので、メモリセルＭＣにおいて消費される電力が減
少され得る。
【０００９】
【発明が解決しようとする課題】図５６に示した回路構
成では、ソース線電位制御回路３０８の作用によりメモ
リセルＭＣにおいて消費される電力を減少させようとす
るのであるが、アクセスされる場合またはアクセスされ
ない場合によってソース線ＳＬｊを充放電する必要が生
じる。したがって、ソース線ＳＬｊの充放電により消費
される電力消費が無視できない。
成では、ソース線電位制御回路３０８の作用によりメモ
リセルＭＣにおいて消費される電力を減少させようとす
るのであるが、アクセスされる場合またはアクセスされ
ない場合によってソース線ＳＬｊを充放電する必要が生
じる。したがって、ソース線ＳＬｊの充放電により消費
される電力消費が無視できない。
【００１０】これに加えて、図５５および図５６に示し
たＳＲＡＭでは、書込動作においてワード線が昇圧され
るので、昇圧されたワード線に接続されている他のメモ
リセルにおいても、必要でないにもかかわらずデータ書
込が行なわれ得る。すなわち、アクセスされるべきでな
い他の列におけるメモリセルのアクセスゲートトランジ
スタのゲート電極が昇圧されるので、その列におけるビ
ット線の電位により決定されるデータ（不定）によりス
トアされていたデータが変更されてしまう。
たＳＲＡＭでは、書込動作においてワード線が昇圧され
るので、昇圧されたワード線に接続されている他のメモ
リセルにおいても、必要でないにもかかわらずデータ書
込が行なわれ得る。すなわち、アクセスされるべきでな
い他の列におけるメモリセルのアクセスゲートトランジ
スタのゲート電極が昇圧されるので、その列におけるビ
ット線の電位により決定されるデータ（不定）によりス
トアされていたデータが変更されてしまう。
【００１１】この発明は、上記のような課題を解決する
ためになされたもので、シングルビット線構成を有する
スタティックランダムアクセスメモリ装置において、デ
ータ書込動作において不必要なメモリセルへの誤ったデ
ータ書込を防ぐことを目的とする。
ためになされたもので、シングルビット線構成を有する
スタティックランダムアクセスメモリ装置において、デ
ータ書込動作において不必要なメモリセルへの誤ったデ
ータ書込を防ぐことを目的とする。
【００１２】
【００１３】
【００１４】
【００１５】
【課題を解決するための手段】請求項１の発明に係るス
タティックランダムアクセスメモリ装置は、複数の行お
よび複数の列に配設された複数のメモリセルを備えたメ
モリセルアレイと、各々が対応する１つの列内のメモリ
セルに接続された複数のビット線とを含む。各メモリセ
ルは、単一の入出力ノードを介して与えられるデータ信
号を記憶するデータ記憶手段と、対応する列内のビット
線と入出力ノードとの間に接続され、行および列アドレ
ス信号に応答して導通するスイッチング手段とを備え
る。このスタティックランダムアクセスメモリ装置は、
さらに、各々が複数のビット線の対応する１本に接続さ
れた複数のダミーセルと、各々がメモリセルアレイ内の
２つの隣接する列毎に設けられ、複数のビット線の対応
する２本の間に接続された複数の差動センスアンプ手段
と、各々がメモリセルアレイ内の２つの隣接する列毎に
設けられ、複数のビット線の対応する２本の一方を選択
する列アドレス信号に応答して、対応する２本のビット
線の他方に接続されたダミーセルを能動化させる複数の
ダミーセル能動化手段とを含む。
タティックランダムアクセスメモリ装置は、複数の行お
よび複数の列に配設された複数のメモリセルを備えたメ
モリセルアレイと、各々が対応する１つの列内のメモリ
セルに接続された複数のビット線とを含む。各メモリセ
ルは、単一の入出力ノードを介して与えられるデータ信
号を記憶するデータ記憶手段と、対応する列内のビット
線と入出力ノードとの間に接続され、行および列アドレ
ス信号に応答して導通するスイッチング手段とを備え
る。このスタティックランダムアクセスメモリ装置は、
さらに、各々が複数のビット線の対応する１本に接続さ
れた複数のダミーセルと、各々がメモリセルアレイ内の
２つの隣接する列毎に設けられ、複数のビット線の対応
する２本の間に接続された複数の差動センスアンプ手段
と、各々がメモリセルアレイ内の２つの隣接する列毎に
設けられ、複数のビット線の対応する２本の一方を選択
する列アドレス信号に応答して、対応する２本のビット
線の他方に接続されたダミーセルを能動化させる複数の
ダミーセル能動化手段とを含む。
【００１６】請求項３の発明に係るスタティックランダ
ムアクセスメモリ装置は、複数の行および複数の列に配
設された複数のメモリセルを備えたメモリセルアレイ
と、各々が対応する１つの列内のメモリセルに接続され
た複数のビット線とを含む。各メモリセルは、単一の入
出力ノードを介して与えられるデータ信号を記憶するデ
ータ記憶手段と、対応する列内のビット線と入出力ノー
ドとの間に接続され、行および列アドレス信号に応答し
て導通するスイッチング手段とを備える。このスタティ
ックランダムアクセスメモリ装置は、さらに、外部から
与えられる書込制御信号に応答して、行および列アドレ
ス信号によって選択されたメモリセル内のデータ記憶手
段のデータ記憶状態を安定化または不安定化させる状態
制御手段を含む。データ記憶手段が、第１および第２の
電源電位の間に直列に接続された第１導電型の第１の電
界効果トランジスタおよび第１導電型とは逆の第２導電
型の第２の電界効果トランジスタと、入出力ノードで第
１および第２の電源電位の間に直列に接続された第１導
電型の第３の電界効果トランジスタおよび第２導電型の
第４の電界効果トランジスタとを含む。第１および第２
の電界効果トランジスタは、ゲート電極が入出力ノード
に接続される。第３および第４の電界効果トランジスタ
は、ゲート電極が第１および第２の電界効果トランジス
タの共通接続ノードに接続される。第１の電界効果トラ
ンジスタは、第３の電界効果トランジスタよりも高い相
互コンダクタンスを有している。
ムアクセスメモリ装置は、複数の行および複数の列に配
設された複数のメモリセルを備えたメモリセルアレイ
と、各々が対応する１つの列内のメモリセルに接続され
た複数のビット線とを含む。各メモリセルは、単一の入
出力ノードを介して与えられるデータ信号を記憶するデ
ータ記憶手段と、対応する列内のビット線と入出力ノー
ドとの間に接続され、行および列アドレス信号に応答し
て導通するスイッチング手段とを備える。このスタティ
ックランダムアクセスメモリ装置は、さらに、外部から
与えられる書込制御信号に応答して、行および列アドレ
ス信号によって選択されたメモリセル内のデータ記憶手
段のデータ記憶状態を安定化または不安定化させる状態
制御手段を含む。データ記憶手段が、第１および第２の
電源電位の間に直列に接続された第１導電型の第１の電
界効果トランジスタおよび第１導電型とは逆の第２導電
型の第２の電界効果トランジスタと、入出力ノードで第
１および第２の電源電位の間に直列に接続された第１導
電型の第３の電界効果トランジスタおよび第２導電型の
第４の電界効果トランジスタとを含む。第１および第２
の電界効果トランジスタは、ゲート電極が入出力ノード
に接続される。第３および第４の電界効果トランジスタ
は、ゲート電極が第１および第２の電界効果トランジス
タの共通接続ノードに接続される。第１の電界効果トラ
ンジスタは、第３の電界効果トランジスタよりも高い相
互コンダクタンスを有している。
【００１７】請求項４の発明に係るスタティックランダ
ムアクセスメモリ装置は、データ記憶手段が、第１およ
び第２の電源電位の間に直列に接続された第１導電型の
第１の電界効果トランジスタおよび第１導電型とは逆の
第２導電型の第２の電界効果トランジスタと、入出力ノ
ードで第１および第２の電源電位の間に直列に接続され
た第１導電型の第３の電界効果トランジスタおよび第２
導電型の第４の電界効果トランジスタとを含む。第１お
よび第２の電界効果トランジスタは、ゲート電極が入出
力ノードに接続される。第３および第４の電界効果トラ
ンジスタは、ゲート電極が第１および第２の電界効果ト
ランジスタの共通接続ノードに接続される。第４の電界
効果トランジスタは、第２の電界効果トランジスタより
も低いしきい電圧を有している。
ムアクセスメモリ装置は、データ記憶手段が、第１およ
び第２の電源電位の間に直列に接続された第１導電型の
第１の電界効果トランジスタおよび第１導電型とは逆の
第２導電型の第２の電界効果トランジスタと、入出力ノ
ードで第１および第２の電源電位の間に直列に接続され
た第１導電型の第３の電界効果トランジスタおよび第２
導電型の第４の電界効果トランジスタとを含む。第１お
よび第２の電界効果トランジスタは、ゲート電極が入出
力ノードに接続される。第３および第４の電界効果トラ
ンジスタは、ゲート電極が第１および第２の電界効果ト
ランジスタの共通接続ノードに接続される。第４の電界
効果トランジスタは、第２の電界効果トランジスタより
も低いしきい電圧を有している。
【００１８】
【００１９】
【００２０】
【００２１】
【作用】請求項１の発明におけるスタティックランダム
アクセスメモリ装置では、あるメモリセルからデータが
読出されるとき、データ記憶手段内にストアされたデー
タ信号が対応する２本のビット線の一方に供給される。
対応する２本のビット線の他方に接続されたダミーセル
は、当該メモリセルを選択する列アドレス信号に応答し
て能動化される。対応する差動センスアンプ手段は２本
のビット線間の電位を差動的に増幅するので、データ読
出動作が高速で行なわれ得る。
アクセスメモリ装置では、あるメモリセルからデータが
読出されるとき、データ記憶手段内にストアされたデー
タ信号が対応する２本のビット線の一方に供給される。
対応する２本のビット線の他方に接続されたダミーセル
は、当該メモリセルを選択する列アドレス信号に応答し
て能動化される。対応する差動センスアンプ手段は２本
のビット線間の電位を差動的に増幅するので、データ読
出動作が高速で行なわれ得る。
【００２２】請求項３の発明におけるスタティックラン
ダムアクセスメモリ装置では、第１の電界効果トランジ
スタが第３の電界効果トランジスタよりも高い相互コン
ダクタンスを有しているので、第１および第２の電界効
果トランジスタの共通接続ノードの充電または放電が速
やかに行なわれ得る。したがって、データ書込動作が高
速に完了され得る。
ダムアクセスメモリ装置では、第１の電界効果トランジ
スタが第３の電界効果トランジスタよりも高い相互コン
ダクタンスを有しているので、第１および第２の電界効
果トランジスタの共通接続ノードの充電または放電が速
やかに行なわれ得る。したがって、データ書込動作が高
速に完了され得る。
【００２３】請求項４の発明におけるスタティックラン
ダムアクセスメモリ装置では、第４の電界効果トランジ
スタが第２の電界効果トランジスタよりも低いしきい電
圧を有しているので、第４の電界効果トランジスタが第
１および第２の電界効果トランジスタの共通接続ノード
の電位に応答して速やかに導通する。したがって、デー
タ記憶手段の入出力ノードが速やかに充電または放電さ
れるので、データ書込動作が高速に完了され得る。
ダムアクセスメモリ装置では、第４の電界効果トランジ
スタが第２の電界効果トランジスタよりも低いしきい電
圧を有しているので、第４の電界効果トランジスタが第
１および第２の電界効果トランジスタの共通接続ノード
の電位に応答して速やかに導通する。したがって、デー
タ記憶手段の入出力ノードが速やかに充電または放電さ
れるので、データ書込動作が高速に完了され得る。
【００２４】
【実施例】図１は、この発明の一実施例を示すＳＲＡＭ
のブロック図である。図１を参照して、ＳＲＡＭ１００
は、外部から与えられる行アドレス信号ＲＡ０ないしＲ
Ａｍを受ける行アドレスバッファ３と、外部から与えら
れる列アドレス信号ＣＡ０ないしＣＡｎを受ける列アド
レスバッファ４と、行アドレス信号をデコードする行デ
コーダ５と、列アドレス信号をデコードする列デコーダ
６と、行デコーダ５によって選択されたＸワード線を昇
圧するＸワード線昇圧回路７と、列デコーダ６によって
選択されたＹワード線を昇圧するＹワード線昇圧回路８
と、列デコーダ６からの出力信号に応答してビット線を
選択するＹゲート回路１０とを含む。
のブロック図である。図１を参照して、ＳＲＡＭ１００
は、外部から与えられる行アドレス信号ＲＡ０ないしＲ
Ａｍを受ける行アドレスバッファ３と、外部から与えら
れる列アドレス信号ＣＡ０ないしＣＡｎを受ける列アド
レスバッファ４と、行アドレス信号をデコードする行デ
コーダ５と、列アドレス信号をデコードする列デコーダ
６と、行デコーダ５によって選択されたＸワード線を昇
圧するＸワード線昇圧回路７と、列デコーダ６によって
選択されたＹワード線を昇圧するＹワード線昇圧回路８
と、列デコーダ６からの出力信号に応答してビット線を
選択するＹゲート回路１０とを含む。
【００２５】ＳＲＡＭ１００は、複数の行および複数の
列に配設された複数のメモリセルＭＣａを備えたメモリ
セルアレイを含む。各行において、メモリセルＭＣａは
対応するワード線ＸＷＬ１，ＸＷＬ２，…に接続され
る。各列において、メモリセルＭＣａは対応するビット
線ＢＬ１，ＢＬ２，…および対応するＹワード線ＹＷＬ
１，ＹＷＬ２，…に接続される。Ｘワード線ＸＷＬ１，
ＸＷＬ２，…は、Ｘワード線昇圧回路７に接続される。
Ｙワード線ＹＷＬ１，ＹＷＬ２，…は、Ｙワード線昇圧
回路８に接続される。ビット線ＢＬ１，ＢＬ２，…は、
Ｙゲート回路１０に接続される。
列に配設された複数のメモリセルＭＣａを備えたメモリ
セルアレイを含む。各行において、メモリセルＭＣａは
対応するワード線ＸＷＬ１，ＸＷＬ２，…に接続され
る。各列において、メモリセルＭＣａは対応するビット
線ＢＬ１，ＢＬ２，…および対応するＹワード線ＹＷＬ
１，ＹＷＬ２，…に接続される。Ｘワード線ＸＷＬ１，
ＸＷＬ２，…は、Ｘワード線昇圧回路７に接続される。
Ｙワード線ＹＷＬ１，ＹＷＬ２，…は、Ｙワード線昇圧
回路８に接続される。ビット線ＢＬ１，ＢＬ２，…は、
Ｙゲート回路１０に接続される。
【００２６】ビット線ＢＬ１，ＢＬ２，…は、Ｙゲート
回路１０およびＩＯ線１４を介してセンスアンプ９に接
続される。Ｙゲート回路１０は、列デコーダ６から出力
される列選択信号に応答して、ビット線ＢＬ１，ＢＬ
２，…のうちの１本を選択的にＩＯ線１４に接続する。
センスアンプ９は、書込制御バッファ１３を介して与え
られる書込イネーブル信号／ＷＥに応答して活性化され
る。したがって、メモリセルから読出されたデータ信号
は、センスアンプ９により増幅された後、出力バッファ
１２を介して出力データＤｏとして出力される。一方、
書込まれるべきデータ信号Ｄｉは、入力バッファ１１，
ＩＯ線１４およびＹゲート回路１０を介してＹゲート回
路１０により選択された１本のビット線に与えられる。
回路１０およびＩＯ線１４を介してセンスアンプ９に接
続される。Ｙゲート回路１０は、列デコーダ６から出力
される列選択信号に応答して、ビット線ＢＬ１，ＢＬ
２，…のうちの１本を選択的にＩＯ線１４に接続する。
センスアンプ９は、書込制御バッファ１３を介して与え
られる書込イネーブル信号／ＷＥに応答して活性化され
る。したがって、メモリセルから読出されたデータ信号
は、センスアンプ９により増幅された後、出力バッファ
１２を介して出力データＤｏとして出力される。一方、
書込まれるべきデータ信号Ｄｉは、入力バッファ１１，
ＩＯ線１４およびＹゲート回路１０を介してＹゲート回
路１０により選択された１本のビット線に与えられる。
【００２７】図２は、図１に示したＳＲＡＭ１００に適
用される１つのメモリセルＭＣａの回路図である。図２
を参照して、メモリセルＭＣａは、Thin Film Transist
or（以下「ＴＦＴ」という）により実現されるＰＭＯＳ
トランジスタＱ１，Ｑ２およびドライバトランジスタと
してのＮＭＯＳトランジスタＱ３，Ｑ４により構成され
るデータ記憶回路１を含む。すなわち、データ回路１
は、クロスカップルされた２つのＣＭＯＳインバータ２
ａおよび２ｂを含む。インバータ２ａは、トランジスタ
Ｑ１およびＱ３によって構成される。一方、インバータ
２ｂは、トランジスタＱ２およびＱ４によって構成され
る。
用される１つのメモリセルＭＣａの回路図である。図２
を参照して、メモリセルＭＣａは、Thin Film Transist
or（以下「ＴＦＴ」という）により実現されるＰＭＯＳ
トランジスタＱ１，Ｑ２およびドライバトランジスタと
してのＮＭＯＳトランジスタＱ３，Ｑ４により構成され
るデータ記憶回路１を含む。すなわち、データ回路１
は、クロスカップルされた２つのＣＭＯＳインバータ２
ａおよび２ｂを含む。インバータ２ａは、トランジスタ
Ｑ１およびＱ３によって構成される。一方、インバータ
２ｂは、トランジスタＱ２およびＱ４によって構成され
る。
【００２８】データ記憶回路１は、アクセスゲートとし
てのＮＭＯＳトランジスタＱ５，Ｑ６を介してシングル
ビット線ＢＬに接続される。トランジスタＱ５は、ゲー
トがＸワード線ＸＷＬに接続される。トランジスタＱ６
は、ゲートがＹワード線ＹＷＬに接続される。ワード線
ＸＷＬおよびＹＷＬは、Ｘワード線昇圧回路７およびＹ
ワード線昇圧回路８にそれぞれ接続される。シングルビ
ット線ＢＬと電源電圧ＶＤＤとの間に負荷としてのＰＭ
ＯＳトランジスタＱ７が接続される。図２では１つのメ
モリセルＭＣａについてのみ示されているが、図１に示
した他のメモリセルも同様の回路構成を有することが指
摘される。
てのＮＭＯＳトランジスタＱ５，Ｑ６を介してシングル
ビット線ＢＬに接続される。トランジスタＱ５は、ゲー
トがＸワード線ＸＷＬに接続される。トランジスタＱ６
は、ゲートがＹワード線ＹＷＬに接続される。ワード線
ＸＷＬおよびＹＷＬは、Ｘワード線昇圧回路７およびＹ
ワード線昇圧回路８にそれぞれ接続される。シングルビ
ット線ＢＬと電源電圧ＶＤＤとの間に負荷としてのＰＭ
ＯＳトランジスタＱ７が接続される。図２では１つのメ
モリセルＭＣａについてのみ示されているが、図１に示
した他のメモリセルも同様の回路構成を有することが指
摘される。
【００２９】次に、図１および図２を参照して、動作に
ついて説明する。まず、書込動作において、外部から与
えられる書込イネーブル信号／ＷＥが立下がる。図１に
示した書込制御バッファ１３は、信号／ＷＥの立下がり
に応答して、内部書込制御信号Ｓｗｅを出力する。一
方、行デコーダ５は、外部から与えられる行アドレス信
号ＲＡ０ないしＲＡｍをデコードし、Ｘワード線のうち
の１本を選択する。Ｘワード線昇圧回路７は、内部書込
制御信号Ｓｗｅに応答して、選択されたＸワード線ＸＷ
Ｌを昇圧する。同様に、列デコーダ６は、外部から与え
られる列アドレス信号ＣＡ０ないしＣＡｎをデコード
し、Ｙワード線を選択する。Ｙワード線昇圧回路８は、
内部書込制御信号Ｓｗｅに応答して、選択されたＹワー
ド線ＹＷＬを昇圧する。
ついて説明する。まず、書込動作において、外部から与
えられる書込イネーブル信号／ＷＥが立下がる。図１に
示した書込制御バッファ１３は、信号／ＷＥの立下がり
に応答して、内部書込制御信号Ｓｗｅを出力する。一
方、行デコーダ５は、外部から与えられる行アドレス信
号ＲＡ０ないしＲＡｍをデコードし、Ｘワード線のうち
の１本を選択する。Ｘワード線昇圧回路７は、内部書込
制御信号Ｓｗｅに応答して、選択されたＸワード線ＸＷ
Ｌを昇圧する。同様に、列デコーダ６は、外部から与え
られる列アドレス信号ＣＡ０ないしＣＡｎをデコード
し、Ｙワード線を選択する。Ｙワード線昇圧回路８は、
内部書込制御信号Ｓｗｅに応答して、選択されたＹワー
ド線ＹＷＬを昇圧する。
【００３０】書込動作において、書込まれるべき入力デ
ータＤｉは、入力バッファ１１を介してＹゲート回路１
０に与えられる。Ｙゲート回路１０は、列デコーダ６か
ら出力される列選択信号に応答して、入力データ信号を
選択されたビット線に与える。
ータＤｉは、入力バッファ１１を介してＹゲート回路１
０に与えられる。Ｙゲート回路１０は、列デコーダ６か
ら出力される列選択信号に応答して、入力データ信号を
選択されたビット線に与える。
【００３１】図２を参照して、ワード線ＸＷＬおよびＹ
ＷＬがＸワード線昇圧回路７およびＹワード線昇圧回路
８によってそれぞれ昇圧され、したがって、トランジス
タＱ５およびＱ６のゲート電圧が昇圧される。ゲート電
圧の昇圧により、トランジスタＱ５およびＱ６はより低
いコンダクタンスでＯＮし、シングルビット線ＢＬ上の
電位によって決定されるデータがデータ記憶回路１にお
いてストアされる。
ＷＬがＸワード線昇圧回路７およびＹワード線昇圧回路
８によってそれぞれ昇圧され、したがって、トランジス
タＱ５およびＱ６のゲート電圧が昇圧される。ゲート電
圧の昇圧により、トランジスタＱ５およびＱ６はより低
いコンダクタンスでＯＮし、シングルビット線ＢＬ上の
電位によって決定されるデータがデータ記憶回路１にお
いてストアされる。
【００３２】一方、読出動作では、ワード線昇圧回路７
および８による昇圧動作は行なわれず、これに代えて、
ワード線昇圧回路７および８は電源電圧ＶＤＤレベルの
出力電圧を出力する。すなわち、図２に示したメモリセ
ルＭＣａがアクセスされるとき、ワード線昇圧回路７お
よび８は、電源電圧ＶＤＤレベルの出力電圧をワード線
ＸＷＬおよびＹＷＬに与える。したがって、トランジス
タＱ５およびＱ６が通常のコンダクタンスでＯＮするの
で、データ記憶回路１においてストアされていたデータ
信号がシングルビット線ＢＬ上に与えられる。
および８による昇圧動作は行なわれず、これに代えて、
ワード線昇圧回路７および８は電源電圧ＶＤＤレベルの
出力電圧を出力する。すなわち、図２に示したメモリセ
ルＭＣａがアクセスされるとき、ワード線昇圧回路７お
よび８は、電源電圧ＶＤＤレベルの出力電圧をワード線
ＸＷＬおよびＹＷＬに与える。したがって、トランジス
タＱ５およびＱ６が通常のコンダクタンスでＯＮするの
で、データ記憶回路１においてストアされていたデータ
信号がシングルビット線ＢＬ上に与えられる。
【００３３】ビット線ＢＬに与えられたデータ信号は、
図１に示したＹゲート回路１０を介してセンスアンプ９
に与えられる。センスアンプ９により増幅された信号
は、出力バッファ１２を介して出力データＤｏとして出
力される。
図１に示したＹゲート回路１０を介してセンスアンプ９
に与えられる。センスアンプ９により増幅された信号
は、出力バッファ１２を介して出力データＤｏとして出
力される。
【００３４】上記の記載により、図２に示したメモリセ
ルＭＣａの概略の動作が説明されたが、以下に、メモリ
セルＭＣａにおける動作原理についてより詳細に説明す
る。
ルＭＣａの概略の動作が説明されたが、以下に、メモリ
セルＭＣａにおける動作原理についてより詳細に説明す
る。
【００３５】再び図２を参照して、データ記憶回路１を
構成するインバータ２ａは、ＴＦＴによって実現される
ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３
とによって構成される。ここで、インバータ２ａの入力
電圧がＶ１であり、一方出力電圧がＶ２であると仮定す
る。トランジスタＱ１はＴＦＴにより形成されているの
で、トランジスタＱ１のゲート電圧がｘであると仮定す
ると、トランジスタＱ１のドレイン電流ｙは次式により
得られる。
構成するインバータ２ａは、ＴＦＴによって実現される
ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３
とによって構成される。ここで、インバータ２ａの入力
電圧がＶ１であり、一方出力電圧がＶ２であると仮定す
る。トランジスタＱ１はＴＦＴにより形成されているの
で、トランジスタＱ１のゲート電圧がｘであると仮定す
ると、トランジスタＱ１のドレイン電流ｙは次式により
得られる。
【００３６】
【数１】
【００３７】式（１）より、図３に示したトランジスタ
Ｑ１のゲート電圧−ドレイン電流特性が得られる。図３
からわかるように、トランジスタＱ１は、ゲート電圧ｘ
が３ボルト以下の領域では、サブスレッショルド特性を
示す。
Ｑ１のゲート電圧−ドレイン電流特性が得られる。図３
からわかるように、トランジスタＱ１は、ゲート電圧ｘ
が３ボルト以下の領域では、サブスレッショルド特性を
示す。
【００３８】図３からわかるように、１μＡ以下の電流
がトランジスタＱ１を介して流れる。１μＡ以下の電流
領域では、ドライバトランジスタＱ３もまたサブスレッ
ショルド特性を示す。ドライバトランジスタＱ３のサブ
スレッショルド領域でのドレイン電流ｚは、ゲート電圧
ｘを用いて次式により表わされる。
がトランジスタＱ１を介して流れる。１μＡ以下の電流
領域では、ドライバトランジスタＱ３もまたサブスレッ
ショルド特性を示す。ドライバトランジスタＱ３のサブ
スレッショルド領域でのドレイン電流ｚは、ゲート電圧
ｘを用いて次式により表わされる。
【００３９】
【数２】
【００４０】したがって、ドライバトランジスタＱ３の
ゲート電圧−ドレイン電流特性は図４において示され
る。
ゲート電圧−ドレイン電流特性は図４において示され
る。
【００４１】図３および図４に示した特性図に示される
ように、トランジスタＱ１およびＱ３はいずれもサブス
レッショルド領域で動作し、インバータ２ａの出力電圧
Ｖ２は、トランジスタＱ１およびＱ３を介して流れる電
流により決定される。
ように、トランジスタＱ１およびＱ３はいずれもサブス
レッショルド領域で動作し、インバータ２ａの出力電圧
Ｖ２は、トランジスタＱ１およびＱ３を介して流れる電
流により決定される。
【００４２】説明を簡単化するため、インバータ２ａを
図５に示した等価回路図によって簡単化する。すなわ
ち、トランジスタＱ１が電流ｙを流す抵抗Ｒ１により置
換えられ、かつトランジスタＱ３が電流ｚを流す抵抗Ｒ
３により置換えられるものと仮定する。図５に示した等
価回路における出力電圧ｖは、電源電圧ＶＤＤが３ボル
トであると仮定すると、次式により表わされる。
図５に示した等価回路図によって簡単化する。すなわ
ち、トランジスタＱ１が電流ｙを流す抵抗Ｒ１により置
換えられ、かつトランジスタＱ３が電流ｚを流す抵抗Ｒ
３により置換えられるものと仮定する。図５に示した等
価回路における出力電圧ｖは、電源電圧ＶＤＤが３ボル
トであると仮定すると、次式により表わされる。
【００４３】
【数３】
【００４４】トランジスタＱ１を介して、ある値のドレ
イン電流が流れるものと仮定すると、図５の等価回路に
よって示されたインバータ２ａの出力電圧ｖは、次式に
よって得られる。
イン電流が流れるものと仮定すると、図５の等価回路に
よって示されたインバータ２ａの出力電圧ｖは、次式に
よって得られる。
【００４５】
【数４】
【００４６】式（４）に示した場合よりもトランジスタ
Ｑ１のドレイン電流が１桁だけ減少され、かつドライバ
トランジスタＱ３のドレイン電流が１桁だけ増加される
場合では、インバータ２ａの出力電圧ｗは、次式により
得られる。
Ｑ１のドレイン電流が１桁だけ減少され、かつドライバ
トランジスタＱ３のドレイン電流が１桁だけ増加される
場合では、インバータ２ａの出力電圧ｗは、次式により
得られる。
【００４７】
【数５】
【００４８】さらには、式（４）により示した場合より
もトランジスタＱ１のドレイン電流が１桁だけ増加さ
れ、かつドライバトランジスタＱ３のドレイン電流が１
桁だけ減少される場合では、インバータ２ａの出力電圧
ｕは次式により得られる。
もトランジスタＱ１のドレイン電流が１桁だけ増加さ
れ、かつドライバトランジスタＱ３のドレイン電流が１
桁だけ減少される場合では、インバータ２ａの出力電圧
ｕは次式により得られる。
【００４９】
【数６】
【００５０】したがって、上記の式（４）ないし（６）
に示したそれぞれの場合におけるインバータ２ａの出力
電圧ｖ，ｗおよびｕとゲート電圧ｘとの間の関係が図６
において示される。
に示したそれぞれの場合におけるインバータ２ａの出力
電圧ｖ，ｗおよびｕとゲート電圧ｘとの間の関係が図６
において示される。
【００５１】図６は、インバータ２ａの入力電圧Ｖ１と
出力電圧Ｖ２との間の関係を示す入出力特性図である。
図６を参照して、横軸は入力電圧Ｖ１を示し（トランジ
スタＱ１およびＱ３のゲート電圧ｘに相当する）、縦軸
が出力電圧Ｖ２（前述の出力電圧ｖ，ｗ，ｕに相当す
る）を示す。曲線ｖ，ｗおよびｕは、式（４），（５）
および（６）により得られる出力電圧をそれぞれ示す。
出力電圧Ｖ２との間の関係を示す入出力特性図である。
図６を参照して、横軸は入力電圧Ｖ１を示し（トランジ
スタＱ１およびＱ３のゲート電圧ｘに相当する）、縦軸
が出力電圧Ｖ２（前述の出力電圧ｖ，ｗ，ｕに相当す
る）を示す。曲線ｖ，ｗおよびｕは、式（４），（５）
および（６）により得られる出力電圧をそれぞれ示す。
【００５２】次に、図２に示したデータ記憶回路１を構
成するもう１つのインバータ２ｂについて検討する。イ
ンバータ２ｂについても類似の解析を行なうことによ
り、図７に示した入出力特性Ｃ５およびＣ６を得ること
ができる。図７を参照して、横軸は電圧Ｖ１を示し、縦
軸が電圧Ｖ２を示す。電圧Ｖ２はインバータ２ｂの入力
電圧に相当し、一方、電圧Ｖ１はインバータ２ｂの出力
電圧に相当する。図２に示したアクセスゲートトランジ
スタＱ５およびＱ６のゲート電圧がブーストされないと
き（すなわち電源電圧ＶＤＤレベルのゲート電圧が与え
られるとき）、インバータ２ｂの入出力特性は曲線Ｃ５
により表わされる。一方、トランジスタＱ５およびＱ６
のゲート電圧がブーストされるとき（すなわち電源電圧
ＶＤＤを越えるレベルのゲート電圧が与えられると
き）、インバータ２ｂの入出力特性は曲線Ｃ６により表
わされる。言換えると、トランジスタＱ５およびＱ６の
ゲート電圧の昇圧の有無により、インバータ２ｂの入出
力特性がシフトされる。
成するもう１つのインバータ２ｂについて検討する。イ
ンバータ２ｂについても類似の解析を行なうことによ
り、図７に示した入出力特性Ｃ５およびＣ６を得ること
ができる。図７を参照して、横軸は電圧Ｖ１を示し、縦
軸が電圧Ｖ２を示す。電圧Ｖ２はインバータ２ｂの入力
電圧に相当し、一方、電圧Ｖ１はインバータ２ｂの出力
電圧に相当する。図２に示したアクセスゲートトランジ
スタＱ５およびＱ６のゲート電圧がブーストされないと
き（すなわち電源電圧ＶＤＤレベルのゲート電圧が与え
られるとき）、インバータ２ｂの入出力特性は曲線Ｃ５
により表わされる。一方、トランジスタＱ５およびＱ６
のゲート電圧がブーストされるとき（すなわち電源電圧
ＶＤＤを越えるレベルのゲート電圧が与えられると
き）、インバータ２ｂの入出力特性は曲線Ｃ６により表
わされる。言換えると、トランジスタＱ５およびＱ６の
ゲート電圧の昇圧の有無により、インバータ２ｂの入出
力特性がシフトされる。
【００５３】仮に、インバータ２ａが曲線ｖにより表わ
される特性を有し、インバータ２ｂが曲線Ｃ５およびＣ
６により表わされる特性を有するものと仮定する。読出
動作において、トランジスタＱ５およびＱ６のゲート電
圧は昇圧されないので、インバータ２ｂの入出力特性は
曲線Ｃ５により表わされる。したがって、曲線ｖおよび
Ｃ５は交点ＰａおよびＰｃにおいて交わる（中間の交点
Ｐｄは不安定であるので無視する）。言換えると、トラ
ンジスタＱ５およびＱ６の昇圧が行なわれないとき、デ
ータ記憶回路１が２つの安定状態、すなわち交点Ｐａお
よびＰｃを有する。したがって、ストアされたデータは
データ記憶回路１のいずれかの状態により保持される。
される特性を有し、インバータ２ｂが曲線Ｃ５およびＣ
６により表わされる特性を有するものと仮定する。読出
動作において、トランジスタＱ５およびＱ６のゲート電
圧は昇圧されないので、インバータ２ｂの入出力特性は
曲線Ｃ５により表わされる。したがって、曲線ｖおよび
Ｃ５は交点ＰａおよびＰｃにおいて交わる（中間の交点
Ｐｄは不安定であるので無視する）。言換えると、トラ
ンジスタＱ５およびＱ６の昇圧が行なわれないとき、デ
ータ記憶回路１が２つの安定状態、すなわち交点Ｐａお
よびＰｃを有する。したがって、ストアされたデータは
データ記憶回路１のいずれかの状態により保持される。
【００５４】書込動作において、トランジスタＱ５およ
びＱ６のゲート電圧が昇圧されるので、インバータ２ｂ
の入出力特性が曲線Ｃ６により表わされるようにシフト
される。したがって、曲線ｖおよびＣ６の交点は存在し
ないため、データ記憶回路１は不安定状態にもたらされ
る。したがって、この不安定状態において、シングルビ
ット線ＢＬの電位により決定されるデータ信号が、トラ
ンジスタＱ５およびＱ６を回してデータ記憶回路１に伝
えられる。言換えると、データ記憶回路１が不安定であ
るため、データ記憶状態が変更されやすく、したがっ
て、データ書込が容易に行なわれ得る。
びＱ６のゲート電圧が昇圧されるので、インバータ２ｂ
の入出力特性が曲線Ｃ６により表わされるようにシフト
される。したがって、曲線ｖおよびＣ６の交点は存在し
ないため、データ記憶回路１は不安定状態にもたらされ
る。したがって、この不安定状態において、シングルビ
ット線ＢＬの電位により決定されるデータ信号が、トラ
ンジスタＱ５およびＱ６を回してデータ記憶回路１に伝
えられる。言換えると、データ記憶回路１が不安定であ
るため、データ記憶状態が変更されやすく、したがっ
て、データ書込が容易に行なわれ得る。
【００５５】インバータ２ａおよび２ｂに、図７に示し
た関係の特性を与えるのに必要な条件について以下に説
明する。以下の説明では、図２に示したトランジスタＱ
４のβをβQ4により表わすものと仮定する。さらには、
アクセスゲートトランジスタＱ５およびＱ６を等価的に
１つのトランジスタにより表わされるものと仮定し、そ
の等価トランジスタのβの値がβQ56 により表わされる
ものと仮定する。
た関係の特性を与えるのに必要な条件について以下に説
明する。以下の説明では、図２に示したトランジスタＱ
４のβをβQ4により表わすものと仮定する。さらには、
アクセスゲートトランジスタＱ５およびＱ６を等価的に
１つのトランジスタにより表わされるものと仮定し、そ
の等価トランジスタのβの値がβQ56 により表わされる
ものと仮定する。
【００５６】以下の説明のために、ここで、次式によっ
て表わされるベータ比βｒを定義する。
て表わされるベータ比βｒを定義する。
【００５７】 βｒ＝βQ4／βQ56 …（７） 図８は、図２に示したインバータ２ｂのいくつかのベー
タ比βｒの下での入出力特性図である。図８を参照し
て、横軸はインバータ２ｂの入力電圧Ｖ２を示し、縦軸
は出力電圧Ｖ１を示す。曲線Ｃ１１およびＣ１２は、β
ｒ＝１．０のときの特性を示す。曲線Ｃ２１およびＣ２
２は、βｒ＝２．０のときの特性を示す。曲線Ｃ３１お
よびＣ３２は、βｒ＝２．５のときの特性を示す。曲線
Ｃ１１，Ｃ２１およびＣ３１は、アクセスゲートトラン
ジスタＱ５およびＱ６のゲート電圧が昇圧されない（＝
ＶＤＤ＝３ボルト）ときの特性をそれぞれ示す。曲線Ｃ
１２，Ｃ２２およびＣ３２は、トランジスタＱ５および
Ｑ６のゲート電圧が昇圧される（＝５ボルト）ときの特
性をそれぞれ示す。
タ比βｒの下での入出力特性図である。図８を参照し
て、横軸はインバータ２ｂの入力電圧Ｖ２を示し、縦軸
は出力電圧Ｖ１を示す。曲線Ｃ１１およびＣ１２は、β
ｒ＝１．０のときの特性を示す。曲線Ｃ２１およびＣ２
２は、βｒ＝２．０のときの特性を示す。曲線Ｃ３１お
よびＣ３２は、βｒ＝２．５のときの特性を示す。曲線
Ｃ１１，Ｃ２１およびＣ３１は、アクセスゲートトラン
ジスタＱ５およびＱ６のゲート電圧が昇圧されない（＝
ＶＤＤ＝３ボルト）ときの特性をそれぞれ示す。曲線Ｃ
１２，Ｃ２２およびＣ３２は、トランジスタＱ５および
Ｑ６のゲート電圧が昇圧される（＝５ボルト）ときの特
性をそれぞれ示す。
【００５８】図８からわかるように、ベータ比βｒが増
加されるにつれて、電圧差ＶＤ１ないしＶＤ３が次第に
減少される。
加されるにつれて、電圧差ＶＤ１ないしＶＤ３が次第に
減少される。
【００５９】再び図７を参照して、以下に、好ましいベ
ータ比βｒの好ましい範囲について説明する。図７に示
した曲線ｗおよびｕは、インバータ２ａを構成するトラ
ンジスタＱ１およびＱ３の特性のばらつきを考慮に入れ
ている。すなわち、曲線ｗおよびｕにより囲まれた領域
において、実際のインバータ２ａの特性が存在する。図
７から、論理しきい値の差ΔＶTLは、約０．３５ボルト
である。
ータ比βｒの好ましい範囲について説明する。図７に示
した曲線ｗおよびｕは、インバータ２ａを構成するトラ
ンジスタＱ１およびＱ３の特性のばらつきを考慮に入れ
ている。すなわち、曲線ｗおよびｕにより囲まれた領域
において、実際のインバータ２ａの特性が存在する。図
７から、論理しきい値の差ΔＶTLは、約０．３５ボルト
である。
【００６０】図７に示した例では、電源電圧ＶＤＤが３
ボルトであり、したがって、読出動作における活性化さ
れたワード線の電圧は３ボルトである。一方、書込動作
における昇圧されたワード線の電圧は５ボルトである。
ボルトであり、したがって、読出動作における活性化さ
れたワード線の電圧は３ボルトである。一方、書込動作
における昇圧されたワード線の電圧は５ボルトである。
【００６１】データ読出状態、すなわち安定状態におい
て、曲線Ｃ５が曲線ｗまたはｕと２つの交点Ｐａおよび
Ｐｃで交わるためには、図７に示した電圧差ΔＶRLおよ
びΔＶRHが十分に大きな値を持つことが必要となる。電
圧差ΔＶRL＝ΔＶRH＝０．２ボルトを仮定すると、次式
の関係が得られる。
て、曲線Ｃ５が曲線ｗまたはｕと２つの交点Ｐａおよび
Ｐｃで交わるためには、図７に示した電圧差ΔＶRLおよ
びΔＶRHが十分に大きな値を持つことが必要となる。電
圧差ΔＶRL＝ΔＶRH＝０．２ボルトを仮定すると、次式
の関係が得られる。
【００６２】 Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）＝ΔＶRL＋ΔＶTL＋ΔＶRH ＝０．２＋０．３５＋０．２ ＝０．７５（Ｖ） …（８） 他方、書込動作において、点Ｐｂが曲線ｕと交わらない
ようにする必要がある。したがって、ΔＶW が０．２ボ
ルトを超えるものと仮定すると、次の関係が得られる。
ようにする必要がある。したがって、ΔＶW が０．２ボ
ルトを超えるものと仮定すると、次の関係が得られる。
【００６３】 Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）＝ΔＶRL＋ΔＶTL＋ΔＶW ＝０．７５（Ｖ） …（９） 式（８）および（９）から、電圧差Ｖ１（Ｐｃ）−Ｖ１
（Ｐａ）および電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）が約
０．８ボルト以上となるように設計する必要があること
がわかる。
（Ｐａ）および電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）が約
０．８ボルト以上となるように設計する必要があること
がわかる。
【００６４】図９は、ベータ比βｒと上記の電圧差との
関係を示すグラフである。図９を参照して、横軸はベー
タ比βｒを示し、縦軸は電圧差（Ｖ）を示す。曲線Ｃ７
は、電圧差Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）の変化を示し、
曲線Ｃ８は電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）の変化を
示す。電圧差Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）は、β比βｒ
が低下するにつれて次第に減少される。その理由は、ベ
ータ比βｒが小さくなるにつれて、交点Ｐａの電圧（Ｖ
１）が大きくなるからである。
関係を示すグラフである。図９を参照して、横軸はベー
タ比βｒを示し、縦軸は電圧差（Ｖ）を示す。曲線Ｃ７
は、電圧差Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）の変化を示し、
曲線Ｃ８は電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）の変化を
示す。電圧差Ｖ１（Ｐｃ）−Ｖ１（Ｐａ）は、β比βｒ
が低下するにつれて次第に減少される。その理由は、ベ
ータ比βｒが小さくなるにつれて、交点Ｐａの電圧（Ｖ
１）が大きくなるからである。
【００６５】他方、電圧差Ｖ１（Ｐｂ）−Ｖ１（Ｐａ）
は、ベータ比βｒが増大するにつれて減少される。その
理由は、ベータ比βｒが大きくなるにつれて、交点Ｐａ
およびＰｂがいずれも低い値に抑えられるからである。
その結果、好ましいベータ比βｒの範囲は次の不等式に
より得られる。
は、ベータ比βｒが増大するにつれて減少される。その
理由は、ベータ比βｒが大きくなるにつれて、交点Ｐａ
およびＰｂがいずれも低い値に抑えられるからである。
その結果、好ましいベータ比βｒの範囲は次の不等式に
より得られる。
【００６６】 ０．２≦βｒ≦１．０ …（１０） したがって、不等式（１０）を満足するようなベータ比
βｒが得られるように、図２に示したメモリセルＭＣａ
内のトランジスタＱ４，Ｑ５およびＱ６が設計される。
２つのインバータ２ａおよび２ｂの好ましい入出力特性
の一例が図１０において示される。
βｒが得られるように、図２に示したメモリセルＭＣａ
内のトランジスタＱ４，Ｑ５およびＱ６が設計される。
２つのインバータ２ａおよび２ｂの好ましい入出力特性
の一例が図１０において示される。
【００６７】図１０を参照して、曲線Ｃ１およびＣ２
は、トランジスタＱ１およびＱ３の特性のばらつきを考
慮に入れた、インバータ２ａの入出力特性を示す。一
方、曲線Ｃ３およびＣ４は、インバータ２ｂの読出動作
および書込動作における入出力特性をそれぞれ示す。な
お、図１０に示した例では、ベータ比βｒが１．０であ
り、電源電圧ＶＤＤが３ボルトであり、昇圧されたワー
ド線電圧が５ボルトであり、昇圧されないワード線電圧
が３ボルトである。
は、トランジスタＱ１およびＱ３の特性のばらつきを考
慮に入れた、インバータ２ａの入出力特性を示す。一
方、曲線Ｃ３およびＣ４は、インバータ２ｂの読出動作
および書込動作における入出力特性をそれぞれ示す。な
お、図１０に示した例では、ベータ比βｒが１．０であ
り、電源電圧ＶＤＤが３ボルトであり、昇圧されたワー
ド線電圧が５ボルトであり、昇圧されないワード線電圧
が３ボルトである。
【００６８】上記のように、図７に示した入出力特性を
有するインバータ２ａおよび２ｂを、図２に示したメモ
リセルＭＣａ内のデータ記憶回路１に適用することによ
り、シングルビット線構成を有する好ましいＳＲＡＭが
得られる。すなわち、図１に示した各メモリセルＭＣａ
において、書込動作においてＸワード線ＸＷＬおよびＹ
ワード線ＹＷＬを介して昇圧されるアクセスゲートトラ
ンジスタＱ５およびＱ６が設けられているので、所望の
メモリセルＭＣａにのみデータ書込を行なうことができ
る。これに加えて、図５６に示したようなソース線電位
制御回路３０８が設けられていないので、ソース線の充
放電による電力消費が生じない。
有するインバータ２ａおよび２ｂを、図２に示したメモ
リセルＭＣａ内のデータ記憶回路１に適用することによ
り、シングルビット線構成を有する好ましいＳＲＡＭが
得られる。すなわち、図１に示した各メモリセルＭＣａ
において、書込動作においてＸワード線ＸＷＬおよびＹ
ワード線ＹＷＬを介して昇圧されるアクセスゲートトラ
ンジスタＱ５およびＱ６が設けられているので、所望の
メモリセルＭＣａにのみデータ書込を行なうことができ
る。これに加えて、図５６に示したようなソース線電位
制御回路３０８が設けられていないので、ソース線の充
放電による電力消費が生じない。
【００６９】以下の記載では、この発明に従う他の実施
例について説明する。図１１は、この発明の別の実施例
を示すメモリセルの回路図である。図１１に示したメモ
リセルＭＣｂは、図１に示したＳＲＡＭ１００において
メモリセルＭＣａに代えて適用され得る。図１１を参照
して、メモリセルＭＣｂは、図２に示したメモリセルＭ
Ｃａと比較すると、アクセスゲートトランジスタＱ８お
よびＱ１０のそれぞれのゲート電極の接続態様が異なっ
ている。すなわち、ＮＭＯＳトランジスタＱ８は、ゲー
トがＹワード線ＹＷＬに接続される。一方、ＮＭＯＳト
ランジスタＱ１０は、ゲートがＸワード線ＸＷＬに接続
される。このメモリセルＭＣｂを適用することによって
も、図２に示したメモリセルＭＣａの場合と同様の利点
が得られる。
例について説明する。図１１は、この発明の別の実施例
を示すメモリセルの回路図である。図１１に示したメモ
リセルＭＣｂは、図１に示したＳＲＡＭ１００において
メモリセルＭＣａに代えて適用され得る。図１１を参照
して、メモリセルＭＣｂは、図２に示したメモリセルＭ
Ｃａと比較すると、アクセスゲートトランジスタＱ８お
よびＱ１０のそれぞれのゲート電極の接続態様が異なっ
ている。すなわち、ＮＭＯＳトランジスタＱ８は、ゲー
トがＹワード線ＹＷＬに接続される。一方、ＮＭＯＳト
ランジスタＱ１０は、ゲートがＸワード線ＸＷＬに接続
される。このメモリセルＭＣｂを適用することによって
も、図２に示したメモリセルＭＣａの場合と同様の利点
が得られる。
【００７０】図１２は、この発明のさらに別の実施例を
示すＳＲＡＭのブロック図である。図１２を参照して、
ＳＲＡＭ２００は、図１に示したＳＲＡＭ１００と類似
の回路構成を有しているが、ビット線の接続態様が異な
っている。すなわち、２つの列ごとに１本の共用ビット
線ＳＢＬが設けられる。したがって、図１２に示したＳ
ＲＡＭ２００では、図１に示したＳＲＡＭ１００が備え
ているビット線の半分の数の共用ビット線で足りる。た
とえば、第１列において隣接する２つのメモリセルＭＣ
ｃ１およびＭＣｃ２は、１本の共用ビット線ＳＢＬ１に
接続される。共用ビット線ＳＢＬ１は、Ｙゲート回路１
０′に接続される。
示すＳＲＡＭのブロック図である。図１２を参照して、
ＳＲＡＭ２００は、図１に示したＳＲＡＭ１００と類似
の回路構成を有しているが、ビット線の接続態様が異な
っている。すなわち、２つの列ごとに１本の共用ビット
線ＳＢＬが設けられる。したがって、図１２に示したＳ
ＲＡＭ２００では、図１に示したＳＲＡＭ１００が備え
ているビット線の半分の数の共用ビット線で足りる。た
とえば、第１列において隣接する２つのメモリセルＭＣ
ｃ１およびＭＣｃ２は、１本の共用ビット線ＳＢＬ１に
接続される。共用ビット線ＳＢＬ１は、Ｙゲート回路１
０′に接続される。
【００７１】図１３は、図１２に示した２つの隣接する
メモリセルＭＣｃ１およびＭＣｃ２の回路図である。図
１３を参照して、メモリセルＭＣｃ１およびＭＣｃ２
は、機能的に同じでありかつ対称的な回路構成を有して
いる。メモリセルＭＣｃ１は、データ記憶回路１と、デ
ータ記憶回路１と共用ビット線ＳＢＬ１との間に直列に
接続されたＮＭＯＳトランジスタＱ８およびＱ１０を含
む。同様に、メモリセルＭＣｃ２は、データ記憶回路
１′と、データ記憶回路１′と共用ビット線ＳＢＬ１と
の間に直列に接続されたＮＭＯＳトランジスタＱ８′お
よびＱ１０′を含む。トランジスタＱ１０およびＱ１
０′は、ゲートがＸワード線ＸＷＬ１に接続される。ト
ランジスタＱ８のゲートは、Ｙワード線ＹＷＬ１に接続
される。トランジスタＱ８′のゲートは、Ｙワード線Ｙ
ＷＬ２に接続される。図１３に示した各メモリセルＭＣ
ｃ１およびＭＣｃ２も、図２に示したメモリセルＭＣａ
と同様に、図７に示した関係を満たす回路特性を有して
いる。
メモリセルＭＣｃ１およびＭＣｃ２の回路図である。図
１３を参照して、メモリセルＭＣｃ１およびＭＣｃ２
は、機能的に同じでありかつ対称的な回路構成を有して
いる。メモリセルＭＣｃ１は、データ記憶回路１と、デ
ータ記憶回路１と共用ビット線ＳＢＬ１との間に直列に
接続されたＮＭＯＳトランジスタＱ８およびＱ１０を含
む。同様に、メモリセルＭＣｃ２は、データ記憶回路
１′と、データ記憶回路１′と共用ビット線ＳＢＬ１と
の間に直列に接続されたＮＭＯＳトランジスタＱ８′お
よびＱ１０′を含む。トランジスタＱ１０およびＱ１
０′は、ゲートがＸワード線ＸＷＬ１に接続される。ト
ランジスタＱ８のゲートは、Ｙワード線ＹＷＬ１に接続
される。トランジスタＱ８′のゲートは、Ｙワード線Ｙ
ＷＬ２に接続される。図１３に示した各メモリセルＭＣ
ｃ１およびＭＣｃ２も、図２に示したメモリセルＭＣａ
と同様に、図７に示した関係を満たす回路特性を有して
いる。
【００７２】１本の共用ビット線ＳＢＬ１が、隣接する
２つの列内のメモリセルＭＣｃ１およびＭＣｃ２によっ
て共用されているが、トランジスタＱ８およびＱ８′が
同時にＯＮすることがないので、ビット線の共用による
問題は何ら生じない。
２つの列内のメモリセルＭＣｃ１およびＭＣｃ２によっ
て共用されているが、トランジスタＱ８およびＱ８′が
同時にＯＮすることがないので、ビット線の共用による
問題は何ら生じない。
【００７３】すなわち、メモリセルＭＣｃ１に対してデ
ータ書込が行なわれるとき、トランジスタＱ１０および
Ｑ８のゲートがＸワード線昇圧回路７およびＹワード線
昇圧回路８によってそれぞれ昇圧される。したがって、
共用ビット線ＳＢＬ１の電位によって決定されるデータ
信号が、トランジスタＱ８およびＱ１０を介してデータ
記憶回路１に与えられる。一方、アクセスされるべきで
ないメモリセルＭＣｃ２では、トランジスタＱ１０′の
ゲート電圧がＸワード線昇圧回路７により昇圧される
が、トランジスタＱ８′のゲート電圧は低レベルに維持
される。したがって、トランジスタＱ８′がＯＦＦする
ので、メモリセルＭＣｃ２への誤ったデータ書込が行な
われない。
ータ書込が行なわれるとき、トランジスタＱ１０および
Ｑ８のゲートがＸワード線昇圧回路７およびＹワード線
昇圧回路８によってそれぞれ昇圧される。したがって、
共用ビット線ＳＢＬ１の電位によって決定されるデータ
信号が、トランジスタＱ８およびＱ１０を介してデータ
記憶回路１に与えられる。一方、アクセスされるべきで
ないメモリセルＭＣｃ２では、トランジスタＱ１０′の
ゲート電圧がＸワード線昇圧回路７により昇圧される
が、トランジスタＱ８′のゲート電圧は低レベルに維持
される。したがって、トランジスタＱ８′がＯＦＦする
ので、メモリセルＭＣｃ２への誤ったデータ書込が行な
われない。
【００７４】データ読出動作においては、ワード線昇圧
回路７および８による昇圧動作は停止され、これに代え
て、電源電圧ＶＤＤレベルの電圧が、アクセスされるべ
きメモリセルのトランジスタたとえばＱ８，Ｑ１０のゲ
ートに与えられる。したがって、通常のデータ読出動作
が行なわれる。
回路７および８による昇圧動作は停止され、これに代え
て、電源電圧ＶＤＤレベルの電圧が、アクセスされるべ
きメモリセルのトランジスタたとえばＱ８，Ｑ１０のゲ
ートに与えられる。したがって、通常のデータ読出動作
が行なわれる。
【００７５】図１４は、この発明のさらに別の実施例を
示すＳＲＡＭのブロック図である。図１４を参照して、
ＳＲＡＭ３００は、２つの隣接する列において共用され
る共用ビット線を用いている点において、図１２に示し
たＳＲＡＭ２００と類似している。しかしながら、各メ
モリセルを構成するトランジスタの数が１つずつ減少さ
れているので、より高集積化に適したＳＲＡＭが得られ
る。
示すＳＲＡＭのブロック図である。図１４を参照して、
ＳＲＡＭ３００は、２つの隣接する列において共用され
る共用ビット線を用いている点において、図１２に示し
たＳＲＡＭ２００と類似している。しかしながら、各メ
モリセルを構成するトランジスタの数が１つずつ減少さ
れているので、より高集積化に適したＳＲＡＭが得られ
る。
【００７６】図１５は、図１４に示した２つの隣接する
メモリセルの回路図である。図１５を参照して、２つの
隣接する列内のメモリセルＭＣｄ１およびＭＣｄ２が共
用ビット線ＳＢＬ１に接続される。各メモリセルＭＣｄ
１およびＭＣｄ２は、５つのＭＯＳトランジスタにより
構成される。たとえば、メモリセルＭＣｄ１は、データ
記憶回路１と、アクセスゲートとしてのＮＭＯＳトラン
ジスタＱ１１とを含む。メモリセルＭＣｄ１およびＭＣ
ｄ２の共通接続ノードＣＮと共用ビット線ＳＢＬ１との
間にＮＭＯＳトランジスタＱ１２が接続される。トラン
ジスタＱ１２は、Ｘワード線ＸＷＬ１を介してＸワード
線昇圧回路７に接続される。メモリセルＭＣｄ１内のア
クセスゲートトランジスタＱ１１は、Ｙワード線ＹＷＬ
１を介してＹワード線昇圧回路８に接続される。メモリ
セルＭＣｄ２内のアクセスゲートトランジスタＱ１１′
は、ゲートがＹワード線ＹＷＬ２を介してＹワード線昇
圧回路８に接続される。図１５に示した各メモリセルＭ
Ｃｄ１およびＭＣｄ２も、図２に示したメモリセルＭＣ
ａと同様に、図７に示した関係を満たす回路特性を有し
ている。
メモリセルの回路図である。図１５を参照して、２つの
隣接する列内のメモリセルＭＣｄ１およびＭＣｄ２が共
用ビット線ＳＢＬ１に接続される。各メモリセルＭＣｄ
１およびＭＣｄ２は、５つのＭＯＳトランジスタにより
構成される。たとえば、メモリセルＭＣｄ１は、データ
記憶回路１と、アクセスゲートとしてのＮＭＯＳトラン
ジスタＱ１１とを含む。メモリセルＭＣｄ１およびＭＣ
ｄ２の共通接続ノードＣＮと共用ビット線ＳＢＬ１との
間にＮＭＯＳトランジスタＱ１２が接続される。トラン
ジスタＱ１２は、Ｘワード線ＸＷＬ１を介してＸワード
線昇圧回路７に接続される。メモリセルＭＣｄ１内のア
クセスゲートトランジスタＱ１１は、Ｙワード線ＹＷＬ
１を介してＹワード線昇圧回路８に接続される。メモリ
セルＭＣｄ２内のアクセスゲートトランジスタＱ１１′
は、ゲートがＹワード線ＹＷＬ２を介してＹワード線昇
圧回路８に接続される。図１５に示した各メモリセルＭ
Ｃｄ１およびＭＣｄ２も、図２に示したメモリセルＭＣ
ａと同様に、図７に示した関係を満たす回路特性を有し
ている。
【００７７】トランジスタＱ１２は、共用のアクセスゲ
ートトランジスタとして働く。すなわち、たとえばメモ
リセルＭＣｄ１がアクセスされるとき、トランジスタＱ
１１に加えてトランジスタＱ１２がＯＮする。したがっ
て、メモリセルＭＣｄ１内のデータ記憶回路１が、トラ
ンジスタＱ１１およびＱ１２を介して共用ビット線ＳＢ
Ｌ１に接続される。特に、書込動作において、トランジ
スタＱ１１のゲート電圧がＹワード線昇圧回路８によっ
て昇圧され、これに加えて、トランジスタＱ１２のゲー
ト電圧がＸワード線昇圧回路７に昇圧される。したがっ
て、書込動作において、既に説明した図２に示したメモ
リセルＭＣａの場合と等価な回路が形成され得るので、
同じ利点が得られる。すなわち、書込動作において、ア
クセスされるべきメモリセル、たとえばＭＣｄ１に対し
てのみ、トランジスタＱ１１およびＱ１２の両方のゲー
ト電圧が昇圧されるので、メモリセルＭＣｄ１に対して
のみ共用ビット線ＳＢＬ１から与えられるデータ信号が
書込まれ得る。
ートトランジスタとして働く。すなわち、たとえばメモ
リセルＭＣｄ１がアクセスされるとき、トランジスタＱ
１１に加えてトランジスタＱ１２がＯＮする。したがっ
て、メモリセルＭＣｄ１内のデータ記憶回路１が、トラ
ンジスタＱ１１およびＱ１２を介して共用ビット線ＳＢ
Ｌ１に接続される。特に、書込動作において、トランジ
スタＱ１１のゲート電圧がＹワード線昇圧回路８によっ
て昇圧され、これに加えて、トランジスタＱ１２のゲー
ト電圧がＸワード線昇圧回路７に昇圧される。したがっ
て、書込動作において、既に説明した図２に示したメモ
リセルＭＣａの場合と等価な回路が形成され得るので、
同じ利点が得られる。すなわち、書込動作において、ア
クセスされるべきメモリセル、たとえばＭＣｄ１に対し
てのみ、トランジスタＱ１１およびＱ１２の両方のゲー
ト電圧が昇圧されるので、メモリセルＭＣｄ１に対して
のみ共用ビット線ＳＢＬ１から与えられるデータ信号が
書込まれ得る。
【００７８】このように、図２，図１１，図１３および
図１５に示したいずれのメモリセル回路を適用すること
によっても、データ書込動作において必要なメモリセル
に対してのみ所望のデータを書込むことができる。言換
えると、不必要なメモリセルへの誤ったデータ書込が防
がれる。
図１５に示したいずれのメモリセル回路を適用すること
によっても、データ書込動作において必要なメモリセル
に対してのみ所望のデータを書込むことができる。言換
えると、不必要なメモリセルへの誤ったデータ書込が防
がれる。
【００７９】上記の実施例において用いられたメモリセ
ル、すなわち図２に示したメモリセルＭＣａ，図１１に
示したメモリセルＭＣｂおよび図１３に示したメモリセ
ルＭＣｃ１は、２つのアクセスゲートトランジスタの直
列接続を用いている。一般に、ＳＲＡＭは多数のメモリ
セルを備えているので、各メモリセルの半導体基板上の
占有面積が減少されることが要求される。アクセスゲー
トトランジスタの直列接続による半導体基板上の占有面
積を減少させるため、アクセスゲートトランジスタにつ
いて以下に説明する構造が提案される。以下、いくつか
の例について、製造工程を参照しつつ説明する。
ル、すなわち図２に示したメモリセルＭＣａ，図１１に
示したメモリセルＭＣｂおよび図１３に示したメモリセ
ルＭＣｃ１は、２つのアクセスゲートトランジスタの直
列接続を用いている。一般に、ＳＲＡＭは多数のメモリ
セルを備えているので、各メモリセルの半導体基板上の
占有面積が減少されることが要求される。アクセスゲー
トトランジスタの直列接続による半導体基板上の占有面
積を減少させるため、アクセスゲートトランジスタにつ
いて以下に説明する構造が提案される。以下、いくつか
の例について、製造工程を参照しつつ説明する。
【００８０】図１６を参照して、ｐ型シリコン基板５０
上の素子分離領域において、フィールド酸化膜５１およ
びｐ+ アイソレーション層５２を形成する。次に、図１
７に示すように、基板５０の主表面上にゲート酸化膜５
３を形成した後、第１多結晶シリコン膜５４を形成す
る。第１多結晶シリコン膜５４上にＣＶＤによりシリコ
ン酸化膜５５を形成する。
上の素子分離領域において、フィールド酸化膜５１およ
びｐ+ アイソレーション層５２を形成する。次に、図１
７に示すように、基板５０の主表面上にゲート酸化膜５
３を形成した後、第１多結晶シリコン膜５４を形成す
る。第１多結晶シリコン膜５４上にＣＶＤによりシリコ
ン酸化膜５５を形成する。
【００８１】図１８に示すように、第１多結晶シリコン
膜５４の側壁に、熱酸化によりたとえば１０ｎｍ以下の
酸化膜５６を形成する。多結晶シリコン層５４の酸化レ
ートは、シリコン基板５０と比較して数倍から十数倍大
きいので、この熱酸化によりシリコン基板５０が酸化さ
れる量は非常にわずかである。図１９を参照して、第２
多結晶シリコン膜５７を形成した後、フォトリソグラフ
ィ法により、多結晶シリコン膜５７の所望の部分上にフ
ォトレジスト膜５８を残す。フォトレジスト膜５８をマ
スクとして、フレオン系または塩素系のガスを用いたプ
ラズマエッチング法により、第２多結晶シリコン膜５７
をエッチングし、アクセスゲートトランジスタＱ６のゲ
ート電極を形成する。
膜５４の側壁に、熱酸化によりたとえば１０ｎｍ以下の
酸化膜５６を形成する。多結晶シリコン層５４の酸化レ
ートは、シリコン基板５０と比較して数倍から十数倍大
きいので、この熱酸化によりシリコン基板５０が酸化さ
れる量は非常にわずかである。図１９を参照して、第２
多結晶シリコン膜５７を形成した後、フォトリソグラフ
ィ法により、多結晶シリコン膜５７の所望の部分上にフ
ォトレジスト膜５８を残す。フォトレジスト膜５８をマ
スクとして、フレオン系または塩素系のガスを用いたプ
ラズマエッチング法により、第２多結晶シリコン膜５７
をエッチングし、アクセスゲートトランジスタＱ６のゲ
ート電極を形成する。
【００８２】さらには、いわゆるＬＤＤ法により、図２
０に示すように、たとえば１０18ｃｍ-3オーダのｎ- 層
６１および１０20ｃｍ-3オーダのｎ+ 層６０を、アクセ
スゲートトランジスタＱ５の一方側およびアクセストラ
ンジスタＱ６の一方側に形成する。その結果、図２に示
したアクセスゲートトランジスタＱ５およびＱ６として
適用され得る、高集積化に適した構造が得られる。な
お、シリコン酸化膜５５に代えて、その他の絶縁膜、た
とえばシリコン窒化膜も用いられ得る。
０に示すように、たとえば１０18ｃｍ-3オーダのｎ- 層
６１および１０20ｃｍ-3オーダのｎ+ 層６０を、アクセ
スゲートトランジスタＱ５の一方側およびアクセストラ
ンジスタＱ６の一方側に形成する。その結果、図２に示
したアクセスゲートトランジスタＱ５およびＱ６として
適用され得る、高集積化に適した構造が得られる。な
お、シリコン酸化膜５５に代えて、その他の絶縁膜、た
とえばシリコン窒化膜も用いられ得る。
【００８３】図２１ないし図２３は、アクセスゲートト
ランジスタＱ５およびＱ６を形成するための別の製造方
法を示している。図２１を参照して、アクセスゲートト
ランジスタＱ５およびＱ６のゲート電極を形成するため
に、多結晶シリコン膜５４およびタングステンシリサイ
ド膜６２が形成される。すなわち、トランジスタＱ５の
ゲート電極として、多結晶シリコン膜５４の１つの層だ
けではなく、ＷＳｉｘ，ＭｏＳｉｘ，ＴｉＳｉｘなどの
高融点シリサイド膜と多結晶シリコン膜との複合膜、い
わゆるポリサイド膜が用いられる。タングステンシリサ
イド膜６２上に、シリコン酸化膜またはシリコン窒化膜
などの絶縁膜５５が、ＣＶＤ法によりたとえば数十ｎｍ
の厚さで形成される。
ランジスタＱ５およびＱ６を形成するための別の製造方
法を示している。図２１を参照して、アクセスゲートト
ランジスタＱ５およびＱ６のゲート電極を形成するため
に、多結晶シリコン膜５４およびタングステンシリサイ
ド膜６２が形成される。すなわち、トランジスタＱ５の
ゲート電極として、多結晶シリコン膜５４の１つの層だ
けではなく、ＷＳｉｘ，ＭｏＳｉｘ，ＴｉＳｉｘなどの
高融点シリサイド膜と多結晶シリコン膜との複合膜、い
わゆるポリサイド膜が用いられる。タングステンシリサ
イド膜６２上に、シリコン酸化膜またはシリコン窒化膜
などの絶縁膜５５が、ＣＶＤ法によりたとえば数十ｎｍ
の厚さで形成される。
【００８４】次に、図２２に示すように、強い方向性を
有するプラズマエッチングを行なうことにより、ゲート
電極の側壁上にのみ保護膜６３が形成される。第１の製
造方法と同様に（図１９および図２０）この後の製造工
程を行なうことにより、アクセスゲートトランジスタＱ
５およびＱ６が図２３に示すように形成される。なお、
図２２に示した保護膜６３は、図１８に示した熱酸化膜
５６に代えて、第１の製造方法においても用いられ得る
ことが指摘される。
有するプラズマエッチングを行なうことにより、ゲート
電極の側壁上にのみ保護膜６３が形成される。第１の製
造方法と同様に（図１９および図２０）この後の製造工
程を行なうことにより、アクセスゲートトランジスタＱ
５およびＱ６が図２３に示すように形成される。なお、
図２２に示した保護膜６３は、図１８に示した熱酸化膜
５６に代えて、第１の製造方法においても用いられ得る
ことが指摘される。
【００８５】次に、図２４および図２５を参照して、第
３の製造方法について説明する。既に説明した図１６な
いし図１８の製造工程を行なった後、図２４に示すよう
に、第２多結晶シリコン膜５７を形成する。さらには、
ＣＶＤ法により、第２多結晶シリコン膜５７上にたとえ
ば数十から数百ｎｍの厚さを有する第２シリコン酸化膜
６５を形成する。さらには、フォトリソグラフィ法によ
り、フォトレジスト膜６６をマスクとして、第２シリコ
ン酸化膜６５をエッチングした後、フォトレジスト膜６
６を除去する。第２シリコン酸化膜５７をマスクとし
て、第２多結晶シリコン膜５７をエッチングする。
３の製造方法について説明する。既に説明した図１６な
いし図１８の製造工程を行なった後、図２４に示すよう
に、第２多結晶シリコン膜５７を形成する。さらには、
ＣＶＤ法により、第２多結晶シリコン膜５７上にたとえ
ば数十から数百ｎｍの厚さを有する第２シリコン酸化膜
６５を形成する。さらには、フォトリソグラフィ法によ
り、フォトレジスト膜６６をマスクとして、第２シリコ
ン酸化膜６５をエッチングした後、フォトレジスト膜６
６を除去する。第２シリコン酸化膜５７をマスクとし
て、第２多結晶シリコン膜５７をエッチングする。
【００８６】この方法によると、多結晶シリコン膜５７
のエッチングの際のシリコン酸化膜６５のエッチングレ
ートの大きな差を与えることができる。言換えると、選
択比が向上されるので、ゲート酸化膜５３が薄くなって
しまうこと、さらにはゲート酸化膜５３を突破ってシリ
コン基板５０までエッチングが行なわれてしまうことが
防がれる。この後、第１および第２の製造方法と同様の
工程を行なうことにより、図２５に示すような構造を有
するアクセスゲートトランジスタＱ５およびＱ６が得ら
れる。
のエッチングの際のシリコン酸化膜６５のエッチングレ
ートの大きな差を与えることができる。言換えると、選
択比が向上されるので、ゲート酸化膜５３が薄くなって
しまうこと、さらにはゲート酸化膜５３を突破ってシリ
コン基板５０までエッチングが行なわれてしまうことが
防がれる。この後、第１および第２の製造方法と同様の
工程を行なうことにより、図２５に示すような構造を有
するアクセスゲートトランジスタＱ５およびＱ６が得ら
れる。
【００８７】次に、図２６ないし図２８を参照して、ア
クセスゲートトランジスタＱ５およびＱ６のための第４
の製造方法について説明する。第１の製造方法と同様に
図１７に示すように第１多結晶シリコン膜５４をエッチ
ングした後、さらにゲート酸化膜５３を、ＨＦ系のウエ
ットエッチングまたはＣＨＦ3 などのエッチングガスを
用いたプラズマエッチングにより除去する（図２６）。
この後、図２７に示すように、基板５０上に第２のゲー
ト酸化膜６７を新たに形成する。これと同時に、第１多
結晶シリコン膜５４の側壁が酸化され、酸化膜５６が形
成される。
クセスゲートトランジスタＱ５およびＱ６のための第４
の製造方法について説明する。第１の製造方法と同様に
図１７に示すように第１多結晶シリコン膜５４をエッチ
ングした後、さらにゲート酸化膜５３を、ＨＦ系のウエ
ットエッチングまたはＣＨＦ3 などのエッチングガスを
用いたプラズマエッチングにより除去する（図２６）。
この後、図２７に示すように、基板５０上に第２のゲー
ト酸化膜６７を新たに形成する。これと同時に、第１多
結晶シリコン膜５４の側壁が酸化され、酸化膜５６が形
成される。
【００８８】この後、第１の製造方法と同様の工程を行
なうことにより、図２８に示すような構造を有するアク
セスゲートトランジスタＱ５およびＱ６が得られる。第
４の製造方法によれば、第１多結晶シリコン膜５４のエ
ッチングが行なわれる際に、エッチングガスおよび／ま
たはエッチングチャンバからの不純物によるゲート酸化
膜の汚染が防がれ、アクセスゲートトランジスタＱ６の
特性における劣化が防がれ得る。
なうことにより、図２８に示すような構造を有するアク
セスゲートトランジスタＱ５およびＱ６が得られる。第
４の製造方法によれば、第１多結晶シリコン膜５４のエ
ッチングが行なわれる際に、エッチングガスおよび／ま
たはエッチングチャンバからの不純物によるゲート酸化
膜の汚染が防がれ、アクセスゲートトランジスタＱ６の
特性における劣化が防がれ得る。
【００８９】次に、図２９ないし図３１を参照して、第
５の製造方法について説明する。第５の製造方法は、第
２および第４の製造方法の組合わせに相当する。図２１
に示した構造を有するトランジスタＱ５のためのゲート
電極が形成された後、ＨＦ系のウエットエッチングまた
はＣＨＦ3 などのガスを用いたエッチングによりゲート
酸化膜５３が除去される。この後、図２９に示すよう
に、シリコン窒化膜またはシリコン酸化膜からなる保護
膜６８が、ゲート電極の側壁上に形成される。この後、
図３０に示すように、第２のゲート酸化膜６９が形成さ
れた後、既に説明したものと同様の工程を行なうことに
より、図３１に示した構造を有するアクセスゲートトラ
ンジスタＱ５およびＱ６が得られる。
５の製造方法について説明する。第５の製造方法は、第
２および第４の製造方法の組合わせに相当する。図２１
に示した構造を有するトランジスタＱ５のためのゲート
電極が形成された後、ＨＦ系のウエットエッチングまた
はＣＨＦ3 などのガスを用いたエッチングによりゲート
酸化膜５３が除去される。この後、図２９に示すよう
に、シリコン窒化膜またはシリコン酸化膜からなる保護
膜６８が、ゲート電極の側壁上に形成される。この後、
図３０に示すように、第２のゲート酸化膜６９が形成さ
れた後、既に説明したものと同様の工程を行なうことに
より、図３１に示した構造を有するアクセスゲートトラ
ンジスタＱ５およびＱ６が得られる。
【００９０】上記の第４および第５の製造方法では、第
１のゲート酸化膜５３が除去されたが、実際には、不純
物による汚染はゲート酸化膜５３の表面において最も顕
著であるので、ゲート酸化膜５３の表面だけをエッチン
グにより除去することも有用である。その場合では、ゲ
ート酸化膜５３の表面がエッチングされた後、その上に
第２のゲート酸化膜６９が形成される。この場合におい
ても、第４および第５の製造方法における場合と同様の
効果が得られる。
１のゲート酸化膜５３が除去されたが、実際には、不純
物による汚染はゲート酸化膜５３の表面において最も顕
著であるので、ゲート酸化膜５３の表面だけをエッチン
グにより除去することも有用である。その場合では、ゲ
ート酸化膜５３の表面がエッチングされた後、その上に
第２のゲート酸化膜６９が形成される。この場合におい
ても、第４および第５の製造方法における場合と同様の
効果が得られる。
【００９１】上記の第１ないし第６の製造方法を用いる
と、アクセスゲートトランジスタＱ５およびＱ６のゲー
ト電極の位置が微妙に変化されることが予測され、これ
によって２つのトランジスタＱ５およびＱ６のチャネル
長が変動するという問題が生じ得る。しかしながら、実
際には、２つのゲート電極の位置における変動は、±
０．１０μｍ以下の範囲であるので、トランジスタＱ５
およびＱ６の電流特性に悪影響を与えない。
と、アクセスゲートトランジスタＱ５およびＱ６のゲー
ト電極の位置が微妙に変化されることが予測され、これ
によって２つのトランジスタＱ５およびＱ６のチャネル
長が変動するという問題が生じ得る。しかしながら、実
際には、２つのゲート電極の位置における変動は、±
０．１０μｍ以下の範囲であるので、トランジスタＱ５
およびＱ６の電流特性に悪影響を与えない。
【００９２】以下の記載では、アクセストランジスタＱ
５およびＱ６のゲート電極の位置における変動、すなわ
ちこれらのトランジスタのチャネル長の変動をほぼ完全
に防ぐ製造方法について説明する。
５およびＱ６のゲート電極の位置における変動、すなわ
ちこれらのトランジスタのチャネル長の変動をほぼ完全
に防ぐ製造方法について説明する。
【００９３】図３２ないし図３５は、第６の製造方法を
示している。第１の製造方法における場合と同様に、基
板５０上に、ゲート酸化膜７１，第１多結晶シリコン膜
７２，シリコン酸化膜７３を形成した後、アクセスゲー
トトランジスタＱ５のゲート電極の一方端を決定するた
め、フォトリソグラフィ法によりフォトレジスト膜７４
を形成する（図３２）。図３３に示すように、フォトレ
ジスト膜７４をマスクとして、エッチングを行なった
後、レジスト膜７４を除去する。この後、多結晶シリコ
ン膜７５の側壁を酸化することにより、シリコン酸化膜
７５か形成される。
示している。第１の製造方法における場合と同様に、基
板５０上に、ゲート酸化膜７１，第１多結晶シリコン膜
７２，シリコン酸化膜７３を形成した後、アクセスゲー
トトランジスタＱ５のゲート電極の一方端を決定するた
め、フォトリソグラフィ法によりフォトレジスト膜７４
を形成する（図３２）。図３３に示すように、フォトレ
ジスト膜７４をマスクとして、エッチングを行なった
後、レジスト膜７４を除去する。この後、多結晶シリコ
ン膜７５の側壁を酸化することにより、シリコン酸化膜
７５か形成される。
【００９４】図３４に示すように、第２多結晶シリコン
膜７６を形成した後、フォトリソグラフィ法により第２
多結晶シリコン膜７６の所望の部分上にフォトレジスト
膜７７が形成される。フォトレジスト膜７７の形状およ
び寸法は、２つのアクセスゲートトランジスタＱ５およ
びＱ６のゲート長さ（またはチャネル長さ）、すなわち
図３４に示した長さＬを決定する。
膜７６を形成した後、フォトリソグラフィ法により第２
多結晶シリコン膜７６の所望の部分上にフォトレジスト
膜７７が形成される。フォトレジスト膜７７の形状およ
び寸法は、２つのアクセスゲートトランジスタＱ５およ
びＱ６のゲート長さ（またはチャネル長さ）、すなわち
図３４に示した長さＬを決定する。
【００９５】フォトレジスト膜７７をマスクとして、ま
ず第２多結晶シリコン膜７６をエッチングした後、第１
多結晶シリコン膜７１上のシリコン酸化膜７３をエッチ
ングし、さらには、第１多結晶シリコン膜７１をエッチ
ングする。その後、他の製造方法と同様に、ＬＤＤ構造
を基板５０内に形成し、図３５に示した構造を有するア
クセスゲートトランジスタＱ５およびＱ６が得られる。
ず第２多結晶シリコン膜７６をエッチングした後、第１
多結晶シリコン膜７１上のシリコン酸化膜７３をエッチ
ングし、さらには、第１多結晶シリコン膜７１をエッチ
ングする。その後、他の製造方法と同様に、ＬＤＤ構造
を基板５０内に形成し、図３５に示した構造を有するア
クセスゲートトランジスタＱ５およびＱ６が得られる。
【００９６】第２および第６の製造方法を組合わせるこ
とにより、図３６に示した構造を有するアクセスゲート
トランジスタＱ５およびＱ６が得られる。すなわち、第
７の製造方法によると、トランジスタＱ５のゲート電極
の側壁上にシリコン窒化膜７９が形成されている。
とにより、図３６に示した構造を有するアクセスゲート
トランジスタＱ５およびＱ６が得られる。すなわち、第
７の製造方法によると、トランジスタＱ５のゲート電極
の側壁上にシリコン窒化膜７９が形成されている。
【００９７】次に、図３７および図３８を参照して、第
８の製造方法について説明する。第６の製造方法におけ
る図３２および図３３の工程を行なった後、図３７に示
すように、第２多結晶シリコン膜７６を形成する。さら
に、第２多結晶シリコン膜７６上にシリコン酸化膜８１
を形成した後、トランジスタＱ５およびＱ６のゲート長
さＬを決定するフォトレジスト膜（図示せず）を用いて
シリコン酸化膜８１をエッチングし、図３７に示したシ
リコン酸化膜８１を第２多結晶シリコン膜７６上に形成
する。
８の製造方法について説明する。第６の製造方法におけ
る図３２および図３３の工程を行なった後、図３７に示
すように、第２多結晶シリコン膜７６を形成する。さら
に、第２多結晶シリコン膜７６上にシリコン酸化膜８１
を形成した後、トランジスタＱ５およびＱ６のゲート長
さＬを決定するフォトレジスト膜（図示せず）を用いて
シリコン酸化膜８１をエッチングし、図３７に示したシ
リコン酸化膜８１を第２多結晶シリコン膜７６上に形成
する。
【００９８】シリコン酸化膜８１をマスクとして第２多
結晶シリコン膜７６以下の膜をエッチングした後、既に
説明した製造方法と同様の工程を行なうことにより、図
３８に示した構造を有するトランジスタＱ５およびＱ６
が得られる。
結晶シリコン膜７６以下の膜をエッチングした後、既に
説明した製造方法と同様の工程を行なうことにより、図
３８に示した構造を有するトランジスタＱ５およびＱ６
が得られる。
【００９９】上記の第８の製造方法を用いることによ
り、第２多結晶シリコン膜だけでなく、第１多結晶シリ
コン膜のエッチングの際に、ゲート酸化膜との関係で大
きな選択比を得ることができる。
り、第２多結晶シリコン膜だけでなく、第１多結晶シリ
コン膜のエッチングの際に、ゲート酸化膜との関係で大
きな選択比を得ることができる。
【０１００】図３９は、第９の製造方法により形成され
たトランジスタＱ５およびＱ６の構造を示す。すなわ
ち、第４，第５および第６の製造方法の場合と同様に、
アクセスゲートトランジスタＱ５のゲート酸化膜の全部
または少なくとも表面を除去することにより、トランジ
スタＱ６の特性における劣化が防止され得る。
たトランジスタＱ５およびＱ６の構造を示す。すなわ
ち、第４，第５および第６の製造方法の場合と同様に、
アクセスゲートトランジスタＱ５のゲート酸化膜の全部
または少なくとも表面を除去することにより、トランジ
スタＱ６の特性における劣化が防止され得る。
【０１０１】上記の第１ないし第９のいずれの製造方法
においても、２つのアクセスゲートトランジスタＱ５お
よびＱ６の間の短絡を防ぐため、トランジスタＱ５のゲ
ート電極が、上部においてシリコン酸化膜またはシリコ
ン窒化膜などの絶縁膜で覆われており、一方、側部にお
いて、シリコン酸化膜またはシリコン窒化膜などの絶縁
性を有する保護膜で覆われている。これらの絶縁膜およ
び保護膜の厚さは、理想的な膜が形成されると仮定する
と、数十ｎｍ以上で十分であり、ＳＲＡＭの動作におけ
る安定性を考慮すると、少なくとも１００ｎｍの膜厚が
要求される。
においても、２つのアクセスゲートトランジスタＱ５お
よびＱ６の間の短絡を防ぐため、トランジスタＱ５のゲ
ート電極が、上部においてシリコン酸化膜またはシリコ
ン窒化膜などの絶縁膜で覆われており、一方、側部にお
いて、シリコン酸化膜またはシリコン窒化膜などの絶縁
性を有する保護膜で覆われている。これらの絶縁膜およ
び保護膜の厚さは、理想的な膜が形成されると仮定する
と、数十ｎｍ以上で十分であり、ＳＲＡＭの動作におけ
る安定性を考慮すると、少なくとも１００ｎｍの膜厚が
要求される。
【０１０２】しかしながら、アクセスゲートトランジス
タＱ５のゲート電極の側部上に形成された保護膜と接し
ているシリコン基板の領域は、一般に、ゲート電圧が与
えられたときチャネルが形成されにくい。たとえば、１
００ｎｍのシリコン酸化膜がシリコン基板上に形成され
ている場合では、トランジスタＱ５の電流駆動能力（ま
たは相互コンダクタンス）は、約３０％程度減少され
る。
タＱ５のゲート電極の側部上に形成された保護膜と接し
ているシリコン基板の領域は、一般に、ゲート電圧が与
えられたときチャネルが形成されにくい。たとえば、１
００ｎｍのシリコン酸化膜がシリコン基板上に形成され
ている場合では、トランジスタＱ５の電流駆動能力（ま
たは相互コンダクタンス）は、約３０％程度減少され
る。
【０１０３】既に説明したように、たとえば図２に示し
たメモリセルＭＣａにおけるベータ比βｒは、０．２≦
βｒ≦１．０の関係を満たす必要があるので、アクセス
トランジスタＱ５およびＱ６の電流駆動能力（または相
互コンダクタンス）の減少に従って、ドライバトランジ
スタ（図２に示したトランジスタＱ４）の電流駆動能力
（または相互コンダクタンス）を減少させる必要があ
る。したがって、ドライバトランジスタＱ４のゲート幅
を小さく設計することが可能となるので、このことは、
メモリセルの半導体基板上の占有面積を減少させるのに
役立つことになる。
たメモリセルＭＣａにおけるベータ比βｒは、０．２≦
βｒ≦１．０の関係を満たす必要があるので、アクセス
トランジスタＱ５およびＱ６の電流駆動能力（または相
互コンダクタンス）の減少に従って、ドライバトランジ
スタ（図２に示したトランジスタＱ４）の電流駆動能力
（または相互コンダクタンス）を減少させる必要があ
る。したがって、ドライバトランジスタＱ４のゲート幅
を小さく設計することが可能となるので、このことは、
メモリセルの半導体基板上の占有面積を減少させるのに
役立つことになる。
【０１０４】アクセスゲートトランジスタＱ５およびＱ
６が、上記のいずれの製造方法によって形成される場合
でも、２つのトランジスタＱ５およびＱ６の間の絶縁が
完全に確保されないことが生じ得る。すなわち、２つの
トランジスタＱ５およびＱ６のゲート電極間には、たと
えば図１８に示した熱酸化膜５６または図２２に示した
保護膜６３が形成されているのであるが、この絶縁膜ま
たは保護膜の厚さが一定に形成されない場合が生じる。
このことは、２つのトランジスタＱ５およびＱ６の特性
における変動を引起こし、前述のベータ比βｒの安定し
た値が得られなくなる。その結果、このようなアクセス
ゲートトランジスタＱ５およびＱ６を用いたメモリセル
においてデータ読出または書込における誤動作が引起こ
される。このような誤動作を防ぐため、以下に説明する
製造方法が有用である。
６が、上記のいずれの製造方法によって形成される場合
でも、２つのトランジスタＱ５およびＱ６の間の絶縁が
完全に確保されないことが生じ得る。すなわち、２つの
トランジスタＱ５およびＱ６のゲート電極間には、たと
えば図１８に示した熱酸化膜５６または図２２に示した
保護膜６３が形成されているのであるが、この絶縁膜ま
たは保護膜の厚さが一定に形成されない場合が生じる。
このことは、２つのトランジスタＱ５およびＱ６の特性
における変動を引起こし、前述のベータ比βｒの安定し
た値が得られなくなる。その結果、このようなアクセス
ゲートトランジスタＱ５およびＱ６を用いたメモリセル
においてデータ読出または書込における誤動作が引起こ
される。このような誤動作を防ぐため、以下に説明する
製造方法が有用である。
【０１０５】図４０ないし図４３は、アクセスゲートト
ランジスタＱ５およびＱ６を形成するための第１０の製
造方法を示している。図４０を参照して、他の製造方法
における場合と同様に、トランジスタＱ５のためのゲー
ト電極が形成された後、ＣＶＤ法を適用することによ
り、シリコン窒化膜８５が形成され、その上にシリコン
酸化膜８６が形成される。シリコン窒化膜８５の厚さ
は、たとえば５０ｎｍであり、シリコン酸化膜８６の厚
さは、１００ｎｍである。
ランジスタＱ５およびＱ６を形成するための第１０の製
造方法を示している。図４０を参照して、他の製造方法
における場合と同様に、トランジスタＱ５のためのゲー
ト電極が形成された後、ＣＶＤ法を適用することによ
り、シリコン窒化膜８５が形成され、その上にシリコン
酸化膜８６が形成される。シリコン窒化膜８５の厚さ
は、たとえば５０ｎｍであり、シリコン酸化膜８６の厚
さは、１００ｎｍである。
【０１０６】図４０の工程の後、図４１に示すように、
シリコン酸化膜８６上に厚いフォトレジスト膜、いわゆ
るボトムレジスト膜８７が形成される。その後、シリコ
ン酸化物を有機溶媒に溶かすことにより得られる溶液が
ボトムレジスト膜８７上に塗布され、塗布された溶液の
焼成によりシリコン酸化膜８８が形成される。すなわ
ち、いわゆるＳｐｉｎ−Ｏｎ−Ｇｌａｓｓにより、シリ
コン酸化膜８８が形成される。シリコン酸化膜８８上に
薄いフォトレジスト膜、すなわちトップレジスト膜８９
が塗布された後、フォトリソグラフィ法によりトップレ
ジスト膜８９がパターニングされる（図４１）。
シリコン酸化膜８６上に厚いフォトレジスト膜、いわゆ
るボトムレジスト膜８７が形成される。その後、シリコ
ン酸化物を有機溶媒に溶かすことにより得られる溶液が
ボトムレジスト膜８７上に塗布され、塗布された溶液の
焼成によりシリコン酸化膜８８が形成される。すなわ
ち、いわゆるＳｐｉｎ−Ｏｎ−Ｇｌａｓｓにより、シリ
コン酸化膜８８が形成される。シリコン酸化膜８８上に
薄いフォトレジスト膜、すなわちトップレジスト膜８９
が塗布された後、フォトリソグラフィ法によりトップレ
ジスト膜８９がパターニングされる（図４１）。
【０１０７】図４１の工程の後、まず、トップレジスト
膜８９をマスクとして、レジストドライエッチ法によ
り、中間のシリコン酸化膜８８がエッチングされる。さ
らには、フォトレジスト膜が全面エッチングされ、中間
のシリコン酸化膜が露出された段階で、この膜をマスク
として残りのボトムレジスト膜８７をエッチングする。
アクセスゲートトランジスタＱ５上のシリコン酸化膜８
６が露出した段階で、エッチングが終了される（図４
２）。
膜８９をマスクとして、レジストドライエッチ法によ
り、中間のシリコン酸化膜８８がエッチングされる。さ
らには、フォトレジスト膜が全面エッチングされ、中間
のシリコン酸化膜が露出された段階で、この膜をマスク
として残りのボトムレジスト膜８７をエッチングする。
アクセスゲートトランジスタＱ５上のシリコン酸化膜８
６が露出した段階で、エッチングが終了される（図４
２）。
【０１０８】図４２の工程の後、トランジスタＱ５のゲ
ート電極の側壁上のシリコン酸化膜が、ＨＦ系のウエッ
トエッチングにより除去される。これにより、ボトムレ
ジスト膜８７をマスクとして、ゲート電極の側壁の横に
自己整合的にｎ型不純物領域が形成される。すなわち、
ｎ型不純物領域は、たとえば砒素イオンを用いて、後工
程の熱処理における拡散により、不純物濃度が１０17ｃ
ｍ-3ないし１０20ｃｍ -3のオーダになるように最適化し
て形成される（図４３）。
ート電極の側壁上のシリコン酸化膜が、ＨＦ系のウエッ
トエッチングにより除去される。これにより、ボトムレ
ジスト膜８７をマスクとして、ゲート電極の側壁の横に
自己整合的にｎ型不純物領域が形成される。すなわち、
ｎ型不純物領域は、たとえば砒素イオンを用いて、後工
程の熱処理における拡散により、不純物濃度が１０17ｃ
ｍ-3ないし１０20ｃｍ -3のオーダになるように最適化し
て形成される（図４３）。
【０１０９】図４３の工程の後、ボトムレジスト膜８７
およびシリコン酸化膜８６が除去された後、さらには、
ＣＦ4 ，ＣＨＦ3 ガスを用いた強い方向性のプラズマエ
ッチングにより、シリコン窒化膜のサイドウォール９１
が形成される（図４４）。図４４の工程の後、他の製造
方法と同様の工程が行なわれ、図４５に示した構造を有
するアクセスゲートトランジスタＱ５およびＱ６が得ら
れる。
およびシリコン酸化膜８６が除去された後、さらには、
ＣＦ4 ，ＣＨＦ3 ガスを用いた強い方向性のプラズマエ
ッチングにより、シリコン窒化膜のサイドウォール９１
が形成される（図４４）。図４４の工程の後、他の製造
方法と同様の工程が行なわれ、図４５に示した構造を有
するアクセスゲートトランジスタＱ５およびＱ６が得ら
れる。
【０１１０】図４６ないし図４９は、アクセスゲートト
ランジスタＱ５およびＱ６を形成するための第１１の製
造方法を示している。図４６を参照して、図３２に示し
た場合と同様に、アクセスゲートトランジスタＱ５のゲ
ート電極の一方端の位置がエッチングにより決定された
後、図４６に示すように、シリコン窒化膜９２およびシ
リコン酸化膜９３が堆積される。その後、三層レジスト
プロセス，フォトリソグラフィ法およびレジストドライ
エッチ法を用いることにより、ゲート電極の最上部に形
成されたシリコン酸化膜９３が露出するように、ボトム
レジスト膜９４をエッチングする（図４６）。
ランジスタＱ５およびＱ６を形成するための第１１の製
造方法を示している。図４６を参照して、図３２に示し
た場合と同様に、アクセスゲートトランジスタＱ５のゲ
ート電極の一方端の位置がエッチングにより決定された
後、図４６に示すように、シリコン窒化膜９２およびシ
リコン酸化膜９３が堆積される。その後、三層レジスト
プロセス，フォトリソグラフィ法およびレジストドライ
エッチ法を用いることにより、ゲート電極の最上部に形
成されたシリコン酸化膜９３が露出するように、ボトム
レジスト膜９４をエッチングする（図４６）。
【０１１１】図４６の工程の後、ＨＦ系のウエットエッ
チングにより、シリコン酸化膜９３がエッチングされ、
第１０の製造方法の場合と同様に、熱処理後の不純物濃
度が１０17ないし１０20ｃｍ-3のオーダになるようにｎ
型不純物領域が、ゲート電極の横側に自己整合的に形成
される（図４７）。その後、先に述べた第１０の製造方
法と同様にして、シリコン窒化膜のサイドウォール９７
が図４８に示すように形成された後、他の製造方法と同
様の工程を行なうことにより、図４９に示した構造を有
するアクセスゲートトランジスタＱ５およびＱ６が得ら
れる。
チングにより、シリコン酸化膜９３がエッチングされ、
第１０の製造方法の場合と同様に、熱処理後の不純物濃
度が１０17ないし１０20ｃｍ-3のオーダになるようにｎ
型不純物領域が、ゲート電極の横側に自己整合的に形成
される（図４７）。その後、先に述べた第１０の製造方
法と同様にして、シリコン窒化膜のサイドウォール９７
が図４８に示すように形成された後、他の製造方法と同
様の工程を行なうことにより、図４９に示した構造を有
するアクセスゲートトランジスタＱ５およびＱ６が得ら
れる。
【０１１２】第１０および第１１の製造方法は、トラン
ジスタＱ５のゲート電極がポリサイド構造を有する場合
や、トランジスタＱ６のゲート酸化膜が新たに形成され
る場合にも適用することができ、同様の利点が得られ
る。
ジスタＱ５のゲート電極がポリサイド構造を有する場合
や、トランジスタＱ６のゲート酸化膜が新たに形成され
る場合にも適用することができ、同様の利点が得られ
る。
【０１１３】上記の記載では、２つのアクセスゲートト
ランジスタＱ５およびＱ６を形成するための様々な製造
方法について説明がなされたが、以下の記載では、１つ
のメモリセルの製造方法を図５１ないし図５４のレイア
ウト図を参照して説明する。
ランジスタＱ５およびＱ６を形成するための様々な製造
方法について説明がなされたが、以下の記載では、１つ
のメモリセルの製造方法を図５１ないし図５４のレイア
ウト図を参照して説明する。
【０１１４】図５１を参照して、素子分離領域が形成さ
れた後、活性化領域２０１が形成される。第１多結晶シ
リコン層により、ドライバトランジスタＱ４のゲート電
極２０２およびアクセスゲートトランジスタＱ５のゲー
ト電極２０３がそれぞれ形成される。トランジスタＱ５
のゲート電極２０３を形成している第１多結晶シリコン
層は、ワード線ＸＷＬをも形成する。この後、第２多結
晶シリコン層によりアクセスゲートトランジスタＱ６の
ゲート電極、すなわちワード線ＹＷＬが形成される。
れた後、活性化領域２０１が形成される。第１多結晶シ
リコン層により、ドライバトランジスタＱ４のゲート電
極２０２およびアクセスゲートトランジスタＱ５のゲー
ト電極２０３がそれぞれ形成される。トランジスタＱ５
のゲート電極２０３を形成している第１多結晶シリコン
層は、ワード線ＸＷＬをも形成する。この後、第２多結
晶シリコン層によりアクセスゲートトランジスタＱ６の
ゲート電極、すなわちワード線ＹＷＬが形成される。
【０１１５】図５２を参照して、自己整合により、第１
ダイレクトコンタクト２０４が開孔され、第３多結晶シ
リコン層によりコンタクトパッド２０５およびグランド
線２０６が形成され、さらには第２ダイレクトコンタク
ト２０７が開孔される。
ダイレクトコンタクト２０４が開孔され、第３多結晶シ
リコン層によりコンタクトパッド２０５およびグランド
線２０６が形成され、さらには第２ダイレクトコンタク
ト２０７が開孔される。
【０１１６】図５３を参照して、薄膜ポリシリコントラ
ンジスタ、すなわちＴＦＴＱ１およびＱ２が、第４およ
び第５多結晶シリコン層および第３ダイレクトコンタク
ト２０８によって形成される。第５多結晶シリコン層に
より、ポリシリコントランジスタのチャネル２１０およ
びＶＤＤ線２１１がそれぞれ形成される。第４多結晶シ
リコン層により、ポリシリコントランジスタのゲート電
極２０９が形成される。
ンジスタ、すなわちＴＦＴＱ１およびＱ２が、第４およ
び第５多結晶シリコン層および第３ダイレクトコンタク
ト２０８によって形成される。第５多結晶シリコン層に
より、ポリシリコントランジスタのチャネル２１０およ
びＶＤＤ線２１１がそれぞれ形成される。第４多結晶シ
リコン層により、ポリシリコントランジスタのゲート電
極２０９が形成される。
【０１１７】図５４を参照して、第３多結晶シリコン層
によるコンタクトパッド２０５または第２多結晶シリコ
ン層によるワード線ＹＷＬ上に、アルミコンタクト２１
２が形成される。第１アルミ配線層により、ビット線Ｂ
Ｌ，ワード線ＹＷＬおよび選択線２１３がそれぞれ形成
される。
によるコンタクトパッド２０５または第２多結晶シリコ
ン層によるワード線ＹＷＬ上に、アルミコンタクト２１
２が形成される。第１アルミ配線層により、ビット線Ｂ
Ｌ，ワード線ＹＷＬおよび選択線２１３がそれぞれ形成
される。
【０１１８】図５４におけるラインＸ−Ｘに沿って破断
された断面構造が図５０に示される。図５０を参照し
て、アクセスゲートトランジスタＱ５のゲート電極を構
成する第１多結晶シリコン層は、ワード線ＸＷＬと共用
される。トランジスタＱ６のゲート電極を形成する第２
ポリシリコン層は、ワード線ＹＷＬと共用される。第４
および第５多結晶シリコン層２０９および２１０によ
り、ＴＦＴを構成するトランジスタＱ１が形成される。
された断面構造が図５０に示される。図５０を参照し
て、アクセスゲートトランジスタＱ５のゲート電極を構
成する第１多結晶シリコン層は、ワード線ＸＷＬと共用
される。トランジスタＱ６のゲート電極を形成する第２
ポリシリコン層は、ワード線ＹＷＬと共用される。第４
および第５多結晶シリコン層２０９および２１０によ
り、ＴＦＴを構成するトランジスタＱ１が形成される。
【０１１９】以下の記載では、データ読出およびデータ
書込をより高速に行なうための改善について説明する。
図１，図１２および図１４に示したＳＲＡＭ１００，２
００および３００では、行および列アドレス信号によっ
て選択されたメモリセルから、ストアされていたデータ
信号が１本のビット線に与えられる。ビット線上のデー
タ信号はＹゲート回路１０を介してセンスアンプ９に与
えられる。上記の記載では特に触れられていなかった
が、センスアンプ９は１つの入力信号（すなわち、１本
のビット線から与えられる信号）を増幅する。以下に記
載する実施例では、まず、データ読出を高速に行なうた
めに差動センスアンプを用いたＳＲＡＭについて説明す
る。
書込をより高速に行なうための改善について説明する。
図１，図１２および図１４に示したＳＲＡＭ１００，２
００および３００では、行および列アドレス信号によっ
て選択されたメモリセルから、ストアされていたデータ
信号が１本のビット線に与えられる。ビット線上のデー
タ信号はＹゲート回路１０を介してセンスアンプ９に与
えられる。上記の記載では特に触れられていなかった
が、センスアンプ９は１つの入力信号（すなわち、１本
のビット線から与えられる信号）を増幅する。以下に記
載する実施例では、まず、データ読出を高速に行なうた
めに差動センスアンプを用いたＳＲＡＭについて説明す
る。
【０１２０】図５７は、この発明のさらにもう１つの実
施例を示すＳＲＡＭのブロック図である。図５７を参照
して、ＳＲＡＭ４００は、行および列に配設された多数
のメモリセルＭＣｅを含む。図１２に示したＳＲＡＭ２
００と同様に、ＳＲＡＭ４００も、メモリセルの２つの
列毎に１本の共用ビット線ＳＢＬ１，ＳＢＬ２，…が設
けられる。たとえば、第１列において隣接する２つのメ
モリセルＭＣｅ１およびＭＣｅ２は、１本の共用ビット
線ＳＢＬ１に接続される。第２列において隣接される２
つのメモリセルＭＣｅ３およびＭＣｅ４は、共用ビット
線ＳＢＬ２に接続される。
施例を示すＳＲＡＭのブロック図である。図５７を参照
して、ＳＲＡＭ４００は、行および列に配設された多数
のメモリセルＭＣｅを含む。図１２に示したＳＲＡＭ２
００と同様に、ＳＲＡＭ４００も、メモリセルの２つの
列毎に１本の共用ビット線ＳＢＬ１，ＳＢＬ２，…が設
けられる。たとえば、第１列において隣接する２つのメ
モリセルＭＣｅ１およびＭＣｅ２は、１本の共用ビット
線ＳＢＬ１に接続される。第２列において隣接される２
つのメモリセルＭＣｅ３およびＭＣｅ４は、共用ビット
線ＳＢＬ２に接続される。
【０１２１】共用ビット線ＳＢＬ１，ＳＢＬ２，…と同
数のダミーセルＤＣ１，ＤＣ２，…が、共用ビット線Ｓ
ＢＬ１，ＳＢＬ２，…にそれぞれ接続される。各ダミー
セル制御回路２１ないし２ｋは、２本の共用ビット線毎
に設けられる。たとえば、ダミーセル制御回路２１は、
２本の共用ビット線ＳＢＬ１およびＳＢＬ２について設
けられ、Ｙワード線信号ＹＷＬ１ないしＹＷＬ４に応答
してダミーセルＤＣ１およびＤＣ２の能動化を制御す
る。
数のダミーセルＤＣ１，ＤＣ２，…が、共用ビット線Ｓ
ＢＬ１，ＳＢＬ２，…にそれぞれ接続される。各ダミー
セル制御回路２１ないし２ｋは、２本の共用ビット線毎
に設けられる。たとえば、ダミーセル制御回路２１は、
２本の共用ビット線ＳＢＬ１およびＳＢＬ２について設
けられ、Ｙワード線信号ＹＷＬ１ないしＹＷＬ４に応答
してダミーセルＤＣ１およびＤＣ２の能動化を制御す
る。
【０１２２】各差動増幅器（または差動センスアンプ）
３１ないし３ｋは、２本の共用ビット線毎に設けられ、
対応する２本の共用ビット線間の電圧を差動的に増幅す
る。差動増幅器３１ないし３ｋによって増幅されたデー
タ信号は、読出データの伝送のためのデータ線対１４ｂ
を介して差動センスアンプ３０に与えられる。
３１ないし３ｋは、２本の共用ビット線毎に設けられ、
対応する２本の共用ビット線間の電圧を差動的に増幅す
る。差動増幅器３１ないし３ｋによって増幅されたデー
タ信号は、読出データの伝送のためのデータ線対１４ｂ
を介して差動センスアンプ３０に与えられる。
【０１２３】図５８は、図５７に示した。１つのダミー
セル制御回路２１の回路図である。図５８を参照して、
ダミーセルＤＣａ１は、ＮＭＯＳトランジスタＱ２１を
介して共用ビット線ＳＢＬ１に接続されたトランジスタ
回路（詳細については後で説明する）４３を含む。同様
に、ダミーセルＤＣＡ２は、ＮＭＯＳトランジスタＱ２
２を介して共用ビット線ＳＢＬ２に接続されたトランジ
スタ回路４４を含む。ダミーセル制御回路２１は、Ｙワ
ード線ＹＷＬ１およびＹＷＬ２に接続されたＯＲゲート
４１と、Ｙワード線ＹＷＬ３およびＹＷＬ４に接続され
たＯＲゲート４２とを含む。ＯＲゲート４１の出力信号
ＤＡ１は、トランジスタＱ２２のゲートに与えられる。
ＯＲゲート４２の出力信号ＤＡ０は、トランジスタＱ２
１のゲートに与えられる。差動増幅器３１は、共用ビッ
ト線ＳＢＬ１，ＳＢＬ２間の電圧を増幅する。
セル制御回路２１の回路図である。図５８を参照して、
ダミーセルＤＣａ１は、ＮＭＯＳトランジスタＱ２１を
介して共用ビット線ＳＢＬ１に接続されたトランジスタ
回路（詳細については後で説明する）４３を含む。同様
に、ダミーセルＤＣＡ２は、ＮＭＯＳトランジスタＱ２
２を介して共用ビット線ＳＢＬ２に接続されたトランジ
スタ回路４４を含む。ダミーセル制御回路２１は、Ｙワ
ード線ＹＷＬ１およびＹＷＬ２に接続されたＯＲゲート
４１と、Ｙワード線ＹＷＬ３およびＹＷＬ４に接続され
たＯＲゲート４２とを含む。ＯＲゲート４１の出力信号
ＤＡ１は、トランジスタＱ２２のゲートに与えられる。
ＯＲゲート４２の出力信号ＤＡ０は、トランジスタＱ２
１のゲートに与えられる。差動増幅器３１は、共用ビッ
ト線ＳＢＬ１，ＳＢＬ２間の電圧を増幅する。
【０１２４】図５９は、図５８に示したダミーセルＤＣ
ａ１の一例を示す回路図である。図５９を参照して、ダ
ミーセルＤＣａ１は、共用ビット線ＳＢＬ１と接地電位
との間に直列に接続されたＮＭＯＳトランジスタＱ２１
およびＱ３１を含む。トランジスタＱ２１は、ゲートが
図５８に示したＯＲゲート４２の出力信号ＤＡ０を受け
るように接続される。トランジスタ３１のゲートは電源
電位ＶＤＤに接続される。トランジスタＱ３１は、図５
８に示したトランジスタ回路４３に相当する。ダミーセ
ルＤＣａ１を構成するトランジスタＱ２１およびＱ３１
は、差動増幅器３１による差動増幅動作が好ましく行な
われるように次のように設計される。
ａ１の一例を示す回路図である。図５９を参照して、ダ
ミーセルＤＣａ１は、共用ビット線ＳＢＬ１と接地電位
との間に直列に接続されたＮＭＯＳトランジスタＱ２１
およびＱ３１を含む。トランジスタＱ２１は、ゲートが
図５８に示したＯＲゲート４２の出力信号ＤＡ０を受け
るように接続される。トランジスタ３１のゲートは電源
電位ＶＤＤに接続される。トランジスタＱ３１は、図５
８に示したトランジスタ回路４３に相当する。ダミーセ
ルＤＣａ１を構成するトランジスタＱ２１およびＱ３１
は、差動増幅器３１による差動増幅動作が好ましく行な
われるように次のように設計される。
【０１２５】図５９に示したトランジスタＱ４，Ｑ５，
Ｑ６，Ｑ７，Ｑ２１およびＱ３１のオン抵抗を、それぞ
れＲ４，Ｒ５，Ｒ６，Ｒ７，Ｒ２１およびＲ３１である
と仮定する。メモリセルＭＣｅ１が低レベルのデータ信
号Ｖ１を記憶しているものと仮定する。したがって、こ
の場合では、トランジスタＱ４が導通している。データ
読出動作において高レベルのワード線信号ＸＷＬ１およ
びＹＷＬ１が与えられたとき、トランジスタＱ５および
Ｑ６は導通する。したがって、電源電位ＶＤＤから接地
電位に向かって電流経路ＣＰ１が形成される。その結
果、共用ビット線ＳＢＬ１の電位ＶBLMは次式のように
表わされる。
Ｑ６，Ｑ７，Ｑ２１およびＱ３１のオン抵抗を、それぞ
れＲ４，Ｒ５，Ｒ６，Ｒ７，Ｒ２１およびＲ３１である
と仮定する。メモリセルＭＣｅ１が低レベルのデータ信
号Ｖ１を記憶しているものと仮定する。したがって、こ
の場合では、トランジスタＱ４が導通している。データ
読出動作において高レベルのワード線信号ＸＷＬ１およ
びＹＷＬ１が与えられたとき、トランジスタＱ５および
Ｑ６は導通する。したがって、電源電位ＶＤＤから接地
電位に向かって電流経路ＣＰ１が形成される。その結
果、共用ビット線ＳＢＬ１の電位ＶBLMは次式のように
表わされる。
【０１２６】
【数７】
【０１２７】一方、ダミーセルＤＣａ１に高レベルの能
動化信号ＤＡ０が与えられたとき、トランジスタＱ２１
が導通する。したがって、電源電位ＶＤＤから接地電位
に向かって電流経路ＣＰ２が形成される。その結果、共
用ビット線ＳＢＬ１の電位Ｖ BLDは次式により表わされ
る。
動化信号ＤＡ０が与えられたとき、トランジスタＱ２１
が導通する。したがって、電源電位ＶＤＤから接地電位
に向かって電流経路ＣＰ２が形成される。その結果、共
用ビット線ＳＢＬ１の電位Ｖ BLDは次式により表わされ
る。
【０１２８】
【数８】
【０１２９】差動増幅器３１による好ましい差動増幅を
実現するため、電位ＶBLMおよびＶB LDの間に次の関係が
成立つ。言換えると、次の関係が成立つように、メモリ
セルＭＣｅ１およびダミーセルＤＣａ１を構成するトラ
ンジスタが設計される。
実現するため、電位ＶBLMおよびＶB LDの間に次の関係が
成立つ。言換えると、次の関係が成立つように、メモリ
セルＭＣｅ１およびダミーセルＤＣａ１を構成するトラ
ンジスタが設計される。
【０１３０】 ＶBLM＜ＶBLD …（１３） 式（１１）および式（１２）および不等式（１３）によ
り表わされた関係は、図５７に示したすべてのメモリセ
ルとダミーセルとの間で成立している。したがって、差
動増幅器３１による増幅動作は次のように行なわれる。
り表わされた関係は、図５７に示したすべてのメモリセ
ルとダミーセルとの間で成立している。したがって、差
動増幅器３１による増幅動作は次のように行なわれる。
【０１３１】図６０は、図５８に示した回路の動作を説
明するためのタイミングチャートである。図５８および
図６０を参照して、まず、メモリセルＭＣｅ１内にスト
アされたデータが読出される場合の動作について説明す
る。メモリセルＭＣｅ１を選択するため、高レベルのワ
ード線信号ＸＷＬ１およびＹＷＬ１が与えられる。した
がって、トランジスタＭＣｅ１内のトランジスタＱ５お
よびＱ６がオフするまで、データ記憶回路１内にストア
されていたデータ信号Ｖ１が共用ビット線ＳＢＬ１に与
えられる。したがって、共用ビット線ＳＢＬ１は、スト
アされていたデータ信号Ｖ１に従って、ラインＬ１また
はＬ３により示される電位にもたらされる。
明するためのタイミングチャートである。図５８および
図６０を参照して、まず、メモリセルＭＣｅ１内にスト
アされたデータが読出される場合の動作について説明す
る。メモリセルＭＣｅ１を選択するため、高レベルのワ
ード線信号ＸＷＬ１およびＹＷＬ１が与えられる。した
がって、トランジスタＭＣｅ１内のトランジスタＱ５お
よびＱ６がオフするまで、データ記憶回路１内にストア
されていたデータ信号Ｖ１が共用ビット線ＳＢＬ１に与
えられる。したがって、共用ビット線ＳＢＬ１は、スト
アされていたデータ信号Ｖ１に従って、ラインＬ１また
はＬ３により示される電位にもたらされる。
【０１３２】ＯＲゲート４１は、高レベルのワード線信
号ＹＷ１に応答して高レベルのダミーセル能動化信号Ｄ
Ａ１を出力する。したがって、ダミーセルＤＣａ２内の
トランジスタＱ２２が導通するので、共用ビット線ＳＢ
Ｌ２の電位はラインＬ２により示されるように変化す
る。言換えると、すべてのダミーセルは、ラインＬ１お
よびＬ３により表わされた電位の中間の電圧、すなわち
ラインＬ２により示された電圧を共用ビット線に与える
ことができるように設計されている。
号ＹＷ１に応答して高レベルのダミーセル能動化信号Ｄ
Ａ１を出力する。したがって、ダミーセルＤＣａ２内の
トランジスタＱ２２が導通するので、共用ビット線ＳＢ
Ｌ２の電位はラインＬ２により示されるように変化す
る。言換えると、すべてのダミーセルは、ラインＬ１お
よびＬ３により表わされた電位の中間の電圧、すなわち
ラインＬ２により示された電圧を共用ビット線に与える
ことができるように設計されている。
【０１３３】差動増幅器３１は、共用ビット線ＳＢＬ１
およびＳＢＬ２の間の電圧を増幅する。すなわち、高レ
ベルのデータ信号Ｖ１がストアされていたとき、差動増
幅器３１はラインＬ１およびＬ２間の電圧差を増幅す
る。一方、低レベルのデータ信号Ｖ２がストアされてい
るとき、差動増幅器３１はラインＬ２およびＬ３間の電
圧差を増幅する。
およびＳＢＬ２の間の電圧を増幅する。すなわち、高レ
ベルのデータ信号Ｖ１がストアされていたとき、差動増
幅器３１はラインＬ１およびＬ２間の電圧差を増幅す
る。一方、低レベルのデータ信号Ｖ２がストアされてい
るとき、差動増幅器３１はラインＬ２およびＬ３間の電
圧差を増幅する。
【０１３４】次に、メモリセルＭＣｅ１に代えて、ＭＣ
ｅ３内にストアされているデータ信号が読出される場合
について説明する。メモリセルＭＣｅ３内の２つのアク
セスゲートトランジスタが導通するので、共用ビット線
ＳＢＬ２の電位は、ストアされているデータ信号に従っ
てラインＬ４およびＬ６に示されるように変化する。Ｏ
Ｒゲート４２は、高レベルのワード線信号ＹＷＬ３に応
答して高レベルのダミーセル能動化信号ＤＡ０を出力す
る。トランジスタＱ２１がオンするので、ダミーセルＤ
Ｃａ１が能動化する。その結果、共用ビット線ＳＢＬ１
の電位はラインＬ５により示されるように変化する。
ｅ３内にストアされているデータ信号が読出される場合
について説明する。メモリセルＭＣｅ３内の２つのアク
セスゲートトランジスタが導通するので、共用ビット線
ＳＢＬ２の電位は、ストアされているデータ信号に従っ
てラインＬ４およびＬ６に示されるように変化する。Ｏ
Ｒゲート４２は、高レベルのワード線信号ＹＷＬ３に応
答して高レベルのダミーセル能動化信号ＤＡ０を出力す
る。トランジスタＱ２１がオンするので、ダミーセルＤ
Ｃａ１が能動化する。その結果、共用ビット線ＳＢＬ１
の電位はラインＬ５により示されるように変化する。
【０１３５】差動増幅器３１は、ラインＬ４およびＬ５
間の電圧差またはラインＬ５およびＬ６間の電圧差を増
幅する。ここで注意すべきことは、仮にメモリセルＭＣ
ｅ１およびＭＣｅ３内に同じデータ信号がストアされて
いたとしても、差動増幅器３１により増幅されたデータ
信号は互いに反転されていることである。したがって、
たとえば、偶数番目の共用ビット線ＳＢＬ２を介して読
出されるデータ信号を、図示されていない反転回路を用
いて反転させることにより、同じ論理に従うデータ信号
が読出され得る。
間の電圧差またはラインＬ５およびＬ６間の電圧差を増
幅する。ここで注意すべきことは、仮にメモリセルＭＣ
ｅ１およびＭＣｅ３内に同じデータ信号がストアされて
いたとしても、差動増幅器３１により増幅されたデータ
信号は互いに反転されていることである。したがって、
たとえば、偶数番目の共用ビット線ＳＢＬ２を介して読
出されるデータ信号を、図示されていない反転回路を用
いて反転させることにより、同じ論理に従うデータ信号
が読出され得る。
【０１３６】図６１は、図５８に示したダミーセルの他
の例を示す回路図である。図６１（ａ）を参照して、ダ
ミーセルＤＣｂは、共用ビット線（図示せず）と接地電
位との間に直列に接続されたＮＭＯＳトランジスタＱ２
４，Ｑ２２およびＱ３１を含む。トランジスタＱ２２
は、ゲートがダミーセル能動化信号ＤＡを受けるように
接続される。トランジスタＱ２４は、ゲートが書込イネ
ーブル信号Ｓｗｅを受けるように接続される。ダミーセ
ルＤＣｂについても、トランジスタＱ２２およびＱ２４
の合計のオン抵抗がＲ２１であると仮定して、前述の不
等式（１３）の関係を満足するようにトランジスタが設
計される。
の例を示す回路図である。図６１（ａ）を参照して、ダ
ミーセルＤＣｂは、共用ビット線（図示せず）と接地電
位との間に直列に接続されたＮＭＯＳトランジスタＱ２
４，Ｑ２２およびＱ３１を含む。トランジスタＱ２２
は、ゲートがダミーセル能動化信号ＤＡを受けるように
接続される。トランジスタＱ２４は、ゲートが書込イネ
ーブル信号Ｓｗｅを受けるように接続される。ダミーセ
ルＤＣｂについても、トランジスタＱ２２およびＱ２４
の合計のオン抵抗がＲ２１であると仮定して、前述の不
等式（１３）の関係を満足するようにトランジスタが設
計される。
【０１３７】図６１（ｂ）に示したダミーセルＤＣｃ
は、通常のメモリセルと同じ回路構成を有している。し
かしながら、トランジスタＱ２２およびＱ２４の合計の
オン抵抗はＲ２１であると仮定して、ダミーセルＤＣｃ
についても不等式（１３）が満足されるようにトランジ
スタが設計される。したがって、図６１（ａ）および
（ｂ）に示したいずれのダミーセルＤＣｂおよびＤＣｃ
を用いることによっても、図６０に示したような、差動
増幅器３１による増幅動作が行なわれ得る。
は、通常のメモリセルと同じ回路構成を有している。し
かしながら、トランジスタＱ２２およびＱ２４の合計の
オン抵抗はＲ２１であると仮定して、ダミーセルＤＣｃ
についても不等式（１３）が満足されるようにトランジ
スタが設計される。したがって、図６１（ａ）および
（ｂ）に示したいずれのダミーセルＤＣｂおよびＤＣｃ
を用いることによっても、図６０に示したような、差動
増幅器３１による増幅動作が行なわれ得る。
【０１３８】図６２は、この発明のさらにもう１つの実
施例を示すダミーセル制御回路の回路図である。図６２
を参照して、各ダミーセルＤＣｂ１およびＤＣｂ２とし
て、図６１（ａ）に示したダミーセル回路ＤＣｂが適用
される。各ダミーセルＤＣｂ１およびＤＣｂ２内の２つ
のアクセスゲートトランジスタのゲート電極に、ダミー
セル能動化信号ＤＡ０およびＤＡ１がＯＲゲート４２お
よび４１からそれぞれ与えられる。図６２に示した実施
例では、通常のメモリセルおよびダミーセルにおけるア
クセスゲートトランジスタの数が同じであるので、共通
の構造的特性が得られ、設計が容易に行なわれ得る。
施例を示すダミーセル制御回路の回路図である。図６２
を参照して、各ダミーセルＤＣｂ１およびＤＣｂ２とし
て、図６１（ａ）に示したダミーセル回路ＤＣｂが適用
される。各ダミーセルＤＣｂ１およびＤＣｂ２内の２つ
のアクセスゲートトランジスタのゲート電極に、ダミー
セル能動化信号ＤＡ０およびＤＡ１がＯＲゲート４２お
よび４１からそれぞれ与えられる。図６２に示した実施
例では、通常のメモリセルおよびダミーセルにおけるア
クセスゲートトランジスタの数が同じであるので、共通
の構造的特性が得られ、設計が容易に行なわれ得る。
【０１３９】図６３は、この発明のさらにもう１つの実
施例を示すダミーセル制御回路の回路図である。図６３
を参照して、各ダミーセルＤＣｂ１およびＤＣｂ２にお
いて、２つのアクセスゲートトランジスタＱ２１および
Ｑ２３ならびにＱ２２およびＱ２４が用いられている。
トランジスタＱ２１のゲートにダミーセル能動化信号Ｄ
Ａ０が与えられる。トランジスタＱ２２のゲートにダミ
ーセル能動化信号ＤＡ１が与えられる。トランジスタＱ
２３のゲートに書込イネーブル信号Ｓｗｅが与えられ
る。トランジスタＱ２４のゲートに書込イネーブル信号
Ｓｗｅが与えられる。
施例を示すダミーセル制御回路の回路図である。図６３
を参照して、各ダミーセルＤＣｂ１およびＤＣｂ２にお
いて、２つのアクセスゲートトランジスタＱ２１および
Ｑ２３ならびにＱ２２およびＱ２４が用いられている。
トランジスタＱ２１のゲートにダミーセル能動化信号Ｄ
Ａ０が与えられる。トランジスタＱ２２のゲートにダミ
ーセル能動化信号ＤＡ１が与えられる。トランジスタＱ
２３のゲートに書込イネーブル信号Ｓｗｅが与えられ
る。トランジスタＱ２４のゲートに書込イネーブル信号
Ｓｗｅが与えられる。
【０１４０】データ読出動作において、高レベルの信号
Ｓｗｅが与えられるので、トランジスタＱ２３およびＱ
２４がオンする。したがって、図５８に示した回路と基
本的に同様の動作が行なわれる。一方、データ書込動作
において、低レベルの信号Ｓｗｅが与えられるので、ト
ランジスタＱ２３およびＱ２４がオフする。これによ
り、データ書込動作において高レベルの信号ＹＷＬ１な
いしＹＷＬ４が与えられても、ダミーセルＤＣｂ１また
はＤＣｂ２を介して電流経路が形成されないので、不必
要な電力消費が防がれ得る。
Ｓｗｅが与えられるので、トランジスタＱ２３およびＱ
２４がオンする。したがって、図５８に示した回路と基
本的に同様の動作が行なわれる。一方、データ書込動作
において、低レベルの信号Ｓｗｅが与えられるので、ト
ランジスタＱ２３およびＱ２４がオフする。これによ
り、データ書込動作において高レベルの信号ＹＷＬ１な
いしＹＷＬ４が与えられても、ダミーセルＤＣｂ１また
はＤＣｂ２を介して電流経路が形成されないので、不必
要な電力消費が防がれ得る。
【０１４１】図６４は、この発明のさらにもう１つの実
施例を示すダミーセル制御回路の回路図である。図６４
を参照して、ビット線負荷として、ＰＭＯＳトランジス
タＱ２７およびＱ２８が、電源電位ＶＤＤと共用ビット
線ＳＢＬ１およびＳＢＬ２の間にそれぞれ接続される。
トランジスタＱ２７およびＱ２８は、ゲートが書込イネ
ーブル信号／Ｓｗｅを受けるように接続される。データ
読出動作において低レベルの信号／Ｓｗｅが与えられる
ので、トランジスタＱ２７およびＱ２８はビット線負荷
として働く。他方、データ書込動作において高レベルの
信号／Ｓｗｅが与えられるので、トランジスタＱ２７お
よびＱ２８がオフする。
施例を示すダミーセル制御回路の回路図である。図６４
を参照して、ビット線負荷として、ＰＭＯＳトランジス
タＱ２７およびＱ２８が、電源電位ＶＤＤと共用ビット
線ＳＢＬ１およびＳＢＬ２の間にそれぞれ接続される。
トランジスタＱ２７およびＱ２８は、ゲートが書込イネ
ーブル信号／Ｓｗｅを受けるように接続される。データ
読出動作において低レベルの信号／Ｓｗｅが与えられる
ので、トランジスタＱ２７およびＱ２８はビット線負荷
として働く。他方、データ書込動作において高レベルの
信号／Ｓｗｅが与えられるので、トランジスタＱ２７お
よびＱ２８がオフする。
【０１４２】各ダミーセルＤＣｄ１およびＤＣｄ２は、
通常のメモリセルＭＣｅ１と同様の回路特性を有してい
る。すなわち、図６４に示した実施例では、通常のメモ
リセルとダミーセルとの間で前述の式（１１）および
（１２）ならびに不等式（１３）により表わされた関係
が成立っていない。これらの関係に代えて、差動増幅器
３１による差動増幅動作を実現するため、次のような改
善が施されている。
通常のメモリセルＭＣｅ１と同様の回路特性を有してい
る。すなわち、図６４に示した実施例では、通常のメモ
リセルとダミーセルとの間で前述の式（１１）および
（１２）ならびに不等式（１３）により表わされた関係
が成立っていない。これらの関係に代えて、差動増幅器
３１による差動増幅動作を実現するため、次のような改
善が施されている。
【０１４３】追加のビット線負荷として、ＰＭＯＳトラ
ンジスタＱ２９およびＱ３０が電源電位ＶＤＤと共用ビ
ット線ＳＢＬ１およびＳＢＬ２との間にそれぞれ接続さ
れる。トランジスタＱ２９のゲートはＯＲゲート４１の
出力信号ＤＡ１を受ける。トランジスタＱ３０のゲート
はＯＲゲート４２の出力信号ＤＡ０を受ける。
ンジスタＱ２９およびＱ３０が電源電位ＶＤＤと共用ビ
ット線ＳＢＬ１およびＳＢＬ２との間にそれぞれ接続さ
れる。トランジスタＱ２９のゲートはＯＲゲート４１の
出力信号ＤＡ１を受ける。トランジスタＱ３０のゲート
はＯＲゲート４２の出力信号ＤＡ０を受ける。
【０１４４】データ読出動作において、メモリセルＭＣ
ｅ１内にストアされたデータが読出される場合について
説明する。高レベルのワード線信号ＸＷＬ１およびＹＷ
Ｌ１に応答して、メモリセルＭＣｅ１内にストアされて
いたデータ信号が共用ビット線ＳＢＬ１に与えられる。
ＯＲゲート４１は、高レベルの信号ＹＷＬ１に応答し
て、高レベルの信号ＤＡ１を出力する。したがって、ト
ランジスタＱ２９がオフし、一方、ダミーセルＤＣｄ２
の２つのアクセスゲートトランジスタがオンする。ＯＲ
ゲート４２は低レベルの信号ＤＡ０を出力するので、ト
ランジスタＱ３０がオンする。
ｅ１内にストアされたデータが読出される場合について
説明する。高レベルのワード線信号ＸＷＬ１およびＹＷ
Ｌ１に応答して、メモリセルＭＣｅ１内にストアされて
いたデータ信号が共用ビット線ＳＢＬ１に与えられる。
ＯＲゲート４１は、高レベルの信号ＹＷＬ１に応答し
て、高レベルの信号ＤＡ１を出力する。したがって、ト
ランジスタＱ２９がオフし、一方、ダミーセルＤＣｄ２
の２つのアクセスゲートトランジスタがオンする。ＯＲ
ゲート４２は低レベルの信号ＤＡ０を出力するので、ト
ランジスタＱ３０がオンする。
【０１４５】したがって、このとき、共用ビット線ＳＢ
Ｌ１のビット線負荷はトランジスタＱ２７だけである
が、共用ビット線ＳＢＬ２のビット線負荷はトランジス
タＱ２８およびＱ３０に増加される。その結果、共用ビ
ット線ＳＢＬ２が、図６０のラインＬ２により示された
中間電位にもたらされる。言換えると、ビット線負荷ト
ランジスタＱ２７，Ｑ２８，Ｑ２９およびＱ３０が、共
用ビット線ＳＢＬ１およびＳＢＬ２に、図６０のライン
Ｌ２により示した中間電位を与えるように設計される。
これにより、差動増幅器３１による好ましい差動増幅動
作が実現され得る。
Ｌ１のビット線負荷はトランジスタＱ２７だけである
が、共用ビット線ＳＢＬ２のビット線負荷はトランジス
タＱ２８およびＱ３０に増加される。その結果、共用ビ
ット線ＳＢＬ２が、図６０のラインＬ２により示された
中間電位にもたらされる。言換えると、ビット線負荷ト
ランジスタＱ２７，Ｑ２８，Ｑ２９およびＱ３０が、共
用ビット線ＳＢＬ１およびＳＢＬ２に、図６０のライン
Ｌ２により示した中間電位を与えるように設計される。
これにより、差動増幅器３１による好ましい差動増幅動
作が実現され得る。
【０１４６】図６４に示したいずれのメモリセルもアク
セスされないとき、ＯＲゲート４１および４２は低レベ
ルの出力信号ＤＡ１およびＤＡ０を出力する。したがっ
て、トランジスタＱ２７ないしＱ３０がいずれも共用ビ
ット線ＳＢＬ１およびＳＢＬ２のビット線負荷として働
く。このことは、アクセスされないメモリセルに接続さ
れた共用ビット線の電位を安定化させるのに貢献する。
セスされないとき、ＯＲゲート４１および４２は低レベ
ルの出力信号ＤＡ１およびＤＡ０を出力する。したがっ
て、トランジスタＱ２７ないしＱ３０がいずれも共用ビ
ット線ＳＢＬ１およびＳＢＬ２のビット線負荷として働
く。このことは、アクセスされないメモリセルに接続さ
れた共用ビット線の電位を安定化させるのに貢献する。
【０１４７】図６５は、この発明のさらにもう１つの実
施例を示すダミーセル制御回路の回路図である。図６５
を参照して、ビット線負荷トランジスタＱ２５およびＱ
２６のゲートは接地されている。追加のビット線負荷ト
ランジスタＱ２９のゲートは、インバータ４４により反
転された信号／ＤＡ０を受ける。追加の負荷トランジス
タＱ３０のゲートは、インバータ４３により反転された
信号／ＤＡ１を受ける。この実施例においても、各ダミ
ーセルＤＣｄ１およびＤＣｄ２は、通常のメモリセルと
同じ回路特性を有している。
施例を示すダミーセル制御回路の回路図である。図６５
を参照して、ビット線負荷トランジスタＱ２５およびＱ
２６のゲートは接地されている。追加のビット線負荷ト
ランジスタＱ２９のゲートは、インバータ４４により反
転された信号／ＤＡ０を受ける。追加の負荷トランジス
タＱ３０のゲートは、インバータ４３により反転された
信号／ＤＡ１を受ける。この実施例においても、各ダミ
ーセルＤＣｄ１およびＤＣｄ２は、通常のメモリセルと
同じ回路特性を有している。
【０１４８】データ読出動作においてメモリセルＭＣｅ
１がアクセスされるとき、ＯＲゲート４１が高レベルの
信号ＤＡ１を出力する。トランジスタＱ３０は、低レベ
ルの信号／ＤＡ１に応答してオンする。言換えると、ト
ランジスタＱ３０は、高レベルのワード線信号ＹＷＬ１
に応答して導通する。したがって、この実施例において
も、共用ビット線ＳＢＬ２のビット線負荷が増加される
ので、共用ビット線ＳＢＬ２の電位を図６０のラインＬ
２により示した電位に変化させることができる。その結
果、差動増幅器３１による好ましい差動増幅動作が行な
われ得る。
１がアクセスされるとき、ＯＲゲート４１が高レベルの
信号ＤＡ１を出力する。トランジスタＱ３０は、低レベ
ルの信号／ＤＡ１に応答してオンする。言換えると、ト
ランジスタＱ３０は、高レベルのワード線信号ＹＷＬ１
に応答して導通する。したがって、この実施例において
も、共用ビット線ＳＢＬ２のビット線負荷が増加される
ので、共用ビット線ＳＢＬ２の電位を図６０のラインＬ
２により示した電位に変化させることができる。その結
果、差動増幅器３１による好ましい差動増幅動作が行な
われ得る。
【０１４９】図６６は、図５７に示した差動増幅器３１
およびセンスアンプ３０の回路図である。図６６を参照
して、回路３１は、データ伝送線ＤＬ１と接地電位との
間に直列に接続されたＮＭＯＳトランジスタＱ３１およ
びＱ３２と、データ伝送線ＤＬ２と接地電位との間に直
列に接続されたＮＭＯＳトランジスタＱ３３およびＱ３
４とを含む。トランジスタＱ３２のゲートは共用ビット
線ＳＢＬ１に接続される。トランジスタＱ３４のゲート
は共用ビット線ＳＢＬ２に接続される。トランジスタＱ
３１およびＱ３３は、差動増幅器３１を能動化するため
の制御信号ＳＬｗｅ１を受けるように接続される。制御
信号ＳＬｗｅ１はセンスアンプ３０を活性化するための
信号Ｓｗｅおよび列アドレス信号を用いて、図示されて
いない論理回路から発生される。
およびセンスアンプ３０の回路図である。図６６を参照
して、回路３１は、データ伝送線ＤＬ１と接地電位との
間に直列に接続されたＮＭＯＳトランジスタＱ３１およ
びＱ３２と、データ伝送線ＤＬ２と接地電位との間に直
列に接続されたＮＭＯＳトランジスタＱ３３およびＱ３
４とを含む。トランジスタＱ３２のゲートは共用ビット
線ＳＢＬ１に接続される。トランジスタＱ３４のゲート
は共用ビット線ＳＢＬ２に接続される。トランジスタＱ
３１およびＱ３３は、差動増幅器３１を能動化するため
の制御信号ＳＬｗｅ１を受けるように接続される。制御
信号ＳＬｗｅ１はセンスアンプ３０を活性化するための
信号Ｓｗｅおよび列アドレス信号を用いて、図示されて
いない論理回路から発生される。
【０１５０】データ伝送線ＤＬ１およびＤＬ２は、各差
動増幅器３１ないし３ｋに接続される。共用回路４０
は、データ伝送線ＤＬ１およびＤＬ２を介して回路３１
ないし３ｋにより共用されている。たとえば、高レベル
の信号ＳＬｗｅ１が与えられたとき、回路３１および４
０の組合せにより、共用ビット線ＳＢＬ１およびＳＢＬ
２間の差動増幅が行なわれる。
動増幅器３１ないし３ｋに接続される。共用回路４０
は、データ伝送線ＤＬ１およびＤＬ２を介して回路３１
ないし３ｋにより共用されている。たとえば、高レベル
の信号ＳＬｗｅ１が与えられたとき、回路３１および４
０の組合せにより、共用ビット線ＳＢＬ１およびＳＢＬ
２間の差動増幅が行なわれる。
【０１５１】後段のセンスアンプ３０は、高レベルのセ
ンスアンプ活性化信号Ｓｗｅに応答して活性化され、デ
ータ伝送線ＤＬ１およびＤＬ２を介して与えられたデー
タ信号を差動増幅する。低レベルの信号Ｓｗｅが与えら
れたとき、言換えると書込動作においては、センスアン
プ３０は低レベルの信号ＲＤＢを出力する。
ンスアンプ活性化信号Ｓｗｅに応答して活性化され、デ
ータ伝送線ＤＬ１およびＤＬ２を介して与えられたデー
タ信号を差動増幅する。低レベルの信号Ｓｗｅが与えら
れたとき、言換えると書込動作においては、センスアン
プ３０は低レベルの信号ＲＤＢを出力する。
【０１５２】図６７は、この発明のさらにもう１つの実
施例を示すＳＲＡＭのブロック図である。図５７に示し
たＳＲＡＭ４００は共用ビット線ＳＢＬ１，ＳＢＬ２，
…を有していたが、図６７に示したＳＲＡＭ５００で
は、ビット線の共用なしに同様の改善が施されている。
たとえば、各ビット線ＢＬ１，ＢＬ２，…に、ダミーセ
ルＤＣ１，ＤＣ２，…が接続される。２本のビット線Ｌ
Ｂ１，ＢＬ２毎にダミーセル制御回路２１′が設けられ
る。差動増幅器３１′は、２本のビット線ＢＬ１，ＢＬ
２毎に設けられ、ビット線ＢＬ１，ＢＬ２間の電圧を差
動増幅する。
施例を示すＳＲＡＭのブロック図である。図５７に示し
たＳＲＡＭ４００は共用ビット線ＳＢＬ１，ＳＢＬ２，
…を有していたが、図６７に示したＳＲＡＭ５００で
は、ビット線の共用なしに同様の改善が施されている。
たとえば、各ビット線ＢＬ１，ＢＬ２，…に、ダミーセ
ルＤＣ１，ＤＣ２，…が接続される。２本のビット線Ｌ
Ｂ１，ＢＬ２毎にダミーセル制御回路２１′が設けられ
る。差動増幅器３１′は、２本のビット線ＢＬ１，ＢＬ
２毎に設けられ、ビット線ＢＬ１，ＢＬ２間の電圧を差
動増幅する。
【０１５３】図６８は、図６７に示した１つのダミーセ
ル制御回路３１′の回路図である。図６８に示した回路
も、図５８に示した回路と基本的に同様に動作するので
説明が省略される。
ル制御回路３１′の回路図である。図６８に示した回路
も、図５８に示した回路と基本的に同様に動作するので
説明が省略される。
【０１５４】図５７ないし図６８を参照して説明した実
施例では、データ読出動作における速度を改善するため
の説明がなされた。以下の記載では、データ書込動作に
おける速度を増加させるための改善について説明する。
施例では、データ読出動作における速度を改善するため
の説明がなされた。以下の記載では、データ書込動作に
おける速度を増加させるための改善について説明する。
【０１５５】再び図２を参照して、ＰＭＯＳトランジス
タＱ１およびＱ２はＴＦＴによりそれぞれ構成されてい
るので、低い相互コンダクタンスを有している。言換え
ると、トランジスタＱ１およびＱ２は、低い電流供給能
力（または電流駆動能力）を有している。したがって、
トランジスタＱ１またはＱ２が導通し始めるとき、トラ
ンジスタＱ１またはＱ２を介して流れる電流が小さいの
で、データ記憶回路１のデータ記憶状態の反転に時間を
要する。一方、駆動トランジスタＱ３およびＱ４は、通
常のＮＭＯＳトランジスタ（すなわち半導体基板内に形
成されたバルクトランジスタ）によりそれぞれ構成され
ているので、ＴＦＴＱ１およびＱ２よりも大きな相互コ
ンダクタンスまたは電流供給能力を有している。
タＱ１およびＱ２はＴＦＴによりそれぞれ構成されてい
るので、低い相互コンダクタンスを有している。言換え
ると、トランジスタＱ１およびＱ２は、低い電流供給能
力（または電流駆動能力）を有している。したがって、
トランジスタＱ１またはＱ２が導通し始めるとき、トラ
ンジスタＱ１またはＱ２を介して流れる電流が小さいの
で、データ記憶回路１のデータ記憶状態の反転に時間を
要する。一方、駆動トランジスタＱ３およびＱ４は、通
常のＮＭＯＳトランジスタ（すなわち半導体基板内に形
成されたバルクトランジスタ）によりそれぞれ構成され
ているので、ＴＦＴＱ１およびＱ２よりも大きな相互コ
ンダクタンスまたは電流供給能力を有している。
【０１５６】データ書込動作において、たとえば、高レ
ベルのデータ信号がトランジスタＱ６およびＱ５を介し
てビット線ＢＬから与えられたとき、トランジスタＱ３
は素早くオンする。したがって、電圧Ｖ２が急速に低レ
ベルになる。したがって、この場合では、データ記憶回
路１のデータ記憶状態が素早く変化され得る。
ベルのデータ信号がトランジスタＱ６およびＱ５を介し
てビット線ＢＬから与えられたとき、トランジスタＱ３
は素早くオンする。したがって、電圧Ｖ２が急速に低レ
ベルになる。したがって、この場合では、データ記憶回
路１のデータ記憶状態が素早く変化され得る。
【０１５７】これに対して、低レベルのデータ信号がト
ランジスタＱ６およびＱ５を介してビット線ＢＬから与
えられる場合では、次のような問題が引起こされる。与
えられた低レベルの電圧Ｖ１に応答して、ＴＦＴＱ１が
導通を開始する。しかしながら、前述のようにトランジ
スタＱ１の電流供給能力が小さいため、電圧Ｖ２が低レ
ベルから高レベルに変化するのに時間を要する。言換え
ると、電圧Ｖ２が素早く高レベルに変化することができ
ない。このことは、低レベルのデータ信号の書込動作に
おいて、データ書込時間が長くなることを意味する。こ
の問題を解決するため、次のような改善が提案される。
ランジスタＱ６およびＱ５を介してビット線ＢＬから与
えられる場合では、次のような問題が引起こされる。与
えられた低レベルの電圧Ｖ１に応答して、ＴＦＴＱ１が
導通を開始する。しかしながら、前述のようにトランジ
スタＱ１の電流供給能力が小さいため、電圧Ｖ２が低レ
ベルから高レベルに変化するのに時間を要する。言換え
ると、電圧Ｖ２が素早く高レベルに変化することができ
ない。このことは、低レベルのデータ信号の書込動作に
おいて、データ書込時間が長くなることを意味する。こ
の問題を解決するため、次のような改善が提案される。
【０１５８】まず第１に、トランジスタＱ１が、トラン
ジスタＱ２よりも高い相互コンダクタンス（または電流
供給能力，電流駆動能力）を有するように設計される。
一般に、ＭＯＳトランジスタの電流駆動能力を表わすパ
ラメータβは、次式により表わされる。
ジスタＱ２よりも高い相互コンダクタンス（または電流
供給能力，電流駆動能力）を有するように設計される。
一般に、ＭＯＳトランジスタの電流駆動能力を表わすパ
ラメータβは、次式により表わされる。
【０１５９】
【数９】
【０１６０】ここで、ＷはＭＯＳトランジスタのチャネ
ル幅であり、ＬはＭＯＳトランジスタのチャネル長であ
り、μはチャネルにおける表面移動度であり、εはゲー
ト絶縁膜の誘電率であり、Ｔｏｘはゲート絶縁膜の厚さ
である。
ル幅であり、ＬはＭＯＳトランジスタのチャネル長であ
り、μはチャネルにおける表面移動度であり、εはゲー
ト絶縁膜の誘電率であり、Ｔｏｘはゲート絶縁膜の厚さ
である。
【０１６１】μ・ε／Ｔｏｘは、通常、ＭＯＳトランジ
スタの製造におけるプロセス条件により決定されるの
で、比Ｗ／Ｌを増加させることにより、電流駆動能力、
すなわちβを高くすることができる。しかしながら、ト
ランジスタＱ１と同様にトランジスタＱ２の比Ｗ／Ｌを
も増加させると、半導体基板上のメモリセルの占有面積
が増加される恐れがある。したがって、メモリセルの占
有面積の増加なしにトランジスタＱ１の電流駆動能力を
上昇させるため、トランジスタＱ１およびＱ２は、次の
ような関係を満足するように設計される。
スタの製造におけるプロセス条件により決定されるの
で、比Ｗ／Ｌを増加させることにより、電流駆動能力、
すなわちβを高くすることができる。しかしながら、ト
ランジスタＱ１と同様にトランジスタＱ２の比Ｗ／Ｌを
も増加させると、半導体基板上のメモリセルの占有面積
が増加される恐れがある。したがって、メモリセルの占
有面積の増加なしにトランジスタＱ１の電流駆動能力を
上昇させるため、トランジスタＱ１およびＱ２は、次の
ような関係を満足するように設計される。
【０１６２】 Ｗ１／Ｌ１＞Ｗ２／Ｌ２ …（１５） ここで、Ｗ１およびＬ１は、トランジスタＱ１のチャネ
ル幅およびチャネル長を示し、Ｗ２およびＬ２は、トラ
ンジスタＱ２のチャネル幅およびチャネル長を示す。
ル幅およびチャネル長を示し、Ｗ２およびＬ２は、トラ
ンジスタＱ２のチャネル幅およびチャネル長を示す。
【０１６３】低レベルのデータ信号の書込に要する時間
を短縮するため、もう１つの改善において、トランジス
タＱ４のしきい電圧Ｖｔｈ４が低い値に設計される。近
年の大規模集積回路（ＬＳＩ）の製造における精度はサ
ブミクロン領域にまで進行しており、ＭＯＳトランジス
タのしきい電圧は、短チャネル効果および／または狭チ
ャネル効果により、チャネル幅およびチャネル長により
影響される。一般に、ＭＯＳトランジスタのチャネル長
Ｌは小さいほどしきい電圧Ｖｔｈが小さくなり、他方、
チャネル幅Ｗは小さいほどしきい電圧Ｖｔｈが大きくな
る。
を短縮するため、もう１つの改善において、トランジス
タＱ４のしきい電圧Ｖｔｈ４が低い値に設計される。近
年の大規模集積回路（ＬＳＩ）の製造における精度はサ
ブミクロン領域にまで進行しており、ＭＯＳトランジス
タのしきい電圧は、短チャネル効果および／または狭チ
ャネル効果により、チャネル幅およびチャネル長により
影響される。一般に、ＭＯＳトランジスタのチャネル長
Ｌは小さいほどしきい電圧Ｖｔｈが小さくなり、他方、
チャネル幅Ｗは小さいほどしきい電圧Ｖｔｈが大きくな
る。
【０１６４】したがって、Ｑ４のしきい電圧Ｖｔｈ４を
下げるため、トランジスタＱ４のチャネル幅Ｗ４が増加
され、および／またはトランジスタＱ４のチャネル長Ｌ
４が減少される。しかしながら、トランジスタＱ４と同
様に、トランジスタＱ３についてもチャネル幅Ｗ３を増
加させたり、またはチャネル長Ｌ３を減少させると、こ
の場合においてのメモリセルの占有面積が増加される可
能性がある。したがって、メモリセルの占有面積の増加
を防ぐため、トランジスタＱ３およびＱ４は、次のよう
な関係を満たすように設計される。
下げるため、トランジスタＱ４のチャネル幅Ｗ４が増加
され、および／またはトランジスタＱ４のチャネル長Ｌ
４が減少される。しかしながら、トランジスタＱ４と同
様に、トランジスタＱ３についてもチャネル幅Ｗ３を増
加させたり、またはチャネル長Ｌ３を減少させると、こ
の場合においてのメモリセルの占有面積が増加される可
能性がある。したがって、メモリセルの占有面積の増加
を防ぐため、トランジスタＱ３およびＱ４は、次のよう
な関係を満たすように設計される。
【０１６５】 Ｗ３＜Ｗ４ …（１６） または、 Ｌ３＞Ｌ４ …（１７） ∴Ｖｔｈ３＞Ｖｔｈ４ …（１８） トランジスタＱ３およびＱ４は、好ましくは不等式（１
６）および（１７）の両方を満足するように設計され
る。したがって、不等式（１８）により表わされた関係
がトランジスタＱ３およびＱ４に与えられるのである
が、トランジスタＱ４のしきい電圧の減少は、次のよう
にしてデータ書込動作速度を改善する。
６）および（１７）の両方を満足するように設計され
る。したがって、不等式（１８）により表わされた関係
がトランジスタＱ３およびＱ４に与えられるのである
が、トランジスタＱ４のしきい電圧の減少は、次のよう
にしてデータ書込動作速度を改善する。
【０１６６】図６９は、図２に示したメモリセル回路Ｍ
Ｃａにおける電圧Ｖ２と時間の経過との間の関係を示す
グラフである。図６９を参照して、縦軸は電圧Ｖ２（ボ
ルト）の変化を示し、横軸が時間の経過ｔ（ｎｓ）を示
す。仮に、トランジスタＱ１の導通状態において電流
０．５μＡが流れるものと仮定する。また、トランジス
タＱ１およびＱ３の共通接続ノード（すなわちノードＶ
２）が、容量１０ｆＦを有するものと仮定する。図６９
に示したグラフは、トランジスタＱ１が導通を開始して
から、ノードＶ２の電圧が上昇する様子を示している。
Ｃａにおける電圧Ｖ２と時間の経過との間の関係を示す
グラフである。図６９を参照して、縦軸は電圧Ｖ２（ボ
ルト）の変化を示し、横軸が時間の経過ｔ（ｎｓ）を示
す。仮に、トランジスタＱ１の導通状態において電流
０．５μＡが流れるものと仮定する。また、トランジス
タＱ１およびＱ３の共通接続ノード（すなわちノードＶ
２）が、容量１０ｆＦを有するものと仮定する。図６９
に示したグラフは、トランジスタＱ１が導通を開始して
から、ノードＶ２の電圧が上昇する様子を示している。
【０１６７】図６９を参照して、時間１０ｎｓが経過し
たとき、電圧Ｖ２は０．５ボルトになる。時間２０ｎｓ
が経過したとき、電圧Ｖ２は１．０ボルトになる。した
がって、トランジスタＱ４のしきい電圧Ｖｔｈ４′が
１．０ボルトであると仮定すると、トランジスタＱ４が
導通するのに２０ｎｓの時間を要することになる。これ
に対して、トランジスタＱ４のしきい電圧Ｖｔｈ４がそ
れよりも低い０．５ボルトに設定されている場合では、
トランジスタＱ４が導通するのに１０ｎｓで足りる。言
換えると、トランジスタＱ４のしきい電圧を０．５ボル
トだけ低く設定することにより、データ記憶回路１のデ
ータ記憶状態の反転に要する時間が１０ｎｓだけ短縮さ
れ得る。
たとき、電圧Ｖ２は０．５ボルトになる。時間２０ｎｓ
が経過したとき、電圧Ｖ２は１．０ボルトになる。した
がって、トランジスタＱ４のしきい電圧Ｖｔｈ４′が
１．０ボルトであると仮定すると、トランジスタＱ４が
導通するのに２０ｎｓの時間を要することになる。これ
に対して、トランジスタＱ４のしきい電圧Ｖｔｈ４がそ
れよりも低い０．５ボルトに設定されている場合では、
トランジスタＱ４が導通するのに１０ｎｓで足りる。言
換えると、トランジスタＱ４のしきい電圧を０．５ボル
トだけ低く設定することにより、データ記憶回路１のデ
ータ記憶状態の反転に要する時間が１０ｎｓだけ短縮さ
れ得る。
【０１６８】図７０は、不等式（１５）を満足するトラ
ンジスタＱ１およびＱ２の設計の例を示すレイアウト図
である。図７０に示したレイアウトは、先に説明した図
５３のレイアウトに対応している。図７０において、図
５３において示されたレイアウトは破線により示されて
いる。
ンジスタＱ１およびＱ２の設計の例を示すレイアウト図
である。図７０に示したレイアウトは、先に説明した図
５３のレイアウトに対応している。図７０において、図
５３において示されたレイアウトは破線により示されて
いる。
【０１６９】図７１は、不等式（１６）および（１７）
を満足するトランジスタＱ３およびＱ４の設計の例を示
すレイアウト図である。図７１に示したレイアウトは、
既に説明した図５１に示したレイアウトに対応してい
る。図７１において、図５１に示したレイアウトは破線
により示されている。
を満足するトランジスタＱ３およびＱ４の設計の例を示
すレイアウト図である。図７１に示したレイアウトは、
既に説明した図５１に示したレイアウトに対応してい
る。図７１において、図５１に示したレイアウトは破線
により示されている。
【０１７０】このように、図２，１１，１３および１５
に示したメモリセルをシングルビット線構成を有するＳ
ＲＡＭに適用することにより、所望のメモリセルにのみ
データ書込を行なうことのできるＳＲＡＭが得られる。
すなわち、各メモリセルが、シングルビット線とデータ
記憶回路１との間に設けられた２つのアクセスゲートト
ランジスタを備えており、書込動作において所望のメモ
リセルの２つのアクセスゲートトランジスタのゲート電
圧だけが昇圧される。これにより、データ書込が所望の
メモリセルに対してのみ行なわれ得る。特に、データ記
憶回路１のドライバトランジスタＱ４と２つのアクセス
ゲートトランジスタＱ５およびＱ６が組合わされた等価
のアクセスゲートトランジスタとの間のベータ比βｒ
が、０．２≦βｒ≦１．０の関係を満たすように設計さ
れ、図７に示した特性が各メモリセルに与えられる。す
なわち、各メモリセルは、データ読出が行なわれると
き、安定したデータ記憶状態にもたらされる。一方、デ
ータ書込が行なわれるとき、不安定な安定状態にもたら
される。
に示したメモリセルをシングルビット線構成を有するＳ
ＲＡＭに適用することにより、所望のメモリセルにのみ
データ書込を行なうことのできるＳＲＡＭが得られる。
すなわち、各メモリセルが、シングルビット線とデータ
記憶回路１との間に設けられた２つのアクセスゲートト
ランジスタを備えており、書込動作において所望のメモ
リセルの２つのアクセスゲートトランジスタのゲート電
圧だけが昇圧される。これにより、データ書込が所望の
メモリセルに対してのみ行なわれ得る。特に、データ記
憶回路１のドライバトランジスタＱ４と２つのアクセス
ゲートトランジスタＱ５およびＱ６が組合わされた等価
のアクセスゲートトランジスタとの間のベータ比βｒ
が、０．２≦βｒ≦１．０の関係を満たすように設計さ
れ、図７に示した特性が各メモリセルに与えられる。す
なわち、各メモリセルは、データ読出が行なわれると
き、安定したデータ記憶状態にもたらされる。一方、デ
ータ書込が行なわれるとき、不安定な安定状態にもたら
される。
【０１７１】各メモリセルに設けられる２つのアクセス
ゲートトランジスタは、たとえば図２０において示され
るように、極めて近接して半導体基板５０上に形成され
得るので、その結果、図５０に示すように、高集積化に
適した構造を有するメモリセルが得られる。２つのアク
セスゲートトランジスタは、既に説明したように、第１
ないし第１１の製造方法のいずれによっても形成され得
る。
ゲートトランジスタは、たとえば図２０において示され
るように、極めて近接して半導体基板５０上に形成され
得るので、その結果、図５０に示すように、高集積化に
適した構造を有するメモリセルが得られる。２つのアク
セスゲートトランジスタは、既に説明したように、第１
ないし第１１の製造方法のいずれによっても形成され得
る。
【０１７２】これに加えて、図５７ないし図６８に示し
た実施例では、共用ビット線間またはビット線間の電圧
差を差動的に増幅するセンスアンプ回路が設けられてい
るので、データ読出動作がより高速で行なわれ得る。さ
らには、図７０および図７１に示した実施例では、不等
式（１５）ないし（１８）を満足するようにトランジス
タＱ１ないしＱ４が設計されるので、データ書込動作が
より高い速度で行なわれ得る。
た実施例では、共用ビット線間またはビット線間の電圧
差を差動的に増幅するセンスアンプ回路が設けられてい
るので、データ読出動作がより高速で行なわれ得る。さ
らには、図７０および図７１に示した実施例では、不等
式（１５）ないし（１８）を満足するようにトランジス
タＱ１ないしＱ４が設計されるので、データ書込動作が
より高い速度で行なわれ得る。
【０１７３】
【０１７４】
【０１７５】
【０１７６】
【発明の効果】請求項１の発明によれば、２本のビット
線間の電位を差動的に増幅する差動センスアンプ手段が
設けられているので、より高いデータ読出速度を有する
スタティックランダムアクセスメモリ装置が得られた。
線間の電位を差動的に増幅する差動センスアンプ手段が
設けられているので、より高いデータ読出速度を有する
スタティックランダムアクセスメモリ装置が得られた。
【０１７７】請求項３の発明によれば、第１の電界効果
トランジスタが第３の電界効果トランジスタよりも高い
相互コンダクタンスを有しているので、より高いデータ
書込速度を有するスタティックランダムアクセスメモリ
装置が得られた。
トランジスタが第３の電界効果トランジスタよりも高い
相互コンダクタンスを有しているので、より高いデータ
書込速度を有するスタティックランダムアクセスメモリ
装置が得られた。
【０１７８】請求項４の発明によれば、第４の電界効果
トランジスタが第２の電界効果トランジスタよりも低い
しきい電圧を有しているので、より高いデータ書込速度
を有するスタティックランダムアクセスメモリ装置が得
られた。
トランジスタが第２の電界効果トランジスタよりも低い
しきい電圧を有しているので、より高いデータ書込速度
を有するスタティックランダムアクセスメモリ装置が得
られた。
【図１】この発明の一実施例を示すＳＲＡＭのブロック
図である。
図である。
【図２】図１に示したＳＲＡＭに適用される１つのメモ
リセルの回路図である。
リセルの回路図である。
【図３】図２に示したトランジスタＱ１のゲート電圧−
ドレイン電流特性図である。
ドレイン電流特性図である。
【図４】図２に示したトランジスタＱ３のゲート電圧−
ドレイン電流特性図である。
ドレイン電流特性図である。
【図５】図２に示したインバータ２ａの等価回路図であ
る。
る。
【図６】図２に示したインバータ２ａの入出力特性図で
ある。
ある。
【図７】図２に示したデータ記憶回路を構成するインバ
ータ２ａ，２ｂの入出力特性図である。
ータ２ａ，２ｂの入出力特性図である。
【図８】図２に示したインバータ２ｂのいくつかのベー
タ比の下での入出力特性図である。
タ比の下での入出力特性図である。
【図９】好ましいベータ比の範囲を説明するためのグラ
フである。
フである。
【図１０】メモリセルのデータ記憶回路を構成する２つ
のインバータの好ましい入出力特性を示す特性図であ
る。
のインバータの好ましい入出力特性を示す特性図であ
る。
【図１１】この発明の別の実施例を示すメモリセルの回
路図である。
路図である。
【図１２】この発明のさらに別の実施例を示すＳＲＡＭ
のブロック図である。
のブロック図である。
【図１３】図１２に示した２つの隣接するメモリセルの
回路図である。
回路図である。
【図１４】この発明のさらに別の実施例を示すＳＲＡＭ
のブロック図である。
のブロック図である。
【図１５】図１４に示した２つの隣接するメモリセルの
回路図である。
回路図である。
【図１６】アクセスゲートトランジスタを形成するため
の第１の製造方法における第１工程の断面図である。
の第１の製造方法における第１工程の断面図である。
【図１７】アクセスゲートトランジスタを形成するため
の第１の製造方法における第２工程の断面図である。
の第１の製造方法における第２工程の断面図である。
【図１８】アクセスゲートトランジスタを形成するため
の第１の製造方法における第３工程の断面図である。
の第１の製造方法における第３工程の断面図である。
【図１９】アクセスゲートトランジスタを形成するため
の第１の製造方法における第４工程の断面図である。
の第１の製造方法における第４工程の断面図である。
【図２０】アクセスゲートトランジスタを形成するため
の第１の製造方法における第５工程の断面図である。
の第１の製造方法における第５工程の断面図である。
【図２１】アクセスゲートトランジスタを形成するため
の第２の製造方法における第１工程の断面図である。
の第２の製造方法における第１工程の断面図である。
【図２２】アクセスゲートトランジスタを形成するため
の第２の製造方法における第２工程の断面図である。
の第２の製造方法における第２工程の断面図である。
【図２３】アクセスゲートトランジスタを形成するため
の第２の製造方法における第３工程の断面図である。
の第２の製造方法における第３工程の断面図である。
【図２４】アクセスゲートトランジスタを形成するため
の第３の製造方法における第１工程の断面図である。
の第３の製造方法における第１工程の断面図である。
【図２５】アクセスゲートトランジスタを形成するため
の第３の製造方法における第２工程の断面図である。
の第３の製造方法における第２工程の断面図である。
【図２６】アクセスゲートトランジスタを形成するため
の第４の製造方法における第１工程の断面図である。
の第４の製造方法における第１工程の断面図である。
【図２７】アクセスゲートトランジスタを形成するため
の第４の製造方法における第２工程の断面図である。
の第４の製造方法における第２工程の断面図である。
【図２８】アクセスゲートトランジスタを形成するため
の第４の製造方法における第３工程の断面図である。
の第４の製造方法における第３工程の断面図である。
【図２９】アクセスゲートトランジスタを形成するため
の第５の製造方法における第１工程の断面図である。
の第５の製造方法における第１工程の断面図である。
【図３０】アクセスゲートトランジスタを形成するため
の第５の製造方法における第２工程の断面図である。
の第５の製造方法における第２工程の断面図である。
【図３１】アクセスゲートトランジスタを形成するため
の第５の製造方法における第３工程の断面図である。
の第５の製造方法における第３工程の断面図である。
【図３２】アクセスゲートトランジスタを形成するため
の第６の製造方法における第１工程の断面図である。
の第６の製造方法における第１工程の断面図である。
【図３３】アクセスゲートトランジスタを形成するため
の第６の製造方法における第２工程の断面図である。
の第６の製造方法における第２工程の断面図である。
【図３４】アクセスゲートトランジスタを形成するため
の第６の製造方法における第３工程の断面図である。
の第６の製造方法における第３工程の断面図である。
【図３５】アクセスゲートトランジスタを形成するため
の第６の製造方法における第４工程の断面図である。
の第６の製造方法における第４工程の断面図である。
【図３６】アクセスゲートトランジスタを形成するため
の第７の製造方法における最終工程の断面図である。
の第７の製造方法における最終工程の断面図である。
【図３７】アクセスゲートトランジスタを形成するため
の第８の製造方法における第１工程の断面図である。
の第８の製造方法における第１工程の断面図である。
【図３８】アクセスゲートトランジスタを形成するため
の第８の製造方法における最終工程の断面図である。
の第８の製造方法における最終工程の断面図である。
【図３９】アクセスゲートトランジスタを形成するため
の第９の製造方法における最終工程の断面図である。
の第９の製造方法における最終工程の断面図である。
【図４０】アクセスゲートトランジスタを形成するため
の第１０の製造方法における第１工程の断面図である。
の第１０の製造方法における第１工程の断面図である。
【図４１】アクセスゲートトランジスタを形成するため
の第１０の製造方法における第２工程の断面図である。
の第１０の製造方法における第２工程の断面図である。
【図４２】アクセスゲートトランジスタを形成するため
の第１０の製造方法における第３工程の断面図である。
の第１０の製造方法における第３工程の断面図である。
【図４３】アクセスゲートトランジスタを形成するため
の第１０の製造方法における第４工程の断面図である。
の第１０の製造方法における第４工程の断面図である。
【図４４】アクセスゲートトランジスタを形成するため
の第１０の製造方法における第５工程の断面図である。
の第１０の製造方法における第５工程の断面図である。
【図４５】アクセスゲートトランジスタを形成するため
の第１０の製造方法における第６工程の断面図である。
の第１０の製造方法における第６工程の断面図である。
【図４６】アクセスゲートトランジスタを形成するため
の第１１の製造方法における第１工程の断面図である。
の第１１の製造方法における第１工程の断面図である。
【図４７】アクセスゲートトランジスタを形成するため
の第１１の製造方法における第２工程の断面図である。
の第１１の製造方法における第２工程の断面図である。
【図４８】アクセスゲートトランジスタを形成するため
の第１１の製造方法における第３工程の断面図である。
の第１１の製造方法における第３工程の断面図である。
【図４９】アクセスゲートトランジスタを形成するため
の第１１の製造方法における第４工程の断面図である。
の第１１の製造方法における第４工程の断面図である。
【図５０】図５４に示したラインＸ−Ｘにより破断され
た部分の断面構造図である。
た部分の断面構造図である。
【図５１】図２に示したメモリセルを形成するための製
造方法における第１工程のレイアウト図である。
造方法における第１工程のレイアウト図である。
【図５２】図２に示したメモリセルを形成するための製
造方法における第２工程のレイアウト図である。
造方法における第２工程のレイアウト図である。
【図５３】図２に示したメモリセルを形成するための製
造方法における第３工程のレイアウト図である。
造方法における第３工程のレイアウト図である。
【図５４】図２に示したメモリセルを形成するための製
造方法における第４工程のレイアウト図である。
造方法における第４工程のレイアウト図である。
【図５５】シングルビット線構成を有する従来のＳＲＡ
Ｍ用メモリセルの回路図である。
Ｍ用メモリセルの回路図である。
【図５６】本願出願人によって先に提案されているＳＲ
ＡＭ用メモリセルの回路図である。
ＡＭ用メモリセルの回路図である。
【図５７】この発明のさらにもう１つの実施例を示すＳ
ＲＡＭのブロック図である。
ＲＡＭのブロック図である。
【図５８】図５７に示した１つのダミーセル制御回路の
回路図である。
回路図である。
【図５９】図５８に示したダミーセルの一例を示す回路
図である。
図である。
【図６０】図５８に示した回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図６１】図５８に示したダミーセルの他の例を示す回
路図である。
路図である。
【図６２】この発明のさらにもう１つの実施例を示すダ
ミーセル制御回路の回路図である。
ミーセル制御回路の回路図である。
【図６３】この発明のさらにもう１つの実施例を示すダ
ミーセル制御回路の回路図である。
ミーセル制御回路の回路図である。
【図６４】この発明のさらにもう１つの実施例を示すダ
ミーセル制御回路の回路図である。
ミーセル制御回路の回路図である。
【図６５】この発明のさらにもう１つの実施例を示すダ
ミーセル制御回路の回路図である。
ミーセル制御回路の回路図である。
【図６６】図５７に示した差動増幅器およびセンスアン
プの回路図である。
プの回路図である。
【図６７】この発明のさらにもう１つの実施例を示すＳ
ＲＡＭのブロック図である。
ＲＡＭのブロック図である。
【図６８】図６７に示した１つのダミーセル制御回路の
回路図である。
回路図である。
【図６９】図２に示したメモリセル回路における電圧Ｖ
２と時間の経過との間の関係を示すグラフである。
２と時間の経過との間の関係を示すグラフである。
【図７０】不等式（１５）を満足するトランジスタＱ１
およびＱ２の設計の例を示すレイアウト図である。
およびＱ２の設計の例を示すレイアウト図である。
【図７１】不等式（１６）および（１７）を満足するト
ランジスタＱ３およびＱ４の設計の例を示すレイアウト
図である。
ランジスタＱ３およびＱ４の設計の例を示すレイアウト
図である。
１ データ記憶回路 ７ Ｘワード線昇圧回路 ８ Ｙワード線昇圧回路 １０ Ｙゲート回路 Ｑ１，Ｑ２ ＴＦＴ Ｑ３，Ｑ４，Ｑ５，Ｑ６ ＮＭＯＳトランジスタ ＢＬ シングルビット線 ＸＷＬ Ｘワード線 ＹＷＬ Ｙワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杠 幸二郎 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 山形 整人 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平４−56283（ＪＰ，Ａ) 特開 昭62−206877（ＪＰ，Ａ) 特開 平３−66096（ＪＰ，Ａ) 特開 平２−187991（ＪＰ，Ａ) 特開 平３−102698（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (7)
- 【請求項１】 スタティックランダムアクセスメモリ装
置であって、 複数の行および複数の列に配設された複数のメモリセル
を備えたメモリセルアレイと、 各々が前記メモリセルアレイ内の対応する一つの列内に
設けられ、前記対応する一つの列内のメモリセルに接続
された複数のビット線とを含み、 各前記メモリセルは、 単一の入出力ノードを有し、前記入出力ノードを介して
与えられるデータ信号を記憶するデータ記憶手段と、 対応する列内のビット線と前記入出力ノードとの間に接
続され、行および列アドレス信号に応答して導通するス
イッチング手段とを備え、 前記スタティックランダムアクセスメモリ装置は、さら
に、 各々が複数のビット線の対応する１本に接続された複数
のダミーセルと、 各々が前記メモリセルアレイ内の２つの隣接する列毎に
設けられ、前記複数のビット線の対応する２本の間に接
続された複数の差動センスアンプ手段と、 各々が前記メモリセルアレイ内の２つの隣接する列毎に
設けられ、前記複数のビット線の対応する２本の一方を
選択する列アドレス信号に応答して、前記対応する２本
のビット線の他方に接続されたダミーセルを能動化する
複数のダミーセル能動化手段とを含む、スタティックラ
ンダムアクセスメモリ装置。 - 【請求項２】 スタティックランダムアクセスメモリ装
置であって、 複数の行および複数の列に配設された複数のメモリセル
を備えたメモリセルアレイと、 各々が前記メモリセルアレイ内の対応する２つの列毎に
設けられ、前記対応する２つの列内のメモリセルに接続
された複数の共用ビット線とを含み、 各前記メモリセルは、 単一の入出力ノードを有し、前記入出力ノードを介して
与えられるデータ信号を記憶するデータ記憶手段と、 対応する２つの列内の共用ビット線と前記入出力ノード
との間に接続され、行および列アドレス信号に応答して
導通するスイッチング手段とを備え、 前記スタティックランダムアクセスメモリ装置は、さら
に、 各々が前記複数の共用ビット線の対応する１本に接続さ
れた複数のダミーセルと、 各々が前記メモリセルアレイ内の４つの隣接する列毎に
設けられ、前記複数の共用ビット線の対応する２本の間
に接続された複数の差動センスアンプ手段と、 各々が前記メモリセルアレイ内の４つの隣接する列毎に
設けられ、前記複数の共用ビット線の対応する２本の一
方を選択する列アドレス信号に応答して、前記対応する
２本の共通ビット線の他方に接続されたダミーセルを能
動化させる複数のダミーセル能動化手段とを含む、スタ
ティックランダムアクセスメモリ装置。 - 【請求項３】 スタティックランダムアクセスメモリ装
置であって、 複数の行および複数の列に配設された複数のメモリセル
を備えたメモリセルアレイと、 各々が前記メモリセルアレイ内の対応する１つの列内に
設けられ、前記対応する１つの列内のメモリセルに接続
された複数のビット線とを含み、 各前記メモリセルは、 単一の入出力ノードを有し、前記入出力ノードを介して
与えられるデータ信号を記憶するデータ記憶手段と、 対応する列内のビット線と前記入出力ノードとの間に接
続され、行および列アドレス信号に応答して導通するス
イッチング手段とを備え、 前記スタティックランダムアクセスメモリ装置は、さら
に、 外部から与えられる書込制御信号に応答して、行および
列アドレス信号によって選択されたメモリセル内のデー
タ記憶手段のデータ記憶状態を安定化または不安定化さ
せる状態制御手段を含み、 前記データ記憶手段は、 第１および第２の電源電位の間に直列に接続された第１
導電型の第１の電界効果トランジスタおよび第１導電型
とは逆の第２導電型の第２の電界効果トランジスタと、 前記入出力ノードで前記第１および第２の電源電位の間
に直列に接続された第１導電型の第３の電界効果トラン
ジスタおよび第２導電型の第４の電界効果トランジスタ
とを含み、 前記第１および第２の電界効果トランジスタは、ゲート
電極が前記入出力ノードに接続され、 前記第３および第４の電界効果トランジスタは、ゲート
電極が前記第１および第２の電界効果トランジスタの共
通接続ノードに接続され、 前記第１の電界効果トランジスタは、前記第３の電界効
果トランジスタよりも高い相互コンダクタンスを有して
いる、スタティックランダムアクセスメモリ装置。 - 【請求項４】 スタティックランダムアクセスメモリ装
置であって、 複数の行および複数の列に配設された複数のメモリセル
を備えたメモリセルアレイと、 各々が前記メモリセルアレイ内の対応する１つの列内に
設けられ、前記対応する１つの列内のメモリセルに接続
された複数のビット線とを含み、 各前記メモリセルは、 単一の入出力ノードを有し、前記入出力ノードを介して
与えられるデータ信号を記憶するデータ記憶手段と、 対応する列内のビット線と前記入出力ノードとの間に接
続され、行および列アドレス信号に応答して導通するス
イッチング手段とを備え、 前記スタティックランダムアクセスメモリ装置は、さら
に、 外部から与えられる書込制御信号に応答して、行および
列アドレス信号によって選択されたメモリセル内のデー
タ記憶手段のデータ記憶状態を安定化または不安定化さ
せる状態制御手段を含み、 前記データ記憶手段は、 第１および第２の電源電位の間に直列に接続された第１
導電型の第１の電界効果トランジスタおよび第１導電型
とは逆の第２導電型の第２の電界効果トランジスタと、 前記入出力ノードで前記第１および第２の電源電位の間
に直列に接続された第１導電型の第３の電界効果トラン
ジスタおよび第２導電型の第４の電界効果トランジスタ
とを含み、 前記第１および第２の電界効果トランジスタは、ゲート
電極が前記入出力ノードに接続され、 前記第３および第４の電界効果トランジスタは、ゲート
電極が前記第１および第２の電界効果トランジスタの共
通接続ノードに接続され、 前記第４の電界効果トランジスタは、前記第２の電界効
果トランジスタよりも低いしきい電圧を有している、ス
タティックランダムアクセスメモリ装置。 - 【請求項５】 複数の行および複数の列に配置され、各
々がその記憶ノードに接続されたトランジスタ素子を含
む複数のメモリセルと、 前記複数の行に対応して設けられた複数の行アクセス信
号線と、 前記複数の列に対応して設けられた複数の列アクセス信
号線と、 前記複数の行アクセス信号線に接続され、行アドレス信
号により前記複数の行アクセス信号線の１つを活性化す
るための行デコーダと、 前記複数の列アクセス信号線に接続され、列アドレス信
号により前記複数の列アクセス信号線の１つを活性化す
るための列デコーダとを備え、 前記トランジスタ素子は、 半 導体基板の主表面に互いに離隔して形成され、互いに
同じ導電型の半導体からなる第１および第２の不純物領
域と、 前記半導体基板の主表面上に形成された絶縁層と、 前記第１および第２の不純物領域の間の上方に位置する
ように、前記絶縁層上に形成され、互いに電気的に絶縁
された第１および第２の導電層とを含み、 前記半導体基板における前記第１および第２の不純物領
域の間の部分は、前記第１および第２の不純物領域の導
電型と逆の導電型の半導体のみからなり、 前記第２の導電層は、前記第１および第２の不純物領域
の並ぶ方向に沿って前記第１の導電層と並んで配置され
る部分を含み、 前記第１および第２の導電層は、それぞれ対応する行ア
クセス信号線および列アクセス信号線に接続され、 前記第１の不純物領域は、前記記憶ノードに接続され、
さらに、 前記第２の不純物領域は、前記記憶ノードに対して読出
または書込むべきデータを伝搬するビット線に接続され
るように構成された、 半導体集積回路装置。 - 【請求項６】 前記第２の導電層は、前記絶縁層との間
に前記第１の導電層を挟む部分をさらに含む、請求項５
に記載の半導体集積回路装置。 - 【請求項７】 前記第１の導電層における前記第２の導
電層側の側壁には熱酸化により酸化膜が形成された、請
求項５または請求項６に記載の半導体集積回路装置。
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|---|---|---|---|
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| US08/467,632 US5572469A (en) | 1992-04-30 | 1995-06-06 | Static random access memory device having a single bit line configuration |
| US08/708,063 US5694354A (en) | 1992-04-30 | 1996-08-12 | Static random access memory device having a single bit line configuration |
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|---|---|---|---|
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| JP11140892 | 1992-04-30 | ||
| JP4202603A JP2905647B2 (ja) | 1992-04-30 | 1992-07-29 | スタティックランダムアクセスメモリ装置 |
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|---|---|---|---|
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| US5877979A (en) * | 1997-06-26 | 1999-03-02 | Xilinx, Inc. | Single-sided RAM cell and method of accessing same |
| KR100275106B1 (ko) * | 1997-12-30 | 2000-12-15 | 김영환 | 하나의비트라인으로이루어진에스램셀 |
| US6016390A (en) * | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
| US5892704A (en) * | 1998-03-31 | 1999-04-06 | International Business Machines Corporation | Wordline amplifier |
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| US6040991A (en) * | 1999-01-04 | 2000-03-21 | International Business Machines Corporation | SRAM memory cell having reduced surface area |
| JP2000285672A (ja) * | 1999-03-26 | 2000-10-13 | Fujitsu Ltd | メモリデバイス |
| US6222777B1 (en) * | 1999-04-09 | 2001-04-24 | Sun Microsystems, Inc. | Output circuit for alternating multiple bit line per column memory architecture |
| US6078513A (en) * | 1999-06-09 | 2000-06-20 | Neomagic Corp. | NMOS dynamic content-addressable-memory CAM cell with self-booting pass transistors and local row and column select |
| US6400635B1 (en) * | 2000-03-15 | 2002-06-04 | Altera Corporation | Memory circuitry for programmable logic integrated circuit devices |
| JP2003257184A (ja) * | 2002-02-28 | 2003-09-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6804143B1 (en) * | 2003-04-02 | 2004-10-12 | Cogent Chipware Inc. | Write-assisted SRAM bit cell |
| JP4524735B2 (ja) * | 2003-06-20 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7164596B1 (en) | 2005-07-28 | 2007-01-16 | Texas Instruments Incorporated | SRAM cell with column select line |
| US7385840B2 (en) * | 2005-07-28 | 2008-06-10 | Texas Instruments Incorporated | SRAM cell with independent static noise margin, trip voltage, and read current optimization |
| US7433254B2 (en) * | 2006-07-26 | 2008-10-07 | Agere Systems Inc. | Accelerated single-ended sensing for a memory circuit |
| US7983071B2 (en) * | 2008-01-04 | 2011-07-19 | Texas Instruments Incorporated | Dual node access storage cell having buffer circuits |
| US8686415B2 (en) * | 2010-12-17 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5784652B2 (ja) * | 2013-02-14 | 2015-09-24 | 株式会社東芝 | 半導体装置 |
| JP6538426B2 (ja) | 2014-05-30 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| JP2019160371A (ja) * | 2018-03-14 | 2019-09-19 | 株式会社東芝 | メモリ回路および電子機器 |
| US11276448B2 (en) * | 2020-03-26 | 2022-03-15 | Micron Technology, Inc. | Memory array with multiplexed select lines and two transistor memory cells |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3539839A (en) * | 1966-01-31 | 1970-11-10 | Nippon Electric Co | Semiconductor memory device |
| JPS56107394A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory circuit |
| JPS60231996A (ja) * | 1984-04-28 | 1985-11-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6154097A (ja) * | 1984-08-24 | 1986-03-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS6190388A (ja) * | 1984-10-08 | 1986-05-08 | Hitachi Ltd | 半導体装置 |
| JP2837682B2 (ja) * | 1989-01-13 | 1998-12-16 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0366096A (ja) * | 1989-08-04 | 1991-03-20 | Hitachi Ltd | スタティック型ｒａｍ |
| JPH03102698A (ja) * | 1989-09-14 | 1991-04-30 | Hitachi Ltd | 半導体記憶装置 |
| JPH04298887A (ja) * | 1991-03-26 | 1992-10-22 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
| JPH05182461A (ja) * | 1992-01-07 | 1993-07-23 | Nec Corp | 半導体メモリ装置 |
| JPH05225778A (ja) * | 1992-02-17 | 1993-09-03 | Fujitsu Ltd | ワード線駆動回路 |
| US5359839A (en) * | 1993-07-19 | 1994-11-01 | Deere & Company | Toothbar release for harvester header reel |
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