JP2000285672A - メモリデバイス - Google Patents
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Abstract
(57)【要約】
【課題】外部電源電圧が変動しても、センスアンプの活
性化タイミングが適切に制御されるメモリデバイスを提
供する。 【解決手段】ワード線とビット線の交差位置に配置され
るメモリセルと、第１の活性化信号に応答して前記ワー
ド線を駆動するワード線ドライバと、前記第１の活性化
信号を遅延させ第２の活性化信号を生成する遅延回路
と、前記メモリセルから読み出した電圧を前記第２の活
性化信号に応答して増幅するセンスアンプとを備えるメ
モリデバイスにおいて、前記ワード線ドライバに供給す
る第１の電源電圧と、前記遅延回路に供給する第２の電
源電圧とを有し、前記第２の電源電圧は、前記第１の電
源電圧に従って生成される。従って、外部電源電圧の変
動によりセンスアンプの活性化タイミングが早まること
はなく、必要なＷＬ−ＬＥ間隔を安定して確保すること
ができる。
性化タイミングが適切に制御されるメモリデバイスを提
供する。 【解決手段】ワード線とビット線の交差位置に配置され
るメモリセルと、第１の活性化信号に応答して前記ワー
ド線を駆動するワード線ドライバと、前記第１の活性化
信号を遅延させ第２の活性化信号を生成する遅延回路
と、前記メモリセルから読み出した電圧を前記第２の活
性化信号に応答して増幅するセンスアンプとを備えるメ
モリデバイスにおいて、前記ワード線ドライバに供給す
る第１の電源電圧と、前記遅延回路に供給する第２の電
源電圧とを有し、前記第２の電源電圧は、前記第１の電
源電圧に従って生成される。従って、外部電源電圧の変
動によりセンスアンプの活性化タイミングが早まること
はなく、必要なＷＬ−ＬＥ間隔を安定して確保すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、センスアンプの活
性化タイミングが適切に制御されるメモリデバイスに関
する。
性化タイミングが適切に制御されるメモリデバイスに関
する。
【０００２】
【従来の技術】図９は、従来のメモリデバイスの概略の
構成図である。従来のメモリデバイスは、ワード線ＷＬ
とビット線ＢＬの交点にＮＭＯＳトランジスタ７とコン
デンサ８が配置されるメモリセル５と、ロー（ｒｏｗ）
系活性化信号ｒａｓに応じてワード線ＷＬを活性化する
ワード線ドライバ４と、メモリセル５のリード／ライト
動作時にビット線ＢＬ、／ＢＬの電位差を読み出して増
幅するセンスアンプ３と、ロー系活性化信号ｒａｓに所
定の遅延時間を与え、ラッチイネーブル信号ｌｅを生成
する遅延回路１と、ラッチイネーブル信号ｌｅからセン
スアンプ活性化信号ｌｅｐｘ、ｌｅｎｚを生成するセン
スアンプ活性化回路２と、外部電源電圧Ｖｄｄから昇圧
電源電圧Ｖｐｐを生成する昇圧回路６とを有する。
構成図である。従来のメモリデバイスは、ワード線ＷＬ
とビット線ＢＬの交点にＮＭＯＳトランジスタ７とコン
デンサ８が配置されるメモリセル５と、ロー（ｒｏｗ）
系活性化信号ｒａｓに応じてワード線ＷＬを活性化する
ワード線ドライバ４と、メモリセル５のリード／ライト
動作時にビット線ＢＬ、／ＢＬの電位差を読み出して増
幅するセンスアンプ３と、ロー系活性化信号ｒａｓに所
定の遅延時間を与え、ラッチイネーブル信号ｌｅを生成
する遅延回路１と、ラッチイネーブル信号ｌｅからセン
スアンプ活性化信号ｌｅｐｘ、ｌｅｎｚを生成するセン
スアンプ活性化回路２と、外部電源電圧Ｖｄｄから昇圧
電源電圧Ｖｐｐを生成する昇圧回路６とを有する。
【０００３】図示しないＣＰＵ等から、ロー系活性化信
号ｒａｓがワード線ドライバ４に入力されると、ワード
線ＷＬの電位が立ち上がり、ＮＭＯＳトランジスタ７が
導通して、コンデンサ８に保持されているデータに応じ
た電圧がビット線ＢＬに印加される。
号ｒａｓがワード線ドライバ４に入力されると、ワード
線ＷＬの電位が立ち上がり、ＮＭＯＳトランジスタ７が
導通して、コンデンサ８に保持されているデータに応じ
た電圧がビット線ＢＬに印加される。
【０００４】次に、ビット線ＢＬ、／ＢＬ間に微小電位
差が生じるタイミングでセンスアンプ活性化信号ｌｅｐ
ｘ、ｌｅｎｚが出力され、センスアンプ３が活性化され
る。そして、センスアンプ３は、ビット線ＢＬ、／ＢＬ
間の電位差を読み出して増幅する。
差が生じるタイミングでセンスアンプ活性化信号ｌｅｐ
ｘ、ｌｅｎｚが出力され、センスアンプ３が活性化され
る。そして、センスアンプ３は、ビット線ＢＬ、／ＢＬ
間の電位差を読み出して増幅する。
【０００５】図１０は、従来のメモリデバイスにおける
遅延回路１の構成図である。遅延回路１は、インバータ
４６、４７、４９、５２、５４、６１、６２と、ＮＯＲ
回路５１と、コンデンサ４８、５０、５３、５５とを有
し、インバータ４６、４７、４９、５２、５４、６１、
６２とＮＯＲ回路５１の駆動電源として外部電源電圧Ｖ
ｄｄが供給される。
遅延回路１の構成図である。遅延回路１は、インバータ
４６、４７、４９、５２、５４、６１、６２と、ＮＯＲ
回路５１と、コンデンサ４８、５０、５３、５５とを有
し、インバータ４６、４７、４９、５２、５４、６１、
６２とＮＯＲ回路５１の駆動電源として外部電源電圧Ｖ
ｄｄが供給される。
【０００６】遅延回路１の遅延時間は、ワード線ＷＬの
活性化タイミングとセンスアンプ３の活性化タイミング
との間隔（ＷＬ−ＬＥ間隔）を確保できる値に設定され
ている。これにより、ビット線ＢＬ、／ＢＬ間に微小電
位差が生じる適切なタイミングでセンスアンプ３を活性
化することができる。
活性化タイミングとセンスアンプ３の活性化タイミング
との間隔（ＷＬ−ＬＥ間隔）を確保できる値に設定され
ている。これにより、ビット線ＢＬ、／ＢＬ間に微小電
位差が生じる適切なタイミングでセンスアンプ３を活性
化することができる。
【０００７】図１１は、遅延回路１の動作タイミング図
である。ロー系活性化信号ｒａｓがＨレベルになると、
前述のように、ワード線ドライバ４が活性化されワード
線ＷＬの電位が立ち上がる。一方、ロー系活性化信号ｒ
ａｓは、遅延回路１内のインバータ４６により反転され
てノードｎ１の信号になり、また、インバータ４７、４
９及びコンデンサ４８、５０により時間ｔ１の遅延を与
えられてノードｎ２の信号になる。
である。ロー系活性化信号ｒａｓがＨレベルになると、
前述のように、ワード線ドライバ４が活性化されワード
線ＷＬの電位が立ち上がる。一方、ロー系活性化信号ｒ
ａｓは、遅延回路１内のインバータ４６により反転され
てノードｎ１の信号になり、また、インバータ４７、４
９及びコンデンサ４８、５０により時間ｔ１の遅延を与
えられてノードｎ２の信号になる。
【０００８】ノードｎ１の信号及びノードｎ２の信号は
ＮＯＲ回路５１に入力されてノードｎ３の信号になり、
更に、インバータ５２、５４及びコンデンサ５３、５５
により時間ｔ２の遅延を与えられてノードｎ４の信号に
なる。ノードｎ４の信号は、インバータ６１、６２によ
り波形整形されてラッチイネーブル信号ｌｅになる。こ
のラッチイネーブル信号ｌｅがＨレベルになると、セン
スアンプ３が活性化される。なお、この場合の遅延回路
１の遅延時間は、（ｔ１＋ｔ２）である。
ＮＯＲ回路５１に入力されてノードｎ３の信号になり、
更に、インバータ５２、５４及びコンデンサ５３、５５
により時間ｔ２の遅延を与えられてノードｎ４の信号に
なる。ノードｎ４の信号は、インバータ６１、６２によ
り波形整形されてラッチイネーブル信号ｌｅになる。こ
のラッチイネーブル信号ｌｅがＨレベルになると、セン
スアンプ３が活性化される。なお、この場合の遅延回路
１の遅延時間は、（ｔ１＋ｔ２）である。
【０００９】図１２は、外部電源電圧Ｖｄｄが昇圧電源
電圧Ｖｐｐより小さい通常の条件におけるメモリセル５
の動作波形図である。ロー系活性化信号ｒａｓが入力さ
れると、ワード線ＷＬの電位が立ち上がる。ワード線Ｗ
Ｌには、昇圧電源電圧Ｖｐｐが印加されるので、ワード
線ＷＬの電位は、昇圧電源電圧Ｖｐｐの電圧レベルに応
じた傾斜で立ち上がる。
電圧Ｖｐｐより小さい通常の条件におけるメモリセル５
の動作波形図である。ロー系活性化信号ｒａｓが入力さ
れると、ワード線ＷＬの電位が立ち上がる。ワード線Ｗ
Ｌには、昇圧電源電圧Ｖｐｐが印加されるので、ワード
線ＷＬの電位は、昇圧電源電圧Ｖｐｐの電圧レベルに応
じた傾斜で立ち上がる。
【００１０】ワード線ＷＬの電位が立ち上がると、メモ
リセル５のＮＭＯＳトランジスタ７が導通し、コンデン
サ８に充電されている電荷がビット線ＢＬに放電され
る。コンデンサ８の充電電圧の変化を点線で示す。コン
デンサ８の電荷の放電に伴い、ビット線ＢＬ、／ＢＬに
電位差が生じ始める。
リセル５のＮＭＯＳトランジスタ７が導通し、コンデン
サ８に充電されている電荷がビット線ＢＬに放電され
る。コンデンサ８の充電電圧の変化を点線で示す。コン
デンサ８の電荷の放電に伴い、ビット線ＢＬ、／ＢＬに
電位差が生じ始める。
【００１１】ワード線ＷＬの電位が立ち上がってからビ
ット線ＢＬ、／ＢＬにセンスアンプ３で増幅するのに十
分な電位差が開くまでの時間に合わせて、遅延回路１の
遅延時間（ｔ１＋ｔ２）が設定されている。この時間が
前述のＷＬ−ＬＥ間隔である。
ット線ＢＬ、／ＢＬにセンスアンプ３で増幅するのに十
分な電位差が開くまでの時間に合わせて、遅延回路１の
遅延時間（ｔ１＋ｔ２）が設定されている。この時間が
前述のＷＬ−ＬＥ間隔である。
【００１２】従って、ビット線ＢＬ、／ＢＬの電位差が
十分に開くタイミングで、センスアンプ活性化信号ｌｅ
ｐｘ、ｌｅｎｚがセンスアンプ３に入力され、センスア
ンプ３はビット線ＢＬ、／ＢＬの電位差を読み出し増幅
する。なお、遅延回路１には、外部電源電圧Ｖｄｄが印
加されており、遅延回路１の遅延時間（ｔ１＋ｔ２）
は、外部電源電圧Ｖｄｄに依存して変動する。
十分に開くタイミングで、センスアンプ活性化信号ｌｅ
ｐｘ、ｌｅｎｚがセンスアンプ３に入力され、センスア
ンプ３はビット線ＢＬ、／ＢＬの電位差を読み出し増幅
する。なお、遅延回路１には、外部電源電圧Ｖｄｄが印
加されており、遅延回路１の遅延時間（ｔ１＋ｔ２）
は、外部電源電圧Ｖｄｄに依存して変動する。
【００１３】
【発明が解決しようとする課題】上記のように、ワード
線ドライバ４には外部電源電圧Ｖｄｄを昇圧した昇圧電
源電圧Ｖｐｐが印加され、ワード線ＷＬは昇圧電源電圧
Ｖｐｐにより駆動される。これは、メモリセル５のＮＭ
ＯＳトランジスタ７のゲートに高い電圧を印加し、ＮＭ
ＯＳトランジスタ７を十分に導通させるためである。ま
た、メモリセル５には、データを保持している期間の低
消費電力化のため、外部電源電圧Ｖｄｄから降圧したセ
ル降圧電源電圧Ｖｉｉｃがセンスアンプ３を介して印加
される。
線ドライバ４には外部電源電圧Ｖｄｄを昇圧した昇圧電
源電圧Ｖｐｐが印加され、ワード線ＷＬは昇圧電源電圧
Ｖｐｐにより駆動される。これは、メモリセル５のＮＭ
ＯＳトランジスタ７のゲートに高い電圧を印加し、ＮＭ
ＯＳトランジスタ７を十分に導通させるためである。ま
た、メモリセル５には、データを保持している期間の低
消費電力化のため、外部電源電圧Ｖｄｄから降圧したセ
ル降圧電源電圧Ｖｉｉｃがセンスアンプ３を介して印加
される。
【００１４】この場合、昇圧電源電圧Ｖｐｐやセル降圧
電源電圧Ｖｉｉｃは、メモリデバイスの内部で発生させ
る定電圧なので、外部電源電圧Ｖｄｄの変動による影響
は小さい。また、メモリ動作において必要なＷＬ−ＬＥ
間隔は、昇圧電源電圧Ｖｐｐ及びセル降圧電源電圧Ｖｉ
ｉｃの電圧レベルによって決まるため、外部電源電圧Ｖ
ｄｄが変動しても変化しない。
電源電圧Ｖｉｉｃは、メモリデバイスの内部で発生させ
る定電圧なので、外部電源電圧Ｖｄｄの変動による影響
は小さい。また、メモリ動作において必要なＷＬ−ＬＥ
間隔は、昇圧電源電圧Ｖｐｐ及びセル降圧電源電圧Ｖｉ
ｉｃの電圧レベルによって決まるため、外部電源電圧Ｖ
ｄｄが変動しても変化しない。
【００１５】一方、従来の遅延回路１には、図１０に示
したように外部電源電圧Ｖｄｄが供給されている。遅延
回路１に供給する電源として昇圧電源電圧Ｖｐｐではな
く外部電源電圧Ｖｄｄを使用する主な理由は以下の２点
である。即ち、 （１）外部電源電圧Ｖｄｄから昇圧電源電圧Ｖｐｐを生
成する昇圧回路６の変換効率は約３０〜５０％と低率で
あり、負荷側に供給する量より多くの電力を消費するた
め、低消費電力化の観点から昇圧電源電圧Ｖｐｐの供給
先を限定する必要がある。
したように外部電源電圧Ｖｄｄが供給されている。遅延
回路１に供給する電源として昇圧電源電圧Ｖｐｐではな
く外部電源電圧Ｖｄｄを使用する主な理由は以下の２点
である。即ち、 （１）外部電源電圧Ｖｄｄから昇圧電源電圧Ｖｐｐを生
成する昇圧回路６の変換効率は約３０〜５０％と低率で
あり、負荷側に供給する量より多くの電力を消費するた
め、低消費電力化の観点から昇圧電源電圧Ｖｐｐの供給
先を限定する必要がある。
【００１６】（２）遅延回路１のインバータ４６等に高
い電圧である昇圧電源電圧Ｖｐｐを常時印加すること
は、過大なストレス電圧によりインバータ４６等の寿命
が短くなるので望ましくない。
い電圧である昇圧電源電圧Ｖｐｐを常時印加すること
は、過大なストレス電圧によりインバータ４６等の寿命
が短くなるので望ましくない。
【００１７】以上の理由により、従来の遅延回路１に
は、外部電源電圧Ｖｄｄが供給されている。この場合、
外部電源電圧Ｖｄｄの電圧レベルは外部電源の機種等に
応じて変動し易く、外部電源電圧Ｖｄｄが高めに変動す
ると、インバータ４６等の信号振幅の傾斜が急になり、
遅延回路１の遅延時間（ｔ１＋ｔ２）は短くなってしま
う。
は、外部電源電圧Ｖｄｄが供給されている。この場合、
外部電源電圧Ｖｄｄの電圧レベルは外部電源の機種等に
応じて変動し易く、外部電源電圧Ｖｄｄが高めに変動す
ると、インバータ４６等の信号振幅の傾斜が急になり、
遅延回路１の遅延時間（ｔ１＋ｔ２）は短くなってしま
う。
【００１８】図１３は、外部電源電圧Ｖｄｄが昇圧電源
電圧Ｖｐｐより大きくなった場合のメモリセル５の動作
波形図である。図１３に示すように、外部電源電圧Ｖｄ
ｄが高めに設定されると、遅延回路１の遅延時間（ｔ１
＋ｔ２）が短くなり、センスアンプ活性化信号ｌｅｐ
ｘ、ｌｅｎｚの出力タイミングが早まり、ＷＬ−ＬＥ間
隔が短くなってしまう。この場合、十分な電位差がビッ
ト線ＢＬ、／ＢＬに生じないうちにセンスアンプ３が活
性化されるため、メモリ動作を正確に行うことができな
い。
電圧Ｖｐｐより大きくなった場合のメモリセル５の動作
波形図である。図１３に示すように、外部電源電圧Ｖｄ
ｄが高めに設定されると、遅延回路１の遅延時間（ｔ１
＋ｔ２）が短くなり、センスアンプ活性化信号ｌｅｐ
ｘ、ｌｅｎｚの出力タイミングが早まり、ＷＬ−ＬＥ間
隔が短くなってしまう。この場合、十分な電位差がビッ
ト線ＢＬ、／ＢＬに生じないうちにセンスアンプ３が活
性化されるため、メモリ動作を正確に行うことができな
い。
【００１９】外部電源電圧Ｖｄｄの変動にかかわらずＷ
Ｌ−ＬＥ間隔を確保するため、遅延回路１用の定電圧源
を設置するという方法も考えられる。しかし、この方法
はメモリデバイスの消費電力の増大につながるため好ま
しくない。
Ｌ−ＬＥ間隔を確保するため、遅延回路１用の定電圧源
を設置するという方法も考えられる。しかし、この方法
はメモリデバイスの消費電力の増大につながるため好ま
しくない。
【００２０】そこで、本発明は、外部電源電圧Ｖｄｄが
変動しても、消費電力を増大させずに必要なＷＬ−ＬＥ
間隔を確保することができるメモリデバイスを提供する
ことを目的とする。
変動しても、消費電力を増大させずに必要なＷＬ−ＬＥ
間隔を確保することができるメモリデバイスを提供する
ことを目的とする。
【００２１】
【課題を解決するための手段】上記の目的は、ワード線
とビット線の交差位置に配置されるメモリセルと、第１
の活性化信号に応答して前記ワード線を駆動するワード
線ドライバと、前記第１の活性化信号を遅延させ第２の
活性化信号を生成する遅延回路と、前記メモリセルから
読み出した電圧を前記第２の活性化信号に応答して増幅
するセンスアンプとを備えるメモリデバイスにおいて、
前記ワード線ドライバに供給する第１の電源電圧と、前
記遅延回路に供給する第２の電源電圧とを有し、前記第
２の電源電圧は、前記第１の電源電圧に従って生成され
ることを特徴とするメモリデバイスを提供することによ
り達成される。
とビット線の交差位置に配置されるメモリセルと、第１
の活性化信号に応答して前記ワード線を駆動するワード
線ドライバと、前記第１の活性化信号を遅延させ第２の
活性化信号を生成する遅延回路と、前記メモリセルから
読み出した電圧を前記第２の活性化信号に応答して増幅
するセンスアンプとを備えるメモリデバイスにおいて、
前記ワード線ドライバに供給する第１の電源電圧と、前
記遅延回路に供給する第２の電源電圧とを有し、前記第
２の電源電圧は、前記第１の電源電圧に従って生成され
ることを特徴とするメモリデバイスを提供することによ
り達成される。
【００２２】本発明によれば、ワード線ドライバに供給
する第１の電源電圧と、遅延回路に供給する第２の電源
電圧とを有し、第２の電源電圧は、第１の電源電圧より
生成されるので、遅延回路の遅延時間は、第１の電源電
圧に対応した時間になることはない。従って、外部電源
電圧の変動によりセンスアンプの活性化タイミングが早
まることはなく、必要なＷＬ−ＬＥ間隔を安定して確保
することができるので、メモリデバイスの消費電力を増
加させずにメモリ動作を正確に行うことができる。
する第１の電源電圧と、遅延回路に供給する第２の電源
電圧とを有し、第２の電源電圧は、第１の電源電圧より
生成されるので、遅延回路の遅延時間は、第１の電源電
圧に対応した時間になることはない。従って、外部電源
電圧の変動によりセンスアンプの活性化タイミングが早
まることはなく、必要なＷＬ−ＬＥ間隔を安定して確保
することができるので、メモリデバイスの消費電力を増
加させずにメモリ動作を正確に行うことができる。
【００２３】また、本発明のメモリデバイスにおける前
記第２の電源電圧は、外部電源電圧がドレインに供給さ
れ、前記第１の電源電圧がゲートに供給されるトランジ
スタにより生成されることを特徴とする。
記第２の電源電圧は、外部電源電圧がドレインに供給さ
れ、前記第１の電源電圧がゲートに供給されるトランジ
スタにより生成されることを特徴とする。
【００２４】本発明によれば、第２の電源電圧は、外部
電源電圧がドレインに供給され、第１の電源電圧がゲー
トに供給されるトランジスタにより生成されるので、外
部電源電圧が高めに変動した場合でも、遅延回路に供給
される第２の電源電圧を、第１の電源電圧からトランジ
スタの閾電圧を引いた値以下に抑えることができる。
電源電圧がドレインに供給され、第１の電源電圧がゲー
トに供給されるトランジスタにより生成されるので、外
部電源電圧が高めに変動した場合でも、遅延回路に供給
される第２の電源電圧を、第１の電源電圧からトランジ
スタの閾電圧を引いた値以下に抑えることができる。
【００２５】従って、遅延回路の遅延時間は、第１の電
源電圧からトランジスタの閾電圧を引いた値に対応する
時間より短くなることはなく、外部電源電圧の変動に係
わらず必要なＷＬ−ＬＥ間隔を確保することができるの
で、メモリデバイスの消費電力を増加させずにメモリ動
作を正確に行うことができる。
源電圧からトランジスタの閾電圧を引いた値に対応する
時間より短くなることはなく、外部電源電圧の変動に係
わらず必要なＷＬ−ＬＥ間隔を確保することができるの
で、メモリデバイスの消費電力を増加させずにメモリ動
作を正確に行うことができる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００２７】図１は、本発明の実施の形態のＤＲＡＭ等
のメモリデバイスの概略の構成図である。本実施の形態
のメモリデバイスは、ワード線ＷＬとビット線ＢＬの交
点にＮＭＯＳトランジスタ７とコンデンサ８が配置され
るメモリセル５と、ロー系活性化信号ｒａｓに応じてワ
ード線ＷＬを活性化するワード線ドライバ４と、メモリ
セル５のリード／ライト動作時にビット線ＢＬ、／ＢＬ
の電位差を読み出して増幅するセンスアンプ３と、ロー
系活性化信号ｒａｓに所定の遅延時間を与えラッチイネ
ーブル信号ｌｅを生成する遅延回路１と、ラッチイネー
ブル信号ｌｅからセンスアンプ活性化信号ｌｅｐｘ、ｌ
ｅｎｚを生成するセンスアンプ活性化回路２と、外部電
源電圧Ｖｄｄから昇圧電源電圧Ｖｐｐを生成する昇圧回
路６とを有する。
のメモリデバイスの概略の構成図である。本実施の形態
のメモリデバイスは、ワード線ＷＬとビット線ＢＬの交
点にＮＭＯＳトランジスタ７とコンデンサ８が配置され
るメモリセル５と、ロー系活性化信号ｒａｓに応じてワ
ード線ＷＬを活性化するワード線ドライバ４と、メモリ
セル５のリード／ライト動作時にビット線ＢＬ、／ＢＬ
の電位差を読み出して増幅するセンスアンプ３と、ロー
系活性化信号ｒａｓに所定の遅延時間を与えラッチイネ
ーブル信号ｌｅを生成する遅延回路１と、ラッチイネー
ブル信号ｌｅからセンスアンプ活性化信号ｌｅｐｘ、ｌ
ｅｎｚを生成するセンスアンプ活性化回路２と、外部電
源電圧Ｖｄｄから昇圧電源電圧Ｖｐｐを生成する昇圧回
路６とを有する。
【００２８】図示しないメモリコントローラ等から、ロ
ー系活性化信号ｒａｓがワード線ドライバ４に入力され
ると、ワード線ＷＬの電位が立ち上がり、コンデンサ８
に保持されているデータに応じた電圧がビット線ＢＬ、
／ＢＬに印加される。ビット線ＢＬ、／ＢＬ間に微小電
位差が生じるタイミングでセンスアンプ活性化信号ｌｅ
ｐｘ、ｌｅｎｚが活性化され、センスアンプ３はビット
線ＢＬ、／ＢＬ間の電位差を読み出して増幅する。
ー系活性化信号ｒａｓがワード線ドライバ４に入力され
ると、ワード線ＷＬの電位が立ち上がり、コンデンサ８
に保持されているデータに応じた電圧がビット線ＢＬ、
／ＢＬに印加される。ビット線ＢＬ、／ＢＬ間に微小電
位差が生じるタイミングでセンスアンプ活性化信号ｌｅ
ｐｘ、ｌｅｎｚが活性化され、センスアンプ３はビット
線ＢＬ、／ＢＬ間の電位差を読み出して増幅する。
【００２９】図２は、本発明の実施の形態のメモリセル
５及びセンスアンプ３の構成図である。メモリセル５
は、ＮＭＯＳトランジスタ７とコンデンサ８により構成
され、ワード線ＷＬとビット線ＢＬの交点に配置され
る。コンデンサ８の一端にはセル対向電極用電圧Ｖｐｃ
が印加される。
５及びセンスアンプ３の構成図である。メモリセル５
は、ＮＭＯＳトランジスタ７とコンデンサ８により構成
され、ワード線ＷＬとビット線ＢＬの交点に配置され
る。コンデンサ８の一端にはセル対向電極用電圧Ｖｐｃ
が印加される。
【００３０】センスアンプ３は、ＰＭＯＳトランジスタ
１１、１２、１３とＮＭＯＳトランジスタ１４、１５、
１６とから構成され、ＰＭＯＳトランジスタ１１を介し
てセル降圧電源電圧Ｖｉｉｃに接続され、ＮＭＯＳトラ
ンジスタ１６を介して接地される。なお、セル降圧電源
電圧Ｖｉｉｃは、メモリセル５のデータ保持期間の消費
電力を低減するため、外部電源電圧Ｖｄｄを降圧して生
成した一定の電圧である。
１１、１２、１３とＮＭＯＳトランジスタ１４、１５、
１６とから構成され、ＰＭＯＳトランジスタ１１を介し
てセル降圧電源電圧Ｖｉｉｃに接続され、ＮＭＯＳトラ
ンジスタ１６を介して接地される。なお、セル降圧電源
電圧Ｖｉｉｃは、メモリセル５のデータ保持期間の消費
電力を低減するため、外部電源電圧Ｖｄｄを降圧して生
成した一定の電圧である。
【００３１】ビット線ＢＬ、／ＢＬの間にはＮＭＯＳト
ランジスタ１７、１８、１９からなるプリチャージ回路
が接続され、ＮＭＯＳトランジスタ１８、１９の接続点
に、プリチャージ電圧Ｖｐｒが印加される。ＤＲＡＭが
スタンバイ状態のときにビット線制御信号ｂｒｓを活性
化（Ｈレベル）することにより、ＮＭＯＳトランジスタ
１７、１８、１９を導通させて、ビット線ＢＬ、／ＢＬ
を短絡して且つプリチャージ電圧Ｖｐｒを印加すること
によりプリチャージ動作が行われる。
ランジスタ１７、１８、１９からなるプリチャージ回路
が接続され、ＮＭＯＳトランジスタ１８、１９の接続点
に、プリチャージ電圧Ｖｐｒが印加される。ＤＲＡＭが
スタンバイ状態のときにビット線制御信号ｂｒｓを活性
化（Ｈレベル）することにより、ＮＭＯＳトランジスタ
１７、１８、１９を導通させて、ビット線ＢＬ、／ＢＬ
を短絡して且つプリチャージ電圧Ｖｐｒを印加すること
によりプリチャージ動作が行われる。
【００３２】ＤＲＡＭがアクティブ状態になると、ビッ
ト線制御信号ｂｒｓが非活性（Ｌレベル）となってトラ
ンスファゲート制御信号ｂｔが活性化（Ｈレベル）さ
れ、ＮＭＯＳトランジスタ２０、２１が導通してビット
線ＢＬ、／ＢＬがセンスアンプ３に接続される。その後
ワード線ＷＬの電位が立ち上がり、コンデンサ８に保持
されているデータに応じた電圧がビット線ＢＬ、／ＢＬ
に印加される。
ト線制御信号ｂｒｓが非活性（Ｌレベル）となってトラ
ンスファゲート制御信号ｂｔが活性化（Ｈレベル）さ
れ、ＮＭＯＳトランジスタ２０、２１が導通してビット
線ＢＬ、／ＢＬがセンスアンプ３に接続される。その後
ワード線ＷＬの電位が立ち上がり、コンデンサ８に保持
されているデータに応じた電圧がビット線ＢＬ、／ＢＬ
に印加される。
【００３３】そして、ビット線ＢＬ、／ＢＬ間に微小電
位差が生じるタイミングで、センスアンプ活性化信号ｌ
ｅｐｘ、ｌｅｎｚが、ＰＭＯＳトランジスタ１１、ＮＭ
ＯＳトランジスタ１６のゲートに入力され、センスアン
プ３が活性化される。これにより、センスアンプ３はビ
ット線ＢＬ、／ＢＬ間の電位差を読み出して増幅する。
位差が生じるタイミングで、センスアンプ活性化信号ｌ
ｅｐｘ、ｌｅｎｚが、ＰＭＯＳトランジスタ１１、ＮＭ
ＯＳトランジスタ１６のゲートに入力され、センスアン
プ３が活性化される。これにより、センスアンプ３はビ
ット線ＢＬ、／ＢＬ間の電位差を読み出して増幅する。
【００３４】図３は、本発明の実施の形態の昇圧回路６
の説明図である。本実施の形態の昇圧回路６は、図３
（１）に示すように、ＮＭＯＳトランジスタ２５、２７
とコンデンサ２６とにより構成され、ＮＭＯＳトランジ
スタ２５のドレインが外部電源電圧Ｖｄｄに接続され、
ＮＭＯＳトランジスタ２７のソースが昇圧電源線Ｖｐｐ
に接続される。
の説明図である。本実施の形態の昇圧回路６は、図３
（１）に示すように、ＮＭＯＳトランジスタ２５、２７
とコンデンサ２６とにより構成され、ＮＭＯＳトランジ
スタ２５のドレインが外部電源電圧Ｖｄｄに接続され、
ＮＭＯＳトランジスタ２７のソースが昇圧電源線Ｖｐｐ
に接続される。
【００３５】図３（２）に示すように、時間ｔ１１でＮ
ＭＯＳトランジスタ２５のゲートに信号Ａが入力される
と、ＮＭＯＳトランジスタ２５が導通し、ノードａが外
部電源電圧Ｖｄｄと等しくなって、コンデンサ２６を外
部電源電圧Ｖｄｄで充電する。時間ｔ１２で信号Ａをオ
フし、コンデンサ２６に振幅が外部電源電圧Ｖｄｄと等
しい信号Ｂを印加すると、ノードａの電位は約２Ｖｄｄ
になる。
ＭＯＳトランジスタ２５のゲートに信号Ａが入力される
と、ＮＭＯＳトランジスタ２５が導通し、ノードａが外
部電源電圧Ｖｄｄと等しくなって、コンデンサ２６を外
部電源電圧Ｖｄｄで充電する。時間ｔ１２で信号Ａをオ
フし、コンデンサ２６に振幅が外部電源電圧Ｖｄｄと等
しい信号Ｂを印加すると、ノードａの電位は約２Ｖｄｄ
になる。
【００３６】次に、時間ｔ１３でＮＭＯＳトランジスタ
２７のゲートに信号Ｃが入力されると、ＮＭＯＳトラン
ジスタ２７が導通し、ノードａが昇圧電源線に接続され
て昇圧電源電圧Ｖｐｐを昇圧する。時間ｔ１４、時間ｔ
１５で信号Ｃ、信号Ｂをオフすると、昇圧電源電圧Ｖｐ
ｐは放電のため下降するが、信号Ａ、Ｂ、Ｃを繰り返し
印加することで、昇圧電源電圧Ｖｐｐを一定にすること
ができる。
２７のゲートに信号Ｃが入力されると、ＮＭＯＳトラン
ジスタ２７が導通し、ノードａが昇圧電源線に接続され
て昇圧電源電圧Ｖｐｐを昇圧する。時間ｔ１４、時間ｔ
１５で信号Ｃ、信号Ｂをオフすると、昇圧電源電圧Ｖｐ
ｐは放電のため下降するが、信号Ａ、Ｂ、Ｃを繰り返し
印加することで、昇圧電源電圧Ｖｐｐを一定にすること
ができる。
【００３７】図３（３）は、外部電源電圧Ｖｄｄと昇圧
電源電圧Ｖｐｐの関係図である。本実施の形態の昇圧回
路６では、例えば、外部電源電圧Ｖｄｄ＝２．５Ｖの場
合に、外部電源電圧Ｖｄｄを１段昇圧し、昇圧電源電圧
Ｖｐｐ＝３．５Ｖにしている。なお、図３（３）のＶｄ
ｄ２は、後述する遅延回路１の駆動電圧である。
電源電圧Ｖｐｐの関係図である。本実施の形態の昇圧回
路６では、例えば、外部電源電圧Ｖｄｄ＝２．５Ｖの場
合に、外部電源電圧Ｖｄｄを１段昇圧し、昇圧電源電圧
Ｖｐｐ＝３．５Ｖにしている。なお、図３（３）のＶｄ
ｄ２は、後述する遅延回路１の駆動電圧である。
【００３８】図４は、本実施の形態のワード線ドライバ
４の構成図である。ワード線ドライバ４は、例えば図４
（１）に示すように、ＮＭＯＳトランジスタ２９とＮＭ
ＯＳトランジスタ３０とで構成され、ＮＭＯＳトランジ
スタ２９のドレインが昇圧電源電圧Ｖｐｐに接続され、
ＮＭＯＳトランジスタ３０のソースが接地される。そし
て、デコードされた選択信号であってロー系活性化信号
ｒａｓのタイミングで生成される信号φｒと信号φｒ’
が、ＮＭＯＳトランジスタ２９とＮＭＯＳトランジスタ
３０のゲートに入力される。
４の構成図である。ワード線ドライバ４は、例えば図４
（１）に示すように、ＮＭＯＳトランジスタ２９とＮＭ
ＯＳトランジスタ３０とで構成され、ＮＭＯＳトランジ
スタ２９のドレインが昇圧電源電圧Ｖｐｐに接続され、
ＮＭＯＳトランジスタ３０のソースが接地される。そし
て、デコードされた選択信号であってロー系活性化信号
ｒａｓのタイミングで生成される信号φｒと信号φｒ’
が、ＮＭＯＳトランジスタ２９とＮＭＯＳトランジスタ
３０のゲートに入力される。
【００３９】信号φｒがＨレベルになると、ＮＭＯＳト
ランジスタ３０が導通してワード線ＷＬに昇圧電源電圧
Ｖｐｐが印加され、メモリセルのＮＭＯＳトランジスタ
７が導通してコンデンサ８のデータ電圧がビット線ＢＬ
に読み出される。
ランジスタ３０が導通してワード線ＷＬに昇圧電源電圧
Ｖｐｐが印加され、メモリセルのＮＭＯＳトランジスタ
７が導通してコンデンサ８のデータ電圧がビット線ＢＬ
に読み出される。
【００４０】図４（２）は、ワード線ドライバ４にデコ
ーダの機能を持たせたもので、ＰＭＯＳトランジスタ３
１、３３、３５、３７、３９と、ＮＭＯＳトランジスタ
３２、３４、３６、３８、４０とから構成される。信号
φｒが活性化されると、デコード信号φ０〜φ３により
選択されたワード線ＷＬ０〜ＷＬ３に昇圧電源電圧Ｖｐ
ｐが印加され、対応するデータ電圧がビット線ＢＬに読
み出される。
ーダの機能を持たせたもので、ＰＭＯＳトランジスタ３
１、３３、３５、３７、３９と、ＮＭＯＳトランジスタ
３２、３４、３６、３８、４０とから構成される。信号
φｒが活性化されると、デコード信号φ０〜φ３により
選択されたワード線ＷＬ０〜ＷＬ３に昇圧電源電圧Ｖｐ
ｐが印加され、対応するデータ電圧がビット線ＢＬに読
み出される。
【００４１】一方、前述したように、ビット線ＢＬ、／
ＢＬの電位差をセンスアンプ３によりメモリ動作に必要
な値まで増幅するには、ワード線ＷＬの活性化タイミン
グとセンスアンプ３の活性化タイミングとの間隔（ＷＬ
−ＬＥ間隔）を十分に確保しなければならない。即ち、
従来のように、外部電源電圧Ｖｄｄの変動によりＷＬ−
ＬＥ間隔が短くなるようなことがなく、メモリセル５に
保持されている電荷によりビット線ＢＬ、／ＢＬに十分
な電位差が生じてからセンスアンプ３を活性化する必要
がある。
ＢＬの電位差をセンスアンプ３によりメモリ動作に必要
な値まで増幅するには、ワード線ＷＬの活性化タイミン
グとセンスアンプ３の活性化タイミングとの間隔（ＷＬ
−ＬＥ間隔）を十分に確保しなければならない。即ち、
従来のように、外部電源電圧Ｖｄｄの変動によりＷＬ−
ＬＥ間隔が短くなるようなことがなく、メモリセル５に
保持されている電荷によりビット線ＢＬ、／ＢＬに十分
な電位差が生じてからセンスアンプ３を活性化する必要
がある。
【００４２】本発明の実施の形態のＤＲＡＭでは、遅延
回路１の遅延時間が外部電源電圧Ｖｄｄの変動によって
短くならないようにして、外部電源電圧Ｖｄｄの変動に
かかわらず、ＷＬ−ＬＥ間隔を十分で且つ適切に確保し
ている。
回路１の遅延時間が外部電源電圧Ｖｄｄの変動によって
短くならないようにして、外部電源電圧Ｖｄｄの変動に
かかわらず、ＷＬ−ＬＥ間隔を十分で且つ適切に確保し
ている。
【００４３】図５は、本発明の実施の形態の遅延回路１
の構成図である。本実施の形態の遅延回路１は、インバ
ータ４６、４７、４９、５２、５４、５６と、ＮＯＲ回
路５１と、コンデンサ４８、５０、５３、５５とにより
構成される遅延時間生成部７０と、外部電源電圧Ｖｄｄ
がドレインに供給され、遅延時間生成部７０に駆動電圧
Ｖｄｄ２を供給するＮＭＯＳトランジスタ４５とを有す
る。更に、ＰＭＯＳトランジスタ５７、５９と、ＮＭＯ
Ｓトランジスタ５８、６０とにより構成され、信号レベ
ルをＶｄｄ２からＶｄｄに変換するレベル変換部７１
と、インバータ６１、６２により構成される波形整形部
７２とを有する。
の構成図である。本実施の形態の遅延回路１は、インバ
ータ４６、４７、４９、５２、５４、５６と、ＮＯＲ回
路５１と、コンデンサ４８、５０、５３、５５とにより
構成される遅延時間生成部７０と、外部電源電圧Ｖｄｄ
がドレインに供給され、遅延時間生成部７０に駆動電圧
Ｖｄｄ２を供給するＮＭＯＳトランジスタ４５とを有す
る。更に、ＰＭＯＳトランジスタ５７、５９と、ＮＭＯ
Ｓトランジスタ５８、６０とにより構成され、信号レベ
ルをＶｄｄ２からＶｄｄに変換するレベル変換部７１
と、インバータ６１、６２により構成される波形整形部
７２とを有する。
【００４４】ＮＭＯＳトランジスタ４５のドレインは外
部電源電圧Ｖｄｄに接続され、ゲートに昇圧電源電圧Ｖ
ｐｐが印加される。また、ソースがインバータ４６等の
電源端子に接続され、遅延時間生成部７０に駆動電圧Ｖ
ｄｄ２を供給する。
部電源電圧Ｖｄｄに接続され、ゲートに昇圧電源電圧Ｖ
ｐｐが印加される。また、ソースがインバータ４６等の
電源端子に接続され、遅延時間生成部７０に駆動電圧Ｖ
ｄｄ２を供給する。
【００４５】この場合、遅延時間生成部７０の駆動電圧
Ｖｄｄ２は、外部電源電圧ＶｄｄとＮＭＯＳトランジス
タ４５の閾値電圧Ｖｔｈの和が昇圧電源電圧Ｖｐｐより
小さい通常の場合には、外部電源電圧Ｖｄｄと等しくな
る。一方、外部電源電圧Ｖｄｄと閾値電圧Ｖｔｈの和が
昇圧電源電圧Ｖｐｐより大きくなった場合は、昇圧電源
電圧Ｖｐｐより閾値電圧Ｖｔｈだけ小さい値になる。即
ち、 Ｖｄｄ＋Ｖｔｈ＜Ｖｐｐの場合は、Ｖｄｄ２＝Ｖｄｄ Ｖｄｄ＋Ｖｔｈ≧Ｖｐｐの場合は、Ｖｄｄ２＝Ｖｐｐ−
Ｖｔｈ になる。外部電源電圧Ｖｄｄと昇圧電源電圧Ｖｐｐの関
係は、前述の図３（３）に示される。
Ｖｄｄ２は、外部電源電圧ＶｄｄとＮＭＯＳトランジス
タ４５の閾値電圧Ｖｔｈの和が昇圧電源電圧Ｖｐｐより
小さい通常の場合には、外部電源電圧Ｖｄｄと等しくな
る。一方、外部電源電圧Ｖｄｄと閾値電圧Ｖｔｈの和が
昇圧電源電圧Ｖｐｐより大きくなった場合は、昇圧電源
電圧Ｖｐｐより閾値電圧Ｖｔｈだけ小さい値になる。即
ち、 Ｖｄｄ＋Ｖｔｈ＜Ｖｐｐの場合は、Ｖｄｄ２＝Ｖｄｄ Ｖｄｄ＋Ｖｔｈ≧Ｖｐｐの場合は、Ｖｄｄ２＝Ｖｐｐ−
Ｖｔｈ になる。外部電源電圧Ｖｄｄと昇圧電源電圧Ｖｐｐの関
係は、前述の図３（３）に示される。
【００４６】本実施の形態の遅延回路１では、駆動電圧
Ｖｄｄ２が最大になる場合（Ｖｄｄ２＝Ｖｐｐ−Ｖｔ
ｈ）に、遅延時間（ｔ１＋ｔ２）が必要な最短のＷＬ−
ＬＥ間隔になる値に設定されている。
Ｖｄｄ２が最大になる場合（Ｖｄｄ２＝Ｖｐｐ−Ｖｔ
ｈ）に、遅延時間（ｔ１＋ｔ２）が必要な最短のＷＬ−
ＬＥ間隔になる値に設定されている。
【００４７】このため、外部電源電圧Ｖｄｄが昇圧電源
電圧Ｖｐｐより小さい通常の場合は、駆動電圧Ｖｄｄ２
＝Ｖｄｄになり、遅延時間（ｔ１＋ｔ２）はＶｄｄ２＝
Ｖｐｐ−Ｖｔｈに対応する値より長くなる。従って、必
要なＷＬ−ＬＥ間隔を十分に確保することができると共
に、インバータ４６等には低い駆動電圧が印加され、イ
ンバータ４６等の寿命を短くすることはない。
電圧Ｖｐｐより小さい通常の場合は、駆動電圧Ｖｄｄ２
＝Ｖｄｄになり、遅延時間（ｔ１＋ｔ２）はＶｄｄ２＝
Ｖｐｐ−Ｖｔｈに対応する値より長くなる。従って、必
要なＷＬ−ＬＥ間隔を十分に確保することができると共
に、インバータ４６等には低い駆動電圧が印加され、イ
ンバータ４６等の寿命を短くすることはない。
【００４８】一方、外部電源電圧Ｖｄｄが昇圧電源電圧
Ｖｐｐ以上の場合は、駆動電圧Ｖｄｄ２はＶｐｐ−Ｖｔ
ｈに制限され、遅延時間（ｔ１＋ｔ２）は前述の設定値
より短くならない。従って、必要なＷＬ−ＬＥ間隔を確
保することができると共に、昇圧電源電圧ＶｐｐはＮＭ
ＯＳトランジスタ４５のゲートに印加されるので、昇圧
回路６の消費電力を増大させることはない。
Ｖｐｐ以上の場合は、駆動電圧Ｖｄｄ２はＶｐｐ−Ｖｔ
ｈに制限され、遅延時間（ｔ１＋ｔ２）は前述の設定値
より短くならない。従って、必要なＷＬ−ＬＥ間隔を確
保することができると共に、昇圧電源電圧ＶｐｐはＮＭ
ＯＳトランジスタ４５のゲートに印加されるので、昇圧
回路６の消費電力を増大させることはない。
【００４９】このように、本実施の形態の遅延回路１
は、外部電源電圧Ｖｄｄがどのように変動しても、遅延
時間（ｔ１＋ｔ２）が必要なＷＬ−ＬＥ間隔より短くな
ることはなく、ビット線ＢＬ、／ＢＬ間に微小電位差が
生じる適切なタイミングでセンスアンプ３を活性化する
ことができる。
は、外部電源電圧Ｖｄｄがどのように変動しても、遅延
時間（ｔ１＋ｔ２）が必要なＷＬ−ＬＥ間隔より短くな
ることはなく、ビット線ＢＬ、／ＢＬ間に微小電位差が
生じる適切なタイミングでセンスアンプ３を活性化する
ことができる。
【００５０】図６は、本実施の形態の遅延回路１の動作
タイミング図である。ロー系活性化信号ｒａｓがＬレベ
ルのときは、インバータ４６、４７、４９によりノード
ｎ１、ノードｎ２はＨレベルになり、ＮＯＲ回路５１で
反転されてノードｎ３、ノードｎ４はＬレベルになる。
また、レベル変換部７１のＮＭＯＳトランジスタ６０が
導通するためノードｎ５はＬレベルになり、センスアン
プ活性化回路２に供給されるラッチイネーブル信号ｌｅ
もＬレベルになる。このとき、ワード線ドライバ４及び
センスアンプ３は共に非活性である。
タイミング図である。ロー系活性化信号ｒａｓがＬレベ
ルのときは、インバータ４６、４７、４９によりノード
ｎ１、ノードｎ２はＨレベルになり、ＮＯＲ回路５１で
反転されてノードｎ３、ノードｎ４はＬレベルになる。
また、レベル変換部７１のＮＭＯＳトランジスタ６０が
導通するためノードｎ５はＬレベルになり、センスアン
プ活性化回路２に供給されるラッチイネーブル信号ｌｅ
もＬレベルになる。このとき、ワード線ドライバ４及び
センスアンプ３は共に非活性である。
【００５１】ロー系活性化信号ｒａｓがＨレベルになる
と、ワード線ドライバ４が活性化されワード線ＷＬの電
位が立ち上がる。一方、ロー系活性化信号ｒａｓは、遅
延回路１のインバータ４６により反転されてノードｎ１
がＬレベルになる。ノードｎ１の信号は、インバータ４
７、４９及びコンデンサ４８、５０で時間ｔ１の遅延を
与えられてノードｎ２の信号になり、ノードｎ１の信号
と共にＮＯＲ回路５１に入力されてノードｎ３の信号に
なる。
と、ワード線ドライバ４が活性化されワード線ＷＬの電
位が立ち上がる。一方、ロー系活性化信号ｒａｓは、遅
延回路１のインバータ４６により反転されてノードｎ１
がＬレベルになる。ノードｎ１の信号は、インバータ４
７、４９及びコンデンサ４８、５０で時間ｔ１の遅延を
与えられてノードｎ２の信号になり、ノードｎ１の信号
と共にＮＯＲ回路５１に入力されてノードｎ３の信号に
なる。
【００５２】ノードｎ３の信号は、更に、インバータ５
２、５４及びコンデンサ５３、５５で時間ｔ２の遅延を
与えられてノードｎ４の信号になる。ノードｎ４の信号
はレベル変換部７１のＮＭＯＳトランジスタ５８のゲー
トに入力され、ノードｎ４の信号をインバータ５６で反
転した信号がＮＭＯＳトランジスタ６０のゲートに入力
される。なお、ロー系活性化信号ｒａｓの信号レベルは
外部電源電圧Ｖｄｄであるが、ノードｎ１〜ｎ４の信号
レベルはＶｄｄ２である。
２、５４及びコンデンサ５３、５５で時間ｔ２の遅延を
与えられてノードｎ４の信号になる。ノードｎ４の信号
はレベル変換部７１のＮＭＯＳトランジスタ５８のゲー
トに入力され、ノードｎ４の信号をインバータ５６で反
転した信号がＮＭＯＳトランジスタ６０のゲートに入力
される。なお、ロー系活性化信号ｒａｓの信号レベルは
外部電源電圧Ｖｄｄであるが、ノードｎ１〜ｎ４の信号
レベルはＶｄｄ２である。
【００５３】レベル変換部７１は、次段のセンスアンプ
活性化回路２の信号レベルに合わせるため、遅延時間生
成部７０の信号レベルを外部電源電圧Ｖｄｄに変換す
る。ノードｎ５の信号はノードｎ４の信号と同じタイミ
ングであり、インバータ６１、６２で波形整形されて信
号レベルが外部電源電圧Ｖｄｄのラッチイネーブル信号
ｌｅになる。
活性化回路２の信号レベルに合わせるため、遅延時間生
成部７０の信号レベルを外部電源電圧Ｖｄｄに変換す
る。ノードｎ５の信号はノードｎ４の信号と同じタイミ
ングであり、インバータ６１、６２で波形整形されて信
号レベルが外部電源電圧Ｖｄｄのラッチイネーブル信号
ｌｅになる。
【００５４】図７は、本実施の形態のセンスアンプ活性
化回路２の構成図である。本実施の形態のセンスアンプ
活性化回路２は、インバータ６５、６６、６７で構成さ
れ、遅延回路１から入力されるラッチイネーブル信号ｌ
ｅを、それと同相のセンスアンプ活性化信号ｌｅｎｚと
逆相のｌｅｐｘにしてセンスアンプ３に出力し、センス
アンプ３を活性化する。
化回路２の構成図である。本実施の形態のセンスアンプ
活性化回路２は、インバータ６５、６６、６７で構成さ
れ、遅延回路１から入力されるラッチイネーブル信号ｌ
ｅを、それと同相のセンスアンプ活性化信号ｌｅｎｚと
逆相のｌｅｐｘにしてセンスアンプ３に出力し、センス
アンプ３を活性化する。
【００５５】図８は、外部電源電圧Ｖｄｄが昇圧電源電
圧Ｖｐｐより大きい場合のメモリセル５の動作波形図で
ある。ロー系活性化信号ｒａｓが入力されると、ワード
線ＷＬの電位が立ち上がる。ワード線ＷＬには、前述の
ように、昇圧電源電圧Ｖｐｐが印加されるので、ワード
線ＷＬの電位は昇圧電源電圧Ｖｐｐの電圧レベルに応じ
た傾斜で立ち上がる。
圧Ｖｐｐより大きい場合のメモリセル５の動作波形図で
ある。ロー系活性化信号ｒａｓが入力されると、ワード
線ＷＬの電位が立ち上がる。ワード線ＷＬには、前述の
ように、昇圧電源電圧Ｖｐｐが印加されるので、ワード
線ＷＬの電位は昇圧電源電圧Ｖｐｐの電圧レベルに応じ
た傾斜で立ち上がる。
【００５６】ワード線ＷＬの電位が立ち上がると、メモ
リセル５のＮＭＯＳトランジスタ７が導通し、コンデン
サ８に充電されていた電荷がビット線ＢＬに放電され
る。コンデンサ８の充電電圧の変化を点線で示す。コン
デンサ８の電荷の放電に伴い、ビット線ＢＬ、／ＢＬに
電位差が生じ始める。この場合、ビット線ＢＬ、／ＢＬ
の電位の立ち上がりの傾斜は、センスアンプ３を介して
メモリセル５に印加されるセル降圧電源電圧Ｖｉｉｃに
依存する。
リセル５のＮＭＯＳトランジスタ７が導通し、コンデン
サ８に充電されていた電荷がビット線ＢＬに放電され
る。コンデンサ８の充電電圧の変化を点線で示す。コン
デンサ８の電荷の放電に伴い、ビット線ＢＬ、／ＢＬに
電位差が生じ始める。この場合、ビット線ＢＬ、／ＢＬ
の電位の立ち上がりの傾斜は、センスアンプ３を介して
メモリセル５に印加されるセル降圧電源電圧Ｖｉｉｃに
依存する。
【００５７】ワード線ＷＬの電位が立ち上がった後、ビ
ット線ＢＬ、／ＢＬの電位差が十分に開くタイミング
で、センスアンプ活性化信号ｌｅｎｚ、ｌｅｐｘがセン
スアンプ３に入力される。このＷＬ−ＬＥ間隔は、遅延
回路１の遅延時間（ｔ１＋ｔ２）により設定される。
ット線ＢＬ、／ＢＬの電位差が十分に開くタイミング
で、センスアンプ活性化信号ｌｅｎｚ、ｌｅｐｘがセン
スアンプ３に入力される。このＷＬ−ＬＥ間隔は、遅延
回路１の遅延時間（ｔ１＋ｔ２）により設定される。
【００５８】本実施の形態の遅延回路１の遅延時間生成
部７０には、駆動電圧Ｖｄｄ２が印加される。この駆動
電圧Ｖｄｄ２は、前述のように、外部電源電圧Ｖｄｄが
昇圧電源電圧Ｖｐｐより大きくなっても、Ｖｐｐ−Ｖｔ
ｈ（ＶｔｈはＮＭＯＳトランジスタ４５の閾値電圧）以
下に抑えられ、遅延回路１の遅延時間（ｔ１＋ｔ２）
が、Ｖｐｐ−Ｖｔｈに対応する時間より短くなることは
ない。
部７０には、駆動電圧Ｖｄｄ２が印加される。この駆動
電圧Ｖｄｄ２は、前述のように、外部電源電圧Ｖｄｄが
昇圧電源電圧Ｖｐｐより大きくなっても、Ｖｐｐ−Ｖｔ
ｈ（ＶｔｈはＮＭＯＳトランジスタ４５の閾値電圧）以
下に抑えられ、遅延回路１の遅延時間（ｔ１＋ｔ２）
が、Ｖｐｐ−Ｖｔｈに対応する時間より短くなることは
ない。
【００５９】従って、外部電源電圧Ｖｄｄの変動に関係
なく、メモリ動作に必要なＷＬ−ＬＥ間隔を確保するこ
とができ、センスアンプ３を適切なタイミングで活性化
してメモリ動作を正確に行うことができる。
なく、メモリ動作に必要なＷＬ−ＬＥ間隔を確保するこ
とができ、センスアンプ３を適切なタイミングで活性化
してメモリ動作を正確に行うことができる。
【００６０】なお、本実施の形態の昇圧回路６は一定の
昇圧電源電圧Ｖｐｐを供給する構成となっているが、製
造工程でのプロセスのばらつきにより昇圧電源電圧Ｖｐ
ｐの設定値がずれてしまうことがある。ワード線ＷＬの
電位の立ち上がりの傾斜は昇圧電源電圧Ｖｐｐに依存す
るので、昇圧電源電圧Ｖｐｐが高くなるとワード線ＷＬ
の電位の立ち上がり時間が短くなり、昇圧電源電圧Ｖｐ
ｐが低くなるとワード線ＷＬの電位の立ち上がり時間が
長くなる。
昇圧電源電圧Ｖｐｐを供給する構成となっているが、製
造工程でのプロセスのばらつきにより昇圧電源電圧Ｖｐ
ｐの設定値がずれてしまうことがある。ワード線ＷＬの
電位の立ち上がりの傾斜は昇圧電源電圧Ｖｐｐに依存す
るので、昇圧電源電圧Ｖｐｐが高くなるとワード線ＷＬ
の電位の立ち上がり時間が短くなり、昇圧電源電圧Ｖｐ
ｐが低くなるとワード線ＷＬの電位の立ち上がり時間が
長くなる。
【００６１】一方、本実施の形態の遅延回路１の遅延時
間（ｔ１＋ｔ２）も、前述のように昇圧電源電圧Ｖｐｐ
の電圧レベルに依存する構成になっている。そのため、
昇圧電源電圧Ｖｐｐが高くなってワード線ＷＬの電位の
立ち上がり時間が短くなり、メモリセル５のデータがビ
ット線ＢＬに乗る時間が早くなると、遅延時間（ｔ１＋
ｔ２）も短くなり、昇圧電源電圧Ｖｐｐが低くなってワ
ード線ＷＬの電位の立ち上がり時間が長くなり、メモリ
セル５のデータがビット線ＢＬに乗る時間が遅くなる
と、遅延時間（ｔ１＋ｔ２）も長くなる。
間（ｔ１＋ｔ２）も、前述のように昇圧電源電圧Ｖｐｐ
の電圧レベルに依存する構成になっている。そのため、
昇圧電源電圧Ｖｐｐが高くなってワード線ＷＬの電位の
立ち上がり時間が短くなり、メモリセル５のデータがビ
ット線ＢＬに乗る時間が早くなると、遅延時間（ｔ１＋
ｔ２）も短くなり、昇圧電源電圧Ｖｐｐが低くなってワ
ード線ＷＬの電位の立ち上がり時間が長くなり、メモリ
セル５のデータがビット線ＢＬに乗る時間が遅くなる
と、遅延時間（ｔ１＋ｔ２）も長くなる。
【００６２】従って、昇圧電源電圧Ｖｐｐの設定レベル
がずれた場合においても、必要なＷＬ−ＬＥ間隔を確保
することができ、外部電源電圧Ｖｄｄの変動に関係なく
センスアンプ３を適切なタイミングで活性化することが
できる。
がずれた場合においても、必要なＷＬ−ＬＥ間隔を確保
することができ、外部電源電圧Ｖｄｄの変動に関係なく
センスアンプ３を適切なタイミングで活性化することが
できる。
【００６３】
【発明の効果】以上説明した通り、本発明によれば、外
部電源電圧の変動によりセンスアンプの活性化タイミン
グが早まることはなく、必要なＷＬ−ＬＥ間隔を確保す
ることができるので、メモリデバイスの消費電力を増加
させずにメモリ動作を正確に行うことができる。
部電源電圧の変動によりセンスアンプの活性化タイミン
グが早まることはなく、必要なＷＬ−ＬＥ間隔を確保す
ることができるので、メモリデバイスの消費電力を増加
させずにメモリ動作を正確に行うことができる。
【図１】本発明の実施の形態のメモリデバイスの構成図
である。
である。
【図２】本発明の実施の形態のセンスンプとメモリセル
の構成図である。
の構成図である。
【図３】本発明の実施の形態の昇圧回路の説明図であ
る。
る。
【図４】本発明の実施の形態のワード線ドライバの構成
図である。
図である。
【図５】本発明の実施の形態の遅延回路の構成図であ
る。
る。
【図６】本発明の実施の形態の遅延回路の動作タイミン
グ図である。
グ図である。
【図７】本発明の実施の形態のセンスアンプ活性化回路
の構成図である。
の構成図である。
【図８】本発明の実施の形態のメモリセルの動作波形図
である。
である。
【図９】従来のメモリデバイスの構成図である。
【図１０】従来の遅延回路の構成図である。
【図１１】従来の遅延回路の動作タイミング図である。
【図１２】従来の通常条件におけるメモリセルの動作波
形図である。
形図である。
【図１３】従来のメモリセルの動作波形図である。
１ 遅延回路 ２ センスアンプ活性化回路 ３ センスアンプ ４ ワード線ドライバ ５ メモリセル ６ 昇圧回路 ７ ＮＭＯＳトランジスタ ８ コンデンサ ９ メモリセルアレイ ７０ 遅延時間生成部 ７１ レベル変換部
Claims (3)
- 【請求項１】ワード線とビット線の交差位置に配置され
るメモリセルと、第１の活性化信号に応答して前記ワー
ド線を駆動するワード線ドライバと、前記第１の活性化
信号を遅延させ第２の活性化信号を生成する遅延回路
と、前記メモリセルから読み出した電圧を前記第２の活
性化信号に応答して増幅するセンスアンプとを備えるメ
モリデバイスにおいて、 前記ワード線ドライバに供給する第１の電源電圧と、 前記遅延回路に供給する第２の電源電圧とを有し、 前記第２の電源電圧は、前記第１の電源電圧に従って生
成されることを特徴とするメモリデバイス。 - 【請求項２】請求項１において、 前記第１の電源電圧は、外部電源電圧を昇圧して生成さ
れることを特徴とするメモリデバイス。 - 【請求項３】請求項１において、 前記第２の電源電圧は、外部電源電圧がドレインに供給
され、前記第１の電源電圧がゲートに供給されるトラン
ジスタにより生成されることを特徴とするメモリデバイ
ス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083618A JP2000285672A (ja) | 1999-03-26 | 1999-03-26 | メモリデバイス |
| US09/523,307 US6181637B1 (en) | 1999-03-26 | 2000-03-10 | Memory device |
| TW089104485A TW464862B (en) | 1999-03-26 | 2000-03-13 | Memory device |
| KR1020000014731A KR20000062994A (ko) | 1999-03-26 | 2000-03-23 | 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083618A JP2000285672A (ja) | 1999-03-26 | 1999-03-26 | メモリデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285672A true JP2000285672A (ja) | 2000-10-13 |
Family
ID=13807489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11083618A Pending JP2000285672A (ja) | 1999-03-26 | 1999-03-26 | メモリデバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6181637B1 (ja) |
| JP (1) | JP2000285672A (ja) |
| KR (1) | KR20000062994A (ja) |
| TW (1) | TW464862B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682208B1 (ko) | 2005-10-31 | 2007-02-12 | 주식회사 하이닉스반도체 | 센스 앰프 인에이블 신호 생성기 |
| KR100733415B1 (ko) | 2005-09-29 | 2007-06-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 비트라인 센스앰프 구동방법 |
| KR100845776B1 (ko) | 2006-11-23 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스앰프 제어회로 및 방법 |
| US7450446B2 (en) | 2005-11-18 | 2008-11-11 | Elpida Memory, Inc. | Semiconductor memory device having delay circuit |
| CN101436426B (zh) * | 2007-11-14 | 2013-01-30 | 瑞萨电子株式会社 | 半导体存储装置和控制该半导体存储装置的方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7177181B1 (en) * | 2001-03-21 | 2007-02-13 | Sandisk 3D Llc | Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics |
| US7127598B2 (en) * | 2002-12-19 | 2006-10-24 | Kabushiki Kaisha Toshiba | Semiconductor device comprising transition detecting circuit and method of activating the same |
| WO2005124786A1 (ja) * | 2004-06-22 | 2005-12-29 | Fujitsu Limited | 半導体メモリ |
| KR100628832B1 (ko) * | 2004-11-10 | 2006-09-26 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치의 펌핑전압 발생회로 |
| US8107280B2 (en) * | 2008-11-05 | 2012-01-31 | Qualcomm Incorporated | Word line voltage control in STT-MRAM |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| JP2905647B2 (ja) * | 1992-04-30 | 1999-06-14 | 三菱電機株式会社 | スタティックランダムアクセスメモリ装置 |
| US5493241A (en) * | 1994-11-16 | 1996-02-20 | Cypress Semiconductor, Inc. | Memory having a decoder with improved address hold time |
| US5715208A (en) * | 1995-09-29 | 1998-02-03 | Micron Technology, Inc. | Memory device and method for reading data therefrom |
| JP2848314B2 (ja) * | 1996-02-28 | 1999-01-20 | 日本電気株式会社 | 半導体記憶装置 |
| US6009023A (en) * | 1998-05-26 | 1999-12-28 | Etron Technology, Inc. | High performance DRAM structure employing multiple thickness gate oxide |
-
1999
- 1999-03-26 JP JP11083618A patent/JP2000285672A/ja active Pending
-
2000
- 2000-03-10 US US09/523,307 patent/US6181637B1/en not_active Expired - Fee Related
- 2000-03-13 TW TW089104485A patent/TW464862B/zh not_active IP Right Cessation
- 2000-03-23 KR KR1020000014731A patent/KR20000062994A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100733415B1 (ko) | 2005-09-29 | 2007-06-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 비트라인 센스앰프 구동방법 |
| US7450453B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Semiconductor memory device and method for driving bit line sense amplifier thereof |
| KR100682208B1 (ko) | 2005-10-31 | 2007-02-12 | 주식회사 하이닉스반도체 | 센스 앰프 인에이블 신호 생성기 |
| US7450446B2 (en) | 2005-11-18 | 2008-11-11 | Elpida Memory, Inc. | Semiconductor memory device having delay circuit |
| KR100845776B1 (ko) | 2006-11-23 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스앰프 제어회로 및 방법 |
| US7633822B2 (en) | 2006-11-23 | 2009-12-15 | Hynix Semiconductor Inc. | Circuit and method for controlling sense amplifier of a semiconductor memory apparatus |
| CN101436426B (zh) * | 2007-11-14 | 2013-01-30 | 瑞萨电子株式会社 | 半导体存储装置和控制该半导体存储装置的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000062994A (ko) | 2000-10-25 |
| US6181637B1 (en) | 2001-01-30 |
| TW464862B (en) | 2001-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |