KR20000062994A

KR20000062994A - 메모리 장치

Info

Publication number: KR20000062994A
Application number: KR1020000014731A
Authority: KR
Inventors: 니시무라고이치; 하타케야마아츠시
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1999-03-26
Filing date: 2000-03-23
Publication date: 2000-10-25
Also published as: TW464862B; JP2000285672A; US6181637B1

Abstract

본 발명은 외부 전원 전압이 변동하더라도 감지 증폭기의 활성화 타이밍이 적절히 제어되는 메모리 장치를 제공한다.

워드선과 비트선의 교차 위치에 배치되는 메모리 셀과, 제1 활성화 신호에 응답하여 상기 워드선을 구동하는 워드선 드라이버와, 상기 제1 활성화 신호를 지연시켜서 제2 활성화 신호를 생성하는 지연 회로와, 상기 메모리 셀로부터 판독된 전압을 상기 제2 활성화 신호에 응답하여 증폭하는 감지 증폭기를 구비하는 메모리 장치에 있어서, 상기 워드선 드라이버에 공급되는 제1 전원 전압과, 상기 지연 회로에 공급되는 제2 전원 전압을 가지며, 상기 제2 전원 전압은 상기 제1 전원 전압에 따라 생성된다. 따라서, 외부 전원 전압의 변동에 의해 감지 증폭기의 활성화 타이밍이 빨라지지 않도록, 필요한 WL-LE 간격을 안정되게 확보할 수 있다.

Description

메모리 장치{MEMORY DEVICE}

본 발명은 감지 증폭기의 활성화 타이밍이 적절히 제어되는 메모리 장치에 관한 것이다.

도 9는 종래의 메모리 장치의 개략적의 구성도이다. 종래의 메모리 장치는 워드선(WL)과 비트선(BL)의 교점에 NMOS 트랜지스터(7)와 콘덴서(8)가 배치되는 메모리 셀(5)과, 로우(row)계 활성화 신호(ras)에 따라 워드선(WL)을 활성화하는 워드선 드라이버(4)와, 메모리 셀(5)의 판독/기록 동작시에 비트선(BL, /BL)의 전위차를 판독하여 증폭하는 감지 증폭기(3)와, 로우계 활성화 신호(ras)에 소정의 지연 시간을 부여하고, 래치 인에이블 신호(le)를 생성하는 지연 회로(1)와, 래치 인에이블 신호(le)로부터 감지 증폭기 활성화 신호(lepx, lenz)를 생성하는 감지 증폭기 활성화 회로(2)와, 외부 전원 전압(Vdd)으로부터 승압 전원 전압(Vpp)을 생성하는 승압 회로(6)를 구비한다.

로우계 활성화 신호(ras)가 도시하지 않은 CPU 등으로부터 워드선 드라이버(4)로 입력되면, 워드선(WL)의 전위가 상승되고, NMOS 트랜지스터(7)가 도통되어 콘덴서(8)에 유지되어 있는 데이터에 따른 전압이 비트선(BL)에 인가된다.

다음에, 비트선(BL, /BL) 사이에 미소 전위차가 생기는 타이밍으로 감지 증폭기 활성화 신호(lepx, lenz)가 출력되어 감지 증폭기(3)가 활성화된다. 그리고, 감지 증폭기(3)는 비트선(BL, /BL) 사이의 전위차를 판독하여 증폭한다.

도 10은 종래의 메모리 장치에 있어서의 지연 회로(1)의 구성도이다. 지연 회로(1)는 인버터(46, 47, 49, 52, 54, 61, 62)와, NOR 회로(51)와, 콘덴서(48, 50, 53, 55)를 가지며, 인버터(46, 47, 49, 52, 54, 61, 62)와 NOR 회로(51)의 구동 전원으로서 외부 전원 전압(Vdd)이 공급된다.

지연 회로(1)의 지연 시간은 워드선(WL)의 활성화 타이밍과 감지 증폭기(3)의 활성화 타이밍과의 간격(WL-LE 간격)을 확보할 수 있는 값으로 설정되어 있다. 이것에 의해, 비트선(BL, /BL) 사이에 미소 전위차가 생기는 적절한 타이밍으로 감지 증폭기(3)를 활성화할 수 있다.

도 11은 지연 회로(1)의 동작 타이밍도이다. 로우계 활성화 신호(ras)가 H 레벨이 되면, 상술한 바와 같이, 워드선 드라이버(4)가 활성화되어 워드선(WL)의 전위가 상승한다. 한편, 로우계 활성화 신호(ras)는 지연 회로(1) 내의 인버터(46)에 의해 반전되어 노드 n1의 신호가 되고, 또한 인버터(47, 49) 및 콘덴서(48, 50)에 의해 시간 t1의 지연을 부여받아 노드 n2의 신호가 된다.

노드 n1의 신호 및 노드 n2의 신호는 NOR 회로(51)에 입력되어 노드 n3의 신호가 되고, 또한 인버터(52, 54) 및 콘덴서(53, 55)에 의해 시간 t2의 지연을 부여받아 노드 n4의 신호가 된다. 노드 n4의 신호는 인버터(61, 62)에 의해 파형 정형되어 래치 인에이블 신호(le)가 된다. 이 래치 인에이블 신호(le)가 H 레벨이 되면, 감지 증폭기(3)가 활성화된다. 또한, 이 경우의 지연 회로(1)의 지연 시간은 (t1 + t2)이다.

도 12는 외부 전원 전압(Vdd)이 승압 전원 전압(Vpp)보다 작은 통상의 조건에 있어서의 메모리 셀(5)의 동작 파형도이다. 로우계 활성화 신호(ras)가 입력되면, 워드선(WL)의 전위가 상승한다. 워드선(WL)에는 승압 전원 전압(Vpp)이 인가되기 때문에, 워드선(WL)의 전위는 승압 전원 전압(Vpp)의 전압 레벨에 따른 경사로 상승한다.

워드선(WL)의 전위가 상승하면, 메모리 셀(5)의 NMOS 트랜지스터(7)가 도통되고, 콘덴서(8)에 충전되어 있는 전하가 비트선(BL)에 방전된다. 콘덴서(8)의 충전 전압의 변화를 점선으로 나타낸다. 콘덴서(8)의 전하의 방전에 따라 비트선(BL, /BL)에 전위차가 생기기 시작한다.

워드선(WL)의 전위가 상승하고 나서 비트선(BL, /BL)에 감지 증폭기(3)로 증폭하기 위해 충분한 전위차가 벌어질 때까지의 시간에 맞추어 지연 회로(1)의 지연 시간(t1 + t2)이 설정되어 있다. 이 시간이 전술한 WL-LE 간격이다.

따라서, 비트선(BL, /BL)의 전위차가 충분히 벌어지는 타이밍으로 감지 증폭기 활성화 신호(lepx, lenz)가 감지 증폭기(3)에 입력되고, 감지 증폭기(3)는 비트선(BL, /BL)의 전위차를 판독하여 증폭한다. 또, 지연 회로(1)에는 외부 전원 전압(Vdd)이 인가되어 있고, 지연 회로(1)의 지연 시간(t1 + t2)은 외부 전원 전압(Vdd)에 의존하여 변동된다.

상기한 바와 같이, 워드선 드라이버(4)에는 외부 전원 전압(Vdd)을 승압한 승압 전원 전압(Vpp)이 인가되고, 워드선(WL)은 승압 전원 전압(Vpp)에 의해 구동된다. 이것은, 메모리 셀(5)의 NMOS 트랜지스터(7)의 게이트에 높은 전압을 인가하여 NMOS 트랜지스터(7)를 충분히 도통시키기 위함이다. 또한, 메모리 셀(5)에는 데이터를 유지하는 기간의 저소비 전력화를 위해 외부 전원 전압(Vdd)으로부터 강압한 셀 강압 전원 전압(Viic)이 감지 증폭기(3)를 통해 인가된다.

이 경우, 승압 전원 전압(Vpp)이나 셀 강압 전원 전압(Viic)은 메모리 장치의 내부에서 발생시키는 정전압이기 때문에, 외부 전원 전압(Vdd)의 변동에 따른 영향은 작다. 또한, 메모리 동작에 있어서 필요한 WL-LE 간격은 승압 전원 전압(Vpp) 및 셀 강압 전원 전압(Viic)의 전압 레벨에 의해 결정되기 때문에, 외부 전원 전압(Vdd)이 변동되어도 변화되지 않는다.

한편, 종래의 지연 회로(1)에는 도 10에 도시된 바와 같이 외부 전원 전압(Vdd)이 공급된다. 지연 회로(1)에 공급되는 전원으로서 승압 전원 전압(Vpp)이 아니라 외부 전원 전압(Vdd)을 사용하는 주된 이유는 이하의 2가지이다. 즉,

(1) 외부 전원 전압(Vdd)으로부터 승압 전원 전압(Vpp)을 생성하는 승압 회로(6)의 변환 효율은 약 30% 내지 50%로 저율이고, 부하측에 공급하는 양보다 많은 전력을 소비하기 때문에, 저소비 전력화의 관점에서 승압 전원 전압(Vpp)의 공급선을 한정해야 한다.

(2) 지연 회로(1)의 인버터(46) 등에 높은 전압인 승압 전원 전압(Vpp)을 항상 인가하는 것은, 과대한 스트레스 전압으로 인하여 인버터(46)등의 수명이 짧아지기 때문에 바람직하지 않다.

이상의 이유에 따라 종래의 지연 회로(1)에는 외부 전원 전압(Vdd)이 공급된다. 이 경우, 외부 전원 전압(Vdd)의 전압 레벨은 외부 전원의 기종 등에 따라 변동하기 쉽고, 외부 전원 전압(Vdd)이 높게 변동하면, 인버터(46) 등의 신호 진폭의 경사가 급해지며, 지연 회로(1)의 지연 시간(t1 + t2)은 짧아지게 된다.

도 13은 외부 전원 전압(Vdd)이 승압 전원 전압(Vpp)보다 커진 경우의 메모리 셀(5)의 동작 파형도이다. 도 13에 도시된 바와 같이, 외부 전원 전압(Vdd)이 높게 설정되면, 지연 회로(1)의 지연 시간(t1 + t2)이 짧아지고, 감지 증폭기 활성화 신호(lepx, lenz)의 출력 타이밍이 빨라져서 WL-LE 간격이 줄어들게 된다. 이 경우, 충분한 전위차가 비트선(BL, /BL)에 생기지 않는 동안에 감지 증폭기(3)가 활성화되기 때문에, 메모리 동작을 정확히 행할 수 없다.

외부 전원 전압(Vdd)의 변동에 관계없이 WL-LE 간격을 확보하기 위해서, 지연 회로(1)용 정전압원을 설치하는 방법도 생각할 수 있다. 그러나, 이 방법은 메모리 장치의 소비 전력의 증대로 이어지기 때문에 바람직하지 못하다.

그래서, 본 발명은 외부 전원 전압(Vdd)이 변동하여도 소비 전력을 증대시키지 않고 필요한 WL-LE 간격을 확보할 수 있는 메모리 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예의 메모리 장치의 구성도.

도 2는 본 발명의 실시예의 감지 증폭기와 메모리 셀의 구성도.

도 3은 본 발명의 실시예의 승압 회로의 설명도.

도 4는 본 발명의 실시예의 워드선 드라이버의 구성도.

도 5는 본 발명의 실시예의 지연 회로의 구성도.

도 6은 본 발명의 실시예의 지연 회로의 동작 타이밍도.

도 7은 본 발명의 실시예의 감지 증폭기 활성화 회로의 구성도.

도 8은 본 발명의 실시예의 메모리 셀의 동작 파형도.

도 9는 종래의 메모리 장치의 구성도.

도 10은 종래의 지연 회로의 구성도.

도 11은 종래의 지연 회로의 동작 타이밍도.

도 12는 종래의 통상 조건에 있어서의 메모리 셀의 동작 파형도.

도 13은 종래의 메모리 셀의 동작 파형도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 지연 회로

2 : 감지 증폭기 활성화 회로

3 : 감지 증폭기

4 : 워드선 드라이버

5 : 메모리 셀

6 : 승압 회로

7 : NMOS 트랜지스터

8 : 커패시터

9 : 메모리 셀 어레이

70 : 지연 시간 생성부

71 : 레벨 변환부

상기 목적은 워드선과 비트선의 교차 위치에 배치되는 메모리 셀과, 제1 활성화 신호에 응답하여 상기 워드선을 구동하는 워드선 드라이버와, 상기 제1 활성화 신호를 지연시켜 제2 활성화 신호를 생성하는 지연 회로와, 상기 메모리 셀로부터 판독한 전압을 상기 제2 활성화 신호에 응답하여 증폭하는 감지 증폭기를 구비하는 메모리 장치에 있어서, 상기 워드선 드라이버에 공급하는 제1 전원 전압과, 상기 지연 회로에 공급하는 제2 전원 전압을 가지며, 상기 제2 전원 전압은 상기 제1 전원 전압에 따라 생성되는 것을 특징으로 하는 메모리 장치를 제공함으로써 달성된다.

본 발명에 따르면, 워드선 드라이버에 공급되는 제1 전원 전압과, 지연 회로에 공급되는 제2 전원 전압을 가지며, 제2 전원 전압은 제1 전원 전압으로부터 생성되기 때문에, 지연 회로의 지연 시간은 제1 전원 전압에 대응한 시간이 되고, 외부 전원 전압에 대응한 시간이 되는 일은 없다. 따라서, 외부 전원 전압의 변동에 의해 감지 증폭기의 활성화 타이밍이 빨라지는 일은 없고, 필요한 WL-LE 간격을 안정되게 확보할 수 있기 때문에, 메모리 장치의 소비 전력을 증가시키지 않고 메모리 동작을 정확히 행할 수 있다.

또한, 본 발명의 메모리 장치에 있어서의 상기 제2 전원 전압은 외부 전원 전압이 드레인에 공급되고, 상기 제1 전원 전압이 게이트에 공급되는 트랜지스터에 의해 생성되는 것을 특징으로 한다.

본 발명에 따르면, 제2 전원 전압은 외부 전원 전압이 드레인에 공급되고, 제1 전원 전압이 게이트에 공급되는 트랜지스터에 의해 생성되기 때문에, 외부 전원 전압이 높게 변동된 경우에도, 지연 회로에 공급되는 제2 전원 전압을 제1 전원 전압으로부터 트랜지스터의 임계 전압을 뺀 값 이하로 억제할 수 있다.

따라서, 지연 회로의 지연 시간은 제1 전원 전압으로부터 트랜지스터의 임계 전압을 뺀 값에 대응하는 시간보다 짧아지지 않고, 외부 전원 전압의 변동에 상관없이, 필요한 WL-LE 간격을 확보할 수 있기 때문에, 메모리 장치의 소비 전력을 증가시키지 않고 메모리 동작을 정확히 행할 수 있다.

이하, 본 발명의 실시예의 예에 대해서 도면에 따라 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 1은 본 발명의 실시예의 DRAM 등의 메모리 장치의 개략적인 구성도이다. 본 실시예의 메모리 장치는 워드선(WL)과 비트선(BL)의 교점에 NMOS 트랜지스터(7)와 콘덴서(8)가 배치되는 메모리 셀(5)과, 로우계 활성화 신호(ras)에 따라 워드선(WL)을 활성화하는 워드선 드라이버(4)와, 메모리 셀(5)의 판독/기록 동작시에 비트선(BL, /BL)의 전위차를 판독하여 증폭하는 감지 증폭기(3)와, 로우계 활성화 신호(ras)에 소정의 지연 시간을 부여하여 래치 인에이블 신호(le)를 생성하는 지연 회로(1)와, 래치 인에이블 신호(le)로부터 감지 증폭기 활성화 신호(lepx, lenz)를 생성하는 감지 증폭기 활성화 회로(2)와, 외부 전원 전압(Vdd)으로부터 승압 전원 전압(Vpp)을 생성하는 승압 회로(6)를 구비한다.

도시하지 않은 메모리 제어기 등으로부터, 로우계 활성화 신호(ras)가 워드선 드라이버(4)에 입력되면, 워드선(WL)의 전위가 상승하고, 콘덴서(8)에 유지되어 있는 데이터에 따른 전압이 비트선(BL, /BL)에 인가된다. 비트선(BL, /BL) 사이에 미소 전위차가 생기는 타이밍으로 감지 증폭기 활성화 신호(lepx, lenz)가 활성화되고, 감지 증폭기(3)는 비트선(BL, /BL) 사이의 전위차를 판독하여 증폭한다.

도 2는 본 발명의 실시예의 메모리 셀(5) 및 감지 증폭기(3)의 구성도이다. 메모리 셀(5)은 NMOS 트랜지스터(7)와 콘덴서(8)에 의해 구성되고, 워드선(WL)과 비트선(BL)의 교점에 배치된다. 콘덴서(8)의 한쪽 단부에는 셀 대향 전극용 전압(Vpc)이 인가된다.

감지 증폭기(3)는 PMOS 트랜지스터(11, 12, 13)와 NMOS 트랜지스터(14, 15, 16)로 구성되고, PMOS 트랜지스터(11)를 통해 셀 강압 전원 전압(Viic)에 접속되며, NMOS 트랜지스터(16)를 통해 접지된다. 또한, 셀 강압 전원 전압(Viic)은 메모리 셀(5)의 데이터 유지 기간의 소비 전력을 절감하기 위해서, 외부 전원 전압(Vdd)을 강압하여 생성한 일정한 전압이다.

비트선(BL, /BL) 사이에는 NMOS 트랜지스터(17, 18, 19)로 이루어지는 프리차지 회로가 접속되고, NMOS 트랜지스터(18, 19)의 접속점에 프리차지 전압(Vpr)이 인가된다. DRAM이 대기 상태일 때에 비트선 제어 신호(brs)를 활성화(H 레벨)함으로써, NMOS 트랜지스터(17, 18, 19)를 도통시켜 비트선(BL, /BL)을 단락함과 동시에 프리차지 전압(Vpr)을 인가함으로써 프리차지 동작이 행해진다.

DRAM이 액티브 상태가 되면, 비트선 제어 신호(brs)가 비활성(L 레벨)으로 되어 트랜스퍼 게이트 제어 신호(bt)가 활성화(H 레벨)되고, NMOS 트랜지스터(20, 21)가 도통되어 비트선(BL, /BL)이 감지 증폭기(3)에 접속된다. 그 후, 워드선(WL)의 전위가 상승하고, 콘덴서(8)에 유지되어 있는 데이터에 따른 전압이 비트선(BL, /BL)에 인가된다.

그리고, 비트선(BL, /BL) 사이에 미소 전위차가 생기는 타이밍으로 감지 증폭기 활성화 신호(lepx, lenz)가 PMOS 트랜지스터(11), NMOS 트랜지스터(16)의 게이트에 입력되어 감지 증폭기(3)가 활성화된다. 이것에 의해, 감지 증폭기(3)는 비트선(BL, /BL) 사이의 전위차를 판독하여 증폭한다.

도 3은 본 발명의 실시예의 승압 회로(6)의 설명도이다. 본 실시예의 승압 회로(6)는 도 3a에 도시된 바와 같이, NMOS 트랜지스터(25, 27)와 콘덴서(26)로 구성되고, NMOS 트랜지스터(25)의 드레인이 외부 전원 전압(Vdd)에 접속되며, NMOS 트랜지스터(27)의 소스가 승압 전원선(Vpp)에 접속된다.

도 3b에 도시된 바와 같이, 시간 t11에서 NMOS 트랜지스터(25)의 게이트에 신호(A)가 입력되면, NMOS 트랜지스터(25)가 도통되고, 노드 a가 외부 전원 전압(Vdd)과 같아져서 콘덴서(26)를 외부 전원 전압(Vdd)으로 충전한다. 시간 t12에서 신호 A를 오프하고, 콘덴서(26)에 진폭이 외부 전원 전압(Vdd)과 같은 신호 B를 인가하면, 노드 a의 전위는 약 2 Vdd가 된다.

다음에, 시간 t13에서 NMOS 트랜지스터(27)의 게이트에 신호 C가 입력되면, NMOS 트랜지스터(27)가 도통되고, 노드 a가 승압 전원선에 접속되어 승압 전원 전압(Vpp)을 승압한다. 시간 t14, 시간 t15에서 신호 C, 신호 B를 오프하면, 승압 전원 전압(Vpp)은 방전 때문에 하강하지만, 신호 A, B, C를 반복하여 인가함으로써, 승압 전원 전압(Vpp)을 일정하게 할 수 있다.

도 3c는 외부 전원 전압(Vdd)과 승압 전원 전압(Vpp)의 관계도이다. 본 실시예의 승압 회로(6)에서는, 예컨대 외부 전원 전압 Vdd = 2.5 V인 경우에 외부 전원 전압(Vdd)을 1단 승압하고, 승압 전원 전압 Vpp = 3.5 V로 하고 있다. 또한, 도 3c의 Vdd2는 후술하는 지연 회로(1)의 구동 전압이다.

도 4는 본 실시예의 워드선 드라이버(4)의 구성도이다. 워드선 드라이버(4)는, 예컨대 도 4a에 도시된 바와 같이, NMOS 트랜지스터(29)와 NMOS 트랜지스터(30)로 구성되고, NMOS 트랜지스터(29)의 드레인이 승압 전원 전압(Vpp)에 접속되며, NMOS 트랜지스터(30)의 소스가 접지된다. 그리고, 디코드된 선택 신호로서 로우계 활성화 신호(ras)의 타이밍으로 생성되는 신호(Φr)와 신호(Φr')가 NMOS 트랜지스터(29)와 NMOS 트랜지스터(30)의 게이트에 입력된다.

신호(Φr)가 H 레벨이 되면, NMOS 트랜지스터(30)가 도통되어 워드선(WL)에 승압 전원 전압(Vpp)이 인가되고, 메모리 셀의 NMOS 트랜지스터(7)가 도통되어 콘덴서(8)의 데이터 전압이 비트선(BL)에 판독된다.

도 4b는 워드선 드라이버(4)에 디코더의 기능을 갖게 한 것으로, PMOS 트랜지스터(31, 33, 35, 37, 39)와, NMOS 트랜지스터(32, 34, 36, 38, 40)로 구성된다. 신호(Φr)가 활성화되면, 디코드 신호(Φ0∼Φ3)에 의해 선택된 워드선(WL0∼WL3)에 승압 전원 전압(Vpp)이 인가되고, 대응하는 데이터 전압이 비트선(BL)에 판독된다.

한편, 상술한 바와 같이, 비트선(BL, /BL)의 전위차를 감지 증폭기(3)에 의해 메모리 동작에 필요한 값까지 증폭하기 위해서는 워드선(WL)의 활성화 타이밍과 감지 증폭기(3)의 활성화 타이밍의 간격(WL-LE 간격)을 충분히 확보해야 한다. 즉, 종래와 같이, 외부 전원 전압(Vdd)의 변동에 의해 WL-LE 간격이 줄어드는 일이 없고, 메모리 셀(5)에 유지되어 있는 전하에 의해 비트선(BL, /BL)에 충분한 전위차가 생기기 때문에 감지 증폭기(3)를 활성화해야 한다.

본 발명의 실시예의 DRAM에서는, 지연 회로(1)의 지연 시간이 외부 전원 전압(Vdd)의 변동에 의해 짧아지지 않도록 하여, 외부 전원 전압(Vdd)의 변동에 관계없이 WL-LE 간격을 충분하게 및 적절히 확보하고 있다.

도 5는 본 발명의 실시예의 지연 회로(1)의 구성도이다. 본 실시예의 지연 회로(1)는 인버터(46, 47, 49, 52, 54, 56)와, NOR 회로(51) 및 콘덴서(48, 50, 53, 55)로 구성되는 지연 시간 생성부(70)와, 외부 전원 전압(Vdd)이 드레인에 공급되고, 지연 시간 생성부(70)에 구동 전압(Vdd2)을 공급하는 NMOS 트랜지스터(45)를 구비한다. 더욱이, PMOS 트랜지스터(57, 59)와 NMOS 트랜지스터(58, 60)로 구성되고, 신호 레벨을 Vdd2에서 Vdd로 변환하는 레벨 변환부(71)와 인버터(61, 62)에 의해 구성되는 파형 정형부(72)를 갖는다.

NMOS 트랜지스터(45)의 드레인은 외부 전원 전압(Vdd)에 접속되고, 게이트에 승압 전원 전압(Vpp)이 인가된다. 또한, 소스가 인버터(46) 등의 전원 단자에 접속되고, 지연 시간 생성부(70)에 구동 전압(Vdd2)을 공급한다.

이 경우, 지연 시간 생성부(70)의 구동 전압(Vdd2)은 외부 전원 전압(Vdd)과 NMOS 트랜지스터(45)의 임계치 전압(Vth)의 합이 승압 전원 전압(Vpp)보다 작은 통상의 경우에는 외부 전원 전압(Vdd)과 같아진다. 한편, 외부 전원 전압(Vdd)과 임계치 전압(Vth)의 합이 승압 전원 전압(Vpp)보다 커진 경우는 승압 전원 전압(Vpp)보다 임계치 전압(Vth)만큼 작은 값이 된다. 즉,

Vdd + Vth ＜ Vpp의 경우는 Vdd2 = Vdd

Vdd + VthVpp의 경우는 Vdd2 = Vpp - Vth

와 같이 된다. 외부 전원 전압(Vdd)과 승압 전원 전압(Vpp)의 관계는 전술한 도 3c에 표시된다.

본 실시예의 지연 회로(1)에서는 구동 전압(Vdd2)이 최대가 되는 경우(Vdd2 = Vpp - Vth)에, 지연 시간(t1 + t2)이 필요한 최단의 WL-LE 간격이 되는 값으로 설정되어 있다.

이 때문에, 외부 전원 전압(Vdd)이 승압 전원 전압(Vpp)보다 작은 통상의 경우에는 구동 전압 Vdd2 = Vdd가 되고, 지연 시간(t1 + t2)은 Vdd2 = Vpp - Vth에 대응하는 값보다 길어진다. 따라서, 필요한 WL-LE 간격을 충분히 확보할 수 있는 동시에 인버터(46) 등에는 낮은 구동 전압이 인가되고, 인버터(46) 등의 수명을 단축시키는 일은 없다.

한편, 외부 전원 전압(Vdd)이 승압 전원 전압(Vpp) 이상인 경우에는, 구동 전압(Vdd2)은 Vpp - Vth로 제한되고, 지연 시간(t1 + t2)은 전술한 설정치보다 짧아지지 않는다. 따라서, 필요한 WL-LE 간격을 확보할 수 있는 동시에 승압 전원 전압(Vpp)은 NMOS 트랜지스터(45)의 게이트에 인가되기 때문에 승압 회로(6)의 소비전력을 증대시키는 일은 없다.

이와 같이, 본 실시예의 지연 회로(1)는 외부 전원 전압(Vdd)이 어떻게 변동되어도 지연 시간(t1 + t2)이 필요한 WL-LE 간격보다 줄어들지 않고, 비트선(BL, /BL) 사이에 미소 전위차가 생기는 적절한 타이밍으로 감지 증폭기(3)를 활성화할 수 있다.

도 6은 본 실시예의 지연 회로(1)의 동작 타이밍도이다. 로우계 활성화 신호(ras)가 L 레벨일 때에는 인버터(46, 47, 49)에 의해, 노드 n1 및 노드 n2는 H 레벨이 되고, NOR 회로(51)에 의해 반전되어 노드 n3 및 노드 n4가 L 레벨이 된다. 또한, 레벨 변환부(71)의 NMOS 트랜지스터(60)가 도통되기 때문에 노드 n5는 L 레벨이 되고, 감지 증폭기 활성화 회로(2)에 공급되는 래치 인에이블 신호(le)도 L 레벨이 된다. 이 때, 워드선 드라이버(4) 및 감지 증폭기(3)는 모두 비활성이다.

로우계 활성화 신호(ras)가 H 레벨이 되면, 워드선 드라이버(4)가 활성화되어 워드선(WL)의 전위가 상승한다. 한편, 로우계 활성화 신호(ras)는 지연 회로(1)의 인버터(46)에 의해 반전되어 노드 n1이 L 레벨이 된다. 노드 n1의 신호는 인버터(47, 49) 및 콘덴서(48, 50)로 시간 t1의 지연을 부여받아 노드 n2의 신호가 되고, 노드 n1의 신호와 함께 NOR 회로(51)에 입력되어 노드 n3의 신호가 된다.

노드 n3의 신호는 더욱이, 인버터(52, 54) 및 콘덴서(53, 55)로 시간 t2의 지연을 부여받아 노드 n4의 신호가 된다. 노드 n4의 신호는 레벨 변환부(71)의 NMOS 트랜지스터(58)의 게이트에 입력되고, 노드 n4의 신호를 인버터(56)로써 반전시킨 신호가 NMOS 트랜지스터(60)의 게이트에 입력된다. 또한, 로우계 활성화 신호(ras)의 신호 레벨은 외부 전원 전압(Vdd)이지만, 노드 n1 내지 n4의 신호 레벨은 Vdd2이다.

레벨 변환부(71)는 다음 단의 감지 증폭기 활성화 회로(2)의 신호 레벨에 맞추기 위해 지연 시간 생성부(70)의 신호 레벨을 외부 전원 전압(Vdd)으로 변환한다. 노드 n5의 신호는 노드 n4의 신호와 동일한 타이밍이며, 인버터(61, 62)에 의해 파형 정형되어 신호 레벨이 외부 전원 전압(Vdd)의 래치 인에이블 신호(le)가 된다.

도 7은 본 실시예의 감지 증폭기 활성화 회로(2)의 구성도이다. 본 실시예의 감지 증폭기 활성화 회로(2)는 인버터(65, 66, 67)로 구성되고, 지연 회로(1)로부터 입력되는 래치 인에이블 신호(le)를 그것과 동상의 감지 증폭기 활성화 신호(lenz)와 역상의 신호(lepx)로 하여 감지 증폭기(3)로 출력하여서, 감지 증폭기(3)를 활성화한다.

도 8은 외부 전원 전압(Vdd)이 승압 전원 전압(Vpp)보다 큰 경우의 메모리 셀(5)의 동작 파형도이다. 로우계 활성화 신호(ras)가 입력되면, 워드선(WL)의 전위가 상승한다. 워드선(WL)에는 상술한 바와 같이, 승압 전원 전압(Vpp)이 인가되기 때문에, 워드선(WL)의 전위는 승압 전원 전압(Vpp)의 전압 레벨에 따른 경사로 상승한다.

워드선(WL)의 전위가 상승하면, 메모리 셀(5)의 NMOS 트랜지스터(7)가 도통되고, 콘덴서(8)에 충전되어 있던 전하가 비트선(BL)에 방전된다. 콘덴서(8)의 충전 전압의 변화를 점선으로 나타낸다. 콘덴서(8)의 전하의 방전에 따라 비트선(BL, /BL)에 전위차가 생기기 시작한다. 이 경우, 비트선(BL, /BL)의 전위의 상승의 경사는 감지 증폭기(3)를 통해 메모리 셀(5)에 인가되는 셀 강압 전원 전압(Viic)에 의존한다.

워드선(WL)의 전위가 상승한 후, 비트선(BL, /BL)의 전위차가 충분히 벌어지는 타이밍으로 감지 증폭기 활성화 신호(lenz, lepx)가 감지 증폭기(3)에 입력된다. 이 WL-LE 간격은 지연 회로(1)의 지연 시간(t1 + t2)에 의해 설정된다.

본 실시예의 지연 회로(1)의 지연 시간 생성부(70)에는 구동 전압(Vdd2)이 인가된다. 이 구동 전압(Vdd2)은 상술한 바와 같이, 외부 전원 전압(Vdd)이 승압 전원 전압(Vpp)보다 커져도 Vpp-Vth(Vth는 NMOS 트랜지스터(45)의 임계치 전압) 이하로 억제되고, 지연 회로(1)의 지연 시간(t1 + t2)이 Vpp - Vth에 대응하는 시간보다 짧아지는 일은 없다.

따라서, 외부 전원 전압(Vdd)의 변동에 관계없이 메모리 동작에 필요한 WL-LE 간격을 확보할 수 있고, 감지 증폭기(3)를 적절한 타이밍으로 활성화하여 메모리 동작을 정확히 행할 수 있다.

또한, 본 실시예의 승압 회로(6)는 일정한 승압 전원 전압(Vpp)을 공급하는 구성으로 되어 있지만, 제조 공정에서의 프로세스의 변동에 의해 승압 전원 전압(Vpp)의 설정치가 어긋나는 경우가 있다. 워드선(WL)의 전위의 상승의 경사는 승압 전원 전압(Vpp)에 의존하기 때문에, 승압 전원 전압(Vpp)이 높아지면 워드선(WL)의 전위의 상승 시간이 짧아지고, 승압 전원 전압(Vpp)이 낮아지면 워드선(WL)의 전위의 상승 시간이 길어진다.

한편, 본 실시예의 지연 회로(1)의 지연 시간(t1 + t2)도 상술한 바와 같이 승압 전원 전압(Vpp)의 전압 레벨에 의존하는 구성으로 되어 있다. 그 때문에, 승압 전원 전압(Vpp)이 높아져서 워드선(WL)의 전위의 상승 시간이 짧아지고, 메모리 셀(5)의 데이터가 비트선(BL)을 타는 시간이 빨라지면, 지연 시간(t1 + t2)도 짧아지고, 승압 전원 전압(Vpp)이 낮아져서 워드선(WL)의 전위의 상승 시간이 길어지며, 메모리 셀(5)의 데이터가 비트선(BL)을 타는 시간이 지연되면, 지연 시간(t1 + t2)도 길어진다.

따라서, 승압 전원 전압(Vpp)의 설정 레벨이 어긋난 경우에 있어서도, 필요한 WL-LE 간격을 확보할 수 있고, 외부 전원 전압(Vdd)의 변동에 관계없이 감지 증폭기(3)를 적절한 타이밍으로 활성화할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따르면 외부 전원 전압의 변동에 의해 감지 증폭기의 활성화 타이밍이 빨라지는 경우는 없으며, 필요한 WL-LE 간격을 확보할 수 있기 때문에, 메모리 장치의 소비 전력을 증가시키지 않고 메모리 동작을 정확히 행할 수 있다.

Claims

워드선과 비트선의 교차 위치에 배치되는 메모리 셀과, 제1 활성화 신호에 응답하여 상기 워드선을 구동시키는 워드선 드라이버와, 상기 제1 활성화 신호를 지연시켜서 제2 활성화 신호를 생성하는 지연 회로와, 상기 메모리 셀로부터 판독된 전압을 상기 제2 활성화 신호에 응답하여 증폭하는 감지 증폭기를 구비하는 메모리 장치에 있어서,

상기 워드선 드라이버에 공급되는 제1 전원 전압과;

상기 지연 회로에 공급되는 제2 전원 전압을 가지며,

상기 제2 전원 전압은 상기 제1 전원 전압에 따라 생성되는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 제1 전원 전압은 외부 전원 전압을 승압하여 생성되는 것인 메모리 장치.
제1항에 있어서, 상기 제2 전원 전압은 외부 전원 전압이 드레인에 공급되고, 상기 제1 전원 전압이 게이트에 공급되는 트랜지스터에 의해 생성되는 것인 메모리 장치.