JPH05217372A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05217372A JPH05217372A JP4298831A JP29883192A JPH05217372A JP H05217372 A JPH05217372 A JP H05217372A JP 4298831 A JP4298831 A JP 4298831A JP 29883192 A JP29883192 A JP 29883192A JP H05217372 A JPH05217372 A JP H05217372A
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- Japan
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- voltage
- memory device
- semiconductor memory
- stage
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 低電力、高集積の半導体メモリ装置におい
て、効率的な昇圧電圧の発生が可能で、メモリ装置の高
集積化、高速化に適し、また消費電力を減少でき、そし
て昇圧電圧が安定、継続して供給できてメモリ装置の動
作性能が向上するような電圧昇圧回路を提供する。 【構成】 昇圧電圧を使用する回路に連結された昇圧電
圧ノード１８０と、メモリ装置の電源接続期間の間、所
定レベルの昇圧電圧Ｖｐｐを発生する昇圧ステージ５０
０と、Ｖｐｐに応じて該Ｖｐｐを昇圧電圧ノード１８０
に伝送する伝送手段と、Ｖｐｐを使用する回路から出力
される信号に応じて、所定のレベルより降下したＶｐｐ
の電圧降下分を補償するアクティブキッカー６００と、
昇圧電圧ノード１８０の電圧状態を示す感知信号ΦＤＥ
Ｔを少なくとも昇圧ステージ５００に帰還させる検出器
７００と、所定レベルより上昇したＶｐｐの電圧上昇分
を降下させるクランパ８００、９００とを備えてなる。
て、効率的な昇圧電圧の発生が可能で、メモリ装置の高
集積化、高速化に適し、また消費電力を減少でき、そし
て昇圧電圧が安定、継続して供給できてメモリ装置の動
作性能が向上するような電圧昇圧回路を提供する。 【構成】 昇圧電圧を使用する回路に連結された昇圧電
圧ノード１８０と、メモリ装置の電源接続期間の間、所
定レベルの昇圧電圧Ｖｐｐを発生する昇圧ステージ５０
０と、Ｖｐｐに応じて該Ｖｐｐを昇圧電圧ノード１８０
に伝送する伝送手段と、Ｖｐｐを使用する回路から出力
される信号に応じて、所定のレベルより降下したＶｐｐ
の電圧降下分を補償するアクティブキッカー６００と、
昇圧電圧ノード１８０の電圧状態を示す感知信号ΦＤＥ
Ｔを少なくとも昇圧ステージ５００に帰還させる検出器
７００と、所定レベルより上昇したＶｐｐの電圧上昇分
を降下させるクランパ８００、９００とを備えてなる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に低レベルの電源電圧を使用する高集積半
導体メモリ装置における昇圧電圧（ポンピング電圧）を
発生する回路に関する。
るもので、特に低レベルの電源電圧を使用する高集積半
導体メモリ装置における昇圧電圧（ポンピング電圧）を
発生する回路に関する。
【０００２】
【従来の技術】ここ数年、半導体メモリ装置の高集積化
が急速に進み、最近の数十メガビット級のメモリ装置で
は、１ミクロン以下のデザインルールが用いらるように
なっている。このような半導体メモリ装置において、メ
モリセルは一般的に、ＣＭＯＳ素子と、薄い誘電膜を間
に置いて両電極に電圧を印加する構造のキャパシタとか
ら構成されているので、各素子の間や信号伝導線の間の
間隔は狭くなり、しかも誘電膜も薄くなる傾向にあるた
め、動作電圧を低レベルにすることが不可避になってい
る。したがって、例えば６４メガビット級のメモリ装置
では、１．５Ｖ程度の電源電圧が使用されている。
が急速に進み、最近の数十メガビット級のメモリ装置で
は、１ミクロン以下のデザインルールが用いらるように
なっている。このような半導体メモリ装置において、メ
モリセルは一般的に、ＣＭＯＳ素子と、薄い誘電膜を間
に置いて両電極に電圧を印加する構造のキャパシタとか
ら構成されているので、各素子の間や信号伝導線の間の
間隔は狭くなり、しかも誘電膜も薄くなる傾向にあるた
め、動作電圧を低レベルにすることが不可避になってい
る。したがって、例えば６４メガビット級のメモリ装置
では、１．５Ｖ程度の電源電圧が使用されている。
【０００３】しかしながら、特に何の対策もせずにメモ
リ装置の動作電圧だけを低レベルにすると、信号の伝送
過程で、ＭＯＳトランジスタのしきい電圧や信号伝導線
の抵抗成分により起こる電圧降下によって、データの読
出し／書込みに必要かつ十分な電圧が得られないという
問題が予想される。これを克服するためには、メモリ装
置に印加される電源電圧よりも高レベルの電圧を発生し
て必要な回路に供給することが必要となる。このような
機能を担う手段は、一般に昇圧回路又はブートストラッ
プ回路と呼ばれるが、用語使用上の混同を避けるために
本明細書中では電圧昇圧回路と称するものとする。
リ装置の動作電圧だけを低レベルにすると、信号の伝送
過程で、ＭＯＳトランジスタのしきい電圧や信号伝導線
の抵抗成分により起こる電圧降下によって、データの読
出し／書込みに必要かつ十分な電圧が得られないという
問題が予想される。これを克服するためには、メモリ装
置に印加される電源電圧よりも高レベルの電圧を発生し
て必要な回路に供給することが必要となる。このような
機能を担う手段は、一般に昇圧回路又はブートストラッ
プ回路と呼ばれるが、用語使用上の混同を避けるために
本明細書中では電圧昇圧回路と称するものとする。
【０００４】従来から知られている電圧昇圧回路を図２
０に示す。図２０に示す従来の電圧昇圧回路では、活性
化クロックが駆動回路１、…、２を通じて昇圧用キャパ
シタ３の一方の電極に印加されると、昇圧用キャパシタ
３はカップリング効果によって該一方の電極に印加され
た信号のレベルよりも高いレベルの昇圧電圧Ｖｐｐを他
方の電極に発生させるようになっている。同図の電圧昇
圧回路によれば簡単な構成で電圧昇圧機能を実行できる
が、昇圧用キャパシタ３の出力状態を安定させる手段が
ないので、低い動作電圧を使用している高集積メモリ装
置に用いた場合、その動作信頼性は低い。その上、活性
化クロックの正確なタイミングの設定が難しい。このよ
うに図２０のような電圧昇圧回路は、使用上で不適当な
面が多いので、最近ではこれを多様に改良したものが提
案されている。
０に示す。図２０に示す従来の電圧昇圧回路では、活性
化クロックが駆動回路１、…、２を通じて昇圧用キャパ
シタ３の一方の電極に印加されると、昇圧用キャパシタ
３はカップリング効果によって該一方の電極に印加され
た信号のレベルよりも高いレベルの昇圧電圧Ｖｐｐを他
方の電極に発生させるようになっている。同図の電圧昇
圧回路によれば簡単な構成で電圧昇圧機能を実行できる
が、昇圧用キャパシタ３の出力状態を安定させる手段が
ないので、低い動作電圧を使用している高集積メモリ装
置に用いた場合、その動作信頼性は低い。その上、活性
化クロックの正確なタイミングの設定が難しい。このよ
うに図２０のような電圧昇圧回路は、使用上で不適当な
面が多いので、最近ではこれを多様に改良したものが提
案されている。
【０００５】図２０の回路を改良した従来の電圧昇圧回
路を図２１に示す（「IEEE JOURNALOF SOLID −STATE C
IRCUIT 、VOL.２４，NO. ３，JUNE１９８９」参照）。
同図において、信号ΦＰＨＢはワード線のプリチャージ
信号、クロックΦ１及びクロックΦ２は行アドレス信号
の活性時に動作するクロック信号、ＯＳＣは発振器出力
を示す。半導体メモリ装置が活性化された状態におい
て、実質的な読出し／書込み動作前後の待機状態、すな
わちプリチャージモードにある間はプリチャージ信号Φ
ＰＨＢが昇圧電圧Ｖｐｐに維持され、半導体メモリ装置
が動作モードにある間はプリチャージ信号ΦＰＨＢが接
地電圧レベル０Ｖに維持されるようになっている。
路を図２１に示す（「IEEE JOURNALOF SOLID −STATE C
IRCUIT 、VOL.２４，NO. ３，JUNE１９８９」参照）。
同図において、信号ΦＰＨＢはワード線のプリチャージ
信号、クロックΦ１及びクロックΦ２は行アドレス信号
の活性時に動作するクロック信号、ＯＳＣは発振器出力
を示す。半導体メモリ装置が活性化された状態におい
て、実質的な読出し／書込み動作前後の待機状態、すな
わちプリチャージモードにある間はプリチャージ信号Φ
ＰＨＢが昇圧電圧Ｖｐｐに維持され、半導体メモリ装置
が動作モードにある間はプリチャージ信号ΦＰＨＢが接
地電圧レベル０Ｖに維持されるようになっている。
【０００６】図２１の電圧昇圧回路において、プリチャ
ージ信号ΦＰＨＢがＶｐｐレベルから０Ｖに降下する
と、クロックΦ１及びクロックΦ２はそれぞれ電源電圧
Ｖｃｃレベルに上昇する。そして、クロックΦ１とキャ
パシタＣ１、Ｃ２のカップリング効果により線Ｇ１、Ｇ
２の電圧は電源電圧Ｖｃｃレベル以上に上昇し、クロッ
クΦ２とキャパシタＣ３、Ｃ４のカップリング効果によ
り線Ｇ３、Ｇ４の電圧は電源電圧Ｖｃｃレベル以上のＶ
ｐｐレベルに上昇する。このように上昇した線Ｇ１、Ｇ
２の電圧は論理“ハイ”状態のクロックΦ２が入力され
ると、線Ｇ２と接地線間に接続されたトランジスタによ
って短絡され０Ｖに降下し、線Ｇ３、Ｇ４の電圧は出力
される昇圧電圧Ｖｐｐになる。その後、半導体メモリ装
置が動作モードから再び待機状態となってプリチャージ
信号ΦＰＨＢがＶｐｐレベルに変化すると、この回路は
電源電圧Ｖｃｃを出力する。このように、所定の活性行
アドレス信号が印加される場合にのみＶｐｐレベルの電
圧を出力するようになっている。
ージ信号ΦＰＨＢがＶｐｐレベルから０Ｖに降下する
と、クロックΦ１及びクロックΦ２はそれぞれ電源電圧
Ｖｃｃレベルに上昇する。そして、クロックΦ１とキャ
パシタＣ１、Ｃ２のカップリング効果により線Ｇ１、Ｇ
２の電圧は電源電圧Ｖｃｃレベル以上に上昇し、クロッ
クΦ２とキャパシタＣ３、Ｃ４のカップリング効果によ
り線Ｇ３、Ｇ４の電圧は電源電圧Ｖｃｃレベル以上のＶ
ｐｐレベルに上昇する。このように上昇した線Ｇ１、Ｇ
２の電圧は論理“ハイ”状態のクロックΦ２が入力され
ると、線Ｇ２と接地線間に接続されたトランジスタによ
って短絡され０Ｖに降下し、線Ｇ３、Ｇ４の電圧は出力
される昇圧電圧Ｖｐｐになる。その後、半導体メモリ装
置が動作モードから再び待機状態となってプリチャージ
信号ΦＰＨＢがＶｐｐレベルに変化すると、この回路は
電源電圧Ｖｃｃを出力する。このように、所定の活性行
アドレス信号が印加される場合にのみＶｐｐレベルの電
圧を出力するようになっている。
【０００７】図２１に示す回路によれば、上述の図２０
の回路の昇圧電圧Ｖｐｐの不安定性及び入力信号の正確
なタイミング設定という問題は解決できるが、その他に
新たな問題が生ずることになる。すなわち、図２１の回
路においては、プリチャージ信号ΦＰＨＢ及びクロック
Φ１、Φ２を発生するための別の回路が必要となり、こ
れがメモリ装置の高集積化に影響する。さらに、Ｖｐｐ
の出力始点が活性行アドレス信号が印加されてクロック
Φ１及びクロックΦ２が活性化された後になるので、半
導体メモリ装置の動作速度が低下してしまう。また、１
６メガビットや６４メガビット級以上の高集積半導体メ
モリ装置のように非常に低い電源電圧を使用する半導体
メモリ装置に用いる場合には、所望する十分な昇圧効果
を得ることが難しいので、その適用範囲には限界があ
る。
の回路の昇圧電圧Ｖｐｐの不安定性及び入力信号の正確
なタイミング設定という問題は解決できるが、その他に
新たな問題が生ずることになる。すなわち、図２１の回
路においては、プリチャージ信号ΦＰＨＢ及びクロック
Φ１、Φ２を発生するための別の回路が必要となり、こ
れがメモリ装置の高集積化に影響する。さらに、Ｖｐｐ
の出力始点が活性行アドレス信号が印加されてクロック
Φ１及びクロックΦ２が活性化された後になるので、半
導体メモリ装置の動作速度が低下してしまう。また、１
６メガビットや６４メガビット級以上の高集積半導体メ
モリ装置のように非常に低い電源電圧を使用する半導体
メモリ装置に用いる場合には、所望する十分な昇圧効果
を得ることが難しいので、その適用範囲には限界があ
る。
【０００８】そこで、これらを改良した電圧昇圧回路と
して、図２２に示すような回路が提案されている（“An
Experimental １．５−Ｖ ６４ Mbit DRAM”、IEEE J
ournal of Solid State Circuits、Vol. ２６、No.
４、April.１９９１、ｐｐ．４６５〜４７２参照）。こ
の論文には、ワード線の電圧がアクセストランジスタの
しきい電圧により降下することを防止するためのワード
線駆動回路が開示されている。図２２に示すようにワー
ド線駆動回路は、低い動作電圧であっても、チャージポ
ンプ回路ＣＰ１及びＣＰ２による帰還作用を利用して２
Ｖｃｃレベルの昇圧電圧ＶCHを発生するようになってい
る。
して、図２２に示すような回路が提案されている（“An
Experimental １．５−Ｖ ６４ Mbit DRAM”、IEEE J
ournal of Solid State Circuits、Vol. ２６、No.
４、April.１９９１、ｐｐ．４６５〜４７２参照）。こ
の論文には、ワード線の電圧がアクセストランジスタの
しきい電圧により降下することを防止するためのワード
線駆動回路が開示されている。図２２に示すようにワー
ド線駆動回路は、低い動作電圧であっても、チャージポ
ンプ回路ＣＰ１及びＣＰ２による帰還作用を利用して２
Ｖｃｃレベルの昇圧電圧ＶCHを発生するようになってい
る。
【０００９】しかし、この電圧昇圧回路においては次の
ような問題点がある。第一に、ノードＶCHに接続された
キャパシタＣCHが大容量でなければならいので、半導体
メモリ装置の面積が増加してしまう。すなわち、選択さ
れたワード線に論理“ハイ”状態の電圧を伝送する過程
において、キャパシタＣCHとワード線に存在する容量成
分ＣWLとの間で電荷分配が行われるが、この関係は数式
で、 ＣCH×ＶCH＝（ＣWL＋ＣCH）×ＶWL ＶWL＝［ＣCH／（ＣWL＋ＣCH）］×ＶCH となる。この式から分かるように、ワード線の電圧ＶWL
を昇圧電圧ＶCHと同程度にするためには、昇圧キャパシ
タＣCHをワード線容量成分ＣWLよりかなり大きくして、
ワード線容量成分ＣWLを無視できる程度にする必要があ
る。また、一度電荷分配が行なわれた後もノードＶCHに
おける電圧降下が小さくなければ次のサイクルにおいて
安定した動作を行えないので、昇圧キャパシタＣCHを大
きくしなければならない。
ような問題点がある。第一に、ノードＶCHに接続された
キャパシタＣCHが大容量でなければならいので、半導体
メモリ装置の面積が増加してしまう。すなわち、選択さ
れたワード線に論理“ハイ”状態の電圧を伝送する過程
において、キャパシタＣCHとワード線に存在する容量成
分ＣWLとの間で電荷分配が行われるが、この関係は数式
で、 ＣCH×ＶCH＝（ＣWL＋ＣCH）×ＶWL ＶWL＝［ＣCH／（ＣWL＋ＣCH）］×ＶCH となる。この式から分かるように、ワード線の電圧ＶWL
を昇圧電圧ＶCHと同程度にするためには、昇圧キャパシ
タＣCHをワード線容量成分ＣWLよりかなり大きくして、
ワード線容量成分ＣWLを無視できる程度にする必要があ
る。また、一度電荷分配が行なわれた後もノードＶCHに
おける電圧降下が小さくなければ次のサイクルにおいて
安定した動作を行えないので、昇圧キャパシタＣCHを大
きくしなければならない。
【００１０】第二に、選択されたワード線を論理“ハ
イ”状態にするため常にノードＶCHを充電しておかなけ
ればならないので、電圧昇圧回路が継続して動作し、し
たがって半導体メモリ装置の消費電力が増加する。その
上、電圧昇圧回路が継続動作すると、ノードＶCHの電圧
が過度に上昇してしまい、周辺のトランジスタ等を破損
してしまう可能性がある。
イ”状態にするため常にノードＶCHを充電しておかなけ
ればならないので、電圧昇圧回路が継続して動作し、し
たがって半導体メモリ装置の消費電力が増加する。その
上、電圧昇圧回路が継続動作すると、ノードＶCHの電圧
が過度に上昇してしまい、周辺のトランジスタ等を破損
してしまう可能性がある。
【００１１】
【発明が解決しようとする課題】したがって本発明は、
第一に、低電力、高集積の半導体メモリ装置の内部で効
率的に昇圧電圧を発生できる電圧昇圧回路の提供を目的
とする。第二に、低電力、高集積の半導体メモリ装置の
高速動作に適した電圧昇圧回路の提供を目的とする。第
三に、低電力、高集積半導体メモリ装置において通常的
に使用される電圧昇圧回路の出力電圧が降下するとき、
これに対する補償を即時に行える昇圧電圧補償回路の提
供を目的とする。第四に、高集積半導体メモリ装置に供
給される電源電圧を変換・昇圧した電圧を継続供給し
て、半導体メモリ装置の動作性能を向上させることがで
きる昇圧電圧補償回路の提供を目的とする。第五に、低
電力、高集積の半導体メモリ装置の面積を増加させるこ
となく効率的な昇圧電圧を発生できる電圧昇圧回路の提
供を目的とする。第六に、低電力、高集積の半導体メモ
リ装置の電力消費を減少させることができる電圧昇圧回
路の提供を目的とする。
第一に、低電力、高集積の半導体メモリ装置の内部で効
率的に昇圧電圧を発生できる電圧昇圧回路の提供を目的
とする。第二に、低電力、高集積の半導体メモリ装置の
高速動作に適した電圧昇圧回路の提供を目的とする。第
三に、低電力、高集積半導体メモリ装置において通常的
に使用される電圧昇圧回路の出力電圧が降下するとき、
これに対する補償を即時に行える昇圧電圧補償回路の提
供を目的とする。第四に、高集積半導体メモリ装置に供
給される電源電圧を変換・昇圧した電圧を継続供給し
て、半導体メモリ装置の動作性能を向上させることがで
きる昇圧電圧補償回路の提供を目的とする。第五に、低
電力、高集積の半導体メモリ装置の面積を増加させるこ
となく効率的な昇圧電圧を発生できる電圧昇圧回路の提
供を目的とする。第六に、低電力、高集積の半導体メモ
リ装置の電力消費を減少させることができる電圧昇圧回
路の提供を目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明は、所定のパルス波形を出力する発振器
を有する半導体メモリ装置において、発振器のパルス波
形を波形変換する入力ステージと、入力ステージの出力
信号に応じて昇圧電圧を出力する昇圧ステージと、昇圧
ステージの出力端に、半導体メモリ装置の電源接続と同
時に電源電圧を供給するためのバイアスステージとを備
えた電圧昇圧回路を有することを特徴とする。
るために本発明は、所定のパルス波形を出力する発振器
を有する半導体メモリ装置において、発振器のパルス波
形を波形変換する入力ステージと、入力ステージの出力
信号に応じて昇圧電圧を出力する昇圧ステージと、昇圧
ステージの出力端に、半導体メモリ装置の電源接続と同
時に電源電圧を供給するためのバイアスステージとを備
えた電圧昇圧回路を有することを特徴とする。
【００１３】また、半導体メモリ装置の動作電源電圧よ
り高くされた昇圧電圧が加えられる昇圧電圧ノードを有
する半導体メモリ装置において、所定の活性化信号が入
力される入力ステージと、入力ステージの出力信号の遷
移に応じて昇圧電圧を発生させる昇圧ステージと、昇圧
ステージで昇圧された電圧を昇圧電圧ノードに伝送する
出力ステージとを備えてなる昇圧電圧補償回路を有し、
半導体メモリ装置の活性化やテスト動作のような活性動
作時に昇圧電圧ノードの昇圧電圧が所定のレベルより降
下した場合、その降下した電圧分が該昇圧電圧補償回路
により即時に補償されるようになっていることを特徴と
する。
り高くされた昇圧電圧が加えられる昇圧電圧ノードを有
する半導体メモリ装置において、所定の活性化信号が入
力される入力ステージと、入力ステージの出力信号の遷
移に応じて昇圧電圧を発生させる昇圧ステージと、昇圧
ステージで昇圧された電圧を昇圧電圧ノードに伝送する
出力ステージとを備えてなる昇圧電圧補償回路を有し、
半導体メモリ装置の活性化やテスト動作のような活性動
作時に昇圧電圧ノードの昇圧電圧が所定のレベルより降
下した場合、その降下した電圧分が該昇圧電圧補償回路
により即時に補償されるようになっていることを特徴と
する。
【００１４】このとき入力ステージに入力される活性化
信号は、半導体メモリ装置の動作モードによる各種の信
号であり、行アドレスストローブ（ＲＡＳ）信号や列ア
ドレスストローブ（ＣＡＳ）信号に基づいて発生される
か、あるいは半導体メモリ装置の活性化時に発生される
信号を用いるとよい。
信号は、半導体メモリ装置の動作モードによる各種の信
号であり、行アドレスストローブ（ＲＡＳ）信号や列ア
ドレスストローブ（ＣＡＳ）信号に基づいて発生される
か、あるいは半導体メモリ装置の活性化時に発生される
信号を用いるとよい。
【００１５】また、所定レベルの昇圧電圧を使用する回
路を有する半導体メモリ装置において、昇圧電圧を使用
する回路に接続された昇圧電圧ノードと、電源接続期間
に所定レベルの昇圧電圧を発生する昇圧ステージと、昇
圧電圧に応じて該昇圧電圧を昇圧電圧ノードに伝送する
伝送手段と、昇圧電圧を使用する回路からの信号に応じ
て、所定のレベルより降下した昇圧電圧の電圧降下分を
補償するアクティブキッカーと、昇圧電圧ノードの電圧
状態を示す感知信号を発生して少なくとも昇圧ステージ
に帰還させる検出器と、所定のレベルより上昇した昇圧
電圧の電圧上昇分を降下させるクランパとを備えた電圧
昇圧回路を有することを特徴とする。
路を有する半導体メモリ装置において、昇圧電圧を使用
する回路に接続された昇圧電圧ノードと、電源接続期間
に所定レベルの昇圧電圧を発生する昇圧ステージと、昇
圧電圧に応じて該昇圧電圧を昇圧電圧ノードに伝送する
伝送手段と、昇圧電圧を使用する回路からの信号に応じ
て、所定のレベルより降下した昇圧電圧の電圧降下分を
補償するアクティブキッカーと、昇圧電圧ノードの電圧
状態を示す感知信号を発生して少なくとも昇圧ステージ
に帰還させる検出器と、所定のレベルより上昇した昇圧
電圧の電圧上昇分を降下させるクランパとを備えた電圧
昇圧回路を有することを特徴とする。
【００１６】このとき、昇圧ステージは、電源電圧と感
知信号との状態に基づいて昇圧クロックを発生する発振
器と、第１昇圧ノードを有する第１チャージポンプと、
第２昇圧ノードを有する第２チャージポンプとを備え、
昇圧クロックに応じて第１チャージポンプと第２チャー
ジポンプとが相補的に動作するようにし、また、伝送手
段は、ゲートが第１昇圧ノードに接続され、チャネルが
第１昇圧ノードと昇圧電圧ノードとの間に接続された第
１伝送トランジスタと、ゲートが第２昇圧ノードに接続
され、チャネルが第２昇圧ノードと昇圧電圧ノードとの
間に接続された第２伝送トランジスタとから構成するよ
うにするとよい。
知信号との状態に基づいて昇圧クロックを発生する発振
器と、第１昇圧ノードを有する第１チャージポンプと、
第２昇圧ノードを有する第２チャージポンプとを備え、
昇圧クロックに応じて第１チャージポンプと第２チャー
ジポンプとが相補的に動作するようにし、また、伝送手
段は、ゲートが第１昇圧ノードに接続され、チャネルが
第１昇圧ノードと昇圧電圧ノードとの間に接続された第
１伝送トランジスタと、ゲートが第２昇圧ノードに接続
され、チャネルが第２昇圧ノードと昇圧電圧ノードとの
間に接続された第２伝送トランジスタとから構成するよ
うにするとよい。
【００１７】また、第１昇圧ノード及び第２昇圧ノード
の各電圧を予め所定レベルに設定するプリチャージ回路
と、及び昇圧電圧ノードの電圧を予め所定レベルに設定
するプリチャージ回路とを備えることで、昇圧ステージ
の出力は予め電源電圧レベルにプリチャージされ、昇圧
電圧ノードは電源電圧から伝送トランジスタのしきい電
圧だけ降下したレベルにプリチャージされるので、昇圧
効率が向上する。
の各電圧を予め所定レベルに設定するプリチャージ回路
と、及び昇圧電圧ノードの電圧を予め所定レベルに設定
するプリチャージ回路とを備えることで、昇圧ステージ
の出力は予め電源電圧レベルにプリチャージされ、昇圧
電圧ノードは電源電圧から伝送トランジスタのしきい電
圧だけ降下したレベルにプリチャージされるので、昇圧
効率が向上する。
【００１８】さらに、昇圧ステージとアクティブキッカ
ーとは電源電圧を入力信号として受けるようするとよ
い。また、アクティブキッカーは第３伝送トランジスタ
を介して昇圧電圧を出力し、出力された昇圧電圧はそれ
を必要とする回路に供給されるようになっている。
ーとは電源電圧を入力信号として受けるようするとよ
い。また、アクティブキッカーは第３伝送トランジスタ
を介して昇圧電圧を出力し、出力された昇圧電圧はそれ
を必要とする回路に供給されるようになっている。
【００１９】
【実施例】以下、添付の図面を参照して本発明の好適な
実施例を詳細に説明する。尚、同様の構成要素には同じ
符号を付し、重複する説明は省略する。また、下記の説
明においては三つの実施例について述べるが、本発明は
これらに限られるものではなく、本発明の技術的な思想
に通ずる下記以外の他の実施例も本発明の技術分野で通
常の知識をもつ者であれば、容易に設計できるであろ
う。
実施例を詳細に説明する。尚、同様の構成要素には同じ
符号を付し、重複する説明は省略する。また、下記の説
明においては三つの実施例について述べるが、本発明は
これらに限られるものではなく、本発明の技術的な思想
に通ずる下記以外の他の実施例も本発明の技術分野で通
常の知識をもつ者であれば、容易に設計できるであろ
う。
【００２０】第１実施例（図１〜図４） 図１に本発明の第１実施例としての電圧昇圧回路のブロ
ック図を示す。図中の入力信号である発振器制御クロッ
クは半導体メモリ装置の電源接続と同時に発生する信号
で、検出器（図示せず）を用いて昇圧電圧Ｖｐｐを検出
した結果に基づいており、これに従って発振器１００が
制御され、昇圧電圧Ｖｐｐは所定のレベルに維持される
ようになっている。このような発振器制御クロックを入
力とする発振器１００は所定のパルス信号を出力し、こ
のパルス信号は駆動ステージ２００を通じて電圧増幅さ
れ、そして増幅されたパルス信号は昇圧ステージ３００
に入力されて、昇圧ステージ３００から所定の昇圧電圧
Ｖｐｐが出力される。また、バイアスステージ４００
は、半導体メモリ装置の電源接続と同時に昇圧ステージ
３００の出力端の電圧を電源電圧Ｖｃｃレベルにプリチ
ャージし、また、駆動ステージ２００は、電圧Ｖｐｐの
発生及び昇圧効率を向上させるためのものである。
ック図を示す。図中の入力信号である発振器制御クロッ
クは半導体メモリ装置の電源接続と同時に発生する信号
で、検出器（図示せず）を用いて昇圧電圧Ｖｐｐを検出
した結果に基づいており、これに従って発振器１００が
制御され、昇圧電圧Ｖｐｐは所定のレベルに維持される
ようになっている。このような発振器制御クロックを入
力とする発振器１００は所定のパルス信号を出力し、こ
のパルス信号は駆動ステージ２００を通じて電圧増幅さ
れ、そして増幅されたパルス信号は昇圧ステージ３００
に入力されて、昇圧ステージ３００から所定の昇圧電圧
Ｖｐｐが出力される。また、バイアスステージ４００
は、半導体メモリ装置の電源接続と同時に昇圧ステージ
３００の出力端の電圧を電源電圧Ｖｃｃレベルにプリチ
ャージし、また、駆動ステージ２００は、電圧Ｖｐｐの
発生及び昇圧効率を向上させるためのものである。
【００２１】図１のブロック図に基づいた具体的回路の
好適な実施例を図２に示す。同図に示す回路は、発振器
（ＯＳＣ）の出力波形を入力とし、この出力波形の遷移
に応じて相互に異なる出力値となるＮＯＲゲート１３及
びＮＡＮＤゲート１４を有する入力ステージ１１１５
と、入力ステージ１１１５の出力信号を電圧増幅するた
めの駆動ステージ２１２８と、駆動ステージ２１２８の
出力信号に一方の電極がそれぞれ接続されたキャパシタ
Ｃ１、Ｃ２、Ｃ３、Ｃ４からなる昇圧ステージ（３０
０）とで主に構成されている。そして、第１伝送用トラ
ンジスタＭ１のチャネル及び第２伝送用トランジスタＭ
２のチャネルがそれぞれキャパシタＣ２の他方の電極及
びキャパシタＣ３の他方の電極に接続されており、ま
た、キャパシタＣ２及びＣ３の各他方の電極に電圧Ｖｃ
ｃを印加する第１バイアス回路３１３４と、第１、第２
伝送用トランジスタＭ１、Ｍ２の各ゲートに電圧Ｖｃｃ
を印加する第２バイアス回路３５３８とが備えられてい
る。
好適な実施例を図２に示す。同図に示す回路は、発振器
（ＯＳＣ）の出力波形を入力とし、この出力波形の遷移
に応じて相互に異なる出力値となるＮＯＲゲート１３及
びＮＡＮＤゲート１４を有する入力ステージ１１１５
と、入力ステージ１１１５の出力信号を電圧増幅するた
めの駆動ステージ２１２８と、駆動ステージ２１２８の
出力信号に一方の電極がそれぞれ接続されたキャパシタ
Ｃ１、Ｃ２、Ｃ３、Ｃ４からなる昇圧ステージ（３０
０）とで主に構成されている。そして、第１伝送用トラ
ンジスタＭ１のチャネル及び第２伝送用トランジスタＭ
２のチャネルがそれぞれキャパシタＣ２の他方の電極及
びキャパシタＣ３の他方の電極に接続されており、ま
た、キャパシタＣ２及びＣ３の各他方の電極に電圧Ｖｃ
ｃを印加する第１バイアス回路３１３４と、第１、第２
伝送用トランジスタＭ１、Ｍ２の各ゲートに電圧Ｖｃｃ
を印加する第２バイアス回路３５３８とが備えられてい
る。
【００２２】このような構成とされた図２の回路の動作
を、図３を参照して詳細に説明する。図２に示した本発
明による電圧昇圧回路は、発振器の出力波形の位相が論
理“ハイ”及び“ロウ”状態のいずれの状態に遷移する
場合でも、電圧Ｖｐｐは引続き昇圧されるようになって
いる。そして、ＮＯＲゲート１３の出力端と第１伝送用
トランジスタＭ１のゲートとの間にあるインバータ２
５、２６、及びキャパシタＣ１と、ＮＡＮＤゲート１４
の出力端に接続されたインバータ１５と第２伝送用トラ
ンジスタＭ２のゲートとの間にあるインバータ２７、２
８、及びキャパシタＣ４と、第２バイアス回路３５３８
とは、究極的に昇圧の効率を大きくするために備えられ
ているものである。
を、図３を参照して詳細に説明する。図２に示した本発
明による電圧昇圧回路は、発振器の出力波形の位相が論
理“ハイ”及び“ロウ”状態のいずれの状態に遷移する
場合でも、電圧Ｖｐｐは引続き昇圧されるようになって
いる。そして、ＮＯＲゲート１３の出力端と第１伝送用
トランジスタＭ１のゲートとの間にあるインバータ２
５、２６、及びキャパシタＣ１と、ＮＡＮＤゲート１４
の出力端に接続されたインバータ１５と第２伝送用トラ
ンジスタＭ２のゲートとの間にあるインバータ２７、２
８、及びキャパシタＣ４と、第２バイアス回路３５３８
とは、究極的に昇圧の効率を大きくするために備えられ
ているものである。
【００２３】半導体メモリ装置が電源接続されると同時
に、ノードＮ１とノードＮ２は電源電圧Ｖｃｃレベルに
初期化（プリチャージ）される（これは厳密にいうとＶ
ｃｃ−Ｖｔｈレベルであるが、第１バイアス回路３１３
４の構成素子をＰ形ＭＯＳトランジスタに代える等の方
法により電源電圧Ｖｃｃレベルを実現できるし、たとえ
Ｖｃｃ−Ｖｔｈレベルであっても本発明の思想を達成す
ることは可能である）。そして、発振器が図３に示すよ
うに発振動作を始めると、ノードＮ１及びノードＮ２は
互いに反対の位相で電源電圧Ｖｃｃレベルから２Ｖｃｃ
レベルの範囲において変化する。このとき、ノードＮ１
とノードＮ２が電源電圧Ｖｃｃレベルから２Ｖｃｃレベ
ル程度に変化するのは、キャパシタＣ２及びＣ３のカッ
プリング現象によるものである。また、ノードＮ３及び
ノードＮ４もキャパシタＣ１及びＣ４のカップリング現
象によって電源電圧Ｖｃｃレベルから２Ｖｃｃレベルで
変化する。これにより電圧Ｖｐｐは、第１、第２伝送用
トランジスタＭ１、Ｍ２を通じた電荷分配によって、初
期値である電源電圧Ｖｃｃレベルから徐々に２Ｖｃｃレ
ベルへ図３に示したように上昇する。
に、ノードＮ１とノードＮ２は電源電圧Ｖｃｃレベルに
初期化（プリチャージ）される（これは厳密にいうとＶ
ｃｃ−Ｖｔｈレベルであるが、第１バイアス回路３１３
４の構成素子をＰ形ＭＯＳトランジスタに代える等の方
法により電源電圧Ｖｃｃレベルを実現できるし、たとえ
Ｖｃｃ−Ｖｔｈレベルであっても本発明の思想を達成す
ることは可能である）。そして、発振器が図３に示すよ
うに発振動作を始めると、ノードＮ１及びノードＮ２は
互いに反対の位相で電源電圧Ｖｃｃレベルから２Ｖｃｃ
レベルの範囲において変化する。このとき、ノードＮ１
とノードＮ２が電源電圧Ｖｃｃレベルから２Ｖｃｃレベ
ル程度に変化するのは、キャパシタＣ２及びＣ３のカッ
プリング現象によるものである。また、ノードＮ３及び
ノードＮ４もキャパシタＣ１及びＣ４のカップリング現
象によって電源電圧Ｖｃｃレベルから２Ｖｃｃレベルで
変化する。これにより電圧Ｖｐｐは、第１、第２伝送用
トランジスタＭ１、Ｍ２を通じた電荷分配によって、初
期値である電源電圧Ｖｃｃレベルから徐々に２Ｖｃｃレ
ベルへ図３に示したように上昇する。
【００２４】このような動作過程において、ＮＯＲゲー
ト１３及びインバータ１５の出力値の位相が相反してい
るので、第１、第２伝送用トランジスタＭ１、Ｍ２の導
通動作も相互に反対に行われ、したがって電圧Ｖｐｐは
継続的に２Ｖｃｃの電圧レベルまで昇圧する。さらに、
第１、第２伝送用トランジスタＭ１、Ｍ２のゲートには
第２バイアス回路３５３８から引続いて電圧Ｖｃｃが供
給されているので、ノードＮ１又はノードＮ２が２Ｖｃ
ｃレベルとなる始点から第１、第２伝送用トランジスタ
Ｍ１、Ｍ２のチャネルは完全に導通することとなり、電
圧Ｖｐｐの生成効率は一層向上する。また、電圧Ｖｐｐ
は、半導体メモリ装置が活性化される前に２Ｖｃｃレベ
ルに達するので、半導体メモリ装置の動作速度を高速化
できる。その上、図２の回路では、半導体メモリ装置の
動作電源電圧Ｖｃｃがかなり低くても高い昇圧電圧を得
ることができ、シミュレーション計算によれば、例えば
電圧Ｖｃｃが３Ｖの場合、４．５Ｖ以上の電圧Ｖｐｐを
得ることが可能となる。
ト１３及びインバータ１５の出力値の位相が相反してい
るので、第１、第２伝送用トランジスタＭ１、Ｍ２の導
通動作も相互に反対に行われ、したがって電圧Ｖｐｐは
継続的に２Ｖｃｃの電圧レベルまで昇圧する。さらに、
第１、第２伝送用トランジスタＭ１、Ｍ２のゲートには
第２バイアス回路３５３８から引続いて電圧Ｖｃｃが供
給されているので、ノードＮ１又はノードＮ２が２Ｖｃ
ｃレベルとなる始点から第１、第２伝送用トランジスタ
Ｍ１、Ｍ２のチャネルは完全に導通することとなり、電
圧Ｖｐｐの生成効率は一層向上する。また、電圧Ｖｐｐ
は、半導体メモリ装置が活性化される前に２Ｖｃｃレベ
ルに達するので、半導体メモリ装置の動作速度を高速化
できる。その上、図２の回路では、半導体メモリ装置の
動作電源電圧Ｖｃｃがかなり低くても高い昇圧電圧を得
ることができ、シミュレーション計算によれば、例えば
電圧Ｖｃｃが３Ｖの場合、４．５Ｖ以上の電圧Ｖｐｐを
得ることが可能となる。
【００２５】次に図１のブロック図に基づく回路の他の
実施例を図４に示す。図４に示す回路構成は図２の回路
構成と類似しているが、第１、第２伝送用トランジスタ
Ｍ１０、Ｍ２０がダイオード接続された形態となってい
るので、図２の回路より簡単な回路構成となっているこ
とが分かる。すなわち、図２の回路で設けられている第
１伝送用トランジスタＭ１のゲートに接続されたインバ
ータ２５、２６、及びキャパシタＣ１と、第２伝送用ト
ランジスタＭ２のゲートに接続されたインバータ２７、
２８、及びキャパシタＣ４と、第２バイアス回路３５３
８とが省略された構成となっている。この図４の回路の
動作特性は図２の回路の動作特性と同様である。すなわ
ち、ノードＮ１０又はノードＮ２０の電圧が２Ｖｃｃレ
ベルとなると、第１、第２伝送用トランジスタＭ１０、
Ｍ２０が上昇したノードＮ１０又はノードＮ２０の電圧
によって導通し、電圧Ｖｐｐを上昇させる。図４の回路
の場合にはその構成素子が簡単なので、より高集積化に
適している。
実施例を図４に示す。図４に示す回路構成は図２の回路
構成と類似しているが、第１、第２伝送用トランジスタ
Ｍ１０、Ｍ２０がダイオード接続された形態となってい
るので、図２の回路より簡単な回路構成となっているこ
とが分かる。すなわち、図２の回路で設けられている第
１伝送用トランジスタＭ１のゲートに接続されたインバ
ータ２５、２６、及びキャパシタＣ１と、第２伝送用ト
ランジスタＭ２のゲートに接続されたインバータ２７、
２８、及びキャパシタＣ４と、第２バイアス回路３５３
８とが省略された構成となっている。この図４の回路の
動作特性は図２の回路の動作特性と同様である。すなわ
ち、ノードＮ１０又はノードＮ２０の電圧が２Ｖｃｃレ
ベルとなると、第１、第２伝送用トランジスタＭ１０、
Ｍ２０が上昇したノードＮ１０又はノードＮ２０の電圧
によって導通し、電圧Ｖｐｐを上昇させる。図４の回路
の場合にはその構成素子が簡単なので、より高集積化に
適している。
【００２６】図１のブロック図に基づいた図２及び図４
の実施回路以外にも、構成の異なる回路は製作可能であ
る。例えば、入力ステージを例にとると、発振器の出力
波形の位相に対して相反して応答する論理構成であれ
ば、上記実施例以外にも各種の構成が適切に実施できる
し、第１、第２バイアス回路についても、電源電圧Ｖｃ
ｃ又は電圧Ｖｃｃ−Ｖｔｈを出力する構成は実施例以外
にも多様な構成が考えられる。
の実施回路以外にも、構成の異なる回路は製作可能であ
る。例えば、入力ステージを例にとると、発振器の出力
波形の位相に対して相反して応答する論理構成であれ
ば、上記実施例以外にも各種の構成が適切に実施できる
し、第１、第２バイアス回路についても、電源電圧Ｖｃ
ｃ又は電圧Ｖｃｃ−Ｖｔｈを出力する構成は実施例以外
にも多様な構成が考えられる。
【００２７】第２実施例（図５〜図９） 図５に本発明の第２実施例としての昇圧電圧補償回路の
ブロック図を示す。この実施例では、所定の活性化信号
が、電源電圧プリチャージステージ５０と、昇圧ステー
ジ６０と、出力ステージＭの制御ステージ７０に各々印
加される構成となっている。出力ステージＭのチャネル
から伝送される電圧Ｖｐｐは、半導体メモリ装置内に備
えられている他の電圧昇圧回路（すなわち、電圧Ｖｐｐ
発生回路）の出力端に印加される。電源電圧プリチャー
ジステージ５０は昇圧ステージ６０の昇圧効率を高める
ために設けられているもので、昇圧ステージ６０の出力
電圧を所定の電圧に昇圧させ、そして図５の回路が非活
性状態にある場合は昇圧ステージ６０の初期値を電源電
圧Ｖｃｃにプリチャージする。制御ステージ７０は、活
性化信号が入力されるとこれに従って出力ステージＭの
伝送動作を制御するものであるが、これは、（半導体メ
モリ装置内に印加される）所定の昇圧電圧Ｖｐｐが降下
する時にのみ行われる。出力ステージＭは、図５の回路
が非活性状態にあるときに、半導体メモリ装置内に備え
られた他の電圧昇圧回路の出力が本実施例の昇圧電圧補
償回路の内部に逆流しないように機能する。この出力ス
テージＭには、本実施例ではＮ形ＭＯＳトランジスタを
用いているが、電圧Ｖｐｐを伝送できれば他の素子であ
ってもよい。
ブロック図を示す。この実施例では、所定の活性化信号
が、電源電圧プリチャージステージ５０と、昇圧ステー
ジ６０と、出力ステージＭの制御ステージ７０に各々印
加される構成となっている。出力ステージＭのチャネル
から伝送される電圧Ｖｐｐは、半導体メモリ装置内に備
えられている他の電圧昇圧回路（すなわち、電圧Ｖｐｐ
発生回路）の出力端に印加される。電源電圧プリチャー
ジステージ５０は昇圧ステージ６０の昇圧効率を高める
ために設けられているもので、昇圧ステージ６０の出力
電圧を所定の電圧に昇圧させ、そして図５の回路が非活
性状態にある場合は昇圧ステージ６０の初期値を電源電
圧Ｖｃｃにプリチャージする。制御ステージ７０は、活
性化信号が入力されるとこれに従って出力ステージＭの
伝送動作を制御するものであるが、これは、（半導体メ
モリ装置内に印加される）所定の昇圧電圧Ｖｐｐが降下
する時にのみ行われる。出力ステージＭは、図５の回路
が非活性状態にあるときに、半導体メモリ装置内に備え
られた他の電圧昇圧回路の出力が本実施例の昇圧電圧補
償回路の内部に逆流しないように機能する。この出力ス
テージＭには、本実施例ではＮ形ＭＯＳトランジスタを
用いているが、電圧Ｖｐｐを伝送できれば他の素子であ
ってもよい。
【００２８】図５のブロック図に基づいた具体的回路の
実施例を図６、図８、図９に示す。図６、図８、及び図
９の実施回路は、活性化信号の種類又は半導体メモリ装
置の動作モードによりそれぞれ入力ステージが異なる構
成とされている。すなわち、半導体メモリ装置の活性動
作にはデータの読出し／書込み動作や半導体メモリ装置
のテスト動作等のように種々の動作があり、これにより
活性化信号も多様に設定されるので、図６、図８、及び
図９の実施回路は各活性動作による昇圧電圧の降下始点
ごとにこれを補償するために使用される。
実施例を図６、図８、図９に示す。図６、図８、及び図
９の実施回路は、活性化信号の種類又は半導体メモリ装
置の動作モードによりそれぞれ入力ステージが異なる構
成とされている。すなわち、半導体メモリ装置の活性動
作にはデータの読出し／書込み動作や半導体メモリ装置
のテスト動作等のように種々の動作があり、これにより
活性化信号も多様に設定されるので、図６、図８、及び
図９の実施回路は各活性動作による昇圧電圧の降下始点
ごとにこれを補償するために使用される。
【００２９】図５に基づく一実施例である図６を参照す
ると、所定の活性化信号を入力とする入力ステージ１０
Ａと、この入力ステージ１０Ａの出力信号に接続された
電源電圧プリチャージステージ５０と、入力ステージ１
０Ａの出力信号に接続され、電源電圧プリチャージステ
ージ５０の出力信号を昇圧させるための昇圧ステージ６
０と、昇圧ステージ６０により昇圧された電圧を伝送す
るための出力トランジスタＭ７（出力ステージ）と、出
力トランジスタＭ７の伝送動作を制御するための制御ス
テージ７０とから構成されている。尚、同図において、
図５中の符号と同じものは各構成素子の機能を容易に理
解するために付したものであり、その各構成素子以外の
インバータ６１、６２、…、６６は、前記の各構成素子
の有機的な連結、及び入力ステージ１０Ａの出力信号の
増幅のために適宜実施したものである。
ると、所定の活性化信号を入力とする入力ステージ１０
Ａと、この入力ステージ１０Ａの出力信号に接続された
電源電圧プリチャージステージ５０と、入力ステージ１
０Ａの出力信号に接続され、電源電圧プリチャージステ
ージ５０の出力信号を昇圧させるための昇圧ステージ６
０と、昇圧ステージ６０により昇圧された電圧を伝送す
るための出力トランジスタＭ７（出力ステージ）と、出
力トランジスタＭ７の伝送動作を制御するための制御ス
テージ７０とから構成されている。尚、同図において、
図５中の符号と同じものは各構成素子の機能を容易に理
解するために付したものであり、その各構成素子以外の
インバータ６１、６２、…、６６は、前記の各構成素子
の有機的な連結、及び入力ステージ１０Ａの出力信号の
増幅のために適宜実施したものである。
【００３０】入力ステージ１０Ａは、活性化信号である
信号ＰＴＲＳＴ及びＰＲＤを各々入力とするＮＡＮＤゲ
ート７１と、信号ＰＲＤをインバータ７３を介して一方
の入力とし、ＮＡＮＤゲート７１の出力信号をインバー
タ７２を介して他方の入力とするＮＯＲゲート７４と、
ＮＯＲゲート７４の出力端に接続されたインバータ７５
とから構成される。
信号ＰＴＲＳＴ及びＰＲＤを各々入力とするＮＡＮＤゲ
ート７１と、信号ＰＲＤをインバータ７３を介して一方
の入力とし、ＮＡＮＤゲート７１の出力信号をインバー
タ７２を介して他方の入力とするＮＯＲゲート７４と、
ＮＯＲゲート７４の出力端に接続されたインバータ７５
とから構成される。
【００３１】電源電圧プリチャージステージ５０は、イ
ンバータ６１、６２、６３を介して入力ステージ１０Ａ
の出力信号に一方の電極が接続された昇圧用第１キャパ
シタＣ１と、電源電圧Ｖｃｃ端にゲートが接続され、電
源電圧Ｖｃｃ端と昇圧用第１キャパシタＣ１の他方の電
極との間にチャネルが形成された第１プルアップトラン
ジスタＭ１と、出力ノードＮ６にゲートが接続され、電
源電圧Ｖｃｃ端と昇圧用第１キャパシタＣ１の他方の電
極との間にチャネルが形成された第２プルアップトラン
ジスタＭ２と、昇圧用第１キャパシタＣ１の他方の電極
にゲートが接続され、電源電圧Ｖｃｃ端と出力ノードＮ
６との間にチャネルが形成された第３プルアップトラン
ジスタＭ３と、電源電圧Ｖｃｃ端にゲートが接続され、
電源電圧Ｖｃｃ端と出力ノードＮ６との間にチャネルが
形成された第４プルアップトランジスタＭ４とから構成
される。
ンバータ６１、６２、６３を介して入力ステージ１０Ａ
の出力信号に一方の電極が接続された昇圧用第１キャパ
シタＣ１と、電源電圧Ｖｃｃ端にゲートが接続され、電
源電圧Ｖｃｃ端と昇圧用第１キャパシタＣ１の他方の電
極との間にチャネルが形成された第１プルアップトラン
ジスタＭ１と、出力ノードＮ６にゲートが接続され、電
源電圧Ｖｃｃ端と昇圧用第１キャパシタＣ１の他方の電
極との間にチャネルが形成された第２プルアップトラン
ジスタＭ２と、昇圧用第１キャパシタＣ１の他方の電極
にゲートが接続され、電源電圧Ｖｃｃ端と出力ノードＮ
６との間にチャネルが形成された第３プルアップトラン
ジスタＭ３と、電源電圧Ｖｃｃ端にゲートが接続され、
電源電圧Ｖｃｃ端と出力ノードＮ６との間にチャネルが
形成された第４プルアップトランジスタＭ４とから構成
される。
【００３２】昇圧ステージ６０は、インバータ６４、６
５を介して入力ステージ１０Ａの出力信号に一方の電極
が接続された昇圧用第２キャパシタＣ２から構成され、
この昇圧用第２キャパシタＣ２とインバータ６４、６５
との間に昇圧効率を向上させるための駆動回路７７、７
８を備えてなっている。
５を介して入力ステージ１０Ａの出力信号に一方の電極
が接続された昇圧用第２キャパシタＣ２から構成され、
この昇圧用第２キャパシタＣ２とインバータ６４、６５
との間に昇圧効率を向上させるための駆動回路７７、７
８を備えてなっている。
【００３３】制御ステージ７０は、インバータ６４、６
５を介して入力ステージ１０Ａの出力信号に一方の電極
が接続された昇圧用第３キャパシタＣ３と、インバータ
６６を介して入力ステージ１０Ａの出力信号に一方の電
極が接続された昇圧用第４キャパシタＣ４と、電源電圧
Ｖｃｃ端にゲートが接続され、電源電圧Ｖｃｃ端と昇圧
用第４キャパシタＣ４の他方の電極との間にチャネルが
形成された第５プルアップトランジスタＭ５と、昇圧用
第４キャパシタＣ４の他方の電極にゲートが接続され、
チャネルの一端が電源電圧Ｖｃｃ端に接続され、チャン
ネルの他端が昇圧用第３キャパシタＣ３の他方の電極と
出力トランジスタＭ７の制御端子に共通に接続された第
６プルアップトランジスタＭ６とから構成される。
５を介して入力ステージ１０Ａの出力信号に一方の電極
が接続された昇圧用第３キャパシタＣ３と、インバータ
６６を介して入力ステージ１０Ａの出力信号に一方の電
極が接続された昇圧用第４キャパシタＣ４と、電源電圧
Ｖｃｃ端にゲートが接続され、電源電圧Ｖｃｃ端と昇圧
用第４キャパシタＣ４の他方の電極との間にチャネルが
形成された第５プルアップトランジスタＭ５と、昇圧用
第４キャパシタＣ４の他方の電極にゲートが接続され、
チャネルの一端が電源電圧Ｖｃｃ端に接続され、チャン
ネルの他端が昇圧用第３キャパシタＣ３の他方の電極と
出力トランジスタＭ７の制御端子に共通に接続された第
６プルアップトランジスタＭ６とから構成される。
【００３４】以上ような構成において、昇圧ステージ６
０の出力端であるノードＮ６は、昇圧電圧Ｖｐｐを出力
すると同時に、電源電圧プリチャージステージ５０の第
２プルアップトランジスタＭ２の制御電圧に帰還される
ようになっている。また、活性化信号である信号ＰＴＲ
ＳＴ、ＰＲＤは、それぞれ列アドレス信号、行アドレス
信号が活性化するときに遷移する信号である。
０の出力端であるノードＮ６は、昇圧電圧Ｖｐｐを出力
すると同時に、電源電圧プリチャージステージ５０の第
２プルアップトランジスタＭ２の制御電圧に帰還される
ようになっている。また、活性化信号である信号ＰＴＲ
ＳＴ、ＰＲＤは、それぞれ列アドレス信号、行アドレス
信号が活性化するときに遷移する信号である。
【００３５】次に、図６の回路の動作特性をそのタイミ
ング図である図７を参照して詳細に説明する。信号ＰＴ
ＲＳＴ及びＰＲＤは、遷移しないとき、すなわち半導体
メモリ装置が活性状態ではないときには、図７に示すよ
うに、各々論理“ロウ”状態となっている。図７のタイ
ミング図は図６の回路が活性化された後の動作タイミン
グ図を示したもので、図６の回路が非活性状態にあると
きには、ノードＮ６及びノードＮ４の電圧レベルはすべ
て電源電圧Ｖｃｃレベルにプリチャージされている。こ
のとき、入力ステージ１０Ａの出力信号が印加されるノ
ードＮ１は接地電圧レベルである論理“ロウ”状態にあ
り、電源電圧プリチャージステージ５０内のノードＮ５
は２Ｖｃｃレベルにプリチャージされ、昇圧ステージ６
０の出力端であるノードＮ６は電源電圧Ｖｃｃレベルに
プリチャージされる。そして、制御ステージ７０のノー
ドＮ３は２Ｖｃｃレベルにプリチャージされ、出力トラ
ンジスタＭ７の制御電圧となるノードＮ４は電圧Ｖｃｃ
レベルにプリチャージされるので、出力トランジスタＭ
７の伝送動作は非活性状態で、出力電圧はＶｃｃ−Ｖth
となる。
ング図である図７を参照して詳細に説明する。信号ＰＴ
ＲＳＴ及びＰＲＤは、遷移しないとき、すなわち半導体
メモリ装置が活性状態ではないときには、図７に示すよ
うに、各々論理“ロウ”状態となっている。図７のタイ
ミング図は図６の回路が活性化された後の動作タイミン
グ図を示したもので、図６の回路が非活性状態にあると
きには、ノードＮ６及びノードＮ４の電圧レベルはすべ
て電源電圧Ｖｃｃレベルにプリチャージされている。こ
のとき、入力ステージ１０Ａの出力信号が印加されるノ
ードＮ１は接地電圧レベルである論理“ロウ”状態にあ
り、電源電圧プリチャージステージ５０内のノードＮ５
は２Ｖｃｃレベルにプリチャージされ、昇圧ステージ６
０の出力端であるノードＮ６は電源電圧Ｖｃｃレベルに
プリチャージされる。そして、制御ステージ７０のノー
ドＮ３は２Ｖｃｃレベルにプリチャージされ、出力トラ
ンジスタＭ７の制御電圧となるノードＮ４は電圧Ｖｃｃ
レベルにプリチャージされるので、出力トランジスタＭ
７の伝送動作は非活性状態で、出力電圧はＶｃｃ−Ｖth
となる。
【００３６】その後、半導体メモリ装置が活性化される
と同時に、電源電圧プリチャージステージ５０内のノー
ドＮ５は電源電圧Ｖｃｃレベルにプリチャージされ、昇
圧ステージ６０の出力端であるノードＮ６は２Ｖｃｃレ
ベルまで昇圧される。そして制御ステージ７０のノード
Ｎ３は電圧Ｖｃｃレベルにプリチャージされ、出力トラ
ンジスタＭ７の制御電圧となるノードＮ４は２Ｖｃｃレ
ベルまで昇圧される。
と同時に、電源電圧プリチャージステージ５０内のノー
ドＮ５は電源電圧Ｖｃｃレベルにプリチャージされ、昇
圧ステージ６０の出力端であるノードＮ６は２Ｖｃｃレ
ベルまで昇圧される。そして制御ステージ７０のノード
Ｎ３は電圧Ｖｃｃレベルにプリチャージされ、出力トラ
ンジスタＭ７の制御電圧となるノードＮ４は２Ｖｃｃレ
ベルまで昇圧される。
【００３７】続いて、入力される活性化信号の中で信号
ＰＲＤ信号が、まず論理“ハイ”状態に上昇すると（こ
の信号ＰＲＤは行アドレスストローブ（ＲＡＳ）信号が
活性化されて“ハイ”になった後に所定時間遅延されて
発生される信号である）、ノードＮ１の電圧レベルが論
理“ロウ”状態に変わるので、これによりノードＮ５は
２Ｖｃｃレベルまで昇圧され、ノードＮ６は電圧Ｖｃｃ
レベルに変わり、ノードＮ４は電圧Ｖｃｃレベルに変わ
る。このとき、ノードＮ６は、２Ｖｃｃレベルのノード
Ｎ５によって完全導通となる第３プルアップトランジス
タＭ３を通じて完全なＶｃｃレベルとなるので、これに
より、ノードＮ１の電圧レベルが論理“ハイ”状態に遷
移するときには完全な２Ｖｃｃレベルに昇圧する。一
方、このときにも出力トランジスタＭ７は非導通とされ
ているが、これはすぐ半導体メモリ装置が活性化されて
電圧Ｖｐｐが半導体メモリ装置内の所定の構成素子、例
えばワード線駆動部やデータ出力駆動部等と同じ素子に
印加される状態を示している。
ＰＲＤ信号が、まず論理“ハイ”状態に上昇すると（こ
の信号ＰＲＤは行アドレスストローブ（ＲＡＳ）信号が
活性化されて“ハイ”になった後に所定時間遅延されて
発生される信号である）、ノードＮ１の電圧レベルが論
理“ロウ”状態に変わるので、これによりノードＮ５は
２Ｖｃｃレベルまで昇圧され、ノードＮ６は電圧Ｖｃｃ
レベルに変わり、ノードＮ４は電圧Ｖｃｃレベルに変わ
る。このとき、ノードＮ６は、２Ｖｃｃレベルのノード
Ｎ５によって完全導通となる第３プルアップトランジス
タＭ３を通じて完全なＶｃｃレベルとなるので、これに
より、ノードＮ１の電圧レベルが論理“ハイ”状態に遷
移するときには完全な２Ｖｃｃレベルに昇圧する。一
方、このときにも出力トランジスタＭ７は非導通とされ
ているが、これはすぐ半導体メモリ装置が活性化されて
電圧Ｖｐｐが半導体メモリ装置内の所定の構成素子、例
えばワード線駆動部やデータ出力駆動部等と同じ素子に
印加される状態を示している。
【００３８】その後、信号ＰＴＲＳＴが論理“ハイ”レ
ベルに遷移すると（このとき、信号ＰＲＤは継続して論
理“ハイ”状態である）、ノードＮ１の電圧レベルは論
理“ハイ”状態に遷移し、ノードＮ５、Ｎ６、Ｎ４の電
圧レベルがそれぞれＶｃｃ、２Ｖｃｃ、２Ｖｃｃレベル
に変化する。このとき、電圧Ｖｐｐは半導体メモリ装置
内の動作電圧として使用されるため、それによる電圧降
下現象が発生している。ところが、制御電圧として２Ｖ
ｃｃが印加されると共にチャネルの一端に２Ｖｃｃがチ
ャージされる状態の出力トランジスタＭ７が導通するの
で、電圧降下が発生した電圧Ｖｐｐを短時間で素早く充
分に電圧補償する。その結果、半導体メモリ装置内で電
圧Ｖｐｐを動作電圧として使用する素子は継続して安定
な動作を実行でき、また動作速度の低下が防止される。
ベルに遷移すると（このとき、信号ＰＲＤは継続して論
理“ハイ”状態である）、ノードＮ１の電圧レベルは論
理“ハイ”状態に遷移し、ノードＮ５、Ｎ６、Ｎ４の電
圧レベルがそれぞれＶｃｃ、２Ｖｃｃ、２Ｖｃｃレベル
に変化する。このとき、電圧Ｖｐｐは半導体メモリ装置
内の動作電圧として使用されるため、それによる電圧降
下現象が発生している。ところが、制御電圧として２Ｖ
ｃｃが印加されると共にチャネルの一端に２Ｖｃｃがチ
ャージされる状態の出力トランジスタＭ７が導通するの
で、電圧降下が発生した電圧Ｖｐｐを短時間で素早く充
分に電圧補償する。その結果、半導体メモリ装置内で電
圧Ｖｐｐを動作電圧として使用する素子は継続して安定
な動作を実行でき、また動作速度の低下が防止される。
【００３９】そして、信号ＰＴＲＳＴが論理“ロウ”状
態となると、ノードＮ１の電圧レベルは論理“ロウ”状
態へ再び変わるので、これによりノードＮ５は２Ｖｃｃ
レベルに変化し、ノードＮ６はＶｃｃレベルに変わり、
またノードＮ４はＶｃｃレベルに変わるので、出力トラ
ンジスタＭ７を通じて電圧Ｖｐｐが逆流する現象が防止
される。
態となると、ノードＮ１の電圧レベルは論理“ロウ”状
態へ再び変わるので、これによりノードＮ５は２Ｖｃｃ
レベルに変化し、ノードＮ６はＶｃｃレベルに変わり、
またノードＮ４はＶｃｃレベルに変わるので、出力トラ
ンジスタＭ７を通じて電圧Ｖｐｐが逆流する現象が防止
される。
【００４０】次に、信号ＰＲＤが論理“ロウ”状態にな
ると、各構成素子は初期状態と同じ値にプリチャージさ
れ、これ以後、電圧Ｖｐｐが降下する度にこれを即時補
償する動作を実行する。
ると、各構成素子は初期状態と同じ値にプリチャージさ
れ、これ以後、電圧Ｖｐｐが降下する度にこれを即時補
償する動作を実行する。
【００４１】図７のタイミング図中の区間Ｑは、実質的
に電圧Ｖｐｐを主に補償する区間であり、この区間の間
隔は、活性化信号の活性化時間を調節したり、実施例の
回路に所定の遅延回路等と同様のものを更に追加するよ
うにすれば、半導体メモリ装置の特性に応じて適宜調整
できる。
に電圧Ｖｐｐを主に補償する区間であり、この区間の間
隔は、活性化信号の活性化時間を調節したり、実施例の
回路に所定の遅延回路等と同様のものを更に追加するよ
うにすれば、半導体メモリ装置の特性に応じて適宜調整
できる。
【００４２】図５のブロック図に基づいた回路の他の実
施例を図８に示す。同図の回路は、図６と比べると分か
るように、入力ステージ１０Ｂに入力される活性化信号
及びそのための入力ステージ１０Ｂの論理構成のみ異な
っている。図８において、活性化信号として入力される
信号ＰＸＩＥは、他の電圧昇圧回路から出力される電圧
Ｖｐｐの所定のワード線への印加を制御する信号であ
る。また信号ＰＤＰＸは、ＲＡＳ信号が遷移したり、所
定のアドレスがデコードされ、該デコードされたアドレ
ス信号が遷移したりするときに発生される信号である。
施例を図８に示す。同図の回路は、図６と比べると分か
るように、入力ステージ１０Ｂに入力される活性化信号
及びそのための入力ステージ１０Ｂの論理構成のみ異な
っている。図８において、活性化信号として入力される
信号ＰＸＩＥは、他の電圧昇圧回路から出力される電圧
Ｖｐｐの所定のワード線への印加を制御する信号であ
る。また信号ＰＤＰＸは、ＲＡＳ信号が遷移したり、所
定のアドレスがデコードされ、該デコードされたアドレ
ス信号が遷移したりするときに発生される信号である。
【００４３】入力ステージ１０Ｂは、信号ＰＸＩＥと信
号ＰＤＰＸとをそれぞれ入力とする第１ＮＡＮＤゲート
８１及びＮＯＲゲート８２と、ＮＯＲゲート８２の出力
信号をインバータ８３を介して入力とする第２ＮＡＮＤ
ゲート８４とから構成される。入力ステージ１０Ｂの出
力信号がチャージされるノードＮ１は図６の場合と同様
にして論理“ハイ”状態にプリチャージされ、それ以外
の各構成要素の動作も図６の回路と同様である。図８の
回路の活性化信号である信号ＰＸＩＥ、ＰＤＰＸは、図
６の回路の活性化信号である信号ＰＴＲＳＴ、ＰＲＤに
比べて、例えばＤＲＡＭの読出し／書込み動作時に容易
に発生させられるクロック信号であり、ＤＲＡＭの種々
の動作モードに広く適用させることができる。
号ＰＤＰＸとをそれぞれ入力とする第１ＮＡＮＤゲート
８１及びＮＯＲゲート８２と、ＮＯＲゲート８２の出力
信号をインバータ８３を介して入力とする第２ＮＡＮＤ
ゲート８４とから構成される。入力ステージ１０Ｂの出
力信号がチャージされるノードＮ１は図６の場合と同様
にして論理“ハイ”状態にプリチャージされ、それ以外
の各構成要素の動作も図６の回路と同様である。図８の
回路の活性化信号である信号ＰＸＩＥ、ＰＤＰＸは、図
６の回路の活性化信号である信号ＰＴＲＳＴ、ＰＲＤに
比べて、例えばＤＲＡＭの読出し／書込み動作時に容易
に発生させられるクロック信号であり、ＤＲＡＭの種々
の動作モードに広く適用させることができる。
【００４４】図５に基づく回路の更に他の実施例を図９
に示す。同図の回路は図８の回路構成と比べて見ると、
入力ステージ１０Ｃの活性化信号として信号ＰＦＴＥが
追加された構成となっている。そのため、信号ＰＦＴＥ
を入力とするＮＡＮＤゲート８８が３入力１出力ＮＡＮ
Ｄゲートで構成されている。信号ＰＦＴＥは、メモリ装
置のテストモードで発生される信号で、半導体メモリ装
置のテストモードを実行するときに活性化される。この
図９の回路も図８の回路と同様に動作し、図９の回路の
入力ステージ１０Ｃの出力信号がチャージされるノード
Ｎ１のプリチャージレベルは論理“ハイ”状態である。
に示す。同図の回路は図８の回路構成と比べて見ると、
入力ステージ１０Ｃの活性化信号として信号ＰＦＴＥが
追加された構成となっている。そのため、信号ＰＦＴＥ
を入力とするＮＡＮＤゲート８８が３入力１出力ＮＡＮ
Ｄゲートで構成されている。信号ＰＦＴＥは、メモリ装
置のテストモードで発生される信号で、半導体メモリ装
置のテストモードを実行するときに活性化される。この
図９の回路も図８の回路と同様に動作し、図９の回路の
入力ステージ１０Ｃの出力信号がチャージされるノード
Ｎ１のプリチャージレベルは論理“ハイ”状態である。
【００４５】以上の図６、図８、及び図９の実施回路
は、それぞれ半導体メモリ装置の動作モードによりその
用途が違うため、一つの半導体メモリ装置内に前記の回
路をすべて具備しなければ本発明の目的を達成すること
はできない。また、これらの実施回路は、図５に示した
本発明に係る第２実施例によるブロック図に基づく具体
的回路の好適な実施例であって、これに限らず、その他
にも異なる構成で各種実施することが可能である。
は、それぞれ半導体メモリ装置の動作モードによりその
用途が違うため、一つの半導体メモリ装置内に前記の回
路をすべて具備しなければ本発明の目的を達成すること
はできない。また、これらの実施回路は、図５に示した
本発明に係る第２実施例によるブロック図に基づく具体
的回路の好適な実施例であって、これに限らず、その他
にも異なる構成で各種実施することが可能である。
【００４６】第３実施例（図１０〜図１９） 図１０に本発明の第３実施例としての電圧昇圧回路のブ
ロック図を示す。同図に示すように、この第３実施例の
電圧昇圧回路は、予め昇圧された電圧Ｖｐｐを発生する
昇圧ステージ５００と、昇圧電圧Ｖｐｐの損失を補償す
るためのアクティブキッカー６００と、電圧Ｖｐｐのレ
ベルを検出する検出器７００と、昇圧電圧Ｖｐｐが一定
のレベル以上に上昇することを防止するための第１、第
２クランパ８００、９００とから構成される。
ロック図を示す。同図に示すように、この第３実施例の
電圧昇圧回路は、予め昇圧された電圧Ｖｐｐを発生する
昇圧ステージ５００と、昇圧電圧Ｖｐｐの損失を補償す
るためのアクティブキッカー６００と、電圧Ｖｐｐのレ
ベルを検出する検出器７００と、昇圧電圧Ｖｐｐが一定
のレベル以上に上昇することを防止するための第１、第
２クランパ８００、９００とから構成される。
【００４７】昇圧ステージ５００のより詳細なブロック
図を図１１に示し、それに基づく具体的回路の実施例を
図１２に示す。
図を図１１に示し、それに基づく具体的回路の実施例を
図１２に示す。
【００４８】昇圧ステージ５００は、検出器７００から
出力される感知信号ΦＤＥＴに応じて昇圧クロックΦＰ
Ｐを発生する発振器１１０と、昇圧クロックΦＰＰに応
じて昇圧電圧Ｖｐｐを出力するチャージポンプ１３０
と、昇圧動作以前に昇圧ノード（チャージポンプ１３０
の出力になる）の電圧を予め電源電圧Ｖｃｃレベルにす
るための第１プリチャージ回路１６０と、昇圧ノードの
電圧をＶｐｐノード１８０（昇圧電圧ノード）に伝送す
るための第１、第２伝送トランジスタ１４１、１４２
と、昇圧動作以前に第１、第２伝送トランジスタ１４
１、１４２のゲートの電圧を予め電源電圧Ｖｃｃレベル
にするための第２プリチャージ回路１７０とから構成さ
れる。
出力される感知信号ΦＤＥＴに応じて昇圧クロックΦＰ
Ｐを発生する発振器１１０と、昇圧クロックΦＰＰに応
じて昇圧電圧Ｖｐｐを出力するチャージポンプ１３０
と、昇圧動作以前に昇圧ノード（チャージポンプ１３０
の出力になる）の電圧を予め電源電圧Ｖｃｃレベルにす
るための第１プリチャージ回路１６０と、昇圧ノードの
電圧をＶｐｐノード１８０（昇圧電圧ノード）に伝送す
るための第１、第２伝送トランジスタ１４１、１４２
と、昇圧動作以前に第１、第２伝送トランジスタ１４
１、１４２のゲートの電圧を予め電源電圧Ｖｃｃレベル
にするための第２プリチャージ回路１７０とから構成さ
れる。
【００４９】チャージポンプ１３０は、発振器１１０か
ら出力される昇圧クロックΦＰＰが論理“ハイ”状態の
ときに駆動する第１チャージポンプ１３０ａと、昇圧ク
ロックΦＰＰが論理“ロウ”状態のときに駆動する第２
チャージポンプ１３０ｂとに区分されている。第１プリ
チャージ回路１６０は、電源電圧Ｖｃｃ端と第１、第２
昇圧ノード１６５、１６６との間でラッチ形に構成され
た二つの伝送ゲート１６１、１６２から構成される。第
２プリチャージ回路１７０は、第１プリチャージ回路１
６０と同様にされた二つの伝送ゲート１７１、１７２か
ら構成され、これらの相互ラッチ動作によって電源電圧
Ｖｃｃを第１、第２伝送トランジスタ１４１、１４２の
ゲートに印加する。ＮＭＯＳトランジスタからなる第
１、第２伝送トランジスタ１４１、１４２は第１、第２
昇圧ノード１６５、１６６の電圧をＶｐｐノード１８０
に伝送する。第１、第２プリチャージ回路１６０、１７
０の動作によって昇圧ノード１６５、１６６と第１、第
２伝送トランジスタ１４１、１４２のゲートの電圧は常
に電源電圧Ｖｃｃレベルを出発値として同時に上昇す
る。
ら出力される昇圧クロックΦＰＰが論理“ハイ”状態の
ときに駆動する第１チャージポンプ１３０ａと、昇圧ク
ロックΦＰＰが論理“ロウ”状態のときに駆動する第２
チャージポンプ１３０ｂとに区分されている。第１プリ
チャージ回路１６０は、電源電圧Ｖｃｃ端と第１、第２
昇圧ノード１６５、１６６との間でラッチ形に構成され
た二つの伝送ゲート１６１、１６２から構成される。第
２プリチャージ回路１７０は、第１プリチャージ回路１
６０と同様にされた二つの伝送ゲート１７１、１７２か
ら構成され、これらの相互ラッチ動作によって電源電圧
Ｖｃｃを第１、第２伝送トランジスタ１４１、１４２の
ゲートに印加する。ＮＭＯＳトランジスタからなる第
１、第２伝送トランジスタ１４１、１４２は第１、第２
昇圧ノード１６５、１６６の電圧をＶｐｐノード１８０
に伝送する。第１、第２プリチャージ回路１６０、１７
０の動作によって昇圧ノード１６５、１６６と第１、第
２伝送トランジスタ１４１、１４２のゲートの電圧は常
に電源電圧Ｖｃｃレベルを出発値として同時に上昇す
る。
【００５０】昇圧クロックΦＰＰは、インバータ１１
３、１１４とＮＡＮＤゲート１１５とによってパルス幅
が調整され、第１昇圧クロックΦＰＰａとして第１チャ
ージポンプ１３０ａの第１、第２昇圧ＭＯＳキャパシタ
１３１、１３２に供給される。この第１、第２昇圧ＭＯ
Ｓキャパシタ１３１、１３２は各々第１伝送トランジス
タ１４１のゲートとドレインとに接続されている。一
方、昇圧クロックΦＰＰは、インバータ１１３、１１４
とＮＡＮＤゲート１１６とによってパルス幅が調整さ
れ、第２昇圧クロックΦＰＰｂとしてインバータ１３５
に入力されて反転された後、第２チャージポンプ１３０
ｂの第３、第４昇圧ＭＯＳキャパシタ１３３、１３４に
供給される。第３、第４昇圧ＭＯＳキャパシタ１３３、
１３４は、各々第２伝送トランジスタ１４２のゲートと
ドレインとに接続されている。
３、１１４とＮＡＮＤゲート１１５とによってパルス幅
が調整され、第１昇圧クロックΦＰＰａとして第１チャ
ージポンプ１３０ａの第１、第２昇圧ＭＯＳキャパシタ
１３１、１３２に供給される。この第１、第２昇圧ＭＯ
Ｓキャパシタ１３１、１３２は各々第１伝送トランジス
タ１４１のゲートとドレインとに接続されている。一
方、昇圧クロックΦＰＰは、インバータ１１３、１１４
とＮＡＮＤゲート１１６とによってパルス幅が調整さ
れ、第２昇圧クロックΦＰＰｂとしてインバータ１３５
に入力されて反転された後、第２チャージポンプ１３０
ｂの第３、第４昇圧ＭＯＳキャパシタ１３３、１３４に
供給される。第３、第４昇圧ＭＯＳキャパシタ１３３、
１３４は、各々第２伝送トランジスタ１４２のゲートと
ドレインとに接続されている。
【００５１】昇圧クロックΦＰＰが論理“ロウ”状態の
場合には、第１、第２昇圧ＭＯＳキャパシタ１３１、１
３２の動作によってＶｐｐノード１８０は２Ｖｃｃ程度
の電圧に充電され、そして昇圧クロックΦＰＰが論理
“ハイ”状態となると、第３、第４昇圧ＭＯＳキャパシ
タ１３３、１３４の動作によって、既に第１チャージポ
ンプ１３０ａにより２Ｖｃｃレベルに充電されているＶ
ｐｐノード１８０の電圧は更に高くなる。
場合には、第１、第２昇圧ＭＯＳキャパシタ１３１、１
３２の動作によってＶｐｐノード１８０は２Ｖｃｃ程度
の電圧に充電され、そして昇圧クロックΦＰＰが論理
“ハイ”状態となると、第３、第４昇圧ＭＯＳキャパシ
タ１３３、１３４の動作によって、既に第１チャージポ
ンプ１３０ａにより２Ｖｃｃレベルに充電されているＶ
ｐｐノード１８０の電圧は更に高くなる。
【００５２】昇圧ステージ５００は、第１、第２伝送ト
ランジスタ１４１、１４２を通じて電圧Ｖｐｐを、電圧
Ｖｐｐを使用する回路（例えばワード線駆動回路又はビ
ット線用分離ゲート等）に供給するので、図２０の従来
の回路のように分離用のキャパシタを使用しなくて済
む。また、予め発生された電圧Ｖｐｐをビット線にある
分離ゲートに供給できるので、Ｎ形センスアンプとＰ形
センスアンプを共同使用できるようになることは勿論の
こと、従来のように前記分離ゲートに印加される電圧を
引き上げるための回路を別途に用意する必要がない。し
たがって、半導体メモリ装置の面積を減少させることが
できる。さらに、発振器１１０を駆動させるために使用
されるＮＡＮＤゲート１１１の入力である電源電圧Ｖｃ
ｃのレベルが所定レベル以上に上昇しないと（すなわ
ち、実際的な電源接続状態でないと）、昇圧ステージ５
００は動作しないので、半導体メモリ装置の動作電流及
び待機電流はほとんど増加せず、したがって昇圧のため
に消費される電力を減少させられる。
ランジスタ１４１、１４２を通じて電圧Ｖｐｐを、電圧
Ｖｐｐを使用する回路（例えばワード線駆動回路又はビ
ット線用分離ゲート等）に供給するので、図２０の従来
の回路のように分離用のキャパシタを使用しなくて済
む。また、予め発生された電圧Ｖｐｐをビット線にある
分離ゲートに供給できるので、Ｎ形センスアンプとＰ形
センスアンプを共同使用できるようになることは勿論の
こと、従来のように前記分離ゲートに印加される電圧を
引き上げるための回路を別途に用意する必要がない。し
たがって、半導体メモリ装置の面積を減少させることが
できる。さらに、発振器１１０を駆動させるために使用
されるＮＡＮＤゲート１１１の入力である電源電圧Ｖｃ
ｃのレベルが所定レベル以上に上昇しないと（すなわ
ち、実際的な電源接続状態でないと）、昇圧ステージ５
００は動作しないので、半導体メモリ装置の動作電流及
び待機電流はほとんど増加せず、したがって昇圧のため
に消費される電力を減少させられる。
【００５３】アクティブキッカー６００は、昇圧ステー
ジ５００で発生された電圧Ｖｐｐがワード線駆動回路又
は分離ゲート（データ線間のデータ伝送のためのトラン
ジスタのゲート）等に繰返し供給されることによって昇
圧電圧Ｖｐｐが降下した場合に、これを補償するための
ものである。図１３に示すように、アクティブキッカー
６００は、信号ＰＸＩＥ及びＰＤＰＸと電源電圧Ｖｃｃ
とを入力とするＸＯＲ（排他的論理和）回路２１０と、
このＸＯＲ回路２１０の出力が論理“ロウ”状態である
とき動作するプリキッカー２２０と、ＸＯＲ回路２１０
の出力が論理“ハイ”状態であるとき動作するキッキン
グ駆動器２３０とから構成される。信号ＰＸＩＥ、ＰＤ
ＰＸは、メモリアレイの選択されたワード線の駆動に係
る信号である。
ジ５００で発生された電圧Ｖｐｐがワード線駆動回路又
は分離ゲート（データ線間のデータ伝送のためのトラン
ジスタのゲート）等に繰返し供給されることによって昇
圧電圧Ｖｐｐが降下した場合に、これを補償するための
ものである。図１３に示すように、アクティブキッカー
６００は、信号ＰＸＩＥ及びＰＤＰＸと電源電圧Ｖｃｃ
とを入力とするＸＯＲ（排他的論理和）回路２１０と、
このＸＯＲ回路２１０の出力が論理“ロウ”状態である
とき動作するプリキッカー２２０と、ＸＯＲ回路２１０
の出力が論理“ハイ”状態であるとき動作するキッキン
グ駆動器２３０とから構成される。信号ＰＸＩＥ、ＰＤ
ＰＸは、メモリアレイの選択されたワード線の駆動に係
る信号である。
【００５４】プリキッカー２２０において、ＸＯＲ回路
２１０の出力は第１ノード２０１に供給される。第１ノ
ード２０１は、直列接続された三つのインバータ２２
１、２２２、２２３と第１キッキングキャパシタ２２４
とを介して第２ノード２０２に接続されている。第２ノ
ード２０２と第３ノード２０３（キッキングノード）と
の間にはゲートが交差結合され、ドレインが電源電圧Ｖ
ｃｃ端に接続された二つのＮＭＯＳトランジスタ２２
６、２２７が設けられている。該トランジスタ対は第２
ノード２０２の電圧を利用して第３ノード２０３の電圧
を完全にＶｃｃにプリチャージするためのものである。
２１０の出力は第１ノード２０１に供給される。第１ノ
ード２０１は、直列接続された三つのインバータ２２
１、２２２、２２３と第１キッキングキャパシタ２２４
とを介して第２ノード２０２に接続されている。第２ノ
ード２０２と第３ノード２０３（キッキングノード）と
の間にはゲートが交差結合され、ドレインが電源電圧Ｖ
ｃｃ端に接続された二つのＮＭＯＳトランジスタ２２
６、２２７が設けられている。該トランジスタ対は第２
ノード２０２の電圧を利用して第３ノード２０３の電圧
を完全にＶｃｃにプリチャージするためのものである。
【００５５】次にキッキング駆動器２３０について説明
する。第１ノード２０１と第３ノード２０３との間には
四つのインバータ２３１、２３２、２３３、２３４と第
２キッキングキャパシタ２３５とが直列に接続されてい
る。また、第１ノード２０１はインバータ２３９と第３
キッキングキャパシタ２４１を介して第４ノード２０４
に接続されている。この第４ノード２０４は電源電圧Ｖ
ｃｃ端に接続されたＮＭＯＳトランジスタ２３８によっ
てＶｃｃ−Ｖｔｈレベルに充電された状態にある。また
第４ノード２０４には電源電圧Ｖｃｃ端にドレインが接
続されたプリチャージ用のＮＭＯＳトランジスタ２３７
のゲートが接続されている。このＮＭＯＳトランジスタ
２３７のソースは第５ノード２０５に接続されている。
インバータ２３２と第５ノード２０５との間には第４キ
ッキングキャパシタ２３６が設けられている。そして第
５ノード２０５と第３ノード２０３とに各々ゲートとド
レインとが接続された第３伝送トランジスタ２４０のソ
ースが、Ｖｐｐノード１８０に接続されている。
する。第１ノード２０１と第３ノード２０３との間には
四つのインバータ２３１、２３２、２３３、２３４と第
２キッキングキャパシタ２３５とが直列に接続されてい
る。また、第１ノード２０１はインバータ２３９と第３
キッキングキャパシタ２４１を介して第４ノード２０４
に接続されている。この第４ノード２０４は電源電圧Ｖ
ｃｃ端に接続されたＮＭＯＳトランジスタ２３８によっ
てＶｃｃ−Ｖｔｈレベルに充電された状態にある。また
第４ノード２０４には電源電圧Ｖｃｃ端にドレインが接
続されたプリチャージ用のＮＭＯＳトランジスタ２３７
のゲートが接続されている。このＮＭＯＳトランジスタ
２３７のソースは第５ノード２０５に接続されている。
インバータ２３２と第５ノード２０５との間には第４キ
ッキングキャパシタ２３６が設けられている。そして第
５ノード２０５と第３ノード２０３とに各々ゲートとド
レインとが接続された第３伝送トランジスタ２４０のソ
ースが、Ｖｐｐノード１８０に接続されている。
【００５６】図１３、図１４を参照して動作タイミング
を説明する。ＸＯＲ回路２１０の出力端に接続された第
１ノード２０１が論理“ロウ”状態になると、第１ノー
ド２０１から直列接続された三つのインバーター２２
１、２２２、２２３と第１キッキングキャパシタ２２４
によって第２ノード２０２の電圧はＶｃｃ−Ｖｔｈレベ
ル（ＮＭＯＳトランジスタ２２５によってプリチャージ
されたレベル）から２Ｖｃｃ−Ｖｔｈレベルまで上昇す
る。これにより、ＮＭＯＳトランジスタ２２６、２２７
によって第３ノード２０３が完全にＶｃｃレベルに充電
される。第１ノード２０１が論理“ロウ”状態である間
に第４ノード２０４の電圧はＶｃｃ−Ｖｔｈレベルから
２Ｖｃｃ−Ｖｔｈレベルに上昇するので、第５ノード２
０５にはＮＭＯＳトランジスタ２３７を通じて完全なＶ
ｃｃレベルの電圧が形成される。
を説明する。ＸＯＲ回路２１０の出力端に接続された第
１ノード２０１が論理“ロウ”状態になると、第１ノー
ド２０１から直列接続された三つのインバーター２２
１、２２２、２２３と第１キッキングキャパシタ２２４
によって第２ノード２０２の電圧はＶｃｃ−Ｖｔｈレベ
ル（ＮＭＯＳトランジスタ２２５によってプリチャージ
されたレベル）から２Ｖｃｃ−Ｖｔｈレベルまで上昇す
る。これにより、ＮＭＯＳトランジスタ２２６、２２７
によって第３ノード２０３が完全にＶｃｃレベルに充電
される。第１ノード２０１が論理“ロウ”状態である間
に第４ノード２０４の電圧はＶｃｃ−Ｖｔｈレベルから
２Ｖｃｃ−Ｖｔｈレベルに上昇するので、第５ノード２
０５にはＮＭＯＳトランジスタ２３７を通じて完全なＶ
ｃｃレベルの電圧が形成される。
【００５７】その後、第１ノード２０１の電圧が論理
“ハイ”状態となると、第３ノード２０３の電圧は第２
キッキングキャパシタ２３５の動作によって電源電圧Ｖ
ｃｃレベルから２Ｖｃｃレベルまで上昇する。同様に、
既に電源電圧Ｖｃｃレベルとなっている第５ノード２０
５の電圧は、第４キッキングキャパシタ２３６の動作に
よって電源電圧Ｖｃｃレベルから２Ｖｃｃレベルまで上
昇する。このような動作によって、第３伝送トランジス
タ２４０は２Ｖｃｃの電圧をＶｐｐノード１８０に供給
する。
“ハイ”状態となると、第３ノード２０３の電圧は第２
キッキングキャパシタ２３５の動作によって電源電圧Ｖ
ｃｃレベルから２Ｖｃｃレベルまで上昇する。同様に、
既に電源電圧Ｖｃｃレベルとなっている第５ノード２０
５の電圧は、第４キッキングキャパシタ２３６の動作に
よって電源電圧Ｖｃｃレベルから２Ｖｃｃレベルまで上
昇する。このような動作によって、第３伝送トランジス
タ２４０は２Ｖｃｃの電圧をＶｐｐノード１８０に供給
する。
【００５８】このアクティブキッカー６００において、
ＸＯＲ回路２１０の入力の中の一つが電源電圧Ｖｃｃで
あるので、昇圧ステージ５００と同様に電源電圧が所定
レベル以上でないと回路は動作しないことが分かる。ま
た、信号ＰＸＩＥ及びＰＤＰＸは電圧Ｖｐｐを使用する
回路（例えばワード線を駆動するワード線駆動回路）か
ら出る信号なので、電圧Ｖｐｐが駆動されている間に電
圧降下した分の電圧を上述の過程によって補償できる。
尚、アクティブキッカーの数は電圧Ｖｐｐを使用する回
路の個数に比例するものである。
ＸＯＲ回路２１０の入力の中の一つが電源電圧Ｖｃｃで
あるので、昇圧ステージ５００と同様に電源電圧が所定
レベル以上でないと回路は動作しないことが分かる。ま
た、信号ＰＸＩＥ及びＰＤＰＸは電圧Ｖｐｐを使用する
回路（例えばワード線を駆動するワード線駆動回路）か
ら出る信号なので、電圧Ｖｐｐが駆動されている間に電
圧降下した分の電圧を上述の過程によって補償できる。
尚、アクティブキッカーの数は電圧Ｖｐｐを使用する回
路の個数に比例するものである。
【００５９】図１５は、検出器７００の回路の実施例を
示す。電圧ＶｐｐはＮＭＯＳトランジスタ３１０のゲー
トに印加されてそのときのレベルが感知される。したが
って、電源電圧Ｖｃｃ端と感知ノード３０１との間に接
続されたＮＭＯＳトランジスタ３１０のしきい電圧は、
例えばＶｐｐレベルが２Ｖｃｃである場合、ゲート電圧
が２Ｖｃｃより降下するときトランジスタが非導通とな
り始め、それより上のときには容易に導通となるような
値に設定する必要がある。ＭＯＳトランジスタでしきい
電圧を設定する方法は本発明の技術分野においてよく知
られている事実なので、その説明は省略する。
示す。電圧ＶｐｐはＮＭＯＳトランジスタ３１０のゲー
トに印加されてそのときのレベルが感知される。したが
って、電源電圧Ｖｃｃ端と感知ノード３０１との間に接
続されたＮＭＯＳトランジスタ３１０のしきい電圧は、
例えばＶｐｐレベルが２Ｖｃｃである場合、ゲート電圧
が２Ｖｃｃより降下するときトランジスタが非導通とな
り始め、それより上のときには容易に導通となるような
値に設定する必要がある。ＭＯＳトランジスタでしきい
電圧を設定する方法は本発明の技術分野においてよく知
られている事実なので、その説明は省略する。
【００６０】感知ノード３０１と接地電圧Ｖｓｓ端との
間には基準電圧Ｖｒｅｆにゲートが接続されたトランジ
スタ３２０が設置されている。したがって、感知ノード
３０１と接地電圧Ｖｓｓ端との間の一定の抵抗値をＲｒ
ｅｆとし、電源電圧Ｖｃｃ端と感知ノード３０１との間
の抵抗値（これは電圧Ｖｐｐのレベルにより異なる）を
Ｒｐｐとすると、感知ノード３０１の電圧は、 Ｒｒｅｆ／（Ｒｐｐ＋Ｒｒｅｆ） の比で表せる。昇圧電圧Ｖｐｐのレベルが低くなると抵
抗値Ｒｐｐが大きくなるので、感知ノード３０１の電圧
は低くなる。その結果、インバータ３４０、３５０、３
６０及び３７０、３８０、３９０を通じて論理“ハイ”
状態の感知信号ΦＤＥＴ及びクランプ信号ΦＣＬＭＰが
発生される。反対に、昇圧電圧Ｖｐｐのレベルが高くな
ると抵抗値Ｒｐｐが小さくなるので、感知ノード３０１
の電圧は高くなる。したがって感知信号ΦＤＥＴ及びク
ランプ信号ΦＣＬＭＰは論理“ロウ”状態となる。
間には基準電圧Ｖｒｅｆにゲートが接続されたトランジ
スタ３２０が設置されている。したがって、感知ノード
３０１と接地電圧Ｖｓｓ端との間の一定の抵抗値をＲｒ
ｅｆとし、電源電圧Ｖｃｃ端と感知ノード３０１との間
の抵抗値（これは電圧Ｖｐｐのレベルにより異なる）を
Ｒｐｐとすると、感知ノード３０１の電圧は、 Ｒｒｅｆ／（Ｒｐｐ＋Ｒｒｅｆ） の比で表せる。昇圧電圧Ｖｐｐのレベルが低くなると抵
抗値Ｒｐｐが大きくなるので、感知ノード３０１の電圧
は低くなる。その結果、インバータ３４０、３５０、３
６０及び３７０、３８０、３９０を通じて論理“ハイ”
状態の感知信号ΦＤＥＴ及びクランプ信号ΦＣＬＭＰが
発生される。反対に、昇圧電圧Ｖｐｐのレベルが高くな
ると抵抗値Ｒｐｐが小さくなるので、感知ノード３０１
の電圧は高くなる。したがって感知信号ΦＤＥＴ及びク
ランプ信号ΦＣＬＭＰは論理“ロウ”状態となる。
【００６１】論理“ハイ”状態の感知信号ΦＤＥＴは、
図１０に示すように昇圧ステージ５００に帰還されて発
振器１１０を駆動させ、これに応じて前述のＶｐｐ昇圧
動作が行われて降下した昇圧電圧Ｖｐｐのレベルを上昇
させる。一方、感知信号ΦＤＥＴが論理“ロウ”状態の
場合には発振器１１０を非活性化させることによって、
それ以上の昇圧動作が行なわれないようにする。
図１０に示すように昇圧ステージ５００に帰還されて発
振器１１０を駆動させ、これに応じて前述のＶｐｐ昇圧
動作が行われて降下した昇圧電圧Ｖｐｐのレベルを上昇
させる。一方、感知信号ΦＤＥＴが論理“ロウ”状態の
場合には発振器１１０を非活性化させることによって、
それ以上の昇圧動作が行なわれないようにする。
【００６２】図１６、図１７に、昇圧電圧Ｖｐｐレベル
の必要のない上昇を抑制するための第１、第２クランパ
８００、９００の回路の実施例を示す。図示のクランパ
回路は、いずれも昇圧電圧Ｖｐｐのレベルが所定のレベ
ル以上に上昇したときに周辺素子の破損を防止するた
め、過剰上昇した昇圧電圧Ｖｐｐを電源電圧Ｖｃｃのレ
ベルにプルダウンする役割をもつ。
の必要のない上昇を抑制するための第１、第２クランパ
８００、９００の回路の実施例を示す。図示のクランパ
回路は、いずれも昇圧電圧Ｖｐｐのレベルが所定のレベ
ル以上に上昇したときに周辺素子の破損を防止するた
め、過剰上昇した昇圧電圧Ｖｐｐを電源電圧Ｖｃｃのレ
ベルにプルダウンする役割をもつ。
【００６３】図１６を参照すると分かるように、昇圧電
圧Ｖｐｐのレベルが大きくなるとき検出器７００から発
生される論理“ロウ”状態のクランプ信号ΦＣＬＭＰ
が、ＰＭＯＳトランジスタ４１０のゲートに印加される
ことによって、高過ぎる昇圧電圧Ｖｐｐは、直列接続さ
れたＮＭＯＳトランジスタ４２０、４３０及びＰＭＯＳ
トランジスタ４１０のチャネルを通じて電源電圧端に放
電される。これにより、昇圧電圧ＶｐｐはＮＭＯＳトラ
ンジスタ４３０を通じて約Ｖｃｃ＋Ｖｔｈ程降下され
る。
圧Ｖｐｐのレベルが大きくなるとき検出器７００から発
生される論理“ロウ”状態のクランプ信号ΦＣＬＭＰ
が、ＰＭＯＳトランジスタ４１０のゲートに印加される
ことによって、高過ぎる昇圧電圧Ｖｐｐは、直列接続さ
れたＮＭＯＳトランジスタ４２０、４３０及びＰＭＯＳ
トランジスタ４１０のチャネルを通じて電源電圧端に放
電される。これにより、昇圧電圧ＶｐｐはＮＭＯＳトラ
ンジスタ４３０を通じて約Ｖｃｃ＋Ｖｔｈ程降下され
る。
【００６４】図１７の回路においては、図１６の回路の
ように信号ΦＣＬＭＰは使用されておらず、直列接続さ
れたＮＭＯＳトランジスタ５１０、５２０及びＰＭＯＳ
トランジスタ５３０を通じて昇圧電圧Ｖｐｐが放電され
るようになっている。この場合にも昇圧電圧ＶｐｐはＮ
ＭＯＳトランジスタ５２０を通じてＶｃｃ＋Ｖｔｈ程降
下される。
ように信号ΦＣＬＭＰは使用されておらず、直列接続さ
れたＮＭＯＳトランジスタ５１０、５２０及びＰＭＯＳ
トランジスタ５３０を通じて昇圧電圧Ｖｐｐが放電され
るようになっている。この場合にも昇圧電圧ＶｐｐはＮ
ＭＯＳトランジスタ５２０を通じてＶｃｃ＋Ｖｔｈ程降
下される。
【００６５】昇圧電圧Ｖｐｐのプルダウンレベルは、Ｖ
ｐｐ端から電源電圧Ｖｃｃ端に直列接続された電圧降下
に寄与するＮＭＯＳトランジスタの個数ｎによって決定
される。図１６及び図１７の実施例においてはｎ＝１の
場合を例にあげたが、ｎ個のＮＭＯＳトランジスタが直
列に接続され電圧降下に寄与すると、昇圧電圧Ｖｐｐは
Ｖｃｃ＋ｎＶｔｈ程降下される。
ｐｐ端から電源電圧Ｖｃｃ端に直列接続された電圧降下
に寄与するＮＭＯＳトランジスタの個数ｎによって決定
される。図１６及び図１７の実施例においてはｎ＝１の
場合を例にあげたが、ｎ個のＮＭＯＳトランジスタが直
列に接続され電圧降下に寄与すると、昇圧電圧Ｖｐｐは
Ｖｃｃ＋ｎＶｔｈ程降下される。
【００６６】第１クランパ８００の他の実施例を図１８
に示す。電源電圧Ｖｃｃ端とＶｐｐ端との間に２個のク
ランパ回路を具備したものである。クランパ回路８０１
は図１６の構成と同様の構成である。一方、クランパ回
路８０２は図１７を応用した構成で、図１７の回路から
ゲートが接地されたＰＭＯＳトランジスタ５３０のみを
除いた構成とされている。ＮＭＯＳトランジスタ４２
０、５２０、５１０のしきい電圧を各々Ｖth1 、Ｖth2
、Ｖth3 とすると（この場合、これら各しきい電圧の
大きさはＶth1 ＜Ｖth2 ＋Ｖth3 のように設定する）、
クランパ回路８０１は図１６のように動作する一方で、
クランパ回路８０２は、ノードＣの電圧レベルがＶｃｃ
＋Ｖth2 になるとＮＭＯＳトランジスタ５２０が導通
し、電圧ＶｐｐのレベルがＶｃｃ＋Ｖth2 ＋Ｖth3 以上
になるとＮＭＯＳトランジスタ５１０が導通してＶｐｐ
端からＶｃｃ端に電流経路が生じて電荷が放出される。
したがって、図１８の回路においては、Ｖｐｐ端の電圧
レベルがＶｃｃ＋Ｖth2 以上になり、Ｖｃｃ＋Ｖth2 ＋
Ｖth3 になるまでは、クランパ回路８０１がクランプ信
号ΦＣＬＭＰを利用して所定の時ごとに動作して電圧Ｖ
ｐｐのレベルを調整することができ、そして、電圧Ｖｐ
ｐのレベルがＶｃｃ＋Ｖth2 ＋Ｖth3 以上に上昇すると
その瞬間に、クランパ回路８０２のＮＭＯＳトランジス
タ５１０及び５２０が導通してＶｃｃ端に電荷が放出さ
れる。したがって、この図１８の回路の場合には、電圧
ＶｐｐのレベルをＶｃｃ＋Ｖth1 とＶｃｃ＋Ｖth2 ＋Ｖ
th3 との間で必要により調整することができる。
に示す。電源電圧Ｖｃｃ端とＶｐｐ端との間に２個のク
ランパ回路を具備したものである。クランパ回路８０１
は図１６の構成と同様の構成である。一方、クランパ回
路８０２は図１７を応用した構成で、図１７の回路から
ゲートが接地されたＰＭＯＳトランジスタ５３０のみを
除いた構成とされている。ＮＭＯＳトランジスタ４２
０、５２０、５１０のしきい電圧を各々Ｖth1 、Ｖth2
、Ｖth3 とすると（この場合、これら各しきい電圧の
大きさはＶth1 ＜Ｖth2 ＋Ｖth3 のように設定する）、
クランパ回路８０１は図１６のように動作する一方で、
クランパ回路８０２は、ノードＣの電圧レベルがＶｃｃ
＋Ｖth2 になるとＮＭＯＳトランジスタ５２０が導通
し、電圧ＶｐｐのレベルがＶｃｃ＋Ｖth2 ＋Ｖth3 以上
になるとＮＭＯＳトランジスタ５１０が導通してＶｐｐ
端からＶｃｃ端に電流経路が生じて電荷が放出される。
したがって、図１８の回路においては、Ｖｐｐ端の電圧
レベルがＶｃｃ＋Ｖth2 以上になり、Ｖｃｃ＋Ｖth2 ＋
Ｖth3 になるまでは、クランパ回路８０１がクランプ信
号ΦＣＬＭＰを利用して所定の時ごとに動作して電圧Ｖ
ｐｐのレベルを調整することができ、そして、電圧Ｖｐ
ｐのレベルがＶｃｃ＋Ｖth2 ＋Ｖth3 以上に上昇すると
その瞬間に、クランパ回路８０２のＮＭＯＳトランジス
タ５１０及び５２０が導通してＶｃｃ端に電荷が放出さ
れる。したがって、この図１８の回路の場合には、電圧
ＶｐｐのレベルをＶｃｃ＋Ｖth1 とＶｃｃ＋Ｖth2 ＋Ｖ
th3 との間で必要により調整することができる。
【００６７】図１９の波形図を参照してこの実施例によ
る電圧Ｖｐｐの発生及び補償動作について説明する。下
記の説明においては前述の構成要素が昇圧電圧Ｖｐｐの
状態に合わせて動作する。図１９のタイミング図中の矢
印線は信号間の因果関係を示すものである。
る電圧Ｖｐｐの発生及び補償動作について説明する。下
記の説明においては前述の構成要素が昇圧電圧Ｖｐｐの
状態に合わせて動作する。図１９のタイミング図中の矢
印線は信号間の因果関係を示すものである。
【００６８】電源電圧Ｖｃｃが接続される前（論理“ロ
ウ”状態）には、昇圧ステージ５００のインバータ１１
２の出力が論理“ロウ”状態であるので、発振器１１０
から出力される昇圧クロックΦＰＰは論理“ハイ”状態
を維持している。電源が接続されると、第１、第２昇圧
ノード１６５、１６６と第１、第２伝送トランジスタ１
４１、１４２のゲートとは、第１、第２プリチャージ回
路１６０、１７０によって電源電圧Ｖｃｃレベルにプリ
チャージされる。これによりＶｐｐノード１８０の電圧
のレベルがＶｃｃ−Ｖｔｈに予め充電される。そして電
源電圧Ｖｃｃが論理“ハイ”状態に立ち上がることによ
って、発振器１１０は一定の周期をもって発振する昇圧
クロックΦＰＰを発生する。この昇圧クロックΦＰＰに
応じて相補的に変化する第１、第２昇圧クロックΦＰＰ
ａ、ΦＰＰｂに従って第１、第２昇圧ノード１６５、１
６６及び第１、第２伝送トランジスタ１４１、１４２の
ゲートの電圧は共に２Ｖｃｃまで上昇する。その結果、
Ｖｐｐノード１８０の昇圧電圧Ｖｐｐは２Ｖｃｃのレベ
ルまで上昇する。この２Ｖｃｃレベルの昇圧電圧Ｖｐｐ
が半導体メモリ内の昇圧電圧を必要とする部分、例えば
ワード線又は分離ゲート等に供給されるとき、電荷分配
による電荷消失で電圧が低くなる（図１９の円形の点線
で示す部分８０１、８０２、８０５参照）。このように
消耗する電圧に対する補充のためにアクティブキッカー
６００が使用される。その動作に対しては既に図１３で
説明したので、詳しい説明は省略する。
ウ”状態）には、昇圧ステージ５００のインバータ１１
２の出力が論理“ロウ”状態であるので、発振器１１０
から出力される昇圧クロックΦＰＰは論理“ハイ”状態
を維持している。電源が接続されると、第１、第２昇圧
ノード１６５、１６６と第１、第２伝送トランジスタ１
４１、１４２のゲートとは、第１、第２プリチャージ回
路１６０、１７０によって電源電圧Ｖｃｃレベルにプリ
チャージされる。これによりＶｐｐノード１８０の電圧
のレベルがＶｃｃ−Ｖｔｈに予め充電される。そして電
源電圧Ｖｃｃが論理“ハイ”状態に立ち上がることによ
って、発振器１１０は一定の周期をもって発振する昇圧
クロックΦＰＰを発生する。この昇圧クロックΦＰＰに
応じて相補的に変化する第１、第２昇圧クロックΦＰＰ
ａ、ΦＰＰｂに従って第１、第２昇圧ノード１６５、１
６６及び第１、第２伝送トランジスタ１４１、１４２の
ゲートの電圧は共に２Ｖｃｃまで上昇する。その結果、
Ｖｐｐノード１８０の昇圧電圧Ｖｐｐは２Ｖｃｃのレベ
ルまで上昇する。この２Ｖｃｃレベルの昇圧電圧Ｖｐｐ
が半導体メモリ内の昇圧電圧を必要とする部分、例えば
ワード線又は分離ゲート等に供給されるとき、電荷分配
による電荷消失で電圧が低くなる（図１９の円形の点線
で示す部分８０１、８０２、８０５参照）。このように
消耗する電圧に対する補充のためにアクティブキッカー
６００が使用される。その動作に対しては既に図１３で
説明したので、詳しい説明は省略する。
【００６９】一方、過度な昇圧により昇圧電圧Ｖｐｐの
レベルが過度に高くなると、図１５で説明したようにク
ランプ信号ΦＣＬＭＰが論理“ロウ”状態となる。これ
により、前述したようにこの時点の昇圧電圧Ｖｐｐのレ
ベルはＶｃｃ＋Ｖｔｈ程降下され、それ以上昇圧電圧Ｖ
ｐｐは上昇しないようになる（図１９の円形の点線で示
す部分８０３参照）。このクランプ信号ΦＣＬＭＰが論
理“ロウ”状態であるときには感知信号ΦＤＥＴも論理
“ロウ”状態である。これは昇圧クロックΦＰＰを初期
の非活性状態と同様に論理“ハイ”状態にする。これに
よって昇圧ステージ５００はそれ以上の昇圧動作をしな
いので、昇圧電圧Ｖｐｐのレベルは低下していく。しか
し、必要以上に低下した場合には、感知信号ΦＤＥＴが
論理“ハイ”状態となり、これによって昇圧動作が再び
開始される（図１９の円形の点線で示す部分８０４参
照）。
レベルが過度に高くなると、図１５で説明したようにク
ランプ信号ΦＣＬＭＰが論理“ロウ”状態となる。これ
により、前述したようにこの時点の昇圧電圧Ｖｐｐのレ
ベルはＶｃｃ＋Ｖｔｈ程降下され、それ以上昇圧電圧Ｖ
ｐｐは上昇しないようになる（図１９の円形の点線で示
す部分８０３参照）。このクランプ信号ΦＣＬＭＰが論
理“ロウ”状態であるときには感知信号ΦＤＥＴも論理
“ロウ”状態である。これは昇圧クロックΦＰＰを初期
の非活性状態と同様に論理“ハイ”状態にする。これに
よって昇圧ステージ５００はそれ以上の昇圧動作をしな
いので、昇圧電圧Ｖｐｐのレベルは低下していく。しか
し、必要以上に低下した場合には、感知信号ΦＤＥＴが
論理“ハイ”状態となり、これによって昇圧動作が再び
開始される（図１９の円形の点線で示す部分８０４参
照）。
【００７０】以上の本発明の第３実施例によれば、アク
ティブキッカー６００のような、使用するうちに低くな
ったＶｐｐレベルを補償する手段と、検出器７００のよ
うな、そのときのＶｐｐレベルを安定的に維持する手段
と、及び第１、第２クランパ８００、９００のような、
昇圧電圧Ｖｐｐの過度な上昇を抑制する手段とを利用す
ることによって、昇圧電圧Ｖｐｐのレベルの過度な上昇
及び下降、又は電荷分配による電荷消耗で生じる昇圧電
圧Ｖｐｐのレベルの低下が発生した場合に、所望のレベ
ルを維持及び回復させることができる。また、回路の構
成面について見てみると、図２２の従来の回路のように
キャパシタを使用することなく、図１２の昇圧ステージ
５００と図１３のアクティブキッカー６００とを利用し
てビット線分離トランジスタに昇圧された電圧を供給で
きるので、ＮチャネルセンスアンプとＰチャネルセンス
アンプとを共同使用できることは勿論、半導体メモリ装
置の面積を減少させられるという効果がある。また、昇
圧ステージ５００は、電源電圧Ｖｃｃが接続されている
間にのみ動作するので、半導体メモリ装置の電力消耗も
減少させられる利点がある。
ティブキッカー６００のような、使用するうちに低くな
ったＶｐｐレベルを補償する手段と、検出器７００のよ
うな、そのときのＶｐｐレベルを安定的に維持する手段
と、及び第１、第２クランパ８００、９００のような、
昇圧電圧Ｖｐｐの過度な上昇を抑制する手段とを利用す
ることによって、昇圧電圧Ｖｐｐのレベルの過度な上昇
及び下降、又は電荷分配による電荷消耗で生じる昇圧電
圧Ｖｐｐのレベルの低下が発生した場合に、所望のレベ
ルを維持及び回復させることができる。また、回路の構
成面について見てみると、図２２の従来の回路のように
キャパシタを使用することなく、図１２の昇圧ステージ
５００と図１３のアクティブキッカー６００とを利用し
てビット線分離トランジスタに昇圧された電圧を供給で
きるので、ＮチャネルセンスアンプとＰチャネルセンス
アンプとを共同使用できることは勿論、半導体メモリ装
置の面積を減少させられるという効果がある。また、昇
圧ステージ５００は、電源電圧Ｖｃｃが接続されている
間にのみ動作するので、半導体メモリ装置の電力消耗も
減少させられる利点がある。
【００７１】以上の本発明に関する実施例において、三
つの例をあげて説明してきたが、それ以外にも各種の実
施例が、上述の説明を通じて、またはそれらの周辺構成
に関する応用によって実施可能である。
つの例をあげて説明してきたが、それ以外にも各種の実
施例が、上述の説明を通じて、またはそれらの周辺構成
に関する応用によって実施可能である。
【００７２】
【発明の効果】以上述べてきたように本発明による電圧
昇圧回路は、その構成がコンパクトであり、しかも半導
体メモリ装置の動作速度を向上させ、そして特に超高集
積メモリ装置のように低い電源電圧を使用する半導体装
置においても高い昇圧効率を発揮できるので、今後の超
高集積半導体メモリ装置の性能、信頼度を向上させる効
果がある。
昇圧回路は、その構成がコンパクトであり、しかも半導
体メモリ装置の動作速度を向上させ、そして特に超高集
積メモリ装置のように低い電源電圧を使用する半導体装
置においても高い昇圧効率を発揮できるので、今後の超
高集積半導体メモリ装置の性能、信頼度を向上させる効
果がある。
【００７３】また、所定の電圧昇圧装置の出力電圧が降
下したときに、これに対する補償が即時行われるように
なるので、電源電圧より所定レベル昇圧された昇圧電圧
を半導体メモリ装置の活性動作時に継続して供給するこ
とができ、半導体メモリ装置の動作性能を向上させる効
果がある。
下したときに、これに対する補償が即時行われるように
なるので、電源電圧より所定レベル昇圧された昇圧電圧
を半導体メモリ装置の活性動作時に継続して供給するこ
とができ、半導体メモリ装置の動作性能を向上させる効
果がある。
【図１】本発明の第１実施例の電圧昇圧回路のブロック
図。
図。
【図２】図１のブロック図に基づく回路の実施例を示す
回路図。
回路図。
【図３】図２の回路の動作を説明するための動作タイミ
ング図。
ング図。
【図４】図１のブロック図に基づく回路の他の実施例を
示す回路図。
示す回路図。
【図５】本発明の第２実施例の昇圧電圧補償回路のブロ
ック図。
ック図。
【図６】図５のブロック図に基づく回路の実施例を示す
回路図。
回路図。
【図７】図６の回路の動作を説明するための動作タイミ
ング図。
ング図。
【図８】図５のブロック図に基づく回路の他の実施例を
示す回路図。
示す回路図。
【図９】図５のブロック図に基づく回路の更に他の実施
例を示す回路図。
例を示す回路図。
【図１０】本発明の第３実施例の電圧昇圧回路のブロッ
ク図。
ク図。
【図１１】図１０の昇圧ステージの詳細を示すブロック
図。
図。
【図１２】図１１のブロック図に基づく回路の実施例を
示す回路図。
示す回路図。
【図１３】図１０のアクティブキッカーの回路の実施例
を示す回路図。
を示す回路図。
【図１４】図１３のアクティブキッカーの動作を説明す
るための動作タイミング図。
るための動作タイミング図。
【図１５】図１０の検出器の回路の実施例を示す回路
図。
図。
【図１６】図１０のクランパの回路の実施例を示す回路
図。
図。
【図１７】図１０のクランパの回路の他の実施例を示す
回路図。
回路図。
【図１８】図１０のクランパの回路の更に他の実施例を
示す回路図。
示す回路図。
【図１９】本発明の第３実施例の動作を説明する動作タ
イミング図。
イミング図。
【図２０】従来の電圧昇圧回路の一例を示す回路図。
【図２１】従来の電圧昇圧回路の他の実施例を示す回路
図。
図。
【図２２】従来の電圧昇圧回路の更に他の実施例を示す
回路図。
回路図。
１００ 発振器 ２００ 駆動ステージ ３００ 昇圧ステージ ４００ バイアスステージ ５０ 電源電圧プリチャージステージ ６０ 昇圧ステージ ７０ 制御ステージ Ｍ 出力ステージ ５００ 昇圧ステージ ６００ アクティブキッカー ７００ 検出器 ８００、９００ クランパ １１０ 発振器 １３０ チャージポンプ １６０ 第１プリチャージ回路 １７０ 第２プリチャージ回路 １８０ 昇圧電圧ノード
フロントページの続き (31)優先権主張番号 １９９２ Ｐ １１２４２ (32)優先日 1992年６月26日 (33)優先権主張国 韓国（ＫＲ） (72)発明者 崔 都燦 大韓民国ソウル特別市江南区開浦洞住公ア パート109東503号 (72)発明者 全 東守 大韓民国ソウル特別市瑞草区瑞草２洞新東 亜アパート３東1011号 (72)発明者 昔 容軾 大韓民国京畿道水原市勸善区梅灘２洞盛一 アパート203東204号
Claims (53)
- 【請求項１】 所定のパルス信号を出力する発振器を有
する半導体メモリ装置において、 半導体メモリ装置の初期電源接続状態で電源電圧に相応
する第１電圧を発生し、半導体メモリ装置の活性化前又
は活性化時に発振器から出力されるパルス信号の波形に
応じて電源電圧を昇圧して第１電圧より高い第２電圧を
発生する電圧昇圧回路を備えていることを特徴とする半
導体メモリ装置。 - 【請求項２】 電圧昇圧回路の出力の変動を検出する検
出器を備え、その検出結果に基づいて電圧昇圧回路を制
御し、第２電圧を一定に維持するようになっている請求
項１記載の半導体メモリ装置。 - 【請求項３】 電圧昇圧回路は、発振器のパルス信号の
波形を波形変換する入力ステージと、入力ステージの出
力信号に応じて第２電圧を発生する昇圧ステージと、半
導体メモリ装置の初期電源接続時に電圧昇圧回路の出力
を強制的に第１電圧とするバイアスステージとを備えて
なる請求項１記載の半導体メモリ装置。 - 【請求項４】 入力ステージは、発振器から出力される
パルス信号を入力とし、その波形に応じて一対の相補的
な論理状態の信号を出力するようになっている請求項３
記載の半導体メモリ装置。 - 【請求項５】 入力ステージの出力信号を増幅するため
の駆動ステージを備えている請求項４記載の半導体メモ
リ装置。 - 【請求項６】 昇圧ステージは、駆動ステージの出力信
号に一方の電極が接続されたキャパシタを備えている請
求項５記載の半導体メモリ装置。 - 【請求項７】 キャパシタの他方の電極にゲート及びチ
ャネルの一端が接続され、該チャネルを介しての電荷分
配により第２電圧を第２電圧出力端に伝送するための第
１伝送用トランジスタ及び第２伝送用トランジスタを備
えている請求項６記載の半導体メモリ装置。 - 【請求項８】 第１伝送用トランジスタと第２伝送用ト
ランジスタとは、入力ステージの出力信号に従って相補
的に導通／非導通となる請求項７記載の半導体メモリ装
置。 - 【請求項９】 バイアスステージは、第１伝送用トラン
ジスタ及び第２伝送用トランジスタの各チャネルの一端
に電源電圧を印加するための第１バイアス回路と、第１
伝送用トランジスタ及び第２伝送用トランジスタの各ゲ
ートに電源電圧を印加するための第２バイアス回路とを
備えている請求項７記載の半導体メモリ装置。 - 【請求項１０】 電圧昇圧回路の出力は、第１バイアス
回路及び第２バイアス回路によって、半導体メモリ装置
の電源接続と同時に電源電圧に相応する電圧にプリチャ
ージされるようになっている請求項９記載の半導体メモ
リ装置。 - 【請求項１１】 所定のパルス波形を出力する発振器を
有する半導体メモリ装置において、 発振器のパルス波形を波形変換する入力ステージと、入
力ステージの出力信号に応じて昇圧電圧を出力する昇圧
ステージと、昇圧ステージの出力端に、半導体メモリ装
置の電源接続と同時に電源電圧を供給するためのバイア
スステージとを備えた電圧昇圧回路を有することを特徴
とする半導体メモリ装置。 - 【請求項１２】 発振器の動作停止後に電圧昇圧回路の
出力が所定の電圧より降下したとき、これを検出器で検
出して発振器に連絡することにより発振器が動作し、電
圧昇圧回路の出力が昇圧されるようになっている請求項
１１記載の半導体メモリ装置。 - 【請求項１３】 入力ステージは、発振器から出力され
るパルス波形を入力とし、該パルス波形の遷移に応じて
相補的な論理状態となる一対の信号を出力するようにな
っている請求項１１記載の半導体メモリ装置。 - 【請求項１４】 昇圧ステージは、入力ステージの出力
信号に一方の電極が接続されたキャパシタを備えている
請求項１１記載の半導体メモリ装置。 - 【請求項１５】 昇圧ステージのキャパシタの他方の電
極にチャネルの一端とゲートとがダイオード接続され、
電荷分配により昇圧電圧を伝送する第１伝送用トランジ
スタ及び第２伝送用トランジスタを備えている請求項１
４記載の半導体メモリ装置。 - 【請求項１６】 第１伝送用トランジスタと第２伝送用
トランジスタとは、入力ステージの相補的な論理状態の
出力信号に従って相補的に導通／非導通となる請求項１
５記載の半導体メモリ装置。 - 【請求項１７】 バイアスステージは、第１伝送用トラ
ンジスタ及び第２伝送用トランジスタの各チャネルの一
端に電源電圧に相応する電圧を同時に印加するようにな
っている請求項１５記載の半導体メモリ装置。 - 【請求項１８】 所定のパルス波形を出力する発振器を
有する半導体メモリ装置において、 発振器のパルス波形を波形変換する入力ステージと、入
力ステージの出力信号を電圧増幅するための駆動ステー
ジと、駆動ステージの出力信号に一方の電極が接続され
たキャパシタを有する昇圧ステージと、昇圧ステージの
出力を半導体メモリ装置の電源接続と同時に強制的に電
源電圧レベルとするためのバイアスステージと、昇圧ス
テージの出力端にチャネルの一端が接続されて昇圧電圧
を伝送する伝送用トランジスタとを備えた電圧昇圧回路
を有することを特徴とする半導体メモリ装置。 - 【請求項１９】 入力ステージは、発振器から出力され
るパルス波形を入力とし、該パルス波形の遷移に応じて
相補的な論理状態となる一対の信号を出力するようにな
っている請求項１８記載の半導体メモリ装置。 - 【請求項２０】 電圧昇圧回路の出力が所定の電圧より
降下したとき、これを検出器で検出して発振器に連絡す
ることにより発振器が動作し、電圧昇圧回路の出力が昇
圧されるようになっている請求項１８記載の半導体メモ
リ装置。 - 【請求項２１】 半導体メモリ装置の動作電源電圧より
高くされた昇圧電圧が加えられる昇圧電圧ノードを有す
る半導体メモリ装置において、 所定の活性化信号が入力される入力ステージと、入力ス
テージの出力信号の遷移に応じて昇圧電圧を発生させる
昇圧ステージと、昇圧ステージで昇圧された電圧を昇圧
電圧ノードに伝送する出力ステージとを備えてなる昇圧
電圧補償回路を有し、 半導体メモリ装置の活性化やテスト動作のような活性動
作時に昇圧電圧ノードの昇圧電圧が所定のレベルより降
下した場合、その降下した電圧分が該昇圧電圧補償回路
により即時に補償されるようになっていることを特徴と
する半導体メモリ装置。 - 【請求項２２】 昇圧ステージの昇圧効率を高めるた
め、昇圧電圧補償回路が非活性状態のときに昇圧ステー
ジの出力を電源電圧レベルにプリチャージする電源電圧
プリチャージステージが、入力ステージと昇圧ステージ
の出力端との間に設けられている請求項２１記載の半導
体メモリ装置。 - 【請求項２３】 昇圧電圧補償回路は、半導体メモリ装
置の活性動作時にのみ活性化されるようになっている請
求項２２記載の半導体メモリ装置。 - 【請求項２４】 昇圧ステージは、入力ステージの出力
信号に応じて動作する昇圧用キャパシタを備えている請
求項２２記載の半導体メモリ装置。 - 【請求項２５】 電源電圧プリチャージステージは、入
力ステージの出力信号に応じて動作する昇圧用キャパシ
タと、該昇圧用キャパシタと昇圧ステージの出力端との
間に設けられたプルアップ用トランジスタとを備え、半
導体メモリ装置の非活性時にプルアップ用トランジスタ
を介して昇圧ステージの出力の初期状態を電源電圧レベ
ルにプリチャージするようになっている請求項２２記載
の半導体メモリ装置。 - 【請求項２６】 活性化信号は、半導体メモリ装置の動
作モードによる各種の信号であり、行アドレスストロー
ブ信号や列アドレスストローブ信号に基づいて発生され
るか、あるいは半導体メモリ装置の活性化時に発生され
る信号である請求項２２記載の半導体メモリ装置。 - 【請求項２７】 半導体メモリ装置の動作電源電圧より
高くされた昇圧電圧が加えられる昇圧電圧ノードを有す
る半導体メモリ装置において、 所定の活性化信号を入力する入力ステージと、入力ステ
ージの出力信号の遷移に応じて昇圧電圧を発生する昇圧
ステージと、入力ステージの出力信号に接続され、半導
体メモリ装置の非活性時に昇圧ステージの出力の初期状
態を電源電圧レベルにプリチャージする電源電圧プリチ
ャージステージと、昇圧ステージの出力を半導体メモリ
装置の活性動作時に昇圧電圧ノードに伝送するための出
力ステージと、入力ステージの出力信号に応じて出力ス
テージの伝送動作を制御するための制御ステージとを備
えた昇圧電圧補償回路を有することを特徴とする半導体
メモリ装置。 - 【請求項２８】 活性化信号は、半導体メモリ装置の動
作モードによる各種の信号であり、行アドレスストロー
ブ信号や列アドレスストローブ信号に基づいて発生され
るか、あるいは半導体メモリ装置の活性化時に発生され
る信号である請求項２７記載の半導体メモリ装置。 - 【請求項２９】 昇圧ステージは、入力ステージの出力
信号に接続された駆動回路と、該駆動回路の出力信号に
一方の電極が接続された第１昇圧用キャパシタとを備え
てなる請求項２７記載の半導体メモリ装置。 - 【請求項３０】 電源電圧プリチャージステージは、入
力ステージの出力信号に一方の電極が接続された第２昇
圧用キャパシタと、電源電圧端にゲートが接続され、電
源電圧端と第２昇圧用キャパシタの他方の電極との間に
チャネルが形成された第１プルアップトランジスタと、
昇圧ステージの出力端にゲートが接続され、電源電圧端
と第２昇圧用キャパシタの他方の電極との間にチャネル
が形成された第２プルアップトランジスタと、第２昇圧
用キャパシタの他方の電極にゲートが接続され、電源電
圧端と昇圧ステージの出力端との間にチャネルが形成さ
れた第３プルアップトランジスタと、電源電圧端にゲー
トが接続され、電源電圧端と昇圧ステージの出力端との
間にチャネルが形成された第４プルアップトランジスタ
とを備えてなる請求項２９記載の半導体メモリ装置。 - 【請求項３１】 制御ステージは、入力ステージの出力
信号に一方の電極が接続された第３昇圧用キャパシタ
と、入力ステージの出力信号に一方の電極が接続された
第４昇圧用キャパシタと、電源電圧端にゲートが接続さ
れ、電源電圧端と第４昇圧用キャパシタの他方の電極と
の間にチャネルが形成された第５プルアップトランジス
タと、第４昇圧用キャパシタの他方の電極にゲートが接
続され、チャネルの一端が電源電圧端に接続され、チャ
ネルの他端が第３昇圧用キャパシタの他方の電極と出力
ステージの制御端子とに共通に接続された第６プルアッ
プトランジスタとを備えてなる請求項２９記載の半導体
メモリ装置。 - 【請求項３２】 動作電源電圧より高くされた昇圧電圧
を使用する回路を有する半導体メモリ装置において、 昇圧電圧を発生する電圧昇圧回路の出力の電圧が所定の
レベルより降下したときにこれを補償するための昇圧電
圧補償回路を備えており、 該昇圧電圧補償回路は、所定の活性化信号の遷移を感知
する入力ステージと、入力ステージの出力信号の遷移に
応じて昇圧された電圧を発生する昇圧ステージと、入力
ステージの出力信号に接続され、半導体メモリ装置の非
活性時に昇圧ステージの出力の初期状態を電源電圧レベ
ルにプリチャージする電源電圧プリチャージステージ
と、昇圧ステージの出力を半導体メモリ装置の活性動作
時に伝送するための出力ステージと、入力ステージの出
力信号に応じて出力ステージの伝送動作を制御するため
の制御ステージとを有してなることを特徴とする半導体
メモリ装置。 - 【請求項３３】 活性化信号は、半導体メモリ装置の動
作モードによる各種の信号であり、行アドレスストロー
ブ信号や列アドレスストローブ信号に基づいて発生され
るか、あるいは半導体メモリ装置の活性化時に発生され
る信号である特徴とする請求項３２記載の昇圧装置。 - 【請求項３４】 所定レベルの昇圧電圧を使用する回路
を有する半導体メモリ装置において、 昇圧電圧を使用する回路に接続された昇圧電圧ノード
と、電源接続期間に所定レベルの昇圧電圧を発生する昇
圧ステージと、昇圧電圧に応じて該昇圧電圧を昇圧電圧
ノードに伝送する伝送手段と、昇圧電圧を使用する回路
からの信号に応じて、所定のレベルより降下した昇圧電
圧の電圧降下分を補償するアクティブキッカーと、昇圧
電圧ノードの電圧状態を示す感知信号を発生して少なく
とも昇圧ステージに帰還させる検出器と、所定のレベル
より上昇した昇圧電圧の電圧上昇分を降下させるクラン
パとを備えた電圧昇圧回路を有することを特徴とする半
導体メモリ装置。 - 【請求項３５】 昇圧電圧ノードの電圧を予め所定レベ
ルに設定するプリチャージ回路を備えている請求項３４
記載の半導体メモリ装置。 - 【請求項３６】 アクティブキッカーは、電源電圧及び
昇圧電圧を使用する回路から出力される複数の信号を入
力とする論理回路と、キッキングノードと、論理回路の
出力電圧が第１状態のとき、キッキングノードの電圧を
第１レベルに設定するプリキッカーと、論理回路の出力
電圧が第２状態のとき、キッキングノードの電圧を第１
レベルから第２レベルに上昇させるキッキング駆動器
と、キッキングノードと昇圧電圧ノードとの間にチャネ
ルが接続され、キッキングノードの電圧に応じて動作す
る第３伝送トランジスタとを備えている請求項３４記載
の半導体メモリ装置。 - 【請求項３７】 クランパは、昇圧電圧と電源電圧との
間に直列に形成されて感知信号の電圧状態により制御さ
れる直流電流経路を有している請求項３４記載の半導体
メモリ装置。 - 【請求項３８】 クランパは、昇圧電圧と電源電圧との
間に直列に形成された直流電流経路を有している請求項
３４記載の半導体メモリ装置。 - 【請求項３９】 昇圧ステージは、電源電圧と感知信号
との状態に基づいて昇圧クロックを発生する発振器と、
第１昇圧ノードを有する第１チャージポンプと、第２昇
圧ノードを有する第２チャージポンプとを備え、昇圧ク
ロックに応じて第１チャージポンプと第２チャージポン
プとが相補的に動作するようになっている請求項３４記
載の半導体メモリ装置。 - 【請求項４０】 伝送手段は、ゲートが第１昇圧ノード
に接続され、チャネルが第１昇圧ノードと昇圧電圧ノー
ドとの間に接続された第１伝送トランジスタと、ゲート
が第２昇圧ノードに接続され、チャネルが第２昇圧ノー
ドと昇圧電圧ノードとの間に接続された第２伝送トラン
ジスタとから構成されている請求項３９記載の半導体メ
モリ装置。 - 【請求項４１】 第１昇圧ノード及び第２昇圧ノードの
各電圧を予め所定レベルに設定するプリチャージ回路を
備えている請求項４０記載の半導体メモリ装置。 - 【請求項４２】 昇圧電圧を発生するための昇圧手段を
有し、該昇圧電圧を所定の回路に供給する電圧昇圧回路
を備えた半導体メモリ装置において、 電圧昇圧回路は、昇圧手段と昇圧電圧が必要な回路との
間に設けられ、昇圧手段によって作られた昇圧電圧に応
じて該昇圧電圧を昇圧電圧を使用する回路に伝送する第
１スイッチング手段と、電圧キッキング手段をもち、昇
圧電圧を使用する回路の出力側と入力側との間に設けら
れて該昇圧電圧を使用する回路から出力される信号の状
態に従って、電圧キッキング手段によって作られたキッ
キング電圧を該昇圧電圧を使用する回路に伝送する第２
スイッチング手段とを備えてなることを特徴とする半導
体メモリ装置。 - 【請求項４３】 第１スイッチング手段は、昇圧電圧と
昇圧電圧を使用する回路との間にチャネルが接続され、
昇圧電圧にゲートが接続された絶縁ゲート電界効果トラ
ンジスタから構成される請求項４２記載の半導体メモリ
装置。 - 【請求項４４】 第２スイッチング手段は、キッキング
電圧と昇圧電圧を使用する回路との間にチャネルが接続
され、キッキング電圧にゲートが接続された絶縁ゲート
電界効果トランジスタから構成される請求項４２又は４
３のいずれか記載の半導体メモリ装置。 - 【請求項４５】 複数のメモリセルと、該複数のメモリ
セルの各々に連結された複数のワード線と、該複数のメ
モリセルの各々に連結された複数のビット線と、該複数
のビット線に対応する複数の入出力線と、一対のビット
線の間に各々連結されて該ビット線対の間の電位差を増
幅する複数のセンスアンプと、ビット線と入出力線との
間に連結された複数の分離ゲートと、ワード線を選択す
る複数のワード線駆動器とを有する半導体メモリ装置に
おいて、 昇圧電圧を使用する回路に接続された昇圧電圧ノード
と、電源接続期間に所定レベルの昇圧電圧を発生する昇
圧ステージと、昇圧電圧に応じて該昇圧電圧を昇圧電圧
ノードに伝送する伝送手段と、昇圧電圧を使用する回路
から出力される信号に応じて、所定のレベルより降下し
た昇圧電圧の電圧降下分を補償するアクティブキッカー
と、昇圧電圧ノードの電圧状態を示す感知信号を発生し
て少なくとも昇圧ステージに帰還させる検出器と、所定
のレベルより上昇した昇圧電圧の電圧上昇分を降下させ
るクランパとを備えた電圧昇圧回路を有することを特徴
とする半導体メモリ装置。 - 【請求項４６】 昇圧電圧ノードの電圧を予め所定レベ
ルに設定するプリチャージ回路を備えている請求項４５
記載の半導体メモリ装置。 - 【請求項４７】 アクティブキッカーは、電源電圧及び
昇圧電圧を使用する回路から出力される複数の信号を入
力とする論理回路と、キッキングノードと、論理回路の
出力電圧が第１状態のとき、キッキングノードの電圧を
第１レベルに設定するプリキッカーと、論理回路の出力
電圧が第２状態のとき、キッキングノードの電圧を第１
レベルから第２レベルに上昇させるキッキング駆動器
と、キッキングノードと昇圧電圧ノードとの間にチャネ
ルが接続され、キッキングノードの電圧に応じて動作す
る第３伝送トランジスタとを備えている請求項４５記載
の半導体メモリ装置。 - 【請求項４８】 クランパは、昇圧電圧と電源電圧との
間に直列に形成されて感知信号の電圧状態により制御さ
れる直流電流経路を有している請求項４５記載の半導体
メモリ装置。 - 【請求項４９】 クランパは、昇圧電圧と電源電圧との
間に直列に形成された直流電流経路を有している請求項
４５記載の半導体メモリ装置。 - 【請求項５０】 クランパは、昇圧電圧のレベルが第１
状態となったときに感知信号に従って導通し、該昇圧電
圧を電源電圧端へ放電する直流電流経路を有する第１の
クランパ回路と、昇圧電圧のレベルが第１状態より高い
第２状態となったときに導通し、該昇圧電圧を電源電圧
端へ放電する直流電流経路を有する第２のクランパ回路
とを備えている請求項４５記載の半導体メモリ装置。 - 【請求項５１】 昇圧ステージは、電源電圧と感知信号
との状態に基づいて昇圧クロックを発生する発振器と、
第１昇圧ノードを有する第１チャージポンプと、第２昇
圧ノードを有する第２チャージポンプとを備え、昇圧ク
ロックに応じて第１チャージポンプと第２チャージポン
プとが相補的に動作するようになっている請求項４５記
載の半導体メモリ装置。 - 【請求項５２】 伝送手段は、ゲートが第１昇圧ノード
に接続され、チャネルが第１昇圧ノードと昇圧電圧ノー
ドとの間に接続された第１伝送トランジスタと、ゲート
が第２昇圧ノードに接続され、チャネルが第２昇圧ノー
ドと昇圧電圧ノードとの間に接続された第２伝送トラン
ジスタとから構成される請求項５１記載の半導体メモリ
装置。 - 【請求項５３】 第１昇圧ノード及び第２昇圧ノードの
各電圧を予め所定レベルに設定するプリチャージ回路を
備えている請求項５２記載の半導体メモリ装置。
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| KR1019910022108A KR940006504B1 (ko) | 1991-12-04 | 1991-12-04 | 반도체 메모리 장치의 클램퍼회로 |
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| KR1991P22108 | 1992-06-26 |
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