JP3211952B2 - 同期化回路 - Google Patents

同期化回路

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JP3211952B2 JP14737498A JP14737498A JP3211952B2 JP 3211952 B2 JP3211952 B2 JP 3211952B2 JP 14737498 A JP14737498 A JP 14737498A JP 14737498 A JP14737498 A JP 14737498A JP 3211952 B2 JP3211952 B2 JP 3211952B2
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    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

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  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同期化回路に関
し、更に詳しくは、内部クロックに同期させつつ非同期
外部入力をコンピュータシステム等に取り込むための同
期化回路に関する。
【０００２】
【従来の技術】図１２は、特開昭57-154932号公報等に
記載される従来の同期化回路に備えたＤ-フリップフロ
ップを示す回路図である。Ｄ-フリップフロップ１１
は、マスタラッチ１２とスレーブラッチ１３とを前段及
び後段に夫々有し、コンピュータシステム内部のクロッ
ク信号ＣＬＫの立上がりでデータをトリガするマスタス
レーブ型フリップフロップである。
【０００３】マスタラッチ１２は、２入力ＮＡＮＤゲー
ト１７の一方の入力端子に２入力ＯＲゲート１６の出力
が接続されたゲート部１４と、２入力ＮＡＮＤゲート１
９の一方の入力端子に２入力ＯＲゲート１８の出力が接
続されたゲート部１５とを備える。２入力ＮＡＮＤゲー
ト１９の出力が２入力ＮＡＮＤゲート１７の他方の入力
端子に接続され、２入力ＮＡＮＤゲート１７の出力が２
入力ＮＡＮＤゲート１９の他方の入力端子に接続され
る。２入力ＯＲゲート１６、１８双方における一方の入
力端子には、クロック信号ＣＬＫが夫々入力される。２
入力ＯＲゲート１８の他方の入力端子には非反転データ
信号Ｄが入力され、２入力ＯＲゲート１６の他方の入力
端子には、インバータ２６を介して反転データ信号Ｄｂ
が入力される。
【０００４】スレーブラッチ１３は、２入力ＮＯＲゲー
ト２３の一方の入力端子に２入力ＡＮＤゲート２２の出
力が接続されたゲート部２０と、２入力ＮＯＲゲート２
５の一方の入力端子に２入力ＡＮＤゲート２４の出力が
接続されたゲート部２１とを備える。２入力ＮＯＲゲー
ト２５の出力が２入力ＮＯＲゲート２３の他方の入力端
子に接続され、２入力ＮＯＲゲート２３の出力が２入力
ＮＯＲゲート２５の他方の入力端子に接続される。２入
力ＡＮＤゲート２２、２４双方における一方の入力端子
には、クロック信号ＣＬＫが夫々入力される。２入力Ａ
ＮＤゲート２２の他方の入力端子には、ゲート部１４の
出力Ｑｍが入力され、２入力ＡＮＤゲート２４の他方の
入力端子には、ゲート部１５の出力Ｑｍｂが入力され
る。
【０００５】図１３及び図１４は、Ｄ-フリップフロッ
プ１１で発生するメタステーブル（以下、準安定状態と
も呼ぶ）を説明するためのタイミングチャートである。
図１３及び図１４では、上部側から順に、クロックパル
スＣＬＫ、非反転データ信号Ｄ、反転データ信号Ｄｂ、
ゲート部１４の出力Ｑｍ、ゲート部１５の出力Ｑｍｂ、
ゲート部２１の出力Ｑ、及びゲート部２０の出力Ｑｂを
夫々示す。
【０００６】Ｄ-フリップフロップ１１では、クロック
信号ＣＬＫがLOW（ロー）のとき、マスタラッチ１２の
ゲート部１５は非反転データ信号Ｄを取り込み、非反転
データ信号Ｄの反転信号が出力Ｑｍｂに現れ、マスタラ
ッチ１２のゲート部１４は反転データＤｂを取り込み、
反転データＤｂの反転信号が出力Ｑｍに現れる。クロッ
ク信号ＣＬＫがHIGH（ハイ）のとき、出力Ｑｍ及び出力
Ｑｍｂはクロック信号ＣＬＫの立上がり時の信号をラッ
チする。一方、クロック信号ＣＬＫがHIGHのとき、スレ
ーブラッチ１３のゲート２１は出力Ｑｍｂを取り込み、
出力Ｑｍｂの反転信号が出力Ｑに現れ、スレーブラッチ
１３のゲート２０は出力Ｑｍを取り込み、出力Ｑｍの反
転信号が出力Ｑｂに現れる。クロック信号ＣＬＫがLOW
のとき、出力Ｑ及び出力Ｑｂはクロック信号ＣＬＫの立
下がり時の信号をラッチする。このようなＤ-フリップ
フロップ１１では、クロック信号ＣＬＫの立上がり時の
非反転データ信号Ｄの情報が出力Ｑに現れ、反転データ
Ｄｂの情報が出力Ｑｂに現れる。
【０００７】データＤが図１３に示すタイミングで送ら
れるときには、例えば、立上がりエッジａで非反転デー
タ信号Ｄを良好にラッチすることができる。この場合に
は、ゲート部１４及びゲート部１５の各出力Ｑｍ、Ｑｍ
ｂが夫々良好に生成される。これにより、ゲート部２０
及びゲート部２０の各出力Ｑｂ、Ｑも夫々良好に生成さ
れて出力される。
【０００８】また、図１５は、従来の同期化回路に備え
た負エッジトリガＤ-フリップフロップを示す回路図で
ある。このＤ-フリップフロップ１１’は、マスタラッ
チ１２’及びスレーブラッチ１３’を有し、クロック信
号ＣＬＫの立下がりでデータをトリガする。
【０００９】マスタラッチ１２’は、２入力ＮＯＲゲー
ト２３の一方の入力端子に２入力ＡＮＤゲート２２の出
力が接続されたゲート部２０と、２入力ＮＯＲゲート２
５の一方の入力端子に２入力ＡＮＤゲート２４の出力が
接続されたゲート部２１とを備える。２入力ＮＯＲゲー
ト２５の出力が２入力ＮＯＲゲート２３の他方の入力端
子に接続され、２入力ＮＯＲゲート２３の出力が２入力
ＮＯＲゲート２５の他方の入力端子に接続される。２入
力ＡＮＤゲート２２、２４双方における一方の入力端子
には、クロック信号ＣＬＫが夫々入力される。２入力Ａ
ＮＤゲート２２の他方の入力端子には、インバータ２６
を介して反転データ信号Ｄｂが入力され、２入力ＡＮＤ
ゲート２４の他方の入力端子にはデータ信号Ｄが入力さ
れる。
【００１０】スレーブラッチ１３’は、２入力ＮＡＮＤ
ゲート１７の一方の入力端子に２入力ＯＲゲート１６の
出力が接続されたゲート部１４と、２入力ＮＡＮＤゲー
ト１９の一方の入力端子に２入力ＯＲゲート１８の出力
が接続されたゲート部１５とを備える。２入力ＮＡＮＤ
ゲート１９の出力が２入力ＮＡＮＤゲート１７の他方の
入力端子に接続され、２入力ＮＡＮＤゲート１７の出力
が２入力ＮＡＮＤゲート１９の他方の入力端子に接続さ
れる。２入力ＯＲゲート１６、１８双方における一方の
入力端子にはクロック信号ＣＬＫが夫々入力される。２
入力ＯＲゲート１８の他方の入力端子にはゲート部２１
の出力Ｑｍｂが入力され、２入力ＯＲゲート１６の他方
の入力端子にはゲート部２０の出力Ｑｍが入力される。
【００１１】Ｄ-フリップフロップ１１’では、クロッ
ク信号ＣＬＫがHIGHのとき、マスタラッチ１２’のゲー
ト部２１は非反転データ信号Ｄを取り込み、非反転デー
タ信号Ｄの反転信号が出力Ｑｍｂに現れ、マスタラッチ
１２’のゲート部２０は反転データＤｂを取り込み、反
転データＤｂの反転信号が出力Ｑｍに現れる。クロック
信号ＣＬＫがLOWのとき、出力Ｑｍ及び出力Ｑｍｂはク
ロック信号ＣＬＫの立下がり時の信号をラッチする。一
方、クロック信号ＣＬＫがLOWのとき、スレーブラッチ
１３’のゲート１５は出力Ｑｍｂを取り込み、出力Ｑｍ
ｂの反転信号が出力Ｑに現れ、スレーブラッチ１３’の
ゲート１４は出力Ｑｍを取り込み、出力Ｑｍの反転信号
が出力Ｑｂに現れる。クロック信号ＣＬＫがHIGHのと
き、出力Ｑ及び出力Ｑｂはクロック信号ＣＬＫの立上が
り時の信号をラッチする。このようなＤ-フリップフロ
ップ１１’では、クロック信号ＣＬＫの立下がり時の非
反転データ信号Ｄの情報が出力Ｑに現れ、反転データＤ
ｂの情報が出力Ｑｂに現れる。
【００１２】
【発明が解決しようとする課題】上記従来のＤ-フリッ
プフロップ１１では、データＤが図１４に示すタイミン
グで送られるときには、次のような問題が生じる。例え
ば、電圧変化が途中の信号（立下がりｃ、立上がりｄ）
をクロック信号ＣＬＫの立上がりエッジｂでラッチする
際には、マスタラッチ１２の内部がHIGHでもLOWでもな
い準安定状態に至り、この準安定状態を抜け出すのに比
較的長い時間を要する。その間、ゲート部１４の出力Ｑ
ｍは矢印ｅで示すように、また、ゲート部１５の出力Ｑ
ｍｂは矢印ｆで示すように、出力状態が不安定になる。
これにより、後段のスレーブラッチ１３に論理値が十分
に伝達されず、ゲート部２０の出力Ｑｂが矢印ｈで示す
ように、また、ゲート部２１の出力Ｑが矢印ｇで示すよ
うに不安定な状態になる。
【００１３】また、上記従来のＤ-フリップフロップ１
１’においても同様の問題を生じる。例えば、電圧変化
が途中の信号をクロック信号ＣＬＫの立下がりエッジで
ラッチする際には、マスタラッチ１２’の内部が準安定
状態に至り、この準安定状態を抜け出すのに比較的長い
時間を要する。その間、ゲート部２０の出力Ｑｍもゲー
ト部２１の出力Ｑｍｂも出力状態が不安定になる。これ
により、後段のスレーブラッチ１３’に論理値が十分に
伝達されず、ゲート部１４の出力Ｑｂもゲート部１５の
出力Ｑも不安定な状態になる。
【００１４】近年のコンピュータシステムでは、信号伝
送の高速化に伴ってクロック信号の周期が一層短縮され
る傾向にある。準安定状態が発生した場合に、出力信号
レベルが数十ｎ秒の期間にわたって不安定になり、電力
消費が増大する。準安定状態の発生確率自体は比較的低
いが、準安定状態が安定するまでの時間を考慮したタイ
ミング設計を行わなければならないなど、論理集積回路
の高速化が制限されることになる。
【００１５】本発明は、上記に鑑み、非同期入力信号と
内部クロック信号とのラッチタイミングで発生する準安
定状態に留る時間を短縮して出力を安定させ、しかもで
きる限り簡素な構成で実現できる同期化回路を提供する
ことを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の同期化回路は、非反転データ信号及び反転
データ信号が夫々入力される第１の入力ライン及び第２
の入力ラインを有し、クロック信号に基づいて前記非反
転データ信号又は反転データ信号をラッチする第１のラ
ッチを備えた同期化回路において、前記第１及び第２の
入力ラインの少なくとも一方と、該一方における電圧変
化の方向と同じ方向に電圧が変化する出力ラインとの間
に第１のキャパシタを備えることを特徴とする。
【００１７】本発明における「電圧変化の方向が同じ」
とは、一方における電圧がHIGHからLOW（又はLOWからHI
GH）に変化するときに他方における電圧もHIGHからLOW
（又はLOWからHIGH）に変化することを意味する。
【００１８】本発明の同期化回路では、キャパシタを介
した静電エネルギーにより、第１及び／又は第２の入力
ラインにおける電圧変化の影響を同じ方向の電圧変化と
して出力側に及ぼすことによって、準安定状態から速や
かに抜け出すことができる。この同期化回路では、特定
のラインにキャパシタを介在した極めて簡素な構成を有
しながらも、非同期タイミングエラーを抑制でき、クロ
ックレートの一層の高速化が実現できる。このため、準
安定状態での過度の電力消費を抑えることができる。
【００１９】ここで、前記第１のラッチが、第１のＯＲ
ゲート及び第１のＮＡＮＤゲートから成る第１ゲート部
と、第２のＯＲゲート及び第２のＮＡＮＤゲートから成
る第２ゲート部とを備え、クロック信号及び非反転デー
タ信号が前記第１のＯＲゲートに夫々入力され、該第１
のＯＲゲートの出力及び前記第２のＮＡＮＤゲートから
の出力が前記第１のＮＡＮＤゲートに夫々入力され、ク
ロック信号及び反転データ信号が前記第２のＯＲゲート
に夫々入力され、該第２のＯＲゲートの出力と前記第１
のＮＡＮＤゲートからの出力が前記第２のＮＡＮＤゲー
トに夫々入力されることが好ましい。
【００２０】また、前記第１のキャパシタを、前記第１
のＯＲゲートにおける非反転データ信号の入力端子と、
前記第１のＮＡＮＤゲートにおける前記第２のＮＡＮＤ
ゲートからの出力の入力端子との間に挿入する構成が好
ましい。或いは、これに代えて、前記第１のキャパシタ
を、前記第２のＯＲゲートにおける反転データ信号の入
力端子と、前記第２のＮＡＮＤゲートにおける前記第１
のＮＡＮＤゲートからの出力の入力端子との間に挿入す
ることも好ましい態様である。これらの場合、第１及び
／又は第２の入力ラインにおける電圧変化の影響を同じ
方向の電圧変化として出力側に効率良く及ぼすことがで
きる。
【００２１】また、好ましくは、前記第１のラッチから
非反転出力及び反転出力が夫々入力される第３の入力ラ
イン及び第４の入力ラインを有し、クロック信号に基づ
いて前記反転出力又は非反転出力をラッチする第２のラ
ッチを更に備え、前記第３及び第４の入力ラインの少な
くとも一方と、該一方における電圧変化の方向と同じ方
向に電圧が変化する第２のラッチの出力ラインとの間に
第２のキャパシタを備える構成とする。
【００２２】この場合、第２のラッチにおいても第１の
ラッチと同様の効果を得ることができるので、準安定状
態から一層速やかに抜け出る構成が得られる。
【００２３】更に好ましくは、前記第２のラッチが、第
１のＡＮＤゲート及び第１のＮＯＲゲートから成る第３
ゲート部と、第２のＡＮＤゲート及び第２のＮＯＲゲー
トから成る第４ゲート部とを備え、クロック信号及び前
記反転出力が前記第１のＡＮＤゲートに夫々入力され、
該第１のＡＮＤゲートの出力及び前記第２のＮＯＲゲー
トからの出力が前記第１のＮＯＲゲートに夫々入力さ
れ、クロック信号及び前記非反転出力が前記第２のＡＮ
Ｄゲートに夫々入力され、該第２のＡＮＤゲートの出力
と前記第１のＮＯＲゲートからの出力が前記第２のＮＯ
Ｒゲートに夫々入力される構成を備える。
【００２４】また、前記第２のキャパシタを、前記第１
のＡＮＤゲートにおける前記反転出力の入力端子と、前
記第１のＮＯＲゲートにおける前記第２のＮＯＲゲート
からの出力の入力端子との間に挿入する構成とする。或
いは、これに代えて、前記第２のキャパシタを、前記第
２のＡＮＤゲートにおける前記非反転出力の入力端子
と、前記第２のＮＯＲゲートにおける前記第１のＮＯＲ
ゲートからの出力の入力端子との間に挿入することも好
ましい態様である。これらの場合、第３及び／又は第４
の入力ラインにおける電圧変化の影響を同じ方向の電圧
変化として出力側に効率良く及ぼすことができる。
【００２５】前記第２のキャパシタに、第２のキャパシ
タ用遅延素子を経由して前記非反転出力及び／又は反転
出力を入力する構成とすることができる。この場合、第
２のキャパシタに夫々入力される非反転出力及び／又は
反転出力を所定時間だけ遅延させ、電圧変化が非反転出
力及び／又は反転出力に比して遅れる出力側の電圧変化
に一致させることができる。
【００２６】また、前記第２のキャパシタ用遅延素子
を、縦続接続された偶数段のインバータから構成するこ
とができる。この場合、奇数段とする場合に比して、何
ら配線を変更することなく遅延素子を配設することがで
きる。
【００２７】好ましくは、前記第１のラッチが、第１の
ＡＮＤゲート及び第１のＮＯＲゲートから成る第１ゲー
ト部と、第２のＡＮＤゲート及び第２のＮＯＲゲートか
ら成る第２ゲート部とを備え、クロック信号及び非反転
データ信号が前記第１のＡＮＤゲートに夫々入力され、
該第１のＡＮＤゲートの出力及び前記第２のＮＯＲゲー
トからの出力が前記第１のＮＯＲゲートに夫々入力さ
れ、クロック信号及び反転データ信号が前記第２のＡＮ
Ｄゲートに夫々入力され、該第２のＡＮＤゲートの出力
と前記第１のＮＯＲゲートからの出力が前記第２のＮＯ
Ｒゲートに夫々入力される。
【００２８】更に好ましくは、前記第１のキャパシタ
が、前記第１のＡＮＤゲートにおける非反転データ信号
の入力端子と、前記第１のＮＯＲゲートにおける前記第
２のＮＯＲゲートからの出力の入力端子との間に挿入さ
れる。或いは、これに代えて、前記第１のキャパシタ
が、前記第２のＡＮＤゲートにおける反転データ信号の
入力端子と、前記第２のＮＯＲゲートにおける前記第１
のＮＯＲゲートからの出力の入力端子との間に挿入され
ることも好ましい態様である。これらの場合、第１及び
／又は第２の入力ラインにおける電圧変化の影響を同じ
方向の電圧変化として出力側に効率良く及ぼすことがで
きる。
【００２９】また、前記第２のラッチが、第１のＯＲゲ
ート及び第１のＮＡＮＤゲートから成る第３ゲート部
と、第２のＯＲゲート及び第２のＮＡＮＤゲートから成
る第４ゲート部とを備え、クロック信号及び前記反転出
力が前記第１のＯＲゲートに夫々入力され、該第１のＯ
Ｒゲートの出力及び前記第２のＮＡＮＤゲートからの出
力が前記第１のＮＡＮＤゲートに夫々入力され、クロッ
ク信号及び前記非反転出力が前記第２のＯＲゲートに夫
々入力され、該第２のＯＲゲートの出力と前記第１のＮ
ＡＮＤゲートからの出力が前記第２のＮＡＮＤゲートに
夫々入力されることが好ましい。
【００３０】好適には、前記第２のキャパシタが、前記
第１のＯＲゲートにおける前記反転出力の入力端子と、
前記第１のＮＡＮＤゲートにおける前記第２のＮＡＮＤ
ゲートからの出力の入力端子との間に挿入される。或い
は、これに代えて、前記第２のキャパシタが、前記第２
のＯＲゲートにおける前記非反転出力の入力端子と、前
記第２のＮＡＮＤゲートにおける前記第１のＮＡＮＤゲ
ートからの出力の入力端子との間に挿入されることも好
ましい態様である。これらの場合、第３及び／又は第４
の入力ラインにおける電圧変化の影響を同じ方向の電圧
変化として出力側に効率良く及ぼすことができる。
【００３１】前記第２のキャパシタには、第２のキャパ
シタ用遅延素子を経由して前記非反転出力及び／又は反
転出力が入力されることが好ましい。これにより、第２
のキャパシタに夫々入力される非反転出力及び／又は反
転出力を所定時間だけ遅延させ、電圧変化が非反転出力
及び／又は反転出力に比して遅れる出力側の電圧変化に
一致させることができる。
【００３２】また、前記第２のキャパシタ用遅延素子
が、縦続接続された偶数段のインバータから構成される
ことが好ましい。これにより、奇数段とする場合に比し
て、何ら配線を変更することなく遅延素子を配設するこ
とができる。
【００３３】更に好ましくは、前記第１のキャパシタ
に、第１のキャパシタ用遅延素子を経由して非反転デー
タ信号及び／又は反転データ信号を入力する構成とす
る。この場合、第１のキャパシタに夫々入力される非反
転データ信号及び／又は反転データ信号を所定時間だけ
遅延させ、電圧変化が非反転データ信号及び／又は反転
データ信号に比して遅れる出力側の電圧変化に一致させ
ることができる。これにより、非同期入力信号とクロッ
ク信号とのラッチタイミングで発生する準安定状態に留
まる時間の短縮効果をより高めることができる。
【００３４】前記第１のキャパシタ用遅延素子を、縦続
接続された偶数段のインバータから構成することができ
る。この場合、奇数段とする場合に比して、何ら配線を
変更することなく遅延素子を配設することができる。
【００３５】本発明の同期化回路は、データ信号が入力
される第１の入力ラインを備え、クロック信号に基づい
て前記データ信号をラッチする第１のラッチを備えた同
期化回路において、前記第１のラッチが、入力されるデ
ータ信号の変化に伴って駆動して該データ信号を通過さ
せる第１トランスミッションゲートと、該第１トランス
ミッションゲートを通過した前記データ信号を反転させ
る第１インバータと、該第１インバータで反転された反
転データ信号を前記第１インバータの入力側に帰還させ
る第２インバータと、前記第２インバータの出力端の接
続ノードと前記第１の入力ラインとの間に配設された第
１のキャパシタとを備えることを特徴とする。
【００３６】本発明の同期化回路では、第１のキャパシ
タを介した静電エネルギーによって、第１トランスミッ
ションゲートへの入力前のデータ信号における電圧変化
の影響を同じ方向の電圧変化として第１トランスミッシ
ョンゲートの出力に及ぼすことができるので、準安定状
態から速やかに抜け出すことができる。
【００３７】好ましくは、前記第１のラッチからの出力
が入力される第２の入力ラインを備え、クロック信号に
基づいて前記第１のラッチからの出力をラッチする第２
のラッチを更に備え、前記第２のラッチが、前記第１の
ラッチの出力の変化に伴って駆動して該出力を通過させ
る第２トランスミッションゲートと、該第２トランスミ
ッションゲートを通過した前記出力を反転させる第３イ
ンバータと、該第３インバータを通過した反転出力を前
記第３インバータの入力側に帰還させる第４インバータ
と、該第４インバータの出力端の接続ノードと前記第２
の入力ラインとの間に配設された第２のキャパシタとを
備える。
【００３８】これにより、第２のラッチ側においても、
第１のラッチ側と同様の効果を得ることができるので、
同期化回路の準安定状態からの離脱が一層速やかにな
る。
【００３９】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
同期化回路に備えたＤ-フリップフロップを示す回路図
である。このＤ-フリップフロップ２１は、マスタラッ
チ２２とスレーブラッチ２３とを前段及び後段に夫々有
するマスタスレーブ型フリップフロップとして構成され
る。
【００４０】マスタラッチ２２は、２入力ＮＡＮＤゲー
ト２７の入力端子２７ａに２入力ＯＲゲート２６の出力
が接続されたゲート部２４と、２入力ＮＡＮＤゲート２
９の入力端子２９ａに２入力ＯＲゲート２８の出力が接
続されたゲート部２５とを備える。２入力ＮＡＮＤゲー
ト２９の出力ライン２９ｃが２入力ＮＡＮＤゲート２７
の入力端子２７ｂに接続され、２入力ＮＡＮＤゲート２
７の出力ライン２７ｃが２入力ＮＡＮＤゲート２９の入
力端子２９ｂに接続される。２入力ＯＲゲート２６、２
８双方の入力端子２６ａ、２８ａには、クロック信号Ｃ
ＬＫが夫々入力される。２入力ＯＲゲート２８の入力端
子２８ｂには非反転データ信号Ｄが入力され、２入力Ｏ
Ｒゲート２６の入力端子２６ｂには、インバータ３６を
介して非反転データ信号Ｄの反転値データ信号Ｄｂが入
力される。
【００４１】２入力ＯＲゲート２８の入力端子２８ｂ及
び２入力ＮＡＮＤゲート２７の出力ライン２７ｃには、
キャパシタ３８の端子３８ａ、３８ｂが夫々接続されて
おり、これにより、電圧変化の方向が相互に同じライン
（２８ｂ）と（２７ｃ）とが容量結合される。２入力Ｏ
Ｒゲート２６の入力端子２６ｂ及び２入力ＮＡＮＤゲー
ト２９の出力ライン２９ｃには、キャパシタ３７の端子
３７ａ、３７ｂが夫々接続されており、これにより、電
圧変化の方向が相互に同じライン（２６ｂ）と（２９
ｃ）とが容量結合される。
【００４２】スレーブラッチ２３は、２入力ＮＯＲゲー
ト３３の一方の入力端子に２入力ＡＮＤゲート３２の出
力が接続されたゲート部３０と、２入力ＮＯＲゲート３
５の一方の入力端子に２入力ＡＮＤゲート３４の出力が
接続されたゲート部３１とを備える。２入力ＮＯＲゲー
ト３５の出力が２入力ＮＯＲゲート３３の他方の入力端
子に接続され、２入力ＮＯＲゲート３３の出力が２入力
ＮＯＲゲート３５の他方の入力端子に接続される。２入
力ＡＮＤゲート３２、３４双方における一方の入力端子
には、クロック信号ＣＬＫが夫々入力される。２入力Ａ
ＮＤゲート３２の他方の入力端子には、ゲート部２４の
出力Ｑｍが入力され、２入力ＡＮＤゲート３４の他方の
入力端子には、出力Ｑｍの反転出力Ｑｍｂがゲート部２
５の出力として入力される。
【００４３】図２は、Ｄ-フリップフロップ２１で発生
する準安定状態からの離脱を説明するためのタイミング
チャートである。図２では、上部側から順に、クロック
パルスＣＬＫ、非反転データ信号Ｄ、反転データ信号Ｄ
ｂ、ゲート部２４の出力Ｑｍ、ゲート部２５の出力Ｑｍ
ｂ、ゲート部３１の出力Ｑ、及びゲート部３０の出力Ｑ
ｂを夫々示す。
【００４４】クロック信号ＣＬＫがLOWのとき、マスタ
ラッチ２２のゲート部２５は非反転データ信号Ｄを取り
込み、非反転データ信号Ｄの反転信号が出力Ｑｍｂに現
れ、マスタラッチ２２のゲート部２４は反転データＤｂ
を取り込み、反転データＤｂの反転した信号が出力Ｑｍ
に現れる。クロック信号ＣＬＫがHIGHのとき、出力Ｑｍ
及び出力Ｑｍｂはクロック信号ＣＬＫの立上がり時の信
号をラッチする。一方、クロック信号ＣＬＫがHIGHのと
き、スレーブラッチ２３のゲート３１は出力Ｑｍｂを取
り込み、出力Ｑｍｂの反転した信号が出力Ｑに現れ、ス
レーブラッチ２３のゲート３０は出力Ｑｍを取り込み、
出力Ｑｍの反転した信号が出力Ｑｂに現れる。クロック
信号ＣＬＫがLOWのとき、出力Ｑ及び出力Ｑｂはクロッ
ク信号ＣＬＫの立下がり時の信号をラッチする。
【００４５】例えば、変化途中の信号（立下がりｊ、立
上がりｋ）をクロック信号ＣＬＫの立上がりエッジｉで
ラッチする場合に、マスタラッチ２２の内部がHIGHでも
LOWでもない準安定状態で留まったとする。しかし、キ
ャパシタ３８による静電エネルギーを介した非反転デー
タ信号ＤのLOW方向への電圧変化ｊで、出力ＱｍのLOW方
向への電圧変化ｌが押し下げられるので、ゲート部２４
は準安定状態から速やかに抜け出す。これにより、出力
Ｑはｎで示すように安定して出力される。また、キャパ
シタ３７による静電エネルギーを介したデータ反転信号
ＤｂのHIGH方向への電圧変化ｋで、出力ＱｍｂのHIGH方
向への電圧変化ｍが押し上げられるので、ゲート部２５
は準安定状態から速やかに抜け出す。これにより、出力
Ｑｂはｏで示すように安定して出力される。
【００４６】上述のように、電圧変化の方向が同じ部分
でキャパシタ３７、３８を介した静電エネルギーによ
り、前段の電圧変化による良好な影響を後段の電圧変化
に及ぼすことができる。これは、双方のノードがキャパ
シタで結合される場合に、キャパシタの一方の端子側で
電圧が変化するとき他方の端子側で同じ電荷を維持しよ
うとする電荷保存の法則によるもので、その効果によ
り、Ｄ-フリップフロップ２１が準安定状態から速やか
に抜け出すことができる。このように、本Ｄ-フリップ
フロップ２１では、特定のラインにキャパシタ３７、３
８を介在した極めて簡素な構成を有しながらも、非同期
タイミングエラーを減少でき、クロックレートの一層の
高速化を実現でき、準安定状態での電力消費の増大を抑
えることができる。
【００４７】ここで、第１実施形態例における準安定状
態から抜け出る際の電圧変化を説明する。図３は従来の
Ｄ-フリップフロップ１１による電圧の時間変化を、図
４は本実施形態例におけるＤ-フリップフロップ２１の
電圧の時間変化を夫々示すグラフである。図３及び図４
では、基線がVdd/2で１．５Ｖに、HIGHの論理しきい値
電圧が０．７Vddに、LOWの論理しきい値電圧が０．３Vd
dに夫々設定されている。
【００４８】図３に示すように、従来のＤ-フリップフ
ロップ１１では、非反転データ信号Ｄの変化途中の信号
をクロックエッジでラッチするとき、マスタラッチ１２
の出力がHIGH、LOWのいずれでもない準安定状態で留ま
ろうとする。この際に、ゲート部１４の出力Ｑｍは、準
安定状態から抜け出して０．７Vddを超えてHIGHの論理
値をとるのに比較的長い時間を要する。また、ゲート部
１５の出力Ｑｍｂは、準安定状態から抜け出して０．３
Vddより低くなってLOWの論理値をとるのに比較的長い時
間を要する。
【００４９】これに対し、本Ｄ-フリップフロップ２１
では、図４に示すように、非反転データ信号Ｄの変化途
中の信号をクロックエッジでラッチするとき、マスタラ
ッチ２２の内部が準安定状態で留まろうとする。この際
に、ゲート部２４の出力Ｑｍは準安定状態に留まろうと
するが、非反転データ信号ＤのLOW方向への電圧変化に
伴うキャパシタ３８による静電エネルギーで出力Ｑｍが
押し下げられるので、準安定状態から速やかに抜け出
す。また、準安定状態で留まろうとする出力Ｑｍｂが、
反転データ信号ＤｂのHIGH方向への電圧変化に伴うキャ
パシタ３７による静電エネルギーで押し上げられるの
で、出力Ｑｍｂは準安定状態から速やかに抜け出す。
【００５０】図３及び図４における各Ｔ1、Ｔ2は夫々、
クロック信号ＣＬＫが０．５Vddに至った時点から、出
力Ｑｍ及びＱｍｂが夫々０．３Vdd及び０．７Vddに到達
するまでに要する時間を示す。本実施形態例におけるキ
ャパシタ３７、３８の各静電容量は、２０［ｆＦ］程度
である。これらキャパシタ３７、３８の静電容量を適切
に設計することによって、時間Ｔ2を適宜変更すること
ができる。
【００５１】次に、本発明を負エッジトリガＤ-フリッ
プフロップに適用した第２実施形態例について説明す
る。図５は、本実施形態例における負エッジトリガＤ-
フリップフロップの構成を示す回路図である。このＤ-
フリップフロップ２１Ｂは、マスタラッチ２２’及びス
レーブラッチ２３’を有し、クロック信号ＣＬＫの立下
がりでデータをトリガする。
【００５２】マスタラッチ２２’は、２入力ＮＯＲゲー
ト３３の一方の入力端子３３ａに２入力ＡＮＤゲート３
２の出力が接続されたゲート部３０と、２入力ＮＯＲゲ
ート３５の一方の入力端子３５ａに２入力ＡＮＤゲート
３４の出力が接続されたゲート部３１とを備える。２入
力ＮＯＲゲート３５の出力ライン３５ｃが２入力ＮＯＲ
ゲート３３の他方の入力端子３３ｂに接続され、２入力
ＮＯＲゲート３３の出力ライン３３ｃが２入力ＮＯＲゲ
ート３５の他方の入力端子３５ｂに接続される。２入力
ＡＮＤゲート３２、３４双方における一方の入力端子３
２ａ、３４ａには、クロック信号ＣＬＫが夫々入力され
る。２入力ＡＮＤゲート３２の他方の入力端子３２ｂに
はインバータ３６を介して反転データ信号Ｄｂが入力さ
れ、２入力ＡＮＤゲート３４の他方の入力端子３４ｂに
はデータ信号Ｄが入力される。
【００５３】２入力ＡＮＤゲート３４の入力端子３４ｂ
及び２入力ＮＯＲゲート３３の出力ライン３３ｃには、
キャパシタ３８の端子３８ａ、３８ｂが夫々接続されて
おり、これにより、電圧変化の方向が相互に同じライン
（３４ｂ）と（３３ｃ）とが容量結合される。２入力Ａ
ＮＤゲート３２の入力端子３２ｂ及び２入力ＮＯＲゲー
ト３５の出力ライン３５ｃには、キャパシタ３７の端子
３７ａ、３７ｂが夫々接続されており、これにより、電
圧変化の方向が相互に同じライン（３２ｂ）と（３５
ｃ）とが容量結合される。
【００５４】スレーブラッチ２３’は、２入力ＮＡＮＤ
ゲート２７の一方の入力端子２７ａに２入力ＯＲゲート
２６の出力が接続されたゲート部２４と、２入力ＮＡＮ
Ｄゲート２９の一方の入力端子２９ａに２入力ＯＲゲー
ト２８の出力が接続されたゲート部２５とを備える。２
入力ＮＡＮＤゲート２９の出力が２入力ＮＡＮＤゲート
２７の他方の入力端子２７ｂに接続され、２入力ＮＡＮ
Ｄゲート２７の出力が２入力ＮＡＮＤゲート２９の他方
の入力端子２９ｂに接続される。２入力ＯＲゲート２
６、２８双方における一方の入力端子２６ａ、２８ａに
はクロック信号ＣＬＫが夫々入力される。２入力ＯＲゲ
ート２８の他方の入力端子２８ｂにはゲート部３１の出
力Ｑｍｂが入力され、２入力ＯＲゲート２６の他方の入
力端子２６ｂにはゲート部３０の出力Ｑｍが入力され
る。
【００５５】上記Ｄ-フリップフロップ２１Ｂでは、ク
ロック信号ＣＬＫがHIGHのとき、マスタラッチ２２’の
ゲート部３１は非反転データ信号Ｄを取り込み、非反転
データ信号Ｄの反転信号が出力Ｑｍｂに現れ、マスタラ
ッチ２２’のゲート部３０は反転データＤｂを取り込
み、反転データＤｂの反転信号が出力Ｑｍに現れる。ク
ロック信号ＣＬＫがLOWのとき、出力Ｑｍ及び出力Ｑｍ
ｂはクロック信号ＣＬＫの立下がり時の信号をラッチす
る。一方、クロック信号ＣＬＫがLOWのとき、スレーブ
ラッチ２３’のゲート２５は出力Ｑｍｂを取り込み、出
力Ｑｍｂの反転信号が出力Ｑに現れ、スレーブラッチ２
３’のゲート２４は出力Ｑｍを取り込み、出力Ｑｍの反
転信号が出力Ｑｂに現れる。クロック信号ＣＬＫがHIGH
のとき、出力Ｑ及び出力Ｑｂはクロック信号ＣＬＫの立
上がり時の信号をラッチする。このようなＤ-フリップ
フロップ２１Ｂでは、クロック信号ＣＬＫの立下がり時
の非反転データ信号Ｄの情報が出力Ｑに現れ、反転デー
タＤｂの情報が出力Ｑｂに現れる。
【００５６】上記構成のＤ-フリップフロップ２１Ｂを
備えた同期化回路においても、キャパシタ３７、３８を
介した静電エネルギーにより、入力ライン（３２ｂ）に
おける電圧変化の影響を同じ方向の電圧変化として出力
ライン３５ｃ側に、また、入力ライン（３４ｂ）におけ
る電圧変化の影響を同じ方向の電圧変化として出力ライ
ン３３ｃ側に及ぼすことができる。これにより、準安定
状態から速やかに抜け出すことができる等、第１実施形
態例と同様の効果を得ることができる。
【００５７】次に、本発明の第３実施形態例におけるＤ
-フリップフロップについて説明する。図６は、本実施
形態例におけるＤ-フリップフロップの構成を示す回路
図である。このＤ-フリップフロップ２１Ｃの基本構成
は、第１実施形態例におけるＤ-フリップフロップ２１
Ａと同様であるので、ここでは、本実施形態例の特徴的
な部分を中心に説明する。
【００５８】本実施形態例におけるＤ-フリップフロッ
プ２１Ｃは、同期信号の出力の安定化を一層高めるた
め、後段のスレーブラッチ２３にもキャパシタを備えて
いる。２入力ＡＮＤゲート３４の入力端子３４ｂ及び２
入力ＮＯＲゲート３３の出力ライン３３ｃには、キャパ
シタ４４の端子４４ａ、４４ｂが夫々接続されており、
これにより、電圧変化の方向が相互に同じライン（３４
ｂ）と（３３ｃ）とが容量結合される。２入力ＡＮＤゲ
ート３２の入力端子３２ｂ及び２入力ＮＯＲゲート３５
の出力ライン３５ｃには、キャパシタ４３の端子４３
ａ、４３ｂが夫々接続されており、これにより、電圧変
化の方向が相互に同じライン（３２ｂ）と（３５ｃ）と
が容量結合される。
【００５９】本Ｄ-フリップフロップ２１Ｃは、マスタ
ラッチ２２ではキャパシタ３７、３８によって、非同期
入力信号とクロック信号ＣＬＫとのラッチタイミングで
発生する準安定状態に留まる時間が短縮されながらも、
スレーブラッチ２３においても同様の効果が得られる。
すなわち、電圧変化の方向が同じ出力Ｑに出力Ｑｍの影
響を及ぼし、また、電圧変化の方向が同じ出力Ｑｂに出
力Ｑｍｂの影響を及ぼすので、スレーブラッチ２３側に
おいてもマスタラッチ２２側と同様の効果を得ることが
でき、Ｄ-フリップフロップ２１Ｃが準安定状態から一
層速やかに抜け出ることができる。
【００６０】本実施形態例と同様に、図５の第２実施形
態例においてのスレーブラッチ２３’側にもキャパシタ
を備え、同期信号の出力の一層の安定化を図る構成とす
ることができる。この場合、キャパシタは、ＯＲゲート
２８における反転出力Ｑｍｂの入力端子２８ｂと、ＮＡ
ＮＤゲート２９におけるＮＡＮＤゲート２７からの出力
の入力端子２９ｂとの間に挿入される。また、別のキャ
パシタが、ＯＲゲート２６における非反転出力Ｑｍの入
力端子２６ｂと、ＮＡＮＤゲート２７におけるＮＡＮＤ
ゲート２９からの出力の入力端子２７ｂとの間に挿入さ
れる。
【００６１】次に、本発明の第４実施形態例におけるフ
リップフロップについて説明する。図７は、本実施形態
例におけるフリップフロップの構成を示す回路図であ
る。本実施形態例では、トランスミッションゲート型の
フリップフロップ４１Ａにキャパシタが配設されてい
る。このフリップフロップ４１Ａは、マスタラッチ４２
及びスレーブラッチ４３を有している。マスタラッチ４
２は、インバータ６３、６５を経由して入力される非反
転データ信号Ｄを、クロック信号ＣＬＫのLOW／HIGH及
びクロック信号ＣＬＫの反転信号ＣＬＫｂのHIGH／LOW
に従って非反転データ信号Ｄを通過／不通過させるトラ
ンスミッションゲート５５を備える。マスタラッチ４２
は更に、トランスミッションゲート５５を通過した非反
転データ信号Ｄを反転させるインバータ５６と、インバ
ータ５６で反転された反転データ信号Ｄｂをインバータ
５６の入力側に帰還させるインバータ５７とを備える。
トランスミッションゲート５５では、PMOSトランジスタ
にクロック信号ＣＬＫが、NMOSトランジスタにクロック
信号ＣＬＫの反転信号ＣＬＫｂが夫々入力される。トラ
ンスミッションゲート５５とインバータ６５の間の入力
ラインと、トランスミッションゲート５５の出力側にお
けるインバータ５７の出力端の接続ノードとに、キャパ
シタ５９の一方及び他方の端子が夫々接続されている。
【００６２】スレーブラッチ４３は、マスタラッチ４２
から送られる出力を、クロック信号ＣＬＫのHIGH／LOW
及びクロック信号ＣＬＫの反転信号ＣＬＫｂのLOW／HIG
Hに従って出力を通過／不通過させるトランスミッショ
ンゲート６０を備える。スレーブラッチ４３は更に、ト
ランスミッションゲート６０を通過した出力を反転させ
るインバータ６１と、インバータ６１を通過した反転デ
ータＱをインバータ６１の入力側に帰還させるインバー
タ６２とを備える。トランスミッションゲート６０で
は、クロック信号ＣＬＫの反転信号ＣＬＫｂがPMOSトラ
ンジスタに、クロック信号ＣＬＫがNMOSトランジスタに
夫々入力される。
【００６３】上記構成のフリップフロップ４１Ａによっ
ても、第１〜第３実施形態例におけるＤ-フリップフロ
ップ２１Ａ〜２１Ｃと同様の原理により、マスタラッチ
４２におけるキャパシタ５９が、非同期入力信号とクロ
ック信号ＣＬＫとのラッチタイミングで発生する準安定
状態に留まる時間を短縮して出力を安定化することがで
きる。
【００６４】また、本実施形態例では、スレーブラッチ
４３側においても、トランスミッションゲート６０の入
力ラインとインバータ６２の出力端の接続ノードとの間
に、マスタラッチ４２側と同様にキャパシタを配設する
ことによって、準安定状態からの離脱を一層速やかに行
う構成とすることができる。
【００６５】次に、本発明を負エッジトリガトランスミ
ッションゲート型Ｄ-フリップフロップに適用した第５
実施形態例について説明する。図８は本実施形態例のフ
リップフロップの構成を示す回路図である。このフリッ
プフロップ４１Ｂは、マスタラッチ４２’及びスレーブ
ラッチ４３’を有している。マスタラッチ４２’は、イ
ンバータ６３、６５を経由して入力される非反転データ
信号Ｄを、クロック信号ＣＬＫのHIGH／LOW及びクロッ
ク信号ＣＬＫの反転信号ＣＬＫｂのLOW／HIGHに従って
非反転データ信号Ｄを通過／不通過させるトランスミッ
ションゲート５５’を備える。マスタラッチ４２’は更
に、トランスミッションゲート５５’を通過した非反転
データ信号Ｄを反転させるインバータ５６と、インバー
タ５６で反転された反転データ信号Ｄｂをインバータ５
６の入力側に帰還させるインバータ５７とを備える。ト
ランスミッションゲート５５’では、PMOSトランジスタ
にクロック信号ＣＬＫの反転信号ＣＬＫｂが、NMOSトラ
ンジスタにクロック信号ＣＬＫが夫々入力される。トラ
ンスミッションゲート５５’とインバータ６５の間の入
力ラインと、トランスミッションゲート５５’の出力側
におけるインバータ５７の出力端の接続ノードとに、キ
ャパシタ５９の一方及び他方の端子が夫々接続されてい
る。
【００６６】スレーブラッチ４３’は、マスタラッチ４
２’から送られる出力を、クロック信号ＣＬＫのLOW／H
IGH及びクロック信号ＣＬＫの反転信号ＣＬＫｂのHIGH
／LOWに従って出力を通過／不通過させるトランスミッ
ションゲート６０’を備える。スレーブラッチ４３’は
更に、トランスミッションゲート６０’を通過した出力
を反転させるインバータ６１と、インバータ６１を通過
した反転データＱをインバータ６１の入力側に帰還させ
るインバータ６２とを備える。トランスミッションゲー
ト６０’では、クロック信号ＣＬＫがPMOSトランジスタ
に、クロック信号ＣＬＫの反転信号ＣＬＫｂがNMOSトラ
ンジスタに夫々入力される。
【００６７】上記構成のフリップフロップ４１Ｂによっ
ても、第４実施形態例におけるＤ-フリップフロップ４
１Ｂと同様の原理により、マスタラッチ４２’における
キャパシタ５９が、非同期入力信号とクロック信号ＣＬ
Ｋとのラッチタイミングで発生する準安定状態に留まる
時間を短縮して出力を安定化することができる。また、
本実施形態例では、スレーブラッチ４３’側において
も、トランスミッションゲート６０’の入力ラインとイ
ンバータ６２の出力端の接続ノードとの間に、マスタラ
ッチ４２’側と同様にキャパシタを配設することができ
る。
【００６８】次に、本発明の第６実施形態例におけるＤ
-フリップフロップについて説明する。図９は、本実施
形態例におけるＤ-フリップフロップの構成を示す回路
図である。Ｄ-フリップフロップ２１Ｄにおける基本構
成は第３実施形態例におけるＤ-フリップフロップ２１
Ｃと同様であるので、本実施形態例では、異なる構成部
分を中心に説明する。
【００６９】マスタラッチ２２では、２入力ＯＲゲート
２６の入力端子２６ｂと、キャパシタ３７の端子３７ａ
との間に遅延素子４５が挿入され、２入力ＯＲゲート２
８の入力端子２８ｂと、キャパシタ３８の端子３８ａと
の間に遅延素子４６が挿入される。スレーブラッチ２３
では、２入力ＡＮＤゲート３２の入力端子３２ｂと、キ
ャパシタ４３の端子４３ａとの間に遅延素子４７が挿入
され、２入力ＡＮＤゲート３４の入力端子３４ｂと、キ
ャパシタ４４の端子４４ａとの間に遅延素子４８が挿入
される。
【００７０】図１０は、遅延素子４５〜４８の一構成例
を示す図である。遅延素子４５〜４８は夫々、縦続接続
された偶数段（本例では４個）のインバータ５０を備え
る。この場合に、遅延素子４５及び４６により、キャパ
シタ３７、３８に夫々入力される反転データ信号Ｄｂ、
非反転データ信号Ｄを所定時間だけ夫々遅延させ、電圧
変化が反転データ信号Ｄｂ、非反転データ信号Ｄよりや
や遅れる出力Ｑｍｂ、出力Ｑの電圧変化に一致させるこ
とができる。また、遅延素子４７及び４８により、キャ
パシタ４３、４４に夫々入力される出力Ｑｍ、出力Ｑｍ
ｂを所定時間だけ夫々遅延させ、電圧変化が出力Ｑｍ、
出力Ｑｍｂよりやや遅れる出力Ｑ、出力Ｑｂの電圧変化
に一致させることができる。これらにより、非同期入力
信号とクロック信号ＣＬＫとのラッチタイミングで発生
する準安定状態に留まる時間の短縮効果をより高めるこ
とができる。
【００７１】図１１は、遅延素子４５〜４８の他の構成
例を示す図である。遅延素子４５〜４８は夫々、縦続接
続された奇数段（本例では３個）のインバータ５０を備
える。このように、遅延素子４５〜４８が奇数段のイン
バータ５０から成る場合には、キャパシタ３７の端子３
７ｂを２入力ＮＡＮＤゲート２７の出力ライン２７ｃ側
に、キャパシタ３８の端子３８ｂを２入力ＮＡＮＤゲー
ト２９の出力ライン２９ｃ側に夫々配線替えして、電圧
変化の方向を揃える。また、キャパシタ４３の端子４３
ｂを２入力ＮＯＲゲート３３の出力ライン３３ｃ側に、
キャパシタ４４の端子４４ｂを２入力ＮＯＲゲート３５
の出力ライン３５ｃ側に夫々配線替えして、電圧変化の
方向を揃える。
【００７２】なお、本実施形態例では、上記構成に限ら
ず、遅延素子をマスタラッチ２２及びスレーブラッチ２
３のいずれか一方のみに配設した構成とすることもでき
る。
【００７３】以上、本発明をその好適な実施形態例に基
づいて説明したが、フリップフロップを含む本発明の同
期化回路は、上記実施形態例の構成にのみ限定されるも
のではなく、上記実施形態例の構成から種々の修正及び
変更を施した同期化回路も、本発明の範囲に含まれる。
【００７４】
【発明の効果】以上説明したように、本発明の同期化回
路によると、非同期入力信号と内部クロック信号とのラ
ッチタイミングで発生する準安定状態に留まる時間を短
縮して出力を安定させ、同期化エラーを防ぐことができ
る。更に、このような同期化回路を簡素な構成から実現
することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例における同期化回路に
備えたＤ-フリップフロップを示す回路図である。
【図２】図１のＤ-フリップフロップで発生する準安定
状態からの離脱を説明するためのタイミングチャートで
ある。
【図３】従来のＤ-フリップフロップによる電圧の時間
変化を示すグラフである。
【図４】第１実施形態例におけるＤ-フリップフロップ
の電圧の時間変化を示すグラフである。
【図５】本発明の第２実施形態例における負エッジトリ
ガＤ-フリップフロップの構成を示す回路図である。
【図６】本発明の第３実施形態例におけるＤ-フリップ
フロップの構成を示す回路図である。
【図７】本発明の第４実施形態例におけるＤ-フリップ
フロップの構成を示す回路図である。
【図８】本発明の第５実施形態例におけるＤ-フリップ
フロップの構成を示す回路図である。
【図９】本発明の第６実施形態例におけるＤ-フリップ
フロップの構成を示す回路図である。
【図１０】遅延素子の一構成例を示す図である。
【図１１】遅延素子の他の構成例を示す図である。
【図１２】従来の同期化回路に備えたＤ-フリップフロ
ップを示す回路図である。
【図１３】図１２のＤ-フリップフロップで発生する準
安定状態を説明するためのタイミングチャートである。
【図１４】図１２のＤ-フリップフロップで発生する準
安定状態を説明するためのタイミングチャートである。
【図１５】従来の同期化回路に備えた負エッジトリガＤ
-フリップフロップの構成を示す回路図である。
【符号の説明】
２１Ａ〜２１Ｄ Ｄ-フリップフロップ ２２、２２’ マスタラッチ ２３、２３’ スレーブラッチ ２４、２５ ゲート部 ２６、２８ ２入力ＯＲゲート ２６ａ、２６ｂ、２７ａ、２７ｂ、２８ａ、２８ｂ 入
力端子 ２７、２９ ２入力ＮＡＮＤゲート ２７ｃ、２９ｃ、３３ｃ、３５ｃ 出力ライン ２９ａ、２９ｂ、３２ｂ、３４ｂ 入力端子 ３０、３１ ゲート部 ３２、３４ ２入力ＡＮＤゲート ３３、３５ ２入力ＮＯＲゲート ３６、５０ インバータ ３７、３８、４３、４４ キャパシタ ３７ａ、３７ｂ、３８ａ、３８ｂ 端子 ４１Ａ、４１Ｂ トランスミッションゲート型のフリッ
プフロップ ４３ａ、４３ｂ、４４ａ、４４ｂ 端子 ４５、４６、４７、４８ 遅延素子 ＣＬＫ クロック信号 ＣＬＫｂ クロック信号の反転信号 Ｄ データ信号 Ｄｂ 反転値データ信号 Ｑｍｂ 反転出力

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】 非反転データ信号及び反転データ信号が
    夫々入力される第１の入力ライン及び第２の入力ライン
    を有し、クロック信号に基づいて前記非反転データ信号
    又は反転データ信号をラッチする第１のラッチを備えた
    同期化回路において、 前記第１及び第２の入力ラインの少なくとも一方と、該
    一方における電圧変化の方向と同じ方向に電圧が変化す
    る出力ラインとの間に第１のキャパシタを備えることを
    特徴とする同期化回路。
  2. 【請求項２】 前記第１のラッチが、第１のＯＲゲート
    及び第１のＮＡＮＤゲートから成る第１ゲート部と、第
    ２のＯＲゲート及び第２のＮＡＮＤゲートから成る第２
    ゲート部とを備え、 クロック信号及び非反転データ信号が前記第１のＯＲゲ
    ートに夫々入力され、該第１のＯＲゲートの出力及び前
    記第２のＮＡＮＤゲートからの出力が前記第１のＮＡＮ
    Ｄゲートに夫々入力され、 クロック信号及び反転データ信号が前記第２のＯＲゲー
    トに夫々入力され、該第２のＯＲゲートの出力と前記第
    １のＮＡＮＤゲートからの出力が前記第２のＮＡＮＤゲ
    ートに夫々入力されることを特徴とする請求項１に記載
    の同期化回路。
  3. 【請求項３】 前記第１のキャパシタが、前記第１のＯ
    Ｒゲートにおける非反転データ信号の入力端子と、前記
    第１のＮＡＮＤゲートにおける前記第２のＮＡＮＤゲー
    トからの出力の入力端子との間に挿入されることを特徴
    とする請求項２に記載の同期化回路。
  4. 【請求項４】 前記第１のキャパシタが、前記第２のＯ
    Ｒゲートにおける反転データ信号の入力端子と、前記第
    ２のＮＡＮＤゲートにおける前記第１のＮＡＮＤゲート
    からの出力の入力端子との間に挿入されることを特徴と
    する請求項２に記載の同期化回路。
  5. 【請求項５】 前記第１のラッチから非反転出力及び反
    転出力が夫々入力される第３の入力ライン及び第４の入
    力ラインを有し、クロック信号に基づいて前記反転出力
    又は非反転出力をラッチする第２のラッチを更に備え、 前記第３及び第４の入力ラインの少なくとも一方と、該
    一方における電圧変化の方向と同じ方向に電圧が変化す
    る第２のラッチの出力ラインとの間に第２のキャパシタ
    を備えることを特徴とする請求項１乃至４の内の何れか
    １項に記載の同期化回路。
  6. 【請求項６】 前記第２のラッチが、第１のＡＮＤゲー
    ト及び第１のＮＯＲゲートから成る第３ゲート部と、第
    ２のＡＮＤゲート及び第２のＮＯＲゲートから成る第４
    ゲート部とを備え、 クロック信号及び前記反転出力が前記第１のＡＮＤゲー
    トに夫々入力され、該第１のＡＮＤゲートの出力及び前
    記第２のＮＯＲゲートからの出力が前記第１のＮＯＲゲ
    ートに夫々入力され、 クロック信号及び前記非反転出力が前記第２のＡＮＤゲ
    ートに夫々入力され、該第２のＡＮＤゲートの出力と前
    記第１のＮＯＲゲートからの出力が前記第２のＮＯＲゲ
    ートに夫々入力されることを特徴とする請求項５に記載
    の同期化回路。
  7. 【請求項７】 前記第２のキャパシタが、前記第１のＡ
    ＮＤゲートにおける前記反転出力の入力端子と、前記第
    １のＮＯＲゲートにおける前記第２のＮＯＲゲートから
    の出力の入力端子との間に挿入されることを特徴とする
    請求項６に記載の同期化回路。
  8. 【請求項８】 前記第２のキャパシタが、前記第２のＡ
    ＮＤゲートにおける前記非反転出力の入力端子と、前記
    第２のＮＯＲゲートにおける前記第１のＮＯＲゲートか
    らの出力の入力端子との間に挿入されることを特徴とす
    る請求項６に記載の同期化回路。
  9. 【請求項９】 前記第２のキャパシタには、第２のキャ
    パシタ用遅延素子を経由して前記非反転出力及び／又は
    反転出力が入力されることを特徴とする請求項５乃至８
    の内の何れか１項に記載の同期化回路。
  10. 【請求項１０】 前記第２のキャパシタ用遅延素子は、
    縦続接続された偶数段のインバータから成ることを特徴
    とする請求項９に記載の同期化回路。
  11. 【請求項１１】 前記第１のラッチが、第１のＡＮＤゲ
    ート及び第１のＮＯＲゲートから成る第１ゲート部と、
    第２のＡＮＤゲート及び第２のＮＯＲゲートから成る第
    ２ゲート部とを備え、 クロック信号及び非反転データ信号が前記第１のＡＮＤ
    ゲートに夫々入力され、該第１のＡＮＤゲートの出力及
    び前記第２のＮＯＲゲートからの出力が前記第１のＮＯ
    Ｒゲートに夫々入力され、 クロック信号及び反転データ信号が前記第２のＡＮＤゲ
    ートに夫々入力され、該第２のＡＮＤゲートの出力と前
    記第１のＮＯＲゲートからの出力が前記第２のＮＯＲゲ
    ートに夫々入力されることを特徴とする請求項１に記載
    の同期化回路。
  12. 【請求項１２】 前記第１のキャパシタが、前記第１の
    ＡＮＤゲートにおける非反転データ信号の入力端子と、
    前記第１のＮＯＲゲートにおける前記第２のＮＯＲゲー
    トからの出力の入力端子との間に挿入されることを特徴
    とする請求項１１に記載の同期化回路。
  13. 【請求項１３】 前記第１のキャパシタが、前記第２の
    ＡＮＤゲートにおける反転データ信号の入力端子と、前
    記第２のＮＯＲゲートにおける前記第１のＮＯＲゲート
    からの出力の入力端子との間に挿入されることを特徴と
    する請求項１１に記載の同期化回路。
  14. 【請求項１４】 前記第２のラッチが、第１のＯＲゲー
    ト及び第１のＮＡＮＤゲートから成る第３ゲート部と、
    第２のＯＲゲート及び第２のＮＡＮＤゲートから成る第
    ４ゲート部とを備え、 クロック信号及び前記反転出力が前記第１のＯＲゲート
    に夫々入力され、該第１のＯＲゲートの出力及び前記第
    ２のＮＡＮＤゲートからの出力が前記第１のＮＡＮＤゲ
    ートに夫々入力され、 クロック信号及び前記非反転出力が前記第２のＯＲゲー
    トに夫々入力され、該第２のＯＲゲートの出力と前記第
    １のＮＡＮＤゲートからの出力が前記第２のＮＡＮＤゲ
    ートに夫々入力されることを特徴とする請求項５に記載
    の同期化回路。
  15. 【請求項１５】 前記第２のキャパシタが、前記第１の
    ＯＲゲートにおける前記反転出力の入力端子と、前記第
    １のＮＡＮＤゲートにおける前記第２のＮＡＮＤゲート
    からの出力の入力端子との間に挿入されることを特徴と
    する請求項１４に記載の同期化回路。
  16. 【請求項１６】 前記第２のキャパシタが、前記第２の
    ＯＲゲートにおける前記非反転出力の入力端子と、前記
    第２のＮＡＮＤゲートにおける前記第１のＮＡＮＤゲー
    トからの出力の入力端子との間に挿入されることを特徴
    とする請求項１４に記載の同期化回路。
  17. 【請求項１７】 前記第２のキャパシタには、第２のキ
    ャパシタ用遅延素子を経由して前記非反転出力及び／又
    は反転出力が入力されることを特徴とする請求項１４乃
    至１６の内の何れか１項に記載の同期化回路。
  18. 【請求項１８】 前記第２のキャパシタ用遅延素子は、
    縦続接続された偶数段のインバータから成ることを特徴
    とする請求項１７に記載の同期化回路。
  19. 【請求項１９】 前記第１のキャパシタには、第１のキ
    ャパシタ用遅延素子を経由して非反転データ信号及び／
    又は反転データ信号が入力されることを特徴とする請求
    項１乃至１８の内の何れか１項に記載の同期化回路。
  20. 【請求項２０】 前記第１のキャパシタ用遅延素子は、
    縦続接続された偶数段のインバータから成ることを特徴
    とする請求項１９に記載の同期化回路。
  21. 【請求項２１】 データ信号が入力される第１の入力ラ
    インを備え、クロック信号に基づいて前記データ信号を
    ラッチする第１のラッチを備えた同期化回路において、 前記第１のラッチが、入力されるデータ信号の変化に伴
    って駆動して該データ信号を通過させる第１トランスミ
    ッションゲートと、該第１トランスミッションゲートを
    通過した前記データ信号を反転させる第１インバータ
    と、該第１インバータで反転された反転データ信号を前
    記第１インバータの入力側に帰還させる第２インバータ
    と、前記第２インバータの出力端の接続ノードと前記第
    １の入力ラインとの間に配設された第１のキャパシタと
    を備えることを特徴とする同期化回路。
  22. 【請求項２２】 前記第１のラッチからの出力が入力さ
    れる第２の入力ラインを備え、クロック信号に基づいて
    前記第１のラッチからの出力をラッチする第２のラッチ
    を更に備え、 前記第２のラッチが、前記第１のラッチの出力の変化に
    伴って駆動して該出力を通過させる第２トランスミッシ
    ョンゲートと、該第２トランスミッションゲートを通過
    した前記出力を反転させる第３インバータと、該第３イ
    ンバータを通過した反転出力を前記第３インバータの入
    力側に帰還させる第４インバータと、該第４インバータ
    の出力端の接続ノードと前記第２の入力ラインとの間に
    配設された第２のキャパシタとを備えることを特徴とす
    る請求項２１に記載の同期化回路。
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