KR20220139739A - 플립 플롭 및 이를 포함하는 집적 회로를 설계하는 방법 - Google Patents

플립 플롭 및 이를 포함하는 집적 회로를 설계하는 방법 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 플립 플롭은, 상기 제1 행에 배치되고, 데이터 신호, 클럭 신호 및 제2 노드의 신호를 기초로 제1 노드의 신호를 생성하는 제1 마스터 래치, 제2 행에 배치되고, 반전된 상기 데이터 신호, 클럭 신호 및 상기 제1 노드의 신호를 기초로 제2 노드의 신호를 생성하는 제2 마스터 래치, 제1 행에 배치되고, 클럭 신호, 제1 노드의 신호 및 제4 노드의 신호를 기초로 제3 노드의 신호를 생성하는 제1 슬레이브 래치 및 제2 행에 배치되고, 클럭 신호, 제2 노드의 신호 및 제3 노드의 신호를 기초로 제4 노드의 신호를 생성하는 제2 슬레이브 래치를 포함하고, 제1 마스터 래치와 제2 마스터 래치는 상기 제2 방향으로 인접하도록 배치되고, 제1 슬레이브 래치와 상기 제2 슬레이브 래치는 상기 제2 방향으로 인접하도록 배치된다.

Description

플립 플롭 및 이를 포함하는 집적 회로를 설계하는 방법{FLIP FLOP AND METHOD FOR DESIGNING INTEGRATED CIRCUIT INLCUDING THE FLIP FLOP}
본 개시의 기술적 사상은 플립 플롭에 관한 것으로서, 자세하게는 게이트 전극을 사용하여 신호 라우팅을 수행하는 플립 플롭 및 플립 플롭을 포함하는 집적 회로를 설계하는 방법에 관한 것이다.
반도체 집적 회로가 고성능 및 고집적화됨에 따라, 반도체 집적 회로에 포함되는 플립-플롭의 개수가 증가하고 있다. 플립-플롭은 데이터 저장 소자로서 사용되며, 이러한 데이터 저장 소자들은 상태(state)를 저장하는데 사용된다. 플립-플롭은 1-비트 정보를 저장하고 유지할 수 있는 전자 회로로서 순차 논리 회로(sequential logic circuit)의 기본 요소이다. 플립-플롭은 다수의 트랜지스터들로 구현되므로, 반도체 집적 회로가 고집적화될수록 다수의 트랜지스터들 간의 신호 라우팅 복잡도가 증가할 수 있다.
본 개시의 기술적 사상은 다중 높이 셀로 구현되는 플립 플롭에 관한 것으로서, 복수의 행들에 걸쳐 형성되는 게이트 전극을 사용하여 신호 라우팅을 수행하는 플립 플롭 및 플립 플롭을 포함하는 집적 회로를 설계하는 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 플립 플롭은, 상기 제1 행에 배치되고, 데이터 신호, 클럭 신호 및 제2 노드의 신호를 기초로 제1 노드의 신호를 생성하는 제1 마스터 래치, 제2 행에 배치되고, 반전된 상기 데이터 신호, 클럭 신호 및 상기 제1 노드의 신호를 기초로 제2 노드의 신호를 생성하는 제2 마스터 래치, 제1 행에 배치되고, 클럭 신호, 제1 노드의 신호 및 제4 노드의 신호를 기초로 제3 노드의 신호를 생성하는 제1 슬레이브 래치 및 제2 행에 배치되고, 클럭 신호, 제2 노드의 신호 및 제3 노드의 신호를 기초로 제4 노드의 신호를 생성하는 제2 슬레이브 래치를 포함하고, 제1 마스터 래치와 제2 마스터 래치는 상기 제2 방향으로 인접하도록 배치되고, 제1 슬레이브 래치와 상기 제2 슬레이브 래치는 상기 제2 방향으로 인접하도록 배치된다.
본 개시의 다른 측면에 따른 플립 플롭은, 상기 제1 행에 배치되고, 데이터 신호, 클럭 신호 및 제2 노드의 신호를 기초로 제1 노드의 신호를 생성하는 제1 마스터 래치, 제2 행에 배치되고, 반전된 상기 데이터 신호, 클럭 신호 및 상기 제1 노드의 신호를 기초로 제2 노드의 신호를 생성하는 제2 마스터 래치, 제1 행에 배치되고, 클럭 신호, 제1 노드의 신호 및 제4 노드의 신호를 기초로 제3 노드의 신호를 생성하는 제1 슬레이브 래치 및 제2 행에 배치되고, 클럭 신호, 제2 노드의 신호 및 제3 노드의 신호를 기초로 제4 노드의 신호를 생성하는 제2 슬레이브 래치를 포함하고, 제1 마스터 래치와 제2 슬레이브 래치는 상기 제2 방향으로 인접하도록 배치되고, 제1 슬레이브 래치와 제2 슬레이브 래치는 상기 제2 방향으로 인접하도록 배치된다.
본 개시의 일 측면에 따른 집적 회로를 설계하는 방법은, 집적 회로를 정의하는 입력 데이터에 기초하여, 제2 방향으로 상호 인접하는 제1 및 2 마스터 래치를 포함하고, 제2 방향으로 상호 인접하는 제1 및 2 슬레이브 래치를 포함하는 제1 셀을 배치하는 단계, 집적 회로를 정의하는 입력 데이터에 기초하여, 제2 방향으로 상호 인접하는 제1 마스터 래치 및 2 슬레이브 래치를 포함하고, 제2 방향으로 상호 인접하는 제1 슬레이브 래치 및 2 마스터 래치를 포함하는 제2 셀을 배치하는 단계 및 집적 회로의 레이아웃을 정의하는 출력 데이터를 생성하는 단계를 포함한다.
본 개시의 예시적 실시 예에 따라, 복수의 행들에 걸쳐 형성되는 게이트 전극을 사용하여 신호 라우팅이 수행됨으로써 라우팅 복잡도가 개선되는 플립 플롭을 제공될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 회로도이다.
도 2는 본 개시의 예시적 실시 예에 따른 플립 플롭의 동작을 설명하는 타이밍도이다.
도 3은 본 개시의 예시적 실시 예에 따른 트랜지스터 레벨의 플립 플롭을 설명하는 도면이다.
도 4는 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다.
도 5는 본 개시의 예시적 실시 예에 따른 배선층을 설명하기 위한 단면도이다.
도 6은 본 개시의 예시적 실시 예에 따른 단일 높이 플립 플롭 셀을 설명하는 레이아웃도이다.
도 7은 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다.
도 8은 본 개시의 예시적 실시 예에 따른 다중 높이 플립 플롭 셀을 설명하는 레이아웃도이다.
도 9는 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다.
도 10은 본 개시의 예시적 실시 예에 따른 다중 높이 플립 플롭 셀을 설명하는 레이아웃도이다.
도 11a는 본 개시의 예시적 실시 예에 따른 멀티 비트 플립 플롭을 설명하기 위한 블록도이다.
도 11b는 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다.
도 12는 본 개시의 예시적 실시 예에 따른 스캔 플립 플롭을 설명하기 위한 회로도이다.
도 13은 본 개시의 예시적 실시 예에 따른 스캔 플립 플롭을 포함하는 집적 회로를 설명하는 도면이다.
도 14는 본 개시의 예시적 실시 예에 따른 스캔 먹스 회로의 회로도이다.
도 15는 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다.
도 16은 본 개시의 예시적 실시 예에 따른 스캔 플립 플롭 셀을 설명하는 레이아웃도이다.
도 17은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다.
도 18은 본 개시의 예시적 실시예에 따른 집적 회로의 설계 방법의 예시를 나타내는 순서도이다.
도 19는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 20은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 회로도이다. 플립 플롭(1)은 데이터 신호(D)를 수신하고, 클럭 신호(CK)에 따라 출력 신호(Q)를 출력하는 순차 회로(sequential circuit)일 수 있다. 도 1을 참조하면, 플립 플롭(1)은 데이터 인버터(D_INV), 마스터 래치 회로(10), 슬레이브 래치 회로(20) 및 출력 인버터(Q_INV)를 포함할 수 있다. 데이터 인버터(D_INV)는 데이터 신호(D)를 수신하고, 데이터 신호(D)를 반전시킴으로써 반전된 데이터 신호(DN)를 생성할 수 있다. 출력 인버터(Q_INV)는 제2 슬레이브 출력 신호(SLN)를 수신하고, 제2 슬레이브 출력 신호(SLN)를 반전시킴으로써 출력 신호(Q)를 생성할 수 있다. 일부 실시 예들에서, 플립 플롭(1)은 리셋(RESET) 또는 셋(SET) 기능을 수행할 수 있다. 예를 들어, 플립 플롭(1)은 리셋(RESET) 신호 또는 셋 신호를 수신할 수 있고, 리셋 신호 또는 셋 신호에 응답하여 출력 신호(Q)를 미리 정해진 논리 레벨로 유지시킬 수 있다. 플립 플롭(1)은 리셋 또는 셋 기능을 수행하기 위하여 도 1에 도시되지 않은 추가적인 논리 게이트를 더 포함할 수 있다.
마스터 래치 회로(10)는 제1 서브 마스터 래치 회로(11) 및 제2 서브 마스터 래치 회로(12)를 포함할 수 있다.
제1 서브 마스터 래치 회로(11)는 데이터 신호(D)의 논리 레벨 및 제1 마스터 노드(ML)의 논리 레벨을 수신하고, 클럭 신호(CK)에 따라 제2 마스터 노드(MLN)의 논리 레벨을 결정할 수 있다. 제2 서브 마스터 래치 회로(12)는 반전된 데이터 신호(DN)의 논리 레벨 및 제2 마스터 노드(MLN)의 논리 레벨 수신하고, 클럭 신호(CK)에 따라 제1 마스터 노드(ML)의 논리 레벨을 결정할 수 있다. 논리 레벨은 논리 하이 레벨 또는 노리 로우 레벨일 수 있다. 노드가 양의 공급 전압(VDD)으로 프리차지되는 경우 노드의 논리 레벨은 논리 하이 레벨로 표현될 수 있고, 노드가 음의 공급 전압(VSS)으로 프리차지되는 경우 노드의 논리 레벨은 논리 로우 레벨로 표현될 수 있다. 제1 서브 마스터 래치 회로(11)의 출력이 제2 서브 마스터 래치 회로(12)로 피드백되고, 제2 서브 마스터 래치 회로(12)의 출력이 제1 서브 마스터 래치 회로(11)로 피드백됨으로써 제1 마스터 노드(ML) 및 제2 마스터 노드(MLN)의 논리 레벨이 안정적으로 유지될 수 있다.
도 1을 참조하면, 제1 마스터 노드(ML)의 논리 레벨은 제2 경로(path 2)를 통해 제1 서브 마스터 래치 회로(11)에 전달될 수 있고, 제2 마스터 노드(MLN)의 논리 레벨은 제1 경로(path 1)를 통해 제2 서브 마스터 래치 회로(12)에 전달될 수 있다. 즉, 제1 및 2 마스터 노드들(ML, MLN)의 논리 레벨을 안정적으로 유지시키기 위하여, 제1 및 2 마스터 래치 회로들(11, 12) 간의 연결이 복잡해질 수 있다. 따라서, 플립 플롭의 집적도를 향상시키기 위하여, 제1 및 2 경로들(path 1, 2)의 구조 및 제1 및 2 경로들(path 1, 2)을 설계하는 방법이 중요할 수 있다.
슬레이브 래치 회로(20)는 제1 서브 슬레이브 래치 회로(21) 및 제2 서브 슬레이브 래치 회로(22)를 포함할 수 있다.
제1 서브 슬레이브 래치 회로(21)는 제2 마스터 노드(MLN)의 논리 레벨 및 제2 슬레이브 노드(SLN)의 논리 레벨을 수신하고, 클럭 신호(CK)에 따라 제1 슬레이브 노드(SL)의 논리 레벨을 결정할 수 있다. 제2 서브 슬레이브 래치 회로(22)는 제1 마스터 노드(ML)의 논리 레벨 및 제1 슬레이브 노드(SL)의 논리 레벨 수신하고, 클럭 신호(CK)에 따라 제2 슬레이브 노드(SLN)의 논리 레벨을 결정할 수 있다. 제1 서브 슬레이브 래치 회로(21)의 출력이 제2 서브 슬레이브 래치 회로(22)의 입력으로 피드백되고, 제2 서브 슬레이브 래치 회로(22)의 출력이 제1 서브 슬레이브 래치 회로(21)로 입력으로 피드백됨으로써 제1 슬레이브 노드(SL) 및 제2 슬레이브 노드(SLN)의 논리 레벨이 안정적으로 유지될 수 있다.
도 1을 참조하면, 제1 슬레이브 노드(SL)의 논리 레벨은 제3 경로(path 3)를 통해 제2 서브 슬레이브 래치 회로(22)에 전달될 수 있고, 제2 슬레이브 노드(SLN)의 논리 레벨은 제4 경로(path 4)를 통해 제1 서브 슬레이브 래치 회로(21)에 전달될 수 있다. 즉, 제1 및 2 슬레이브 노드들(SL, SLN)의 논리 레벨을 안정적으로 유지시키기 위하여, 제1 및 2 슬레이브 래치 회로들(21, 22) 간의 연결이 복잡해질 수 있다. 따라서, 플립 플롭의 집적도를 향상시키기 위하여, 제3 및 4 경로들(path 3, 4)의 구조 및 제3 및 4 경로들(path 3, 4)을 설계하는 방법이 중요할 수 있다.
도면들을 참조하여 후술되는 바와 같이, 본 개시의 예시적 실시 예에 따른 플립 플롭(1)은, 다중 높이 표준 셀로 구현됨으로써 제1 내지 4 경로들(path 1 내지 4)의 복잡도가 낮아질 수 있다. 따라서, 플립 플롭(1)을 포함하는 집적 회로의 성능 및 집적도는 향상될 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 플립 플롭의 동작을 설명하는 타이밍도이다.
도 1 및 도 2를 참조하면, 플립 플롭(1)은 클럭 신호(CK)의 상승 엣지(rising edge)에 따라 데이터 신호(D)를 래칭함으로써 출력 신호(Q)를 생성할 수 있다. 구체적으로, 플립 플롭(1)은 클럭 신호(CK)의 상승 엣지가 생성되는 제1 내지 3 시간(t1, t2, t3)에 데이터 신호(D)의 논리 레벨을 래칭함으로써 출력 신호(Q)의 논리 레벨을 결정할 수 있다. 예를 들어, 플립 플롭(1)은 제1 시간(t1)에 데이터 신호(D)의 논리 로우 레벨을 래칭함으로써 출력 신호(Q)의 논리 레벨을 논리 로우 레벨로 결정할 수 있고, 제2 시간(t2)에 데이터 신호(D)의 논리 하이 레벨을 래칭함으로써 출력 신호(Q)의 논리 레벨을 논리 하이 레벨로 결정할 수 있고, 제3 시간(t3)에 데이터 신호(D)의 논리 하이 레벨을 래칭함으로써 출력 신호(Q)의 논리 레벨을 논리 하이 레벨로 결정할 수 있다. 실시 예는 이에 제한되지 않으며, 일부 실시 예들에서 플립 플롭(1)은 하강 엣지(falling edge)에 따라 데이터 신호(D)를 래칭함으로써 출력 신호(Q)를 생성할 수도 있다.
제1 마스터 노드(ML)의 논리 레벨은, 클럭 신호(CK)의 논리 레벨이 논리 로우 레벨이면 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 제1 마스터 노드(ML)의 논리 레벨은, 클럭 신호(CK)의 논리 레벨이 논리 하이 레벨로 천이되면 클럭 신호(CK)의 논리 레벨이 천이되기 직전의 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 제2 마스터 노드(MLN)의 논리 레벨은, 제1 마스터 노드(ML)의 논리 레벨의 반전된 논리 레벨과 동일할 수 있다.
제1 슬레이브 노드(SL)의 논리 레벨은, 클럭 신호(CK)의 논리 레벨이 논리 로우 레벨이면, 이전의 논리 레벨을 유지할 수 있다. 제1 슬레이브 노드(SL)의 논리 레벨은, 클럭 신호(CK)의 논리 레벨이 논리 하이 레벨로 천이되면 클럭 신호(CK)의 논리 레벨이 천이되기 직전의 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 제2 슬레이브 노드(SLN)의 논리 레벨은, 제1 슬레이브 노드(SL)의 논리 레벨의 반전된 논리 레벨과 동일할 수 있다. 본 개시의 예시적 실시 예에 따른 플립 플롭(1)은 클럭 신호(CK)의 논리 레벨을 반전시킨 반전된 클럭 신호(CKN)를 필요로 하지 않으므로, 반전된 클럭 신호(CKN)를 생성하기 위한 클럭 버퍼 또는 클럭 인버터를 구비하지 않을 수 있다. 따라서, 클럭 버퍼 또는 클럭 인버터가 클럭 신호(CK)를 기초로 소모하는 전력을 절약할 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 트랜지스터 레벨의 플립 플롭을 설명하는 도면이다.
도 3을 참조하면, 플립 플롭(200)은 데이터 인버터(D_INV), 마스터 래치 회로(210), 슬레이브 래치 회로(220) 및 출력 인버터(Q_INV)를 포함할 수 있다. 도 3의 플립 플롭(200)은 도 1의 플립 플롭(1)을 트랜지스터 레벨로 도시한 것일 수 있다. 따라서, 도 1을 참조하여 전술된 설명과 중복되는 설명은 생략될 수 있다.
마스터 래치 회로(210)는 제1 서브 마스터 래치 회로(211) 및 제2 서브 마스터 래치 회로(212)를 포함할 수 있다.
제1 서브 마스터 래치 회로(211)는 복수의 트랜지스터들(P11 내지 P13, N11 내지 N13)을 포함할 수 있다. 트랜지스터 P11 내지 P13은 P-타입 트랜지스터일 수 있으나, 실시 예는 이에 제한되지 않는다. 트랜지스터 P11의 게이트 단에는 클럭 신호(CK)가 입력될 수 있고, 트랜지스터 P12의 게이트 단에는 데이터 신호(D)가 입력될 수 있고, 트랜지스터 P13의 게이트 단에는 제2 경로(path 2)를 따라 전달되는 제1 마스터 노드(ML)의 신호가 입력될 수 있다. 트랜지스터 N11 내지 N13은 N-타입 트랜지스터일 수 있으나, 실시 예는 이에 제한되지 않는다. 트랜지스터 N11의 게이트 단에는 데이터 신호(D)가 입력될 수 있고, 트랜지스터 N12의 게이트 단에는 클럭 신호(CK)가 입력될 수 있고, 트랜지스터 N13의 게이트 단에는 제2 경로(path 2)를 따라 전달되는 제1 마스터 노드(ML)의 신호가 입력될 수 있다.
제2 서브 마스터 래치 회로(212)는 제1 서브 마스터 래치 회로(211)와 동일한 구조를 가질 수 있다. 구체적으로, 제2 서브 마스터 래치 회로(212)는 복수의 트랜지스터들(P21 내지 P23, N21 내지 N23)을 포함할 수 있다. 제1 서브 마스터 래치 회로(211)를 참조하여 전술된 내용은 제2 서브 마스터 래치 회로(212)에도 적용될 수 있다. 즉, 트랜지스터 P23의 게이트 단에는 제1 경로(path 1)를 따라 전달되는 제2 마스터 노드(MLN)의 신호가 입력될 수 있다. 트랜지스터 N23의 게이트 단에는 제1 경로(path 1)를 따라 전달되는 제2 마스터 노드(MLN)의 신호가 입력될 수 있다.
제1 서브 슬레이브 래치 회로(221)는 복수의 트랜지스터들(P31 내지 P33, N31 내지 N33)을 포함할 수 있다. 트랜지스터 P31의 게이트 단에는 제4 경로(path 4)를 따라 전달되는 제2 슬레이브 노드(SLN)의 신호가 입력될 수 있고, 트랜지스터 P32의 게이트 단에는 제2 마스터 노드(MLN)의 신호가 입력될 수 있고, 트랜지스터 P33의 게이트 단에는 클럭 신호(CK)가 입력될 수 있다. 트랜지스터 N31의 게이트 단에는 클럭 신호(CK)가 입력될 수 있고, 트랜지스터 N32의 게이트 단에는 제4 경로(path 4)를 따라 전달되는 제2 슬레이브 노드(SLN)의 신호가 입력될 수 있고, 트랜지스터 N33의 게이트 단에는 제2 마스터 노드(MLN)의 신호가 입력될 수 있다.
제2 서브 슬레이브 래치 회로(222)는 제1 서브 슬레이브 래치 회로(211)와 동일한 구조를 가질 수 있다. 구체적으로, 제2 서브 슬레이브 래치 회로(222)는 복수의 트랜지스터들(P41 내지 P43, N41 내지 N43)을 포함할 수 있다. 즉, 트랜지스터 P41의 게이트 단에는 제3 경로(path 3)를 따라 전달되는 제1 슬레이브 노드(SL)의 신호가 입력될 수 있다. 트랜지스터 N42의 게이트 단에는 제3 경로(path 3)를 따라 전달되는 제1 슬레이브 노드(SL)의 신호가 입력될 수 있다.
본 개시의 실시 예에 따른 플립 플롭(200)은 제1 내지 4 경로(path 1 내지 path 4)에 의해 라우팅 복잡도가 상승할 수 있다. 따라서, 라우팅 복잡도를 개선하기 위하여 제1 내지 4 경로(path 1 내지 path 4)의 구조가 중요할 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다. 구체적으로, 도 4는 제1 내지 6 셀(C1a 내지 C6)을 포함하는 집적 회로(40)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다. 본 명세서에서, X축 방향 및 Y축 방향은 제1 방향 및 제2 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다.
집적 회로(40)는 제1 내지 4 행들(R1 내지 R4)에 배치되는 제1 내지 6 셀들(C1a 내지 C6)을 포함할 수 있다. 제1 내지 4 행들(R1 내지 R4)은 제1 방향으로 연장될 수 있다. 셀(cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 미리 정의된 기능을 수행하도록 설계될 수 있고, 표준 셀(standard cell)로서 지칭될 수도 있다. 집적 회로(40)는 다수의 다양한 셀들을 포함할 수 있고, 셀들은 복수의 행들에 따라 정렬되어 배치될 수 있다. 도 4의 일부 셀(C1a, C2, C3, C5, C6)과 같이, 하나의 행에 배치되는 셀은 단일 높이 셀(single height cell)로 지칭될 수 있고, 도 4의 일부 셀(C4)과 같이 2이상의 상호 인접한 행들에 연속적으로 배치되는 셀은 다중 높이 셀(multiple height cell)로 지칭될 수 있다.
제1 내지 4 행들(R1 내지 R4)의 경계 상에 제1 방향으로 연장되는 제1 내지 제5 파워 라인들(PL1 내지 PL5)이 연장될 수 있다. 양의 공급 전압(VDD)을 제공하는 파워 라인과 음의 공급 전압(VSS)을 제공하는 파워 라인은 교번하여 배치될 수 있다. 예를 들어, 제1, 3, 5 파워 라인들(PL1, PL3, PL5)은 양의 공급 전압(VDD)을 제공하는 파워 라인일 수 있고, 제2, 4 파워 라인들(PL2, PL4)은 음의 공급 전압(VSS)을 제공하는 파워 라인일 수 있다. 제1 내지 5 파워 라인들(PL1 내지 PL5)은 X 축 방향으로 연장되는 배선들이 형성되는 제1 배선층(M1)에 형성될 수 있다.
제1 셀(C1a)은 도 1을 참조하여 전술된 플립 플롭(1)에 대응하는 셀일 수 있다. 본 명세서에서, 플립 플롭(1)에 대응하는 셀은 플립 플롭 셀로 지칭될 수 있다. 제1 셀(C1a)은 데이터 인버터(D_INV) 블록, 제1 마스터 래치(M_LATCH 1) 블록, 제2 마스터 래치(M_LATCH 2) 블록, 제1 슬레이브 래치(S_LATCH 1) 블록, 제2 슬레이브 래치(S_LATCH 2) 블록 및 출력 인버터(Q_INV) 블록이 순차적으로 배치되는 레이아웃을 포함할 수 있다. 본 명세서에서, 블록은 논리 게이트, 콤플렉스 논리 게이트, 래치 등에 대응하는 레이아웃을 의미할 수 있다.
도 1을 참조하여 전술된 바와 같이, 제1 마스터 노드(ML)의 논리 레벨은 제2 경로(path 2) 를 통해 제1 서브 마스터 래치 회로(11)에 전달되고, 제2 마스터 노드(MLN)의 논리 레벨은 제1 경로(path 1) 를 통해 제2 서브 마스터 래치 회로(12)에 전달되고, 제1 슬레이브 노드(SL)의 논리 레벨은 제3 경로(path 3)를 통해 제2 서브 슬레이브 래치 회로(22)에 전달되고, 제2 슬레이브 노드(SLN)의 논리 레벨은 제4 경로(path 4)를 통해 제1 서브 슬레이브 래치 회로(21)에 전달될 수 있다. 따라서, 도 3에 도시된 바와 같이, 제1 셀(C1a)이 단일 높이 셀인 경우, 제1 행(R1)에서 제1 내지 4 경로(path 1 내지 4)가 형성되어야 하므로, 배선의 복잡도가 높아질 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 배선층을 설명하기 위한 단면도이다. 도 5를 참조하면, 기판(500) 상에 복수의 층들(510 내지 590)이 형성될 수 있다. 기판(500)에 셀(600)이 형성될 수 있고, 셀(600)은 도 4를 참조하여 전술된 제1 내지 6 셀(C1a 내지 C6) 중 하나일 수 있다. 다만, 실시 예는 이에 제한되지 않는다. 도 5는 셀(600) 상에 형성되는 복수의 층들(510 내지 590)을 설명하는 단면도일 뿐, 실제적인 표준 셀의 단면도와 상이할 수 있다.
제1 층(510)은 컨택층으로 지칭될 수 있고, 트랜지스터의 게이트 전극과 연결되는 게이트 컨택(CB) 및 트랜지스터의 소스/드레인 영역(S/D region)과 연결되는 소스/드레인 컨택(CA)이 형성될 수 있다. 제1 층(510)은 M0로 지칭될 수 있고, 셀(600) 및 제1 층(510)은 FEOL(Front End-Of-Line) 공정에서 형성될 수 있다.
본 명세서에서, 제2 층(520)은 컨택 비아층으로 지칭될 수 있고, V0로 지칭될 수도 있다. 제3 층(530)은 제1 배선층(M1)으로 지칭될 수 있다. 제4 층(540)은 제1 비아층(V1)으로 지칭될 수 있다. 제5 층(550)은 제2 배선층(M2)로 지칭될 수 있다. 제6 층(560)은 제2 비아층(V2)으로 지칭될 수 있다. 제7 층(570)은 제3 배선층(M3)으로 지칭될 수 있다. 제8 층(580)은 제3 비아층(V3)으로 지칭될 수 있다. 제9 층(590)은 제4 배선층(M4)으로 지칭될 수 있다. 제2 내지 9 층들(520 내지 590)은 BEOL(Back End-Of-Line) 공정에서 형성될 수 있다. 후술되는 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 상위 배선층의 패턴과 하위 배선층의 패턴 사이 연결을 나타내기 위하여 비아(via)는 상위 배선층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 단일 높이 플립 플롭 셀을 설명하는 레이아웃도이다. 구체적으로, 도 6은, 도 4를 참조하여 전술된 제1 셀(C1a)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다.
도 6을 참조하면, 제1 셀(C1a)은 제1 방향으로 연장되는 제1 행(R1)에 배치되는 단일 높이 셀일 수 있다. 도시되지 않았으나, 제1 셀(C1a)은 도 3을 참조하여 전술된 플립 플롭(200)을 구성하는 트랜지스터들을 포함할 수 있다. 본 명세서에서, 트랜지스터들은 임의의 구조들을 가질 수 있다. 예를 들면, 트랜지스터들은, 핀(fin) 형태로 연장되는 활성 패턴 및 게이트 전극에 의해서 형성되는 FinFET(fin field effect transistor)을 포함할 수 있다. 트랜지스터들은, 상호 평행하게 연장되는 복수의 나노시트들(nanosheets) 및 게이트 전극에 의해서 형성되는 MBCFET(multi-bridge channel FET)을 포함할 수도 있다. 트랜지스터들은, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET를 포함할 수도 있다. 트랜지스터들은, 도 2의 Z축 방향으로 상호 이격된 소스/드레인 영역들, 및 채널 영역을 둘러싸는 게이트 전극을 포함하는 VFET(vertical FET)를 포함할 수도 있다. 트랜지스터들은, CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)뿐만 아니라, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다.
도 6을 참조하면, 제1 셀(C1a)은 데이터 인버터(D_INV) 블록, 제1 마스터 래치(M_LATCH 1) 블록, 제2 마스터 래치(M_LATCH 2) 블록, 제1 슬레이브 래치(S_LATCH 1) 블록, 제2 슬레이브 래치(S_LATCH 2) 블록 및 출력 인버터(Q_INV) 블록을 포함할 수 있다.
제1 배선층(M1)에서 제1 방향으로 형성되는 배선들은 제1 셀(C1a)에 포함되는 블록들을 상호 연결할 수 있다. 제1 배선층(M1)에 형성되는 배선들은 디자인 룰(design rule)을 충족시키기 위하여, 상호 제1 피치(p1)만큼 이격되는 제1 내지 4 트랙들(TR11 내지 TR14)을 따라 정렬될 수 있다.
구체적으로, 데이터 인버터(D_INV) 블록은, 반전된 데이터 신호를 제2 마스터 래치(M_LATCH 2) 블록에 전달할 수 있다. 제1 마스터 래치(M_LATCH 1) 블록은 제2 마스터 노드(MLN) 배선을 통해 제2 마스터 노드(MLN)의 논리 레벨을 제1 슬레이브 래치(S_LATCH 1) 블록에 전달할 수 있다. 도시되지 않았으나, 제2 마스터 노드(MLN) 배선은 제1 슬레이브 래치(S_LATCH 1) 블록에 포함되는 게이트 전극과 연결될 수 있다.
제1 마스터 래치(M_LATCH 1) 블록은 제1 배선(P11)을 통해 제2 마스터 노드(MLN)의 논리 레벨을 제2 마스터 래치(M_LATCH 2) 블록에 전달할 수 있다. 즉, 제1 배선(P11)은 제1 경로(path 1)를 형성하는 구조에 포함될 수 있다. 도시되지 않았으나, 제1 배선(P11)은 제2 마스터 래치(M_LATCH 2) 블록에 포함되는 게이트 전극과 연결될 수 있다.
제2 마스터 래치(M_LATCH 2) 블록은 제2 배선(P12)을 통해 제1 마스터 노드(ML)의 논리 레벨을 제1 마스터 래치(M_LATCH 1) 블록에 전달할 수 있다. 즉, 제2 배선(P12)은 제2 경로(path 2)를 형성하는 구조에 포함될 수 있다. 도시되지 않았으나, 제2 배선(P12)은 제1 마스터 래치(M_LATCH 1) 블록에 포함되는 게이트 전극과 연결될 수 있다.
제2 마스터 래치(M_LATCH 2) 블록은, 제1 마스터 노드(ML) 배선을 통해 제1 마스터 노드(ML)의 논리 레벨을 제2 슬레이브 래치(S_LATCH 2) 블록에 전달할 수 있다. 도시되지 않았으나, 제1 마스터 노드(ML) 배선은 제2 슬레이브 래치(S_LATCH 2) 블록에 포함되는 게이트 전극과 연결될 수 있다.
제1 슬레이브 래치(S_LATCH 1) 블록은 제3 배선(P13)을 통해 제1 슬레이브 노드(SL)의 논리 레벨을 제2 슬레이브 래치(S_LATCH 2) 블록에 전달할 수 있다. 즉, 제3 배선(P13)은 제3 경로(path 3)를 형성하는 구조에 포함될 수 있다. 도시되지 않았으나, 제3 배선(P13)은 제2 슬레이브 래치(S_LATCH 2) 블록에 포함되는 게이트 전극과 연결될 수 있다.
제2 슬레이브 래치(S_LATCH 2) 블록은 제4 배선(P14)을 통해 제2 슬레이브 노드(SLN)의 논리 레벨을 제1 슬레이브 래치(S_LATCH 1) 블록에 전달할 수 있다. 즉, 제4 배선(P14)은 제4 경로(path 4)를 형성하는 구조에 포함될 수 있다. 도시되지 않았으나, 제4 배선(P14)은 제1 슬레이브 래치(S_LATCH 1) 블록에 포함되는 게이트 전극과 연결될 수 있다.
제1 셀(C1a)은 제1 내지 4 게이트 전극들(G11 내지 G14)을 포함할 수 있다. 제1 내지 4 게이트 전극들(G11 내지 G14)은 제2 방향으로 연장될 수 있고, 클럭(CK) 배선을 통해 클럭 신호(CK)를 공통으로 수신할 수 있다. 도 6에 도시된 바와 같이, 본 발명의 실시 예에 따른 플립 플롭(1)에 대응하는 셀(C1a)이 하나의 행(R1)에 배치되는 경우, 라우팅을 위한 배선들의 복잡도가 높아지므로 설계의 자유도 및 셀 성능이 열화될 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다. 구체적으로, 도7은 제1 내지 6 셀(C1b 내지 C6)을 포함하는 집적 회로(50)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다.
집적 회로(50)는 제1 내지 제4 행들(R1 내지 R4)에 배치되는 제1 내지 6 셀들(C1b 내지 C6)을 포함할 수 있다. 도 4의 제1 셀(C1a)과 달리, 제1 셀(C1b)은 다중 높이 셀일 수 있다. 즉, 제1 셀(C1b)은 제1 및 제2 행(R1 및 R2)에 걸쳐 배치될 수 있다. 구체적으로, 데이터 인버터(D_INV) 블록, 제1 마스터 래치(M_LATCH 1) 블록, 제1 슬레이브 래치(S_LATCH 1) 블록은 제1 행(R1)에 배치될 수 있고, 출력 인버터(Q_INV) 블록, 제2 마스터 래치(M_LATCH 2) 블록, 제2 슬레이브 래치(S_LATCH 2) 블록은 제2 행(R2)에 배치될 수 있다.
다만, 실시 예는 이에 제한되지 않으며, 제1 마스터 래치(M_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 2) 블록은 서로 교체(swap)될 수 있고, 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록은 서로 교체(swap)될 수 있다. 즉, 제1 마스터 래치(M_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 2) 블록은 제2 방향으로 인접하도록 제1 및 2 행(R1, R2)에 배치될 수 있고, 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록은 제2 방향으로 인접하도록 제1 및 2 행(R1, R2)에 배치될 수 있다. 도 7에서, 도 1의 마스터 래치 회로(10)에 포함되는 블록들, 즉 제1 마스터 래치(M_LATCH 1) 블록 및 제2 마스터 래치(M_LATCH 2) 블록이, 도 1의 슬레이브 래치 회로(20)에 포함되는 블록들, 즉 제1 슬레이브 래치(M_SLAVE 1) 블록 및 제2 슬레이브 래치(M_SLAVE 2) 블록의 좌측에 인접하도록 배치된 것으로 도시되었으나, 실시 예는 이에 제한되지 않는다. 즉, 마스터 래치 회로(10)에 포함되는 블록들, 즉 제1 마스터 래치(M_LATCH 1) 블록 및 제2 마스터 래치(M_LATCH 2) 블록은, 도 1의 슬레이브 래치 회로(20)에 포함되는 블록들, 즉 제1 슬레이브 래치(M_SLAVE 1) 블록 및 제2 슬레이브 래치(M_SLAVE 2) 블록의 우측에 인접하도록 배치될 수도 있다.
제1 마스터 래치(M_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 1) 블록이 제2 방향으로 인접하도록 배치됨으로써, 제1 마스터 래치(M_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 1) 블록은 클럭 신호(CK)가 인가되는 게이트 전극을 공유할 수 있다. 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 1) 블록이 제2 방향으로 인접하도록 배치됨으로써, 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 1) 블록은 클럭 신호(CK)가 인가되는 게이트 전극을 공유할 수 있다. 게이트 전극의 구체적인 구조는 도 8을 통해 상세히 후술될 수 있다.
제1 셀(C1b)은 다중 높이 셀이므로, 도 4의 제1 셀(C1a)에 비하여, 플립 플롭(1)에 포함되는 제1 내지 4 경로들(path1 내지 4)을 구성하는 배선들이 배치되는 공간이 넓어질 수 있고, 라우팅 복잡도가 개선될 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 다중 높이 플립 플롭 셀을 설명하는 레이아웃도이다. 구체적으로, 도 8은 도 7을 참조하여 전술된 제1 셀(C1b)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다.
도 8을 참조하면, 제1 셀(C1b)은 제1 방향으로 연장되는 제1 및 2 행들(R1, R2)에 걸쳐 배치되는 다중 높이 셀일 수 있다. 도시되지 않았으나, 제1 셀(C1b)은 도 4를 참조하여 전술된 플립 플롭(200)을 구성하는 트랜지스터들을 포함할 수 있다.
도 8을 참조하면, 일부 실시예들에서, 데이터 인버터(D_INV) 블록, 제1 마스터 래치(M_LATCH 1) 블록 및 제1 슬레이브 래치(S_LATCH 1) 블록은 제1 행(R1)에 배치될 수 있고, 출력 인버터(Q_INV) 블록, 제2 마스터 래치(M_LATCH 2) 블록 및 제2 슬레이브 래치(S_LATCH 2) 블록은 제2 행(R2)에 배치될 수 있다.
제1 마스터 래치(M_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 2) 블록은 제2 방향으로 인접하도록 배치될 수 있고, 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록은 제2 방향으로 인접하도록 배치될 수 있다.
제1 셀(C1b)은 제1 내지 10 게이트 전극들(G21 내지 G30)을 포함할 수 있다. 제2 게이트 전극(G22) 및 제5 게이트 전극(G25)은 제1 및 2 행(R1, R2)에 걸쳐 연속적으로 형성될 수 있다. 제2 게이트 전극(G22)은 클럭(CK) 배선과 연결됨으로써 제1 및 2 마스터 래치(M_LATCH 1, M_LATCH 2) 블록들에 클럭 신호를 공통적으로 전달할 수 있다. 제5 게이트 전극(G25)은 클럭(CK) 배선과 연결됨으로써 제1 및 2 슬레이브 래치(S_LATCH 1, S_LATCH 2) 블록들에 공통적으로 클럭 신호를 전달할 수 있다. 즉, 게이트 전극을 통해 클럭 신호를 라우팅함으로써, 배선층들에 형성되는 배선의 복잡도가 개선될 수 있다.
제1 배선층(M1)에서 제1 방향으로 형성되는 배선들은 제1 셀(C1b)에 포함되는 블록들을 상호 연결할 수 있다. 제1 배선층(M1)에 형성되는 배선들은 디자인 룰(design rule)을 충족시키기 위하여, 제1 내지 4 트랙들(TR11 내지 TR14) 및 제5 내지 8 트랙들(TR21 내지 TR24)을 따라 정렬될 수 있다. 제1 내지 4 트랙들(TR11 내지 TR14)은 제1 피치(p1)만큼 상호 이격될 수 있고, 제5 내지 8 트랙들(TR21 내지 TR24)은 제1 피치(p1)만큼 상호 이격될 수 있다.
제1 마스터 래치(M_LATCH 1) 블록은 제1 배선층(M1)에 형성되는 제2 마스터 노드(MLN) 배선을 통해 제2 마스터 노드(MLN)의 논리 레벨을 제1 슬레이브 래치(S_LATCH 1) 블록에 전달할 수 있다. 제2 마스터 노드(MLN) 배선은 제1 슬레이브 래치(S_LATCH 1) 블록에 포함되는 제4 게이트 전극(G24)과 연결될 수 있다.
제1 마스터 래치(M_LATCH 1) 블록은 제1 배선(P21)을 통해 제2 마스터 노드(MLN)의 논리 레벨을 제2 마스터 래치(M_LATCH 2) 블록에 전달할 수 있다. 제1 배선(P21)은 제2 방향으로 연장될 수 있고, 제2 배선층(M2)에 형성될 수 있다. 제1 배선(P21)은 제2 마스터 래치(M_LATCH 2) 블록에 포함되는 제8 게이트 전극(G28)과 전기적으로 연결될 수 있다. 제1 배선(P21)은 도 1을 참조하여 전술된 제1 경로(path 1)를 형성하는 구조일 수 있다.
제2 마스터 래치(M_LATCH 2) 블록은, 제1 배선층(M1)에 형성되는 제1 마스터 노드(ML) 배선을 통해 제1 마스터 노드(ML)의 논리 레벨을 제2 슬레이브 래치(S_LATCH 2) 블록에 전달할 수 있다. 제1 마스터 노드(ML) 배선은 제2 슬레이브 래치(S_LATCH 2) 블록에 포함되는 제9 게이트 전극(G29)과 연결될 수 있다.
제2 마스터 래치(M_LATCH 2) 블록은, 제2 배선층(M2)에 형성되는 제2 배선(P22)을 통해 제1 마스터 노드(ML)의 논리 레벨을 제1 마스터 래치(M_LATCH 1) 블록에 전달할 수 있다. 제2 배선(P22)은 제2 방향으로 연장될 수 있고, 제2 배선층(M2)에 형성될 수 있다. 제2 배선(P22)은 제1 마스터 래치(M_LATCH 1) 블록에 포함되는 제3 게이트 전극(G23)과 전기적으로 연결될 수 있다. 제2 배선(P22)은 도 1을 참조하여 전술된 제2 경로(path 2)를 형성하는 구조일 수 있다.
제1 슬레이브 래치(S_LATCH 1) 블록은 제3 배선(P23)을 통해 제1 슬레이브 노드(SL)의 논리 레벨을 제2 슬레이브 래치(S_LATCH 2) 블록에 전달할 수 있다. 제3 배선(P23)은 제2 방향으로 연장될 수 있고, 제2 배선층(M2)에 형성될 수 있다. 제3 배선(P23)은 제2 슬레이브 래치(S_LATCH 2) 블록에 포함되는 제10 게이트 전극(G30)과 전기적으로 연결될 수 있다. 제3 배선(P23)은 도 1을 참조하여 전술된 제3 경로(path 3)를 형성하는 구조일 수 있다.
제2 슬레이브 래치(S_LATCH 2) 블록은 제4 배선(P24)을 통해 제2 슬레이브 노드(SLN)의 논리 레벨을 제1 슬레이브 래치(S_LATCH 1) 블록에 전달할 수 있다. 제4 배선(P24)은 제2 방향으로 연장될 수 있고, 제2 배선층(M2)에 형성될 수 있다. 제4 배선(P24)은 제1 슬레이브 래치(S_LATCH 1) 블록에 포함되는 제6 게이트 전극(G26)과 전기적으로 연결될 수 있다. 제4 배선(P24)은 도 1을 참조하여 전술된 제4 경로(path 4)를 형성하는 구조일 수 있다.
도 6에 도시된 제1 셀(C1a)에서, 하나의 행 내의 4개의 트랙들을 따라 라우팅 배선들이 정렬된다. 반면, 도 8의 제1 셀(C1b)에서, 하나의 행 내에서 적어도 하나의 트랙(예를 들어, 제2 트랙(TR12), 제6 트랙(TR22) 또는 제8 트랙(TR24))을 따라 라우팅 배선이 정렬되지 않을 수 있으므로, 라우팅 배선들 간의 간섭이 적어질 수 있고, 플립 플롭의 라우팅 복잡도를 개선시킬 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다. 구체적으로, 도 9는 제1 내지 6 셀(C1c 내지 C6)을 포함하는 집적 회로(60)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다.
집적 회로(60)에 포함되는 제1 셀(C1c)은 다중 높이 셀일 수 있다. 도 7의 제1 셀(C1b)과 달리, 제1 마스터 래치(M_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록은 제2 방향으로 인접하도록 제1 및 2 행(R1, R2)에 배치될 수 있다. 제1 마스터 래치(M_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록이 제2 방향으로 인접함으로써, 제1 마스터 래치(M_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록은 클럭 신호(CK)가 인가되는 게이트 전극 뿐만 아니라 제1 마스터 노드(ML) 신호가 인가되는 게이트 전극을 공유할 수 있다. 따라서, 도 1의 제2 경로(path 2)를 위한 배선 복잡도가 개선될 수 있다. 게이트 전극의 구체적인 구조는 도 10을 통해 후술될 수 있다.
또한, 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 2) 블록은 제2 방향으로 인접하도록 제1 및 2 행(R1, R2)에 배치될 수 있다. 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 2) 블록이 제2 방향으로 인접함으로써, 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 2) 블록은 클럭 신호(CK)가 인가되는 게이트 전극 뿐만 아니라 제2 마스터 노드(MLN) 신호가 인가되는 게이트 전극을 공유할 수 있다. 따라서, 도 1의 제1 경로(path 1)를 위한 배선 복잡도가 개선될 수 있다. 게이트 전극의 구체적인 구조는 도 10을 통해 후술될 수 있다.
제1 셀(C1c)은 다중 높이 셀이므로, 플립 플롭(1)에 포함되는 제1 내지 4 경로들(path1 내지 4)을 구성하는 배선들이 배치되는 공간이 넓어질 수 있고, 라우팅 복잡도가 개선될 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 다중 높이 플립 플롭 셀을 설명하는 레이아웃도이다. 구체적으로, 도 10은 도 9를 참조하여 전술된 제1 셀(C1c)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다.
도 10을 참조하면, 제1 셀(C1c)은 제1 방향으로 연장되는 제1 및 2 행들(R1, R2)에 걸쳐 배치되는 다중 높이 셀일 수 있다. 도시되지 않았으나, 제1 셀(C1c)은 적어도 하나의 활성 영역을 포함할 수 있다. 활성 영역 상에 도 1을 참조하여 전술된 플립 플롭(1)을 구성하는 트랜지스터들이 형성될 수 있다. 예를 들어, 마스터 래치(M_LATCH 1) 블록은, 도 1의 제1 서브 마스터 래치 회로(11)에 포함되는 오어 게이트(OR1) 및 낸드 게이트(NAND1)를 구성하는 트랜지스터들을 포함할 수 있다. 또는, 마스터 래치(M_LATCH 1) 블록은, 도 3의 제1 서브 마스터 래치 회로(211)에 포함되는 트랜지스터들(P11 내지 P13, N11 내지 N13)을 포함할 수 있다.
도 10을 참조하면, 일부 실시 예들에서, 데이터 인버터(D_INV) 블록, 제1 마스터 래치(M_LATCH 1) 블록 및 제1 슬레이브 래치(S_LATCH 1) 블록은 제1 행(R1)에 배치될 수 있고, 출력 인버터(Q_INV) 블록, 제2 마스터 래치(M_LATCH 2) 블록 및 제2 슬레이브 래치(S_LATCH 2) 블록은 제2 행(R2)에 배치될 수 있다.
제1 마스터 래치(M_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록은 제2 방향으로 인접하도록 배치될 수 있고, 제2 마스터 래치(M_LATCH 2) 블록과 제1 슬레이브 래치(S_LATCH 1) 블록은 제2 방향으로 인접하도록 배치될 수 있다.
제1 셀(C1c)은 제1 내지 8 게이트 전극들(G31 내지 G38)을 포함할 수 있다. 제2 게이트 전극(G32) 및 제5 게이트 전극(G35)은 제1 및 2 행(R1, R2)에 걸쳐 연속적으로 형성될 수 있다. 제2 게이트 전극(G32)은 클럭(CK) 배선과 연결됨으로써 제1 마스터 래치(M_LATCH 1) 블록 및 2 슬레이브 래치(S_LATCH 2) 블록들에 클럭 신호를 공통적으로 전달할 수 있다. 제5 게이트 전극(G35)은 클럭(CK) 배선과 연결됨으로써 제1 슬레이브 래치(S_LATCH 1) 및 2 마스터 래치(M_LATCH 2) 블록들에 공통적으로 클럭 신호를 전달할 수 있다. 즉, 게이트 전극을 통해 클럭 신호가 라우팅됨으로써, 배선층들에 형성되는 배선의 복잡도가 개선될 수 있다.
제3 게이트 전극(G33) 및 제4 게이트 전극(G34)은 제1 및 2 행(R1, R2)에 걸쳐 연속적으로 형성될 수 있다. 제3 게이트 전극(G33)은 제1 마스터 노드(ML) 배선과 연결됨으로써, 제1 마스터 래치(M_LATCH 1) 블록 및 제2 슬레이브 래치(S_LATCH 2) 블록에 공통적으로 제1 마스터 노드(ML) 신호를 제공할 수 있다. 따라서, 제1 마스터 노드(ML)의 신호를 전달하는 제2 경로(path 2)의 복잡도가 개선될 수 있다. 제4 게이트 전극(G34)은 제2 마스터 노드(MLN) 배선과 연결됨으로써, 제1 슬레이브 래치(S_LATCH 1) 블록 및 제2 마스터 래치(M_LATCH 2) 블록에 공통적으로 제2 마스터 노드(MLN) 신호를 제공할 수 있다. 즉, 게이트 전극을 통해 제1 마스터 노드(ML) 신호 및 제2 마스터 노드(MLN) 신호가 라우팅됨으로써, 배선층들에 형성되는 배선의 복잡도가 개선될 수 있다.
제1 슬레이브 래치(S_LATCH 1) 블록은, 제1 및 2 배선들(P31, P32)을 통해 제1 슬레이브 노드(SL)의 논리 레벨을 제2 슬레이브 래치(S_LATCH 2) 블록에 전달할 수 있다. 제1 배선(P31)은 제1 배선층에서 제1 방향으로 연장될 수 있고, 제2 배선(P32)은 제2 배선층에서 제2 방향으로 연장될 수 있다. 제1 및 2 배선들(P31, P32)은 도 1을 참조하여 전술된 제3 경로(path 3)를 형성하는 구조일 수 있다.
제2 슬레이브 래치(S_LATCH 2) 블록은, 제3 및 4 배선들(P33, P34)을 통해 제2 슬레이브 노드(SLN)의 논리 레벨을 제1 슬레이브 래치(S_LATCH 1) 블록에 전달할 수 있다. 제3 배선(P33)은 제1 배선층에서 제1 방향으로 연장될 수 있고, 제4 배선(P34)은 제2 배선층에서 제2 방향으로 연장될 수 있다. 제3 및 4 배선들(P33, P34)은 도 1을 참조하여 전술된 제4 경로(path 4)를 형성하는 구조일 수 있다.
도 10의 제1 셀(C1c)에서, 하나의 행 내에서 적어도 하나의 트랙(예를 들어, 제2 트랙(TR12) 또는 제8 트랙(TR24))을 따라 라우팅 배선이 정렬되지 않을 수 있으므로, 라우팅 배선들 간의 간섭이 적어질 수 있고, 플립 플롭의 라우팅 복잡도가 개선될 수 있다.
도 11a는 본 개시의 예시적 실시 예에 따른 멀티 비트 플립 플롭을 설명하기 위한 블록도이다. 멀티 비트 플립 플롭(2)은 제1 데이터 신호(D1) 및 제2 데이터 신호(D2)를 수신하고, 클럭 신호(CK)에 따라 제1 출력 신호(Q1) 및 제2 출력 신호(Q2)를 출력하는 순차 회로(sequential circuit)일 수 있다. 멀티 비트 플립 플롭(2)은 도 1의 플립 플롭(1) 2개가 병렬로 연결된 회로로 이해될 수 있다.
도 11a를 참조하면, 멀티 비트 플립 플롭(2)은 2개의 데이터 신호를 수신하고, 2개의 출력 신호를 출력하는 것으로 도시되어 있으나, 데이터 신호의 개수 및 출력 신호의 개수는 이에 제한되지 않는다. 멀티 비트 플립 플롭(2)은 제1 마스터 래치 회로(10a), 제1 슬레이브 래치 회로(20a), 제2 마스터 래치 회로(10b), 제2 슬레이브 래치 회로(20b), 제1 및 2 데이터 인버터(D_INV1, D_INV2), 제1 및 2 출력 인버터(Q_INV1, Q_INV2)를 포함할 수 있다.
제1 마스터 래치 회로(10a)는 제1 서브 마스터 래치 회로(M_LATCH 11) 및 제2 서브 마스터 래치 회로(M_LATCH 12)를 포함할 수 있다. 도시되지 않았으나, 도 1을 참조하여 전술된 바와 같이, 제1 서브 마스터 래치 회로(M_LATCH 11)의 출력 노드 MLN1는 제1 경로(path 1)를 통해 제2 서브 마스터 래치 회로(M_LATCH 12)와 연결될 수 있다. 제2 서브 마스터 래치 회로(M_LATCH 12)의 출력 노드 MN1은 제2 경로(path 2)를 통해 제1 서브 마스터 래치 회로(M_LATCH 11)와 연결될 수 있다. 제1 마스터 래치 회로(10a)에 대한 설명은 제2 마스터 래치 회로(10b)에도 적용될 수 있다.
제1 슬레이브 래치 회로(20a)는 제1 서브 슬레이브 래치 회로(S_LATCH 11) 및 제2 서브 슬레이브 래치 회로(S_LATCH 12)를 포함할 수 있다. 도시되지 않았으나, 도 1을 참조하여 전술된 바와 같이, 제1 서브 슬레이브 래치 회로(S_LATCH 11)의 출력 노드 SL1는 제1 경로(path 3)를 통해 제2 서브 슬레이브 래치 회로(M_LATCH 12)와 연결될 수 있다. 제2 서브 슬레이브 래치 회로(S_LATCH 12)의 출력 노드 SLN1은 제4 경로(path 4)를 통해 제1 서브 슬레이브 래치 회로(S_LATCH 11)와 연결될 수 있다. 제1 슬레이브 래치 회로(20a)에 대한 설명은 제2 슬레이브 래치 회로(20b)에도 적용될 수 있다.
멀티 비트 플립 플롭(2)은, 반전되지 않은 클럭 신호(CK)를 사용하므로, 별도의 클럭 인버터를 구비하지 않을 수 있다. 따라서, 멀티 비트 플립 플롭(2)을 포함하는 집적 회로의 집적도가 향상될 수 있다.
도 11b는 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다. 구체적으로, 도 11b는 제1 셀(C1d)을 포함하는 집적 회로(70)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다. 제1 셀(C1d)은 도 8a를 참조하여 전술된 멀티 비트 플립 플롭(2)에 대응하는 표준 셀일 수 있다.
제1 셀(C1d)은 제1 내지 4 행들(R1 내지 R4)에 걸쳐 배치되는 다중 높이 셀일 수 있다. 제1 서브 마스터 래치(M_LATCH 11) 블록, 제2 서브 마스터 래치(M_LATCH 12) 블록, 제3 서브 마스터 래치(M_LATCH 21) 블록 및 제4 서브 마스터 래치(M_LATCH 22) 블록은, 도 8, 및 10에서 전술된 바와 같이, 클럭 신호(CK)를 제공하는 게이트 전극을 공유할 수 있다. 또한, 제1 서브 슬레이브 래치(S_LATCH 11) 블록, 제2 서브 슬레이브 래치(S_LATCH 12) 블록, 제3 서브 슬레이브 래치(S_LATCH 21) 블록 및 제4 서브 슬레이브 래치(S_LATCH 22) 블록은, 도 8, 및 10에서 전술된 바와 같이, 클럭 신호(CK)를 제공하는 게이트 전극을 공유할 수 있다. 복수의 블록들이 클럭 신호를 제공하는 게이트 전극을 공유함으로써 클럭 신호를 위한 배선을 구비할 필요가 없으므로, 라우팅 복잡도가 개선될 수 있다.
도 7 및 도 9를 참조하여 전술된 제1 마스터 래치(M_LATCH 1) 블록, 제2 마스터 래치(M_LATCH 2) 블록, 제1 슬레이브 래치(S_LATCH 1) 블록, 제2 슬레이브 래치(S_LATCH 2) 블록의 배치에 대한 설명은, 제1 셀(C1d)에도 적용될 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 스캔 플립 플롭을 설명하기 위한 회로도이다. 도 13은 본 개시의 예시적 실시 예에 따른 스캔 플립 플롭을 포함하는 집적 회로를 설명하는 도면이다. 도 12를 참조하면, 도 1의 플립 플롭(1)과 비교하여, 도 12의 스캔 플립 플롭(3)은 스캔 먹스 회로(SCAN_MUX)를 더 포함할 수 있다. 스캔 먹스 회로(SCAN_MUX)는 스캔 인에이블 신호(SE)에 따라 스캔 입력 신호(SI) 또는 데이터 신호(D)를 선택적으로 출력할 수 있다. 도 12에서, 스캔 플립 플롭(3)이 하나만 도시되었으나, 복수의 스캔 플립 플롭들은 하나의 집적 회로에 포함될 수 있다.
도 13을 참조하면, 집적 회로(80)는 조합 논리 회로(4) 및 복수의 스캔 플립 플롭들(3-1, 3-2, 3-3)을 포함할 수 있다. 조합 논리 회로(4)는 입력 데이터에 대해 항상 동일한 출력 데이터을 출력하는 회로일 수 있다. 복수의 스캔 플립 플롭들(3-1, 3-2, 3-3)은 순차 논리 회로(sequential logic circuit)일 수 있다. 순차 논리 회로는 기억 소자를 포함하는 회로일 수 있다. 순차 논리 회로는 입력 데이터가 반복적으로 입력되더라도 기억 상태에 따라 상이한 출력 데이터를 출력하는 회로일 수 있다.
스캔 인에이블 신호(SE)가 정상 도작 모드를 지시하는 경우, 데이터 경로(data path)를 따라 데이터가 전송될 수 있고, 집적 회로(80)의 본래 기능이 수행될 수 있다. 스캔 인에이블 신호(SE)가 스캔 테스트 모드를 지시하는 경우, 스캔 테스트 경로(scan test path)를 따라 데이터가 전송됨으로써 스캔 테스트 동작이 수행될 수 있다. 스캔 테스트 동작에서, 복수의 스캔 플립 플롭들(3-1, 3-2, 3-3)에 발생하는 오류는 스캔 테스트 패턴(STP)과 출력 패턴(OP)의 비교를 통해 확인될 수 있다. 스캔 테스트 패턴(STP)은 입력 비트열이고, 출력 패턴(OP)은 스캔 테스트 패턴(STP)에 대응하는 출력 비트열일 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 스캔 먹스 회로의 회로도이다. 도 14를 참조하면, 스캔 먹스 회로(SCAN_MUX)는 선택 회로(81) 및 스캔 인버터(82)를 포함할 수 있다.
선택 회로(81)는 스캔 인에이블 신호(SE) 및 반전된 스캔 인에이블 신호(SEN)에 따라, 데이터 신호(D) 또는 스캔 입력 신호(SI)를 출력 노드(Out)에 출력할 수 있다. 선택 회로(81)는 제1 내지 4 P-타입 트랜지스터들(P1 내지 P4) 및 제1 내지 4 N-타입 트랜지스터들(N1 내지 N4)을 포함할 수 있다. 제1 P-타입 트랜지스터(P1)의 게이트 단에는 스캔 입력 신호(SI)가 수신될 수 있고, 제1 P-타입 트랜지스터(P1)의 게이트 단에는 스캔 입력 신호(SI)가 수신될 수 있고, 제2 P-타입 트랜지스터(P2)의 게이트 단에는 반전된 스캔 인에이블 신호(SEN)가 수신될 수 있고, 제3 P-타입 트랜지스터(P3)의 게이트 단에는 데이터 신호(D)가 수신될 수 있고, 제4 P-타입 트랜지스터(P4)의 게이트 단에는 스캔 인에이블 신호(SE)가 수신될 수 있고, 제1 N-타입 트랜지스터(N1)의 게이트 단에는 스캔 인에이블 신호(SE)가 수신될 수 있고, 제2 N-타입 트랜지스터(N2)의 게이트 단에는 스캔 입력 신호(SI)가 수신될 수 있고, 제3 N-타입 트랜지스터(N3)의 게이트 단에는 반전된 스캔 인에이블 신호(SEN)가 수신될 수 있고, 제4 N-타입 트랜지스터(N4)의 게이트 단에는 데이터 신호(D)가 수신될 수 있다.
스캔 인버터(82)는 스캔 인에이블 신호(SE)를 수신하고, 스캔 인에이블 신호(SE)를 반전시킴으로써 반전된 스캔 인에이블 신호(SEN)를 생성할 수 있다. 즉, 도시되지 않았으나, 스캔 인버터(82)는 게이트 단에 스캔 인에이블 신호(SE)가 수신되는 트랜지스터를 포함할 수 있다.
선택 회로(81) 및 스캔 인버터(82)는 모두 게이트 단에 스캔 인에이블 신호(SE)가 수신되는 트랜지스터를 포함하므로, 도 15를 참조하여 후술되는 바와 같이, 레이아웃 설계 시, 선택 회로 블록과 스캔 인버터 블록이 스캔 인에이블 신호(SE)가 수신되는 게이트 전극을 공유하는 경우 라우팅 복잡도가 개선될 수 있다.
도 15는 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다. 구체적으로, 도 15는 제1 내지 6 셀(C1e 내지 C6)을 포함하는 집적 회로(90)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다.
집적 회로(90)의 포함되는 제1 셀(C1e)은 다중 높이 셀일 수 있다. 제1 셀(C1d)은 도 12를 참조하여 전술된 스캔 플립 플롭(3)에 대응하는 표준 셀일 수 있다.
제1 셀(C1e)은, 선택 회로(SEL_CIRCUIT) 블록, 스캔 인버터(SE_INV) 블록, 데이터 인버터(D_INV) 블록 및 출력 인버터(Q_INV) 블록을 포함할 수 있다. 선택 회로(SEL_CIRCUIT) 블록은 제1 행(R1)에 배치될 수 있고, 스캔 인버터(SE_INV) 블록, 데이터 인버터(D_INV) 블록 및 출력 인버터(Q_INV) 블록은 제2 행(R2)에 배치될 수 있다. 다만, 실시 예는 이에 제한되지 않는다.
도 14을 참조하여 전술된 바와 같이, 선택 회로(SEL_CIRCUIT) 블록 및 스캔 인버터(SE_INV) 블록은 모두 스캔 인에이블 신호(SE)를 수신하는 트랜지스터를 포함할 수 있다. 따라서, 선택 회로(SEL_CIRCUIT) 블록 및 스캔 인버터(SE_INV) 블록이 스캔 인에이블 신호(SE)를 수신하는 게이트 전극을 공유함으로써 라우팅 복잡도가 개선될 수 있다.
도 16은 본 개시의 예시적 실시 예에 따른 스캔 플립 플롭 셀을 설명하는 레이아웃도이다. 도 16은 도 15를 참조하여 전술된 제1 셀(C1e)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다. 도 8 및 10을 참조하여 전술된 내용은 생략될 수 있다.
도 16을 참조하면, 게이트 전극(G50)은 제1 및 제2 행(R1, R2)에 연속적으로 배치될 수 있다. 즉, 제1 및 2 행(R1, R2)의 경계 상에 배치되는 제2 파워 라인(PL2)의 하부에도 게이트 전극(G50)이 형성될 수 있다.
선택 회로(SEL_CIRCUIT) 블록 및 스캔 인버터(SE_INV) 블록이 스캔 인에이블 신호(SE)를 수신하는 게이트 전극을 공유함으로써, 스캔 인에이블 신호(SE)를 라우팅하기 위한 별도의 배선이 필요하지 않으므로, 라우팅 복잡도가 개선될 수 있다.
도 17은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다. 셀 라이브러리(또는 표준 셀 라이브러리)(D12)는 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 도 17에 도시된 바와 같이, 셀 라이브러리(D12)는 상이한 플립 플롭 셀의 레이아웃을 정의하는 데이터(D12_1, D12-2 등)을 포함할 수 있다. 예를 들면, 제1 데이터(D12_1)는 도 7의 제1 셀(C1b)과 같이 제1 및 2 마스터 래치(M_LATCH 1, M_LATCH 2) 블록들이 제2 방향으로 인접하고, 제1 및 2 슬레이브 래치(S_LATCH 1, S_LATCH 2) 블록들이 제2 방향으로 인접하는 제1 셀의 레이아웃을 정의할 수 있다. 제2 데이터(D12_2)는 도 9의 제1 셀(C1c)과 같이, 제1 마스터 래치(M_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록이 제2 방향으로 인접하고, 제1 마스터 래치(M_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록이 제2 방향으로 인접하고, 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 2) 블록이 제2 방향으로 인접하는 제2 셀의 레이아웃을 정의할 수 있다.
단계 S10에서, RTL 데이터(D11)로부터 네트리스트 데이터(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 셀 라이브러리(D12)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D13)를 생성할 수 있다. 셀 라이브러리(D12)는 표준 셀의 높이, 표준 셀이 포함하는 핀의 개수, 표준 셀에 대응되는 트랙의 개수 등의 정보를 포함할 수 있고, 논리 합성 과정에서 그러한 정보를 참조하여 제1 셀 및 제2 셀이 집적 회로(IC)에 포함될 수 있다.
단계 S20에서, 네트리스트 데이터(D13)로부터 레이아웃 데이터(D14)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 도 17에 도시된 바와 같이, 배치 및 라우팅 단계(S20)는 복수의 단계들(S21, S22, S23)을 포함할 수 있다.
단계 S21에서, 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D13)로부터 셀 라이브러리(D12)를 참조하여 복수의 셀들을 배치할 수 있다. 전술된 바와 같이, 반도체 설계 툴은 제1 셀 및 제2 셀을 배치할 수 있다.
단계 S22에서, 상호연결(interconnection)들을 생성하는 동작이 수행될 수 있다. 상호연결은 셀의 출력 핀(pin) 및 입력 핀(pin)을 전기적으로 연결할 수 있고, 예컨대 적어도 하나의 비아 및 적어도 하나의 전도성 패턴을 포함할 수 있다.
단계 S23에서, 레이아웃 데이터(D14)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D14)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S30에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D74)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D74)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S50에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. 도 16에 도시된 바와 같이, 단계 S50은 단계들(S51, S52)을 포함할 수 있다.
단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 집적 회로의 설계 방법의 예시를 나타내는 순서도이다. 도 18의 방법은 일련의 명령어들을 실행하는 적어도 하나의 프로세서를 포함하는 컴퓨팅 시스템(예컨대, 도 20의 130)에 의해서 수행될 수 있다. 도 18에 도시된 바와 같이, 집적 회로를 설계하는 방법은 단계 S220, 단계 S240 및 단계 S260을 포함할 수 있다.
단계 S220에서, 입력 데이터를 획득하는 동작이 수행될 수 있다. 입력 데이터는 집적 회로를 정의하는 데이터를 지칭할 수 있고, 예컨대 도 17을 참조하여 전술된 네트리스트를 포함할 수 있다. 네트리스트는 집적 회로에 포함되는 셀들 및 연결들에 대한 정보를 포함할 수 있다.
단계 S240에서, 셀 라이브러리(D15)에 기초하여 배치 및 라우팅(place and routing; P&R)이 수행될 수 있다. 단계 S240은 복수의 단계들(S242, S244)을 포함할 수 있다.
단계 S242에서, 제1 셀을 배치하는 동작이 수행될 수 있다. 제1 셀은 플립 플롭 셀로서, 도 1에 도시된 바와 같이, 제1 및 2 마스터 래치(M_LATCH 1, M_LATCH 2)와 제1 및 2 슬레이브 래치(S_LATCH 1, S_LATCH 2)를 포함할 수 있다. 제1 셀에서, 제1 및 2 마스터 래치(M_LATCH 1, M_LATCH 2) 블록들이 제2 방향으로 인접하고, 제1 및 2 슬레이브 래치(S_LATCH 1, S_LATCH 2) 블록들이 제2 방향으로 인접할 수 있다. 즉, 제1 셀은, 도 7 및 8을 참조하여 전술된 제1 셀(C1b)일 수 있다.
단계 S244에서, 제2 셀을 배치하는 동작이 수행될 수 있다. 제2 셀은 플립 플롭 셀로서, 제2 데이터(D12_2)는 도 9의 제1 셀(C1c)과 같이, 제1 마스터 래치(M_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록이 제2 방향으로 인접하고, 제1 마스터 래치(M_LATCH 1) 블록과 제2 슬레이브 래치(S_LATCH 2) 블록이 제2 방향으로 인접하고, 제1 슬레이브 래치(S_LATCH 1) 블록과 제2 마스터 래치(M_LATCH 2) 블록이 제2 방향으로 인접하는 제2 셀의 레이아웃을 정의할 수 있다. 즉, 제2 셀은, 도 9 및 10을 참조하여 전술된 제1 셀(C1c)일 수 있다.
단계 S260에서, 출력 데이터를 생성하는 동작이 수행될 수 있다. 출력 데이터는 집적 회로의 레이아웃을 정의하는 데이터를 지칭할 수 있고, 예컨대 도 17을 참조하여 전술된 레이아웃 데이터(D14)를 포함할 수 있다.
도 19는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다. SoC(120)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SoC(120)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따라 게이트 전극을 통해 신호 라우팅을 수행하는 플립 플롭 셀은 SoC(120)의 각 기능 블록들에 포함될 수 있고, 이에 따라 라우팅 복잡도가 개선된 SoC(120)가 제공될 수 있다.
도 19를 참조하면, SoC(120)는 모뎀(122), 디스플레이 컨트롤러(123), 메모리(124), 외부 메모리 컨트롤러(125), CPU(central processing unit)(126), 트랜잭션 유닛(127), PMIC(128) 및 GPU(graphic processing unit)(129)을 포함할 수 있고, SoC(120)의 각 기능 블록들은 시스템 버스(121)를 통해서 서로 통신할 수 있다.
SoC(120)의 동작을 전반적으로 제어할 수 있는 CPU(126)는 다른 기능 블록들(122, 123, 124, 125, 127, 128, 129)의 동작을 제어할 수 있다. 모뎀(122)은 SoC(120) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(120) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(125)는 SoC(120)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(125)의 제어 하에서 CPU(126) 또는 GPU(129)에 제공될 수 있다. GPU(129)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(129)는 외부 메모리 컨트롤러(125)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(129)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(125)를 통해서 SoC(120) 외부로 전송할 수도 있다. 트랜잭션 유닛(127)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(128)는 트랜잭션 유닛(127)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(123)는 SoC(120) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(120) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(124)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
도 20은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 제조하기 위한 방법(예컨대, 도 17의 방법)에 포함되는 단계들, 집적 회로를 설계하는 방법(예컨대, 도 18의 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(130)에서 수행될 수 있다.
컴퓨팅 시스템(130)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 20에 도시된 바와 같이, 컴퓨팅 시스템(130)은 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(random access memory)(134), ROM(read only memory)(135) 및 저장 장치(136)를 포함할 수 있다. 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(134), ROM(135) 및 저장 장치(136)는 버스(137)에 연결될 수 있고, 버스(137)를 통해서 서로 통신할 수 있다.
프로세서(131)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(131)는 버스(137)를 통해서 메모리, 즉 RAM(134) 또는 ROM(135)에 액세스할 수 있고, RAM(134) 또는 ROM(135)에 저장된 명령어들을 실행할 수 있다.
RAM(134)은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 프로그램(134_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(134_1)은 프로세서(131)로 하여금, 집적 회로를 제조하기 위한 방법(예컨대, 도 16의 방법)에 포함되는 단계들 및 집적 회로를 설계하는 방법(예컨대, 도 17의 방법)에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(134_1)은 프로세서(131)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(134_1)에 포함된 복수의 명령어들은 프로세서(131)로 하여금, 예컨대 도 17 및 도 18을 참조하여 전술된 순서도에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(136)는 컴퓨팅 시스템(130)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(136)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(136)는 컴퓨팅 시스템(130)으로부터 탈착 가능할 수도 있다. 저장 장치(136)는 본 개시의 예시적 실시예에 따른 프로그램(134_1)을 저장할 수도 있으며, 프로그램(134_1)이 프로세서(131)에 의해서 실행되기 이전에 저장 장치(136)로부터 프로그램(134_1) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 다르게는, 저장 장치(136)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(134_1) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 또한, 도 20에 도시된 바와 같이, 저장 장치(136)는 데이터베이스(136_1)를 저장할 수 있고, 데이터베이스(136_1)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 17의 표준 셀 라이브러리(D12)를 포함할 수 있다.
저장 장치(136)는 프로세서(131)에 의해서 처리될 데이터 또는 프로세서(131)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(131)는 프로그램(134_1)에 따라, 저장 장치(136)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(136)에 저장할 수도 있다. 예를 들면, 저장 장치(136)는, 도 17의 RTL 데이터(D11), 네트리스트 데이터(D13) 및/또는 레이아웃 데이터(D14)를 저장할 수 있다.
입출력 장치들(132)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(132)을 통해서, 프로세서(131)에 의해 프로그램(134_1)의 실행을 트리거할 수도 있고, 도 17의 RTL 데이터(D11) 및/또는 네트리스트 데이터(D13)를 입력할 수도 있으며, 도 17의 레이아웃 데이터(D14)를 확인할 수도 있다.
네트워크 인터페이스(133)는 컴퓨팅 시스템(130) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 각각 제1 방향으로 연장되고 제1 방향과 수직한 제2 방향으로 인접하는 제1 및 2 행에 배치되는 플립 플롭으로서,
    상기 제1 행 또는 제2 행에 배치되고, 제1 데이터 신호, 클럭 신호 및 제2 노드의 신호를 기초로 제1 노드의 신호를 생성하는 제1 서브 마스터 래치;
    상기 제1 행 또는 제2 행에 배치되고, 반전된 상기 제1 데이터 신호, 상기 클럭 신호 및 상기 제1 노드의 신호를 기초로 상기 제2 노드의 신호를 생성하는 제2 서브 마스터 래치;
    상기 제1 행 또는 제2 행에 배치되고, 상기 클럭 신호, 상기 제1 노드의 신호 및 제4 노드의 신호를 기초로 제3 노드의 신호를 생성하는 제1 서브 슬레이브 래치; 및
    상기 제1 행 또는 제2 행에 배치되고, 상기 클럭 신호, 상기 제2 노드의 신호 및 상기 제3 노드의 신호를 기초로 상기 제4 노드의 신호를 생성하는 제2 서브 슬레이브 래치를 포함하고,
    상기 제1 서브 마스터 래치와 상기 제2 서브 마스터 래치는 상기 제2 방향으로 인접하도록 배치되고, 상기 제1 서브 슬레이브 래치와 상기 제2 서브 슬레이브 래치는 상기 제2 방향으로 인접하도록 배치되는 것을 특징으로 하는 플립 플롭.
  2. 제1항에 있어서,
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 클럭 신호를 상기 제1 서브 마스터 래치 및 상기 제2 서브 마스터 래치에 공통적으로 전달하는 제1 게이트 전극을 더 포함하는 것을 특징으로 하는 플립 플롭.
  3. 제1항에 있어서,
    상기 제1 행에 배치되고, 상기 제1 방향으로 연장되고, 상기 제1 노드의 신호를 상기 제1 서브 슬레이브 래치에 전달하는 제1 배선 라인; 및
    상기 제2 행에 배치되고, 상기 제1 방향으로 연장되고, 상기 제2 노드의 신호를 상기 제2 서브 슬레이브 래치에 전달하는 제2 배선 라인을 더 포함하는 것을 특징으로 하는 플립 플롭.
  4. 제3항에 있어서,
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 제1 배선 라인과 연결됨으로써 상기 제1 노드의 신호를 상기 제2 서브 마스터 래치에 전달하는 제3 배선 라인; 및
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 제2 배선 라인과 연결됨으로써 상기 제2 노드의 신호를 상기 제1 서브 마스터 래치에 전달하는 제4 배선라인을 더 포함하는 것을 특징으로 하는 플립 플롭.
  5. 제1항에 있어서,
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 클럭 신호를 상기 제1 서브 슬레이브 래치 및 상기 제2 서브 슬레이브 래치에 공통적으로 전달하는 제2 게이트 전극을 포함하는 것을 특징으로 하는 플립 플롭.
  6. 제5항에 있어서,
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 제3 노드의 신호를 상기 제2 서브 슬레이브 래치에 전달하는 제5 배선라인; 및
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 제4 노드의 신호를 상기 제1 서브 슬레이브 래치에 전달하는 제6 배선라인을 더 포함하는 것을 특징으로 하는 플립 플롭.
  7. 제1항에 있어서,
    상기 제1 행에 배치되고, 상기 제1 데이터 신호를 수신하고, 상기 데이터 신호를 반전시키는 제1 입력 인버터; 및
    상기 제2 행에 배치되고, 상기 제4 노드의 신호를 반전시키는 제1 출력 인버터를 더 포함하는 것을 특징으로 하는 플립 플롭.
  8. 제1항에 있어서,
    상기 제1 행에 배치되고, 스캔 인에이블 신호에 따라 스캔 입력 신호 및 상기 제1 데이터 신호 중 하나를 출력하는 선택 회로;
    상기 제2 행에 배치되고, 상기 스캔 인에이블 신호를 수신하고, 상기 스캔 인에이블 신호를 반전시킴으로써 반전된 스캔 인에이블 신호를 생성하는 스캔 인버터;
    상기 제2 행에 배치되고, 상기 제1 데이터 신호를 수신하고, 상기 제1 데이터 신호를 반전시키는 제2 입력 인버터; 및
    상기 제2 행에 배치되고, 상기 제4 노드의 신호를 반전시키는 제2 출력 인버터를 더 포함하는 것을 특징으로 하는 플립 플롭.
  9. 제8항에 있어서,
    상기 제1 및 2행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 스캔 인에이블 신호를 상기 선택 회로 및 상기 스캔 인버터에 공통적으로 전달하는 제3 게이트 전극을 포함하는 것을 특징으로 하는 플립 플롭.
  10. 제1항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 및 제2 행의 경계 상에 배치되고, 상기 제1 서브 마스터 래치, 제2 서브 마스터 래치, 제1 서브 슬레이브 래치 및 제2 서브 슬레이브 래치에 포함되는 트랜지스터들에 전원을 공급하는 파워 라인들을 더 포함하는 것을 특징으로 하는 플립 플롭.
  11. 각각 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 상호 인접하는 제1 및 2 행에 배치되는 플립 플롭으로서,
    상기 제1 행 또는 제2 행에 배치되고, 제1 데이터 신호, 클럭 신호 및 제2 노드의 신호를 기초로 제1 노드의 신호를 생성하는 제1 서브 마스터 래치;
    상기 제1 행 또는 제2 행에 배치되고, 반전된 상기 제1 데이터 신호, 상기 클럭 신호 및 상기 제1 노드의 신호를 기초로 상기 제2 노드의 신호를 생성하는 제2 서브 마스터 래치;
    상기 제1 행 또는 제2 행에 배치되고, 상기 클럭 신호, 상기 제1 노드의 신호 및 제4 노드의 신호를 기초로 제3 노드의 신호를 생성하는 제1 서브 슬레이브 래치; 및
    상기 제1 행 또는 제2 행에 배치되고, 상기 클럭 신호, 상기 제2 노드의 신호 및 상기 제3 노드의 신호를 기초로 상기 제4 노드의 신호를 생성하는 제2 서브 슬레이브 래치를 포함하고,
    상기 제1 서브 마스터 래치와 상기 제2 서브 슬레이브 래치는 상기 제2 방향으로 인접하도록 배치되고, 상기 제1 서브 슬레이브 래치와 상기 제2 서브 마스터 래치는 상기 제2 방향으로 인접하도록 배치되는 것을 특징으로 하는 플립 플롭.
  12. 제11항에 있어서,
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 클럭 신호를 상기 제1 서브 마스터 래치 및 상기 제2 서브 슬레이브 래치에 공통적으로 전달하는 제1 게이트 전극; 및
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 클럭 신호를 상기 제1 서브 슬레이브 래치 및 상기 제2 서브 마스터 래치에 공통적으로 전달하는 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 플립 플롭.
  13. 제12항에 있어서,
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 제2 노드의 신호를 상기 제1 서브 마스터 래치 및 상기 제2 서브 슬레이브 래치에 공통적으로 전달하는 제3 게이트 전극을 더 포함하는 것을 특징으로 하는 플립 플롭.
  14. 제13항에 있어서,
    상기 제2 행에 배치되고, 상기 제1 방향으로 연장되고, 상기 제3 게이트 전극과 연결됨으로써 상기 제2 노드의 신호를 상기 제2 서브 슬레이브 래치에 전달하는 제1 배선 라인을 더 포함하는 것을 특징으로 하는 플립 플롭.
  15. 제12항에 있어서,
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 제1 노드의 신호를 상기 제2 서브 마스터 래치 및 상기 제1 서브 슬레이브 래치에 공통적으로 전달하는 제4 게이트 전극을 더 포함하는 것을 특징으로 하는 플립 플롭.
  16. 제15항에 있어서,
    상기 제1 행에 배치되고, 상기 제1 방향으로 연장되고, 상기 제4 게이트 전극과 연결됨으로써 상기 제1 노드의 신호를 상기 제1 서브 슬레이브 래치에 전달하는 제2 배선 라인을 더 포함하는 것을 특징으로 하는 플립 플롭.
  17. 제11항에 있어서,
    상기 제2 행과 인접하는 제3 행 또는 상기 제3 행과 인접하는 제4 행에 배치되고, 제2 데이터 신호, 상기 클럭 신호 및 제6 노드의 신호를 기초로 제5 노드의 신호를 생성하는 제3 서브 마스터 래치;
    상기 제3 행 또는 제4 행에 배치되고, 반전된 상기 제2 데이터 신호, 상기 클럭 신호 및 상기 제5 노드의 신호를 기초로 상기 제6 노드의 신호를 생성하는 제4 서브 마스터 래치;
    상기 제3 행 또는 제4 행에 배치되고, 상기 클럭 신호, 상기 제5 노드의 신호 및 제8 노드의 신호를 기초로 제7 노드의 신호를 생성하는 제3 서브 슬레이브 래치; 및
    상기 제3 행 또는 제4 행에 배치되고, 상기 클럭 신호, 상기 제6 노드의 신호 및 상기 제7 노드의 신호를 기초로 상기 제8 노드의 신호를 생성하는 제4 서브 슬레이브 래치를 포함하고,
    상기 제3 서브 마스터 래치와 상기 제4 서브 마스터 래치는 상기 제2 방향으로 인접하도록 배치되고, 상기 제4 서브 슬레이브 래치와 상기 제3 서브 슬레이브 래치는 상기 제2 방향으로 인접하도록 배치되는 것을 특징으로 하는 플립 플롭.
  18. 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 상호 인접하는 복수의 행들에 배치되는 제1 및 2 마스터 래치, 제1 및 2 슬레이브 래치를 포함하는 플립 플롭을 포함하는 집적 회로를 설계하는 방법에 있어서,
    상기 집적 회로를 정의하는 입력 데이터에 기초하여, 상기 제2 방향으로 상호 인접하는 상기 제1 및 2 마스터 래치를 포함하고, 상기 제2 방향으로 상호 인접하는 제1 및 2 슬레이브 래치를 포함하는 제1 셀을 배치하는 단계;
    상기 집적 회로를 정의하는 입력 데이터에 기초하여, 상기 제2 방향으로 상호 인접하는 상기 제1 마스터 래치 및 2 슬레이브 래치를 포함하고, 상기 제2 방향으로 상호 인접하는 제1 슬레이브 래치 및 2 마스터 래치를 포함하는 제2 셀을 배치하는 단계; 및
    상기 집적 회로의 레이아웃을 정의하는 출력 데이터를 생성하는 단계;를 포함하는 집적 회로를 설계하는 방법.
  19. 제18항에 있어서,
    상기 제1 셀은,
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 클럭 신호를 상기 제1 마스터 래치 및 상기 제2 마스터 래치에 공통적으로 전달하는 제1 게이트 전극; 및
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 클럭 신호를 상기 제1 슬레이브 래치 및 상기 제2 슬레이브 래치에 공통적으로 전달하는 제2 게이트 전극을 포함하하는 것을 특징으로 하는 집적 회로의 설계 방법.
  20. 제18항에 있어서,
    상기 제2 셀은,
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 클럭 신호를 상기 제1 마스터 래치 및 상기 제2 슬레이브 래치에 공통적으로 전달하는 제3 게이트 전극;
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 클럭 신호를 상기 제1 슬레이브 래치 및 상기 제2 마스터 래치에 공통적으로 전달하는 제4 게이트 전극;
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 제1 마스터 래치의 출력 노드의 신호를 상기 제1 슬레이브 래치 및 상기 제2 마스터 래치에 공통적으로 전달하는 제5 게이트 전극; 및
    상기 제1 및 2 행에 걸쳐서 상기 제2 방향으로 연장되고, 상기 제2 마스터 래치의 출력 노드의 신호를 상기 제1 마스터 래치 및 상기 제2 슬레이브 래치에 공통적으로 전달하는 제6 게이트 전극을 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
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