CN115395925A - 包括触发器的集成电路和用于设计集成电路的计算系统 - Google Patents

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CN115395925A CN202210372489.XA CN202210372489A CN115395925A CN 115395925 A CN115395925 A CN 115395925A CN 202210372489 A CN202210372489 A CN 202210372489A CN 115395925 A CN115395925 A CN 115395925A
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Abstract

公开了包括触发器的集成电路和用于设计集成电路的计算系统。所述集成电路包括被配置为与时钟信号同步地操作的触发器。触发器包括：复用器，被配置基于扫描使能信号将扫描输入信号的反相信号输出到第一节点，或者复用器被配置为基于复位输入信号将数据输入信号的反相信号或具有第一电平的信号输出到第一节点；主锁存器，被配置为锁存通过第一节点输出的信号并输出锁存的信号；以及从锁存器，被配置为锁存主锁存器的输出信号并输出锁存的主锁存器的输出信号。

Description

包括触发器的集成电路和用于设计集成电路的计算系统
本申请基于并要求于2021年5月25日在韩国知识产权局提交的第10-2021-0066827号韩国专利申请以及于2022年3月7日在韩国知识产权局提交的第10-2022-0028935号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思涉及一种触发器，更具体地，涉及一种包括复位功能的触发器和/或一种设计包括该触发器的集成电路的方法。
背景技术
具有提高的性能和高集成度的半导体集成电路增加了包括在其中的触发器的数量。触发器可用作数据存储装置，并且这些数据存储装置可用于存储状态。触发器可以是能够存储和保持一个或多个位信息的电子电路，并且可以是时序逻辑电路的基本元件。触发器可被实现为多个晶体管，因此，随着半导体集成电路变得高度集成，多个晶体管之间的信号布线复杂度可增大。
发明内容
发明构思提供一种包括被施加复位输入的复用器并具有有效的复位结构的触发器和/或设计包括所述触发器的集成电路的方法。
根据一些示例实施例，一种集成电路包括第一触发器，第一触发器被配置为与时钟信号同步地操作。第一触发器包括复用器、主锁存器和从锁存器，复用器被配置为基于扫描使能信号将扫描输入信号的反相信号输出到第一节点，或者复用器被配置为基于复位输入信号将数据输入信号的反相信号或具有第一电平的信号输出到第一节点，主锁存器被配置为锁存通过第一节点输出的信号并输出锁存的信号，从锁存器被配置为锁存主锁存器的输出信号并输出锁存的主锁存器的输出信号。
根据一些示例实施例，一种集成电路包括多条电源线、第一触发器单元和第二触发器单元，每条电源线沿第一方向延伸，第一触发器单元处于所述多条电源线之中的彼此相邻的第一电源线与第二电源线之间，并且被配置为锁存第一数据输入信号或扫描输入信号中的一个并输出第一输出信号，其中，基于时钟信号和扫描使能信号输出第一输出信号，第一触发器单元被配置为对第一输出信号进行复位，其中，基于复位输入信号对第一输出信号进行复位，第二触发器单元处于第二电源线和与第二电源线相邻的第三电源线之间，并且被配置为锁存第二数据输入信号或扫描输入信号中的一个并生成第二输出信号，其中，基于时钟信号和扫描使能信号生成第二输出信号，第二触发器单元被配置为对第二输出信号进行复位，其中，基于复位输入信号对第二输出信号进行复位。第一触发器单元包括第一选择块和第一锁存器块，第一选择块被配置为执行以下中的至少一个：输出从第一数据输入信号和扫描输入信号之中选择的一个，或输出具有第一电平的信号，其中，基于复位输入信号进行第一选择块的输出，第一锁存器块被配置为生成第一输出信号中的至少一个或对第一输出信号进行复位，所述生成通过锁存第一选择块的输出信号而进行。
根据一些示例实施例，一种集成电路包括多条电源线、第一触发器单元至第四触发器单元和虚设区域，每条电源线沿第一方向延伸，在与第一方向垂直的第二方向上彼此分开，并且布置在第一行至第四行之间，第一触发器单元至第四触发器单元分别布置在第一行至第四行中，并且被配置为锁存数据输入信号或扫描输入信号中的一个，基于时钟信号和扫描使能信号生成输出信号，并且基于复位输入信号对输出信号进行复位，虚设区域处于第一行至第四行中的任一行。第一触发器单元至第四触发器单元中的每个包括选择块和锁存器块，选择块被配置为执行以下中的至少一个：输出从数据输入信号和扫描输入信号之中选择的一个，或输出具有第一电平的信号，其中，基于复位输入信号进行选择块的输出，锁存器块被配置为锁存选择块的输出信号并生成输出信号或对输出信号进行复位。
附图说明
从下面结合附图的详细描述，将更清楚地理解发明构思的一些示例实施例，在附图中：
图1是根据发明构思的一些示例实施例的触发器的框图；
图2A至图2C是根据发明构思的一些示例实施例的复用器的电路图；
图3是根据发明构思的一些示例实施例的被提供以描述复用器的操作的真值表；
图4是根据发明构思的一些示例实施例的被提供以描述触发器的电路图；
图5A和图5B是根据发明构思的一些示例实施例的被提供以描述触发器的电路图；
图6是根据发明构思的一些示例实施例的被提供以描述扫描反相器和时钟反相器的电路图；
图7是示出根据发明构思的一些示例实施例的触发器单元的布局图；
图8是示出根据发明构思的一些示例实施例的触发器单元的布局图；
图9是示出根据发明构思的一些示例实施例的触发器单元的电路图；
图10是示出根据发明构思的一些示例实施例的线层的剖视图；
图11是示出根据发明构思的一些示例实施例的触发器单元的布局图；
图12是示出根据发明构思的一些示例实施例的触发器单元的剖视图；
图13是示出根据发明构思的一些示例实施例的触发器单元的剖视图；
图14是示出根据发明构思的一些示例实施例的触发器单元的电路图；
图15是示出根据发明构思的一些示例实施例的触发器单元的布局图；
图16是示出根据发明构思的一些示例实施例的触发器单元的布局图；
图17是根据发明构思的一些示例实施例的片上系统(SoC)的框图；以及
图18是根据发明构思的一些示例实施例的包括存储程序的存储器的计算系统的框图。
具体实施方式
在下文中，将参照附图描述发明构思的各种示例实施例。无论附图编号如何，相同的组件或彼此对应的组件都用相同的参考标号表示，并且为了简洁起见省略了冗余的说明。
图1是根据发明构思的一些示例实施例的触发器10的电路图。
参照图1，触发器10可包括复用器11和锁存器电路12。锁存器电路12可包括主锁存器13、从锁存器14和输出反相器15。
复用器11可接收扫描使能信号SE、扫描输入信号SI、数据输入信号DI和复位输入信号RN。复用器11可基于扫描使能信号SE而输出基于扫描输入信号SI的第一输出信号O1。复用器11可基于复位输入信号RN而输出基于数据输入信号DI的第一输出信号O1或者具有第一电平的第一输出信号O1。第一输出信号O1可基于复位输入信号RN维持第一电平。例如，第一输出信号O1可根据复位输入信号RN维持高电平。尽管下面描述了第一输出信号O1根据复位输入信号RN维持高电平，但是发明构思不限于此，并且在一些示例实施例中，第一输出信号O1可根据复位输入信号RN维持低电平。第一输出信号O1可通过扫描使能信号SE和复位输入信号RN维持恒定电平。例如，当扫描使能信号SE具有低电平并且复位输入信号RN具有低电平时，第一输出信号O1可维持恒定电平(例如，高电平或低电平)。
复用器11可基于复位输入信号RN维持第一输出信号O1的高逻辑电平。通过维持第一输出信号O1的高逻辑电平，触发器10的最终输出信号Q可被复位到低电平。因此，通过/基于扫描使能信号SE和复位输入信号RN，触发器10可在正常操作模式、扫描测试模式或复位操作模式下选择性地进行操作。复用器11也可被称为复用器、扫描复用器和/或选择单元。
主锁存器13可从复用器11接收第一输出信号O1。主锁存器13可基于时钟信号CK(例如，真时钟信号)锁存第一输出信号O1，并且相应地生成第二输出信号O2。
从锁存器14可从主锁存器13接收第二输出信号O2。从锁存器14可基于通过对时钟信号CK进行反相而提供的反相时钟信号CKB(例如，互补时钟信号)锁存第二输出信号O2，并且可相应地生成第三输出信号O3。为了解释简要地示出了图1的时钟信号CK，并且本领域技术人员将清楚地理解，图1的时钟信号CK并不表示在主锁存器13操作时控制从锁存器14不操作的信号。时钟信号CK和反相时钟信号CKB被输入到主锁存器13和从锁存器14的特定实施例可利用下面将要描述的图4、图5A和图5B来描述。
输出反相器15可从从锁存器14接收第三输出信号O3并对第三输出信号O3进行反相，从而生成输出信号Q，其中，输出信号Q可以是触发器10的最终输出信号。
触发器10可通过使用复用器11来执行复位功能。触发器10可通过复用器11接收复位输入信号RN，并且响应于复位输入信号RN将最终输出信号Q维持在低电平。触发器10可通过使用包括复位晶体管的复用器11来执行复位功能，并且可实现小尺寸的半导体装置。在下文中，描述了示出包括复位晶体管的复用器11的电路图。
图2A至图2C是示出根据发明构思的一些示例实施例的复用器11的电路图。具体地，图2A至图2C的电路图是用于解释图1的复用器11的各种实施例的示图。在下文中，将参照图1进行描述，并且将省略重叠的描述。
参照图2A至图2C，复用器11a、11b、11c可接收扫描使能信号SE、扫描输入信号SI、数据输入信号DI和复位输入信号RN，并通过第一节点ND1输出第一输出信号O1。
复用器11a、11b、11c可包括多个晶体管。如在此所使用的，多个晶体管可具有任何结构。例如，晶体管可包括由以鳍形延伸的有源图案和栅电极形成的鳍式场效应晶体管(FinFET)。可选地或另外地，晶体管可包括由多个纳米片和栅电极形成的多桥沟道FET(MBCFETTM)，每个纳米片彼此平行地延伸。可选地或另外地，晶体管可包括具有如下结构的叉形片FET(ForkFET)：通过介电壁将用于p型晶体管的纳米片和用于n型晶体管的纳米片彼此分开，使n型晶体管和p型晶体管彼此更靠近。可选地或另外地，晶体管还可包括垂直FET(VFET)，垂直FET包括沟道区域以及图2A至图2C中的围绕沿垂直方向彼此分开的源极区域和漏极区域的栅电极。可选地或另外地，晶体管可包括双极结型晶体管和其他三维晶体管以及FET(诸如，互补FET(CFET)、负电容FET(NCFET)、碳纳米管(CNT)FET等)。
例如，复用器11a、11b、11c可包括第一n型FET(NFET)N1至第五n型FET N5以及第一p型FET(PFET)P1至第五p型FET P5。
参照图2A，第一NFET N1和第二NFET N2可彼此串联连接在被施加地电压VSS的节点(在下文中，被称为“地节点”)与第一节点ND1之间。第一NFET N1可接收扫描使能信号SE。第二NFET N2可接收扫描输入信号SI。第二NFET N2的漏极端子可连接到第一NFET N1的源极端子，并且第二NFET N2的源极端子可连接到地节点。
第三NFET N3至第五NFET N5可彼此串联连接在地节点与第一节点ND1之间。第三NFET N3可接收通过对扫描使能信号SE进行反相而提供的反相扫描使能信号SEN。第四NFETN4可接收数据输入信号DI。第五NFET N5可接收复位输入信号RN。第四NFET N4的漏极端子可连接到第三NFET N3的源极端子，并且第四NFET N4的源极端子可连接到第五NFET N5的漏极端子。第五NFET N5的一端可连接到地端子。第五NFET N5也可被称为“复位NFET”。第一NFET至第五NFET中的每个可具有彼此相同或不同的结构；示例实施例不限于此。第一NFET至第五NFET中的每个可具有相同或不同的几何结构(诸如，栅极长度、栅极宽度、氧化物厚度等中的至少一个)和/或相同或不同的电特性(诸如，阈值电压、亚阈值摆幅(subthreshold swing)、驱动电流等中的至少一个)；示例实施例不限于此。
第一PFET P1和第二PFET P2可彼此串联连接在电源节点与第一节点ND1之间。第一PFET P1可接收扫描输入信号SI，第二PFET P2可接收反相扫描使能信号SEN。第一PFETP1的源极端子可连接到电源节点，并且第一PFET P1的漏极端子可连接到第二PFET P2的源电极。
第三PFET P3可连接在第一节点ND1与第二节点ND2之间，并且可接收扫描使能信号SE。第四PFET P4和第五PFET P5可彼此并联连接在被施加电源电压VDD的节点(在下文中，被称为“电源节点”)与第二节点ND2之间。第四PFET P4可接收数据输入信号DI。第五PFET P5可接收复位输入信号RN。第四PFET P4的一端可连接到电源节点，另一端可连接到第二节点ND2。第五PFET P5也可被称为“复位PFET”。第一PFET至第五PFET中的每个可具有彼此相同或不同的结构；示例实施例不限于此。第一PFET至第五PFET中的每个可具有相同或不同的几何结构(诸如，栅极长度、栅极宽度、氧化物厚度等中的至少一个)和/或相同或不同的电特性(诸如，阈值电压、亚阈值摆幅、驱动电流等中的至少一个)；示例实施例不限于此。
根据发明构思的一些示例实施例的复用器11a包括彼此串联连接的第四NFET N4和第五NFET N5，并且可包括彼此并联连接的第四PFET P4和第五PFET P5。
然而，根据本公开的实施例不限于图2A。例如，第三NFET N3可接收数据输入信号DI，第四NFET N4可接收反相扫描使能信号SEN。在这种情况下，第三PFET P3可接收数据输入信号DI，第四PFET P4可接收扫描使能信号SE。
参考图2B，与图2A的复用器11a不同，第三PFET P3和第五PFET P5可并联连接在第一节点ND1与第二节点ND2之间。第三PFET P3可接收扫描使能信号SE，第五PFET P5可接收复位输入信号RN。第四PFET P4连接在第二节点ND2与电源节点之间，第四PFET P4可接收数据输入信号DI。根据本公开的示例性实施例的复用器11b可包括彼此串联连接的第四NFETN4和第五NFET N5以及彼此并联连接的第三PFET P3和第五PFET P5。
然而，根据本公开的实施例不限于图2B。例如，第三PFET P3可接收数据输入信号DI，第四PFET P4可接收扫描使能信号SE。
参考图2C，与图2B的复用器11b不同，第一NFET N1可接收扫描输入信号SI，第二NFET N2可接收扫描使能信号SE，第三NFET N3可接收数据输入信号DI，第四NFET N4可接收反相扫描使能信号SEN。在这种情况下，第一PFET P1可接收反相扫描使能信号SEN，第二PFET P2可接收扫描输入信号SI。
然而，根据本公开的实施例不限于图2C。例如，在图2C中，第三PFET P3可接收数据输入信号DI，第四PFET P4可接收扫描使能信号SE。
当扫描使能信号SE具有低电平并且复位输入信号RN具有低电平时，图2A至图2C的复用器11a、11b、11c可维持通过第一节点ND1输出的第一输出信号O1的高逻辑电平。因此，触发器10的最终输出信号Q的逻辑电平可被复位为低电平。然而，本发明不限于此，在一些示例实施例中，第一输出信号O1的逻辑电平可维持在低电平。在以下包括图3的附图中，为了便于描述，图2A的复用器11a将作为示例被描述。并且下面参照图3描述复用器11a的操作。
图3是根据发明构思的一些示例实施例的复用器11a的操作的真值表。更详细地，图3是用于解释图2A的复用器11a的操作的示图。在下文中，将参照图1和图2A一起进行描述，并且将省略重叠的描述。
参照图3，当扫描使能信号SE具有高电平时，复用器11a可输出扫描输入信号SI被反相的信号作为第一输出信号O1。当扫描使能信号SE具有高电平时，不管复位输入信号RN的逻辑电平如何(例如，复位输入信号RN可对应于真值表中的“无关(don’t care)”值)，第一输出信号O1都可被生成。当复用器11a输出扫描输入信号SI被反相的信号作为第一输出信号O1时，触发器10可在扫描测试模式下进行操作。
当扫描使能信号SE具有低电平时，复用器11a可输出基于复位输入信号RN的第一输出信号O1。当扫描使能信号SE具有低电平并且复位输入信号RN具有高电平时，复用器11a可输出数据输入信号DI被反相的信号作为第一输出信号O1。因此，触发器10可在正常操作模式下进行操作。
当扫描使能信号SE具有低电平并且复位输入信号RN具有低电平时，不管数据输入信号DI和扫描输入信号SI的逻辑电平如何(例如，数据输入信号DI可以是真值表中的“无关”值)，复用器11a都可输出具有高电平的第一输出信号O1。因此，触发器10可在复位操作模式下进行操作。也就是说，当扫描使能信号SE和复位输入信号RN二者均具有低电平时，不管数据输入信号DI和扫描输入信号SI如何，第一输出信号O1都可具有高电平，基于此，图1的最终输出信号Q可被复位。
图4是示出根据发明构思的一些示例实施例的触发器10的电路图。
参照图4，触发器10可包括复用器11a和锁存器电路12。锁存器电路12可包括主锁存器13、从锁存器14和输出反相器15。以上参照图2A和图3描述了复用器11a，省略其冗余描述并且下面主要描述主锁存器13、从锁存器14和输出反相器15。图4中示出的主锁存器13和从锁存器14是示例，发明构思不限于此。例如，包括在主锁存器13和从锁存器14中的晶体管的数量和/或晶体管的类型可被改变。包括在锁存器电路中的每个晶体管的电特性和/或几何特性可彼此相同或者可彼此不同。
主锁存器13可基于时钟信号CK锁存输出到第一节点ND1的第一输出信号(图1中的O1)，并且可生成输出到第三节点ND3的第二输出信号(图1中的O2)。第一输出信号(图1的O1)可被输入到在其中电源电压VDD被施加到源极端子的P型晶体管的栅极端子、以及在其中地电压(VSS)被施加到源极端子的N型晶体管的栅极端子。电源电压VDD被施加到源极端子的P型晶体管可通过基于时钟信号CK操作的P型晶体管，电连接到第三节点ND3。并且，地电压VSS被施加到源极端子的N型晶体管可通过基于反相时钟信号CKB操作的N型晶体管，电连接到第三节点ND3。
从锁存器14可基于时钟信号CK锁存输出到第三节点ND3的第二输出信号(图1中的O2)，并且可生成输出到第四节点ND4的第三输出信号(图1中的O3)。可选地或另外地，当触发器10作为负边沿触发器进行操作时，从锁存器14可在反相时钟信号CKB的负边沿输出第三输出信号(图1中的O3)。
输出反相器15可接收从锁存器14的通过第四节点N4输出的第三输出信号(图1中的O3)并对从锁存器14的通过第四节点N4输出的第三输出信号(图1中的O3)进行反相，从而输出可作为最终输出信号的输出信号Q。
尽管未示出，但触发器10可包括扫描反相器和时钟反相器，扫描反相器将通过对扫描使能信号SE进行反相而提供的反相扫描使能信号SEN提供给复用器11a，时钟反相器将通过对时钟信号CK进行反相而提供的反相时钟信号CKB提供给主锁存器13和从锁存器14。下面将参照图6描述扫描反相器和时钟反相器。
图5A是示出根据发明构思的一些示例实施例的触发器10a的电路图。图5B是示出根据发明构思的一些示例实施例的触发器10b的电路图。图5A和图5B示出图4中示出的触发器10的另一实施例，更详细地，是用于解释图4中示出的主锁存器13的另一实施例的电路图。在下文中，将主要描述与图4的区别，并且将省略重叠的描述。
参照图5A，触发器10a可包括复用器11a和锁存器电路12a。锁存器电路12a可包括主锁存器13a、从锁存器14和输出反相器15。
主锁存器13a可基于时钟信号CK和反相时钟信号CKB进行操作。主锁存器13a可锁存通过第一节点ND1输出的第一输出信号(图1中的O1)，并且可生成输出到第三节点ND3的第二输出信号(图1中的O2)。第一输出信号O1(参见图1)可被输入到在其中时钟信号CK被输入到栅极端子的P型晶体管的源极端子、以及在其中反相时钟信号CKB被输入到栅极端子的N型晶体管的漏极端子。第一节点ND1和第三节点ND3可通过“在其中时钟信号CK被输入到栅极端子的P型晶体管和在其中反相时钟信号CKB被输入到栅极端子的N型晶体管”彼此电连接。
参照图5B，触发器10b可包括复用器11a'和锁存器电路12b。锁存器电路12b可包括主锁存器13b、从锁存器14和输出反相器15。
复用器11a'可包括第十一节点ND11和第十二节点ND12，而不是图4的复用器11a的第一节点ND1。第十一节点ND11布置在第二PFET(图2A中的P2)与第三PFET(图2A中的P3)之间，第十二节点ND12可布置在第一NFET(图2A中的N1)与第三NFET(图2A中的N3)之间。第十一节点ND11和第十二节点ND12可各自输出第一输出信号(图2A的O1)。例如，第十一节点ND11可输出从第一PFET至第五PFET(图2A的P1至P5)输出的P型第一输出信号，第十二节点ND12可输出从第一NFET至第五NFET(图2A的N1至N5)输出的N型第一输出信号。
主锁存器13b可基于时钟信号CK和反相时钟信号CKB进行操作。主锁存器13b可锁存通过第十一节点ND11输出的P型第一输出信号和通过第十二节点ND12输出的N型第一输出信号，并且可生成输出到第三节点ND3的第二输出信号(图1中的O2)。通过第十一节点ND11输出的P型第一输出信号可输入到在其中时钟信号CK被输入到栅极端子的P型晶体管的源极端子，并且通过第十二节点ND12输出的第一N型输出信号可输入到在其中反相时钟信号CKB被输入到栅极端子的N型晶体管的漏极端子。第十一节点ND11和第十二节点ND12可通过“在其中时钟信号CK被输入到栅极端子的P型晶体管和在其中反相时钟信号(CKB)被输入到栅极端子的N型晶体管”电连接到第三节点ND3。
图6示出根据发明构思的一些示例实施例的扫描反相器SINV和时钟反相器CINV的电路图。在下文中，将参照图4进行描述，并且将省略重复的描述。
参照图6，扫描反相器SINV和时钟反相器CINV可包括在图4中的触发器10中。
扫描反相器SINV可包括一个NFET和一个PFET，并且可接收扫描使能信号SE并输出通过对扫描使能信号SE进行反相而提供的反相扫描使能信号SEN。
时钟反相器CINV可包括一个NFET和一个PFET，并且可接收时钟信号CK并输出通过对时钟信号CK进行反相而提供的反相时钟信号CKB。包括在时钟反相器CINV中的NFET可与包括在扫描反相器SINV中的NFET具有相同或不同的特征。包括在时钟反相器CINV中的PFET可与包括在扫描反相器SINV中的PFET具有相同或不同的特征。
扫描反相器SINV和时钟反相器CINV可包括在触发器10内。扫描反相器SINV和时钟反相器CINV可包括在图4中的主锁存器13和图4中的从锁存器14中的至少一个中。可选地，扫描反相器SINV和时钟反相器CINV可在触发器10外部。在这种情况下，扫描反相器SINV和时钟反相器CINV可在多个触发器10之间共用。例如，多个触发器10可从一个扫描反相器SINV共同地接收反相扫描使能信号SEN，并且从一个时钟反相器CINV共同地接收反相时钟信号CKB。
图7和图8是根据发明构思的一些示例实施例的集成电路20的布局的示图。具体地，图7和图8是在包括x轴和y轴的平面上示出包括第一触发器单元FF1和第二触发器单元FF2的集成电路20的布局的平面图。如在此所使用的，x轴方向和y轴方向也可分别被称为第一方向和第二方向，z轴方向也可被称为垂直方向。包括x轴和y轴的平面可被称为水平面，并且与另一元件相比布置在相对+z方向上的元件可被理解为在另一元件上方，并且与另一元件相比布置在相对-z方向上的元件可被理解为在另一元件下方。
参照图4和图7，集成电路20可包括分别布置在第一行R1和第二行R2中的第一触发器单元FF1和第二触发器单元FF2。
第一行R1和第二行R2中的每个可沿第一方向(例如，x轴方向)延伸。单元是被包括在集成电路中的布局的单位，可被设计为执行特定的(或者，可选的、预定义的)功能，并且还可被称为标准单元和/或IP块。集成电路20可包括多个不同的单元，并且单元可根据多个行被对齐并且被布置。
分别沿第一方向延伸的第一电源线PL1至第三电源线PL3或电源轨(power rail)可被布置在第一行R1和第二行R2的边界处。用于提供正电源电压VDD的电源线和用于提供负电源电压VSS的电源线可被交替地布置。例如，第一电源线PL1和第三电源线PL3可包括用于提供正电源电压VDD的电源线，并且第二电源线PL2可包括用于提供负电源电压VSS的电源线。第一触发器单元FF1可布置在彼此相邻的第一电源线PL1与第二电源线PL2之间，并且第二触发器单元FF2可布置在彼此相邻的第二电源线PL2与第三电源线PL3之间。
第一触发器单元FF1和第二触发器单元FF2中的每个可基于时钟信号CK和扫描使能信号SE来锁存(存储)数据输入信号DI和/或扫描输入信号SI，可生成输出信号Q，并且可基于复位输入信号RN来对最终输出信号Q进行复位。输入到第一触发器单元FF1和第二触发器单元FF2的数据输入信号DI可彼此相同或不同。例如，输入到第一触发器单元FF1的数据输入信号DI可包括第一数据输入信号，并且输入到第二触发器单元FF2的数据输入信号DI可包括第二数据输入信号。第一触发器单元FF1和第二触发器单元FF2可各自包括与上面参照图1和图4描述的触发器10对应的单元。因此，第一触发器单元FF1和第二触发器单元FF2中的每个可包括复用器11a、主锁存器13、从锁存器14和输出反相器15。下面将参照图8描述第一触发器单元FF1和第二触发器单元FF2的配置。第一触发器单元FF1和第二触发器单元FF2可具有彼此相同的组件和连接(例如，可具有相同的结构)；然而，示例实施例不限于此。
当参照图4和图6描述图8时，第一触发器单元FF1可包括选择块S1和锁存器块L1，并且第二触发器单元FF2可包括选择块S2和锁存器块L2。第一触发器单元FF1可包括在其中选择块S1和锁存器块L1被顺序地布置的布局，并且第二触发器单元FF2可包括在其中选择块S2和锁存器块L2被顺序地布置的布局。第一触发器单元FF1的选择块可被称为第一选择块S1，并且第一触发器单元FF1的锁存器块可被称为第一锁存器块L1。第二触发器单元FF2的选择块可被称为第二选择块S2，并且第二触发器单元FF2的锁存器块可被称为第二锁存器块L2。
如在此所使用的，块可表示与简单逻辑门、复杂逻辑门、锁存器、组合逻辑单元等对应的布局。因此，第一选择块S1和第二选择块S2可表示与复用器11a对应的布局，并且第一锁存器块L1和第二锁存器块L2可表示与主锁存器13、从锁存器14和输出反相器15对应的布局。
第一选择块S1和第二选择块S2可基于接收的扫描使能信号SE来输出数据输入信号和/或扫描输入信号。第一选择块S1和第二选择块S2可基于扫描使能信号SE和复位输入信号RN输出具有恒定电平的信号。
第一锁存器块L1和第二锁存器块L2可锁存第一选择块S1和第二选择块S2的输出信号，并且可生成输出信号(例如，最终输出信号)。第一选择块S1和第二选择块S2可基于扫描使能信号SE和复位输入信号RN输出具有恒定电平的信号，从而对第一锁存器块L1和第二锁存器块L2的最终输出信号进行复位。
扫描反相器块SINB可插入在第一行R1中的第一选择块S1之间。扫描反相器块SINB可包括与扫描反相器SINV对应的布局。时钟反相器块CINB可插入在第二行R2中的第二锁存器块L2之间。时钟反相器块CINB可表示与时钟反相器CINV对应的布局。扫描反相器块SINB和时钟反相器块CINB的布置不限于此，并且在一些示例实施例中，扫描反相器块SINB和时钟反相器块CINB可布置在同一行中。在一些示例实施例中，扫描反相器块SINB可以不插入第一选择块S1之间，而是可布置在第一选择块S1与第一锁存器块L1之间。
第一触发器单元FF1和第二触发器单元FF2可彼此共用扫描反相器块SINB和时钟反相器块CINB。例如，第一触发器单元FF1和第二触发器单元FF2可共同接收来自扫描反相器块SINB和时钟反相器块CINB的输出信号。因此，可减小集成电路20的尺寸。
图9是示出根据发明构思的一些示例实施例的触发器的电路图。例如，与图4相比，图9示出两位/2位触发器，并且触发器中的每个可对应于图4中的触发器10。包括在图9的2位触发器F1和F2中的每个中的复位NFET(图2A的N5)可通过第五节点ND5彼此电连接。
参照图9，集成电路30可包括第一触发器F1和第二触发器F2。第一触发器F1和第二触发器F2可分别对应于参照图7或图8描述的第一触发器单元FF1和第二触发器单元FF2。根据示例实施例，第一触发器F1和第二触发器F2可分别生成最终输出信号Q1和Q2。
第一触发器F1可包括第一数据NFET DT1和第一复位NFET RST1。第二触发器F2可包括第二数据NFET DT2和第二复位NFET RST2。第一数据NFET DT1和第二数据NFET DT2可对应于图2A中的第四NFET N4，第一复位NFET RST1和第二复位NFET RST2可对应于图2A中的第五NFET N5。
第一复位NFET RST1和第二复位NFET RST2可通过第五节点ND5彼此电连接。第一复位NFET RST1和第二复位NFET RST2的漏极端子可通过第五节点ND5彼此共用。因此，第五节点ND5可将第一数据NFET DT1、第一复位NFET RST1、第二数据NFET DT2和第二复位NFETRST2彼此电连接。
因为第一复位NFET RST1和第二复位NFET RST2可通过第五节点ND5彼此电连接，所以第一复位NFET RST1和第二复位NFET RST2可彼此并联连接，因此减小第五节点ND5与地端子之间的电阻。
包括在第一触发器F1和第二触发器F2中的复用器11a和锁存器电路12可如上面参照图7所描述地布置。基于上述内容，参照图10描述第五节点ND5的布局。
图10是示出根据发明构思的一些示例实施例的触发器单元的布局图。例如，图10是与图9的示意图对应的布局，并且是示出了参照图8描述的第一选择块S1和第二选择块S2在包括x轴和y轴的平面上的布局的平面图。在下面将要描述的附图中，为了便于说明，可仅示出一些层，并且为了示出上线层的图案与下线层之间的连接，即使过孔(VA)在上线层的图案下方，也会示出过孔。将参照图1至图8描述图9，并且相同的参考标号可表示相同的元件。
参照图9和图10，第一选择块S1可示出包括在第一触发器(图9的F1)中的复用器(图9的11a)的布局，并且第二选择块S2可示出包括在第二触发器(图9的F2)中的复用器(图9的11a)的布局。第一选择块S1和第二选择块S2可彼此相邻地布置，其中第二电源线PL2位于第一选择块S1与第二选择块S2之间。分别包括在第一选择块S1和第二选择块S2中的第一复位NFET RST1和第二复位NFET RST2可彼此相邻地布置，其中第二电源线PL2位于第一复位NFET RST1与第二复位NFET RST2之间。第一复位NFET和第二复位NFET(图9的RST1和RST2)中的每个可沿第二方向(Y)对齐。第一数据NFET和第二数据NFET(图9的DT1和DT2)可在第一方向(X)上与第一复位NFET和第二复位NFET(图9的RST1和RST2)分开，并且可沿第二方向(Y)对齐。
集成电路40可包括与第二电源线PL2相交并沿第二方向(Y)延伸的第一接触件CT1。第一接触件CT1可将第一复位NFET与第二复位NFET(图9的RST1和RST2)彼此电连接。在一些示例实施例中，第一接触件CT1可连接到第一复位NFET和第二复位NFET(图9的RST1和RST2)的漏极端子。
集成电路40可包括与第二电源线PL2相交并沿第二方向(Y)延伸的第二接触件CT2。第二接触件CT2可在第一方向(X)上与第一接触件CT1分开布置。第二接触件CT2可将第一数据NFET与第二数据NFET(图9的DT1和DT2)彼此电连接。在一些示例实施例中，第二接触件CT2可连接到第一数据NFET和第二数据NFET(图9的DT1和DT2)的源极端子。可通过使用源极/漏极接触件CA来提供第一接触件CT1和第二接触件CT2。
集成电路40可包括电连接到第一接触件CT1和第二接触件CT2并且沿第一方向延伸的第一图案PT1。例如，第一接触件CT1和第二接触件CT2中的任一者或两者可以是条接触件(bar contact)/局部互连接触件。第一图案PT1可将第一数据NFET(图9的DT1)和第一复位NFET(图9的RST1)彼此电连接。第一图案PT1可将第一复位NFET(图9的RST1)的漏极端子和第一数据NFET(图9的DT1)的源极端子彼此连接。可通过使用设置在与布置有第二电源线PL2的层相同的层上的线来提供第一图案PT1。可通过使用金属线(诸如，铝线、铜线、多晶硅线或钨线中的至少一种)来提供第一图案PT1。可通过使用第一接触件CT1、第一图案PT1和第二接触件CT2来提供第五节点ND5。在一些示例实施例中，第一图案PT1被包括在第一选择块S1中，但是示例实施例不限于此。例如，第一图案PT1可被包括在第二选择块S2中。
根据发明构思的一些示例实施例，设置在低于布置有第二电源线PL2的层的层上的源极/漏极接触件CA在第五节点ND5中被使用，因此，可在后续工艺中便于布线。此外，由于使用在低于第二电源线PL2的层中形成的源极/漏极接触件CA形成第五节点ND5，因此金属布线层可具有较低的高度。下面参照图11至图13描述第五节点ND5的结构和效果。
图11是示出根据发明构思的一些示例性实施例的设置在基底SUB上方的多个层(例如，第一层41至第九层49)的剖视图。
参照图11，第一层41至第九层49可设置在基底SUB上方。单元可设置在基底SUB上，并且该单元可包括上面参照图7描述的第一触发器单元FF1或第二触发器单元FF2。然而，示例实施例不限于此。此外，图11仅是示出基底SUB上方的第一层41至第九层49的剖视图，并且可与实际标准单元的剖视图不同。
第一层41可被称为接触层，连接到晶体管的栅电极的栅极接触件CB和连接到晶体管的源极/漏极(S/D)区域的源极/漏极接触件CA可被设置在第一层41上。第一层41可被称为M0，并且单元和第一层41可在前端制程(front-end-of-line，FEOL)工艺中被提供。
如在此所使用的，第二层42可被称为接触过孔层，并且也可被称为V0。第三层43可被称为第一线层。第四层44可被称为第一过孔层V1。第五层45可被称为第二线层M2。第六层46可被称为第二过孔层V2。第七层47可被称为第三线层M3。第八层48可被称为第三过孔层V3。第九层49可被称为第四线层M4。接触面积可从第二层42朝向第九层49减小。第二层42至第九层49可在后端制程(back end of line，BEOL)工艺中被提供。
参照图10和图11，可通过使用设置在第一层41上的S/D接触件CA来提供第一接触件CT1和第二接触件CT2。可通过使用设置在第三层43上的线来提供第一图案PT1。第一接触件CT1和第二接触件CT2可通过设置在第二层42中的过孔连接到第一图案PT1。
根据发明构思的一些示例实施例，第五节点ND5可通过使用S/D接触件CA而包括第二层42至第九层49中的较低层上的过孔和线，从而改善在线层上提供的线的复杂性。此外，因为第五节点ND5包括设置在较低层上的过孔和线，所以可在后续工艺中在相对大的区域上执行布线。因此，可改进工艺缺陷，并且对于定位输出引脚会是有利的。
图12和图13是示出根据发明构思的一些示例实施例的单元结构的示例的剖视图。具体地，图12是示出沿图10中的线X-X'截取的图10中的第一图案PT1的剖视图，图13是示出沿图10中的线Y-Y'截取的图10中的第一接触件CT1的剖视图。
为了便于描述图12和图13，可省略一些元件。例如，栅极间隔件可设置在栅电极的侧表面上，并且栅极电介质层可设置在栅电极与栅极间隔件之间以及栅电极的下表面上。此外，图12和图13示出FINFET作为示例，但是示例实施例不限于此，并且可利用如上所述的各种晶体管来实现。下面参照图10描述图12和图13，并且省略其冗余描述。
参照图12，鳍FN可在基底SUB上沿X方向延伸，并且S/D区域SD可设置在鳍FN中。第一层间绝缘层LI1至第四层间绝缘层LI4可设置在鳍FN上。S/D区域SD与栅电极GT可一起包括在晶体管中。在一些示例实施例中，布置在线X-X'的X侧的边缘处的晶体管可包括第五NFET N5，布置在X'侧的边缘处的晶体管可包括第四NFET N4。
S/D接触件CA可通过第二层间绝缘层LI2连接到S/D区域SD。第一S/D过孔VA1和第二S/D过孔VA2可通过第三层间绝缘层LI3连接到S/D接触件CA。线M1可沿第一方向延伸并且通过第四层间绝缘层LI4连接到第一源极/漏极过孔VA1和第二源极/漏极过孔VA2。因此，第五NFET N5的S/D区域SD和第四NFET N4的S/D区域SD可彼此电连接。
参照图13，场绝缘层FI可设置在基底SUB上方。场绝缘层FI可围绕鳍FN的侧表面的一部分。第一层间绝缘层LI1至第四层间绝缘层LI4可设置在场绝缘层FI上方。鳍FN可从场绝缘层FI各自沿x轴方向延伸，并且S/D区SD可设置在鳍FN上方。器件分离层ISO可在鳍FN之间沿X轴方向延伸。
S/D接触件CA可通过第一层间绝缘层LI1和第二层间绝缘层LI2连接到S/D接触件CA，因此，S/D接触件CA可彼此电连接。第一S/D过孔VA1可通过第三层间绝缘层LI3连接到S/D接触件CA，并且线M1可通过第四层间绝缘层LI4连接到第一S/D过孔VA1。因此，S/D接触件CA和线M1可彼此电连接，从而可将第一选择块S1电连接到包括在第二选择块S2中的第五NFET N5。
图14是根据发明构思的一些示例实施例的触发器的电路图。具体地，下面参照图9描述图14，因此省略其冗余描述。
参照图9和图14，集成电路50还可包括附加复位NFET AT。附加复位NFET AT可连接到第五节点ND5。例如，附加复位NFET AT可连接在第五节点ND5与地节点之间。因此，附加复位NFET AT可并联连接到第一复位NFET RST1和第二复位NFET RST2。在图14中，仅示出一个附加复位NFET AT。然而，发明构思不限于此，并且多个附加复位NFET可被提供。当多个附加复位NFET AT被提供时，多个附加复位NFET AT可彼此并联连接在第五节点ND5与地节点之间。
在一些示例实施例中，集成电路50还包括在第五节点ND5与地节点之间的附加复位NFETAT，从而减小第五节点ND5与地节点之间的电阻。包括在第一触发器F1和第二触发器F2中的每个中的复用器11a可如上面参照图10所描述地布置，参照上文描述图15中的附加复位NFET AT的布局。
图15是示出根据发明构思的一些示例实施例的触发器单元的布局图。具体地，图15是示出图14中的且参照图10和图14描述的附加复位NFET AT的布局的示图。
参照图15，集成电路60可被提供为比图10中示出的集成电路40大在第一方向上彼此间隔开的栅电极的间距(pitch)CPP。
集成电路60还可包括第一附加块A1和第二附加块A2。附加复位NFET AT可布置在第一附加块A1和第二附加块A2中的至少一个中。例如，一个附加复位NFET AT可布置在第一附加块A1和第二附加块A2中的每个中，并且附加复位NFET AT可布置在第一附加块A1和第二附加块A2中的任一个中。
第一附加块A1和第二附加块A2可连接到包括第一接触件CT1的第五节点ND5。包括在第一附加块A1和第二附加块A2中的至少一个中的附加复位NFET AT可通过第五节点ND5电连接到分别包括在第一选择块S1和第二选择块S2中的第一复位NFET RST1和第二复位NFET RST2。第一附加块A1和第二附加块A2可通过包括在第五节点ND5中的第一接触件CT1分别电连接到第一选择块S1和第二选择块S2。因此，附加复位NFET AT可并联连接到第一复位NFET RST1和第二复位NFET RST2。
图16是示出根据发明构思的一些示例实施例的集成电路70的布局的示图。具体地，图16是包括第一触发器单元FF1至第四触发器单元FF4的集成电路70的布局的平面图。参照图8描述图16。
参照图16，集成电路70可包括分别布置在第一行R1至第四行R4中的第一触发器单元FF1至第四触发器单元FF4。第一触发器单元FF1至第四触发器单元FF4可对应于参照图1和图15描述的触发器10和集成电路60。
第一触发器单元FF1可包括第一选择块S1和第一锁存器块L1，第二触发器单元FF2可包括第二选择块S2和第二锁存器块L2，第三触发器单元FF3可包括第三选择块S3和第三锁存器块L3，第四触发器单元FF4可包括第四选择块S4和第四锁存器块L4。第一选择块S1至第四选择块S4可接收扫描使能信号、数据输入信号、扫描输入信号和复位输入信号并生成一个输出信号，并且第一锁存器块L1至第四锁存器块L4可锁存第一选择块S1至第四选择块S4的输出信号并生成最终输出信号。
集成电路70可包括扫描反相器块SINB、第一时钟反相器块CINB1和第二时钟反相器块CINB2。第一时钟反相器块CINB1和第二时钟反相器块CINB2可包括相同的配置。扫描反相器块SINB可具有与上面参照图6描述的扫描反相器SINV对应的布局，并且第一时钟反相器块CINB1和第二时钟反相器块CINB2可各自具有与上面参照图6描述的时钟反相器CINV对应的布局。
第一触发器单元FF1至第四触发器单元FF4可彼此共用扫描反相器块SINB。换句话说，第一触发器单元FF1至第四触发器单元FF4可共同接收来自扫描反相器块SINB的输出信号。第一触发器单元FF1和第二触发器单元FF2可彼此共用第一时钟反相器块CINB1，并且第三触发器单元FF3和第四触发器单元FF4可彼此共用第二时钟反相器块CINB2。例如，第一触发器单元FF1和第二触发器单元FF2可共同接收第一时钟反相器块CINB1的输出信号，第三触发器单元FF3和第四触发器单元FF4可接收第二时钟反相器块CINB2的输出信号。
扫描反相器块SINB、第一时钟反相器块CINB1和第二时钟反相器块CINB2可布置在第一行R1至第四行R4中。扫描反相器块SINB、第一时钟反相器块CINB1和第二时钟反相器块CINB2中的至少两个可布置在其他行中。例如，扫描反相器块SINB可布置在第二行R2中，第一时钟反相器块CINB1可布置在第三行R3中，第二时钟反相器块CINB2可布置在第四行R4中。在一些示例实施例中，第一时钟反相器块CINB1和第二时钟反相器块CINB2可布置在同一行中，并且扫描反相器块SINB可布置在不同行中。扫描反相器块SINB、第一时钟反相器块CINB1和第二时钟反相器块CINB2中的每个可插入到第一选择块S1至第四选择块S4和第一锁存器块L1至第四锁存器块L4中。在一些示例实施例中，扫描反相器块SINB、第一时钟反相器块CINB1和第二时钟反相器块CINB2中的每个可布置在第一选择块S1至第四选择块S4与第一锁存器块L1至第四锁存器块L4之间。如上所述，扫描反相器块SINB、第一时钟反相器块CINB1和第二时钟反相器块CINB2可以以各种方式布置。
由于扫描反相器块SINB、第一时钟反相器块CINB1或第二时钟反相器块CINB2布置在第一行R1至第四行R4中的至少两行中，因此可在集成电路70中提供虚设区域DM。例如，当扫描反相器块SINB布置在第二行R2中，第一时钟反相器块CINB1布置在第三行R3中，第二时钟反相器块CINB2布置在第四行R4中时，可在第一行R1中提供虚设区域DM。虚设区域DM可表示不具有晶体管的块或不具有布置在其中的电有源的/电连接的晶体管的块。虚设区域DM的位置不限于图16的位置，并且可提供一个或多个虚设区域DM，并且可在各种位置处提供一个或多个虚设区域DM。
当参照图14描述图16时，附加复位NFET AT可布置在虚设区域DM中。当在集成电路70中提供多个虚设区域DM时，可在多个虚设区域DM中布置多个附加复位NFET AT。因此，因为可在保持集成电路70的尺寸的同时附加地设置晶体管，所以可提供具有小尺寸的半导体装置。
图17是示出根据发明构思的一些示例实施例的片上系统(SoC)120的框图。根据发明构思的一些示例实施例，SoC 120是半导体装置，并且可包括集成电路。SoC 120实现在一个芯片中执行各种功能的复杂的功能块(诸如，知识产权(IP))，并且根据发明构思的示例实施例提供的触发器单元可包括在SoC 120的每个功能块中。因此，可提供具有改善的布线复杂度的SoC 120。
参照图17，SoC 120可包括调制解调器122、显示控制器123、存储器124、外部存储器控制器125、中央处理器(CPU)126、事务单元127、电源管理集成电路(PMIC)128和图形处理器(GPU)129，并且SoC 120的每个功能块可通过系统总线121彼此通信。
能够控制SoC 120的整体操作的CPU 126可控制其他功能块(例如，调制解调器122、显示控制器123、存储器124、外部存储器控制器125、事务单元127、PMIC 128和GPU129)的操作。调制解调器122可对从SoC 120的外部接收的信号进行解调，或者可对在SoC120内生成的信号进行调制，并将调制的信号发送到外部。外部存储器控制器125可控制以下操作：向连接到SoC 120的外部存储器装置发送数据和从连接到SoC 120的外部存储器装置接收数据。例如，存储在外部存储器装置中的程序和/或数据可在外部存储器控制器125的控制下被提供给CPU 126或GPU 129。GPU 129可执行与图形处理相关的程序指令。GPU129可通过外部存储器控制器125接收图形数据，或者可通过外部存储器控制器125将由GPU129处理的图形数据发送到SoC 120的外部。事务单元127可监测每个功能块的数据事务，并且PMIC 128可在事务单元127的控制下控制施加到每个功能块的电力。显示控制器123可控制SoC 120外部的显示器(或显示装置)，使得在SoC 120内生成的数据被发送到显示器。
存储器124可包括非易失性存储器(诸如，电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器等中的至少一种)或者可包括易失性存储器(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(SDRAM)、低功率DDR(LPDDR)、SDRAM、图形DDR(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等中的至少一种)。
图18是根据发明构思的一些示例实施例的包括存储程序的存储器的计算系统130的框图。根据发明构思的示例实施例，包括在制造集成电路的方法中的操作和包括在设计集成电路的方法中的操作中的至少一些可由计算系统130执行。
计算系统130可包括固定式计算系统(诸如，台式计算机、工作站、服务器等)或者便携式计算系统(诸如，膝上型计算机等)。
参照图18，计算系统130可包括处理器131、输入/输出(I/O)装置132、网络接口133、随机存取存储器(RAM)134、只读存储器(ROM)135和存储装置136。处理器131、I/O装置132、网络接口133、RAM 134、ROM 135和存储装置136可连接到总线137，并且可通过总线137彼此通信。
处理器131可被称为处理单元(比如微处理器、应用处理器(AP)、数字信号处理器(DSP)、图形处理器(GPU))，处理器131可包括能够执行任何指令集的至少一个核(例如，因特尔架构、32位(IA-32)、IA-32的64位扩展、x86-64、PowerPC、Sparc、无互锁流水线级的微处理器(MIPS)、高级精简指令集计算机(RISC)机器(ARM)、IA-64等)。例如，处理器131可通过总线137访问存储器(即，RAM 134或ROM 135)，并执行存储在RAM 134或ROM 135中的指令。
RAM 134可存储用于制造根据发明构思的一些示例实施例的集成电路的程序134_1或其至少一部分，并且程序134_1可允许处理器131执行包括在制造集成电路的方法中的操作和包括在设计集成电路的方法中的操作中的至少一些。换句话说，程序134_1可包括可由处理器131执行的多个指令，并且包括在程序134_1中的多个指令可允许程序134_1执行指令中的一些。
即使当供应给计算系统130的电力被拦截时，存储装置136也不会丢失存储在其中的数据。例如，存储装置136可包括非易失性存储器装置，或者可包括存储介质(诸如，磁带、光盘和磁盘)。此外，存储装置136可以是可从计算系统130拆卸的。根据发明构思的一些示例实施例，存储装置136可存储程序134_1，并且在程序134_1被处理器131执行之前，程序134_1或其至少一部分可从存储装置136加载到RAM 134中。在另一示例中，存储装置136可存储以程序语言编写的文件，并且由编译器等生成的程序134_1或其至少一部分可从文件加载到RAM 134中。此外，存储装置136可存储数据库(DB)136_1，数据库136_1可包括设计集成电路所需的信息。
存储装置136可存储将被处理器131处理的数据或已被处理器131处理的数据。例如，处理器131可处理存储在存储装置136中的数据并根据程序134_1生成数据，并将生成的数据存储在存储装置136中。
I/O装置132可包括输入装置(诸如，键盘、指针装置等)，并且可包括输出装置(诸如，显示装置、打印机等)。例如，用户可通过I/O装置132触发处理器131执行程序134_1。
网络接口133可提供对计算系统130外部的网络的访问。例如，网络可包括多个计算系统和通信链路，并且通信链路可包括有线链路、光学链路、无线链路或任何其他形式的链路。
虽然已经参照其实施例具体示出和描述了一些示例实施例，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。此外，示例实施例不一定是相互排斥的。例如，一些示例实施例可包括参照一个或多个附图描述的特征，并且还可包括参照一个或多个其他附图描述的特征。

Claims (20)

1.一种集成电路，包括：
第一触发器，被配置为与时钟信号同步地操作，其中，第一触发器包括：
复用器，被配置为基于扫描使能信号将扫描输入信号的反相信号输出到第一节点，或者复用器被配置为基于复位输入信号将数据输入信号的反相信号或具有第一电平的信号输出到第一节点，
主锁存器，被配置为锁存通过第一节点输出的信号并输出锁存的信号，以及
从锁存器，被配置为锁存主锁存器的输出信号并输出锁存的主锁存器的输出信号。
2.根据权利要求1所述的集成电路，其中，复用器包括：
第一n型场效应晶体管NFET和第二NFET，彼此串联连接，第一NFET和第二NFET处于地节点与第一节点之间，第一NFET被配置为接收扫描使能信号，第二NFET被配置为接收扫描输入信号；以及
第三NFET至第五NFET，彼此串联连接，第三NFET至第五NFET处于第一节点与地节点之间，第三NFET被配置为接收通过对扫描使能信号进行反相而提供的反相扫描使能信号，第四NFET被配置为接收数据输入信号，第五NFET被配置为接收复位输入信号。
3.根据权利要求2所述的集成电路，其中，复用器还包括：
第一p型场效应晶体管PFET和第二PFET，彼此串联连接，第一PFET和第二PFET位于电源节点与第一节点之间，第一PFET被配置为接收扫描输入信号，第二PFET被配置为接收反相扫描使能信号；
第三PFET，连接到第二节点和第一节点并被配置为接收扫描使能信号；以及
第四PFET和第五PFET，第四PFET和第五PFET彼此并联连接在电源节点与第二节点之间，第四PFET被配置为接收数据输入信号，第五PFET被配置为接收复位输入信号。
4.根据权利要求2或3所述的集成电路，还包括：
第二触发器，具有与第一触发器相同的组件和连接，
其中，包括在第一触发器和第二触发器中的第五NFET彼此并联连接在第五节点与地节点之间。
5.根据权利要求4所述的集成电路，还包括：
第六NFET，连接在第五节点与地节点之间并被配置为通过栅极端子接收复位输入信号。
6.根据权利要求1至3中的任一项所述的集成电路，还包括：
第二触发器，具有与第一触发器相同的组件和连接；
扫描反相器，被配置为对扫描使能信号进行反相并输出反相扫描使能信号；以及
时钟反相器，被配置为对时钟信号进行反相并输出反相时钟信号，
其中，第一触发器和第二触发器被配置为共同接收反相扫描使能信号和反相时钟信号。
7.一种集成电路，包括：
多条电源线，每条电源线沿第一方向延伸；
第一触发器单元，处于所述多条电源线之中的彼此相邻的第一电源线与第二电源线之间，并且被配置为通过基于时钟信号和扫描使能信号锁存第一数据输入信号和扫描输入信号中的一个来生成第一输出信号，第一触发器单元被配置为基于复位输入信号对第一输出信号进行复位；以及
第二触发器单元，处于第二电源线和与第二电源线相邻的第三电源线之间，并且被配置为通过基于时钟信号和扫描使能信号锁存第二数据输入信号和扫描输入信号中的一个来生成第二输出信号，第二触发器单元被配置为基于复位输入信号对第二输出信号进行复位，
其中，第一触发器单元包括：
第一选择块，被配置为执行：输出第一数据输入信号和扫描输入信号之中选择的一个，或基于复位输入信号输出具有第一电平的信号，以及
第一锁存器块，被配置为：通过锁存第一选择块的输出信号，生成第一输出信号或对第一输出信号进行复位。
8.根据权利要求7所述的集成电路，其中，第一选择块对应于第一复用器，
其中，第一复用器包括：
第一n型场效应晶体管NFET和第二NFET，彼此串联连接在地节点与提供选择块的输出信号的第一节点之间，第一NFET被配置为接收扫描使能信号，第二NFET被配置为接收扫描输入信号；以及
第三NFET至第五NFET，彼此串联连接在地节点与第一节点之间，第三NFET被配置为接收通过扫描使能信号提供的反相扫描使能信号，第四NFET被配置为接收第一数据输入信号，第五NFET被配置为接收复位输入信号。
9.根据权利要求8所述的集成电路，其中，第二触发器单元包括与第二复用器对应的第二选择块，第二复用器具有与第一复用器相同的组件和连接，
包括在第一复用器和第二复用器中的第五NFET沿与第一方向垂直的第二方向对齐，并且通过沿第二方向延伸的第一接触件彼此电连接。
10.根据权利要求9所述的集成电路，其中，包括在第一复用器和第二复用器中的第四NFET沿与第一方向垂直的第二方向对齐，并且通过在第一方向上与第一接触件分开的第二接触件彼此电连接，第二接触件沿第二方向延伸。
11.根据权利要求10所述的集成电路，其中，第一接触件和第二接触件通过沿第一方向延伸的第一图案彼此电连接，并且第一接触件和第二接触件与电源线形成在同一层。
12.根据权利要求9所述的集成电路，还包括：
第六NFET，电连接到第一接触件并被配置为接收复位输入信号。
13.根据权利要求7所述的集成电路，还包括：
扫描反相器，处于所述多条电源线的任何行，并且被配置为对扫描使能信号进行反相并输出反相扫描使能信号，
其中，第一触发器单元和第二触发器单元被配置为共同接收反相扫描使能信号。
14.根据权利要求13所述的集成电路，还包括：
时钟反相器，处于与布置有扫描反相器的行相邻的行，并且被配置为对时钟信号进行反相并输出反相时钟信号，
其中，第一触发器单元和第二触发器单元被配置为共同接收反相时钟信号。
15.根据权利要求7至14中的任一项所述的集成电路，其中，第一锁存器块包括主锁存器和从锁存器，主锁存器被配置为锁存并输出第一选择块的输出信号，其中，基于时钟信号进行主锁存器的锁存和输出，从锁存器被配置为锁存并输出主锁存器的输出信号，其中，基于时钟信号进行从锁存器的锁存和输出。
16.一种集成电路，包括：
多条电源线，每条电源线沿第一方向延伸，在与第一方向垂直的第二方向上彼此分开，并且布置在第一行至第四行之间；
第一触发器单元至第四触发器单元，分别布置在第一行至第四行中，并且被配置为通过基于时钟信号和扫描使能信号锁存数据输入信号和扫描输入信号中的一个来生成输出信号，并且基于复位输入信号对输出信号进行复位；以及
虚设区域，处于第一行至第四行中的任一行，
其中，第一触发器单元至第四触发器单元中的每个包括：
选择块，被配置为执行：输出数据输入信号和扫描输入信号之中选择的一个，或基于复位输入信号输出具有第一电平的信号，以及
锁存器块，被配置为：通过锁存选择块的输出信号，生成输出信号或对输出信号进行复位。
17.根据权利要求16所述的集成电路，其中，选择块包括：
第一n型场效应晶体管NFET和第二NFET，彼此串联连接在地节点与提供选择块的输出信号的第一节点之间，第一NFET被配置为接收扫描使能信号，第二NFET被配置为接收扫描输入信号；以及
第三NFET至第五NFET，彼此串联连接在地节点与第一节点之间，与第一NFET和第二NFET并联，第三NFET被配置为接收通过对扫描使能信号进行反相而提供的反相扫描使能信号，第四NFET被配置为接收数据输入信号，第五NFET被配置为接收复位输入信号。
18.根据权利要求17所述的集成电路，其中，包括在第一触发器单元和第二触发器单元中的第五NFET在第二方向上与所述多条电源线之中的施加电源电压的第一电源线相邻，并且
第五NFET通过沿第二方向延伸并与第一电源线相交的第一接触件彼此电连接。
19.根据权利要求18所述的集成电路，还包括：
第六NFET，被配置为接收复位输入信号，电连接到第一接触件，并且被布置在虚设区域中。
20.根据权利要求16所述的集成电路，还包括：
扫描反相器，处于第一行，并且被配置为对扫描使能信号进行反相并生成反相扫描使能信号；
第一时钟反相器，处于第一行至第四行之中的与第一行相邻的第二行，并且被配置为对时钟信号进行反相并生成反相时钟信号；以及
第二时钟反相器，处于第一行至第四行之中的与第一行和第二行中的至少一个行相邻的第三行，并且被配置为对时钟信号进行反相并生成反相时钟信号，
其中，虚设区域处于与布置有扫描反相器、第一时钟反相器和第二时钟反相器的行不同的行。
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