KR20220159259A - 플립플롭을 포함하는 집적 회로 및 이를 설계하기 위한 컴퓨팅 시스템 - Google Patents

플립플롭을 포함하는 집적 회로 및 이를 설계하기 위한 컴퓨팅 시스템 Download PDF

Info

Publication number
KR20220159259A
KR20220159259A KR1020220028935A KR20220028935A KR20220159259A KR 20220159259 A KR20220159259 A KR 20220159259A KR 1020220028935 A KR1020220028935 A KR 1020220028935A KR 20220028935 A KR20220028935 A KR 20220028935A KR 20220159259 A KR20220159259 A KR 20220159259A
Authority
KR
South Korea
Prior art keywords
signal
node
input signal
flip
flop
Prior art date
Application number
KR1020220028935A
Other languages
English (en)
Inventor
임승만
김민수
김아름
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US17/696,086 priority Critical patent/US11901902B2/en
Priority to CN202210372489.XA priority patent/CN115395925A/zh
Publication of KR20220159259A publication Critical patent/KR20220159259A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

본 개시의 기술적 사상에 따른 집적회로는, 클럭 신호에 동기되어 동작하는 제1 플립플롭을 포함하고, 제1 플립플롭은 스캔 인에이블 신호에 기초하여 스캔 입력 신호가 반전된 신호를 제1 노드에 출력하거나, 리셋 입력 신호에 기초하여 데이터 입력 신호가 반전된 신호 또는 제1 레벨을 갖는 신호를 제1 노드에 출력하는 멀티플렉서, 제1 노드를 통해 출력되는 신호를 래치하여 출력하는 마스터 래치 및 상기 마스터 래치의 출력 신호를 래치하여 출력하는 슬레이브 래치를 포함한다.

Description

플립플롭을 포함하는 집적 회로 및 이를 설계하기 위한 컴퓨팅 시스템 {INTEGRATED CIRCUIT INCLUDING FLIP FLOP AND COMPUTING SYSTEM FOR DESIGNING THE INTEGRATED CIRCUIT INCLUDING THE FLIP FLOP}
본 개시의 기술적 사상은 플립플롭에 관한 것으로서, 자세하게는 리셋 기능을 포함하는 플립플롭 및 플립플롭을 포함하는 집적 회로를 설계하는 방법에 관한 것이다.
반도체 집적 회로가 고성능 및 고집적화됨에 따라, 반도체 집적 회로에 포함되는 플립-플롭의 개수가 증가하고 있다. 플립-플롭은 데이터 저장 소자로서 사용되며, 이러한 데이터 저장 소자들은 상태(state)를 저장하는데 사용된다. 플립-플롭은 1-비트 정보를 저장하고 유지할 수 있는 전자 회로로서 순차 논리 회로(sequential logic circuit)의 기본 요소이다. 플립-플롭은 다수의 트랜지스터들로 구현되므로, 반도체 집적 회로가 고집적화될수록 다수의 트랜지스터들 간의 신호 라우팅 복잡도가 증가할 수 있다.
본 개시의 기술적 사상은 리셋 입력을 적용한 멀티플렉서를 포함하여, 효율적인 리셋 구조를 가지는 플립플롭 및 이를 포함하는 집적 회로를 설계하는 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 집적회로는 클럭 신호에 동기되어 동작하는 제1 플립플롭을 포함하고, 제1 플립플롭은 스캔 인에이블 신호에 기초하여 스캔 입력 신호가 반전된 신호를 제1 노드에 출력하거나, 리셋 입력 신호에 기초하여 상기 데이터 입력 신호가 반전된 신호 또는 제1 레벨을 갖는 신호를 제1 노드에 출력하는 멀티플렉서, 제1 노드를 통해 출력되는 신호를 래치하여 출력하는 마스터 래치 및 상기 마스터 래치의 출력 신호를 래치하여 출력하는 슬레이브 래치를 포함한다.
본 개시의 다른 측면에 따른 집적회로는, 제1 방향으로 연장되는 복수의 파워 라인들, 복수의 파워 라인들 중 상호 인접한 제1 및 제2 파워 라인 사이에서, 클럭 신호 및 스캔 인에이블 신호에 기초하여 제1 데이터 입력 신호 또는 스캔 입력 신호를 래치함으로써 제1 출력 신호를 생성하고, 리셋 입력 신호에 기초하여 제1 출력 신호를 리셋하도록 구성된 제1 플립플롭 셀 및 제2 파워 라인 및 제2 파워 라인에 인접한 제3 파워 라인 사이에서, 클럭 신호 및 스캔 인에이블 신호에 기초하여, 제2 데이터 입력 신호 또는 스캔 입력 신호를 래치함으로써 제2 출력 신호를 생성하고, 리셋 입력 신호에 기초하여 제2 출력 신호를 리셋하도록 구성된 제2 플립플롭 셀을 포함하고, 제1 플립플롭 셀은, 제1 데이터 입력 신호 및 스캔 입력 신호 중 선택된 어느 하나를 출력하거나 리셋 입력 신호에 기초하여 제1 레벨을 갖는 신호를 출력하는 제1 선택 블록 및 제1 선택 블록의 출력 신호를 래치하여 제1 출력 신호를 생성하거나 제1 출력 신호를 리셋하는 제1 래치 블록을 포함한다.
본 개시의 다른 측면에 따른 집적회로는, 제1 방향으로 연장되고, 제1 방향에 수직한 제2 방향으로 상호 이격되고, 제1 내지 제4 행의 사이에 배치되는 복수의 파워 라인들, 제1 내지 제4 행에 각각 배치되고, 클럭 신호 및 스캔 인에이블 신호에 기초하여 데이터 입력 신호 또는 스캔 입력 신호를 래치함으로써 출력 신호를 생성하고, 리셋 입력 신호에 기초하여 출력 신호를 리셋하도록 구성된 제1 내지 제4 플립플롭 셀 및 제1 내지 제4 행 중 어느 한 행에 배치되는 더미 영역을 포함하고, 제1 내지 제4 플립플롭 셀 각각은, 데이터 입력 신호 및 스캔 입력 신호 중 선택된 어느 하나를 출력하거나 리셋 입력 신호에 기초하여 제1 레벨을 갖는 신호를 출력하는 선택 블록 및 선택 블록의 출력 신호를 래치하여 출력 신호를 생성하거나 출력 신호를 리셋하는 래치 블록을 포함한다.
본 개시의 예시적 실시 예에 따라, 리셋 트랜지스터를 포함하는 멀티플렉서를 사용하여 플립플롭을 형성함으로써, 리셋 기능을 갖는 플립플롭을 작은 크기로 구현할 수 있다.
본 개시의 예시적 실시 예에 따라, 복수의 행들에 걸쳐 형성되는 콘택을 사용하여 신호 라우팅이 수행됨으로써 라우팅 복잡도가 개선된 플립플롭을 제공될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 플립플롭을 설명하기 위한 블록도이다.
도 2a 내지 도 2c는 본 개시의 예시적 실시 예에 따른 멀티플렉서를 설명하기 위한 회로도이다.
도 3은 본 개시의 예시적 실시 예에 따른 멀티플렉서의 동작을 설명하기 위한 진리표이다.
도 4는 본 개시의 예시적 실시 예에 따른 플립플롭을 설명하기 위한 회로도이다.
도 5a 및 도 5b는 본 개시의 예시적 실시 예에 따른 플립플롭을 설명하기 위한 회로도이다.
도 6은 본 개시의 예시적 실시 예에 따른 스캔 인버터 및 클럭 인버터를 설명하기 위한 회로도이다.
도 7은 본 개시의 예시적 실시 예에 따른 플립플롭 셀을 설명하는 레이아웃도이다.
도 8은 본 개시의 예시적 실시 예에 따른 플립플롭 셀을 설명하는 레이아웃도이다.
도 9는 본 개시의 예시적 실시 예에 따른 플립플롭 셀을 설명하는 회로도이다.
도 10은 본 개시의 예시적 실시 예에 따른 배선층을 설명하기 위한 단면도이다.
도 11은 본 개시의 예시적 실시 예에 따른 플립플롭 셀을 설명하는 레이아웃도이다.
도 12는 본 개시의 예시적 실시 예에 따른 플립플롭 셀을 설명하기 위한 단면도이다.
도 13은 본 개시의 예시적 실시 예에 따른 플립플롭 셀을 설명하기 위한 단면도이다.
도 14는 본 개시의 예시적 실시 예에 따른 플립플롭 셀을 설명하는 회로도이다.
도 15는 본 개시의 예시적 실시 예에 따른 플립플롭 셀을 설명하는 레이아웃도이다.
도 16은 본 개시의 예시적 실시 예에 따른 플립플롭 셀을 설명하는 레이아웃도이다.
도 17은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 18은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면 부호를 부여하고 이에 대해 중복되는 설명은 생략하기로 한다.
도 1은 본 개시의 예시적 실시 예에 따른 플립플롭을 설명하기 위한 회로도이다.
도 1을 참조하면, 플립플롭(10)은 멀티플렉서(11) 및 래치 회로(12)를 포함할 수 있다. 래치 회로(12)는 마스터 래치(13), 슬레이브 래치(14) 및 출력 인버터(15)를 포함할 수 있다.
멀티플렉서(11)는 스캔 인에이블 신호(SE), 스캔 입력 신호(SI), 데이터 입력 신호(DI) 및 리셋 입력 신호(RN)를 수신할 수 있다. 멀티플렉서(11)는 스캔 인에이블 신호(SE)에 기초하여, 스캔 입력 신호(SI)에 기초한 제1 출력 신호(O1)를 출력할 수 있다. 멀티플렉서(11)는 리셋 입력 신호(RN)에 기초하여, 데이터 입력 신호(DI)에 기초한 제1 출력 신호(O1) 또는 제1 레벨을 갖는 제1 출력 신호(O1)를 출력할 수 있다. 제1 출력 신호(O1)는 리셋 입력 신호(RN)에 기초하여 제1 레벨을 유지할 수 있다.
예를 들어, 리셋 입력 신호(RN)에 따라 제1 출력 신호(O1)는 하이 레벨을 유지할 수 있다. 이하에서는 리셋 입력 신호(RN)에 따라 제1 출력 신호(O1)가 하이 레벨을 유지하는 경우에 대하여 설명하나 이에 제한되는 것은 아니며, 다른 실시예에서, 리셋 입력 신호(RN)에 따라 제1 출력 신호(O1)는 로우 레벨을 유지할 수도 있다. 제1 출력 신호(O1)는 스캔 인에이블 신호(SE) 및 리셋 입력 신호(RN)에 의해 일정한 레벨을 유지할 수 있다. 예를 들어, 제1 출력 신호(O1)는 스캔 인에이블 신호(SE)가 로우 레벨을 갖고, 리셋 입력 신호(RN)가 로우 레벨을 가질 때 일정한 레벨을 가질 수 있다.
멀티플렉서(11)는 리셋 입력 신호(RN)에 기초하여 제1 출력 신호(O1)의 논리 레벨을 하이 레벨로 유지할 수 있다. 제1 출력 신호(O1)의 논리 레벨을 하이 레벨로 유지함으로써 플립플롭(10)의 최종 출력 신호(Q)를 로우 레벨로 리셋시킬 수 있다. 따라서, 플립플롭(10)은 스캔 인에이블 신호(SE) 및 리셋 입력 신호(RN)에 의해 선택적으로 정상 동작 모드(normal operation mode), 스캔 테스트 모드(scan test mode) 또는 리셋 동작 모드(reset operation mode)로 동작할 수 있다. 멀티플렉서(11)는 먹스(mux), 스캔 먹스(scan mux) 또는 선택부라고 지칭될 수 있다.
마스터 래치(13)는 멀티플렉서(11)로부터 출력된 제1 출력 신호(O1)를 수신할 수 있다. 마스터 래치(13)는 클럭 신호(CK)에 기초하여 제1 출력 신호(O1)를 래치할 수 있고, 그에 따라 제2 출력 신호(O2)를 생성할 수 있다.
슬레이브 래치(14)는 마스터 래치(13)로부터 출력된 제2 출력 신호(O2)를 수신할 수 있다. 슬레이브 래치(14)는 클럭 신호(CK)가 반전된 반전 클럭 신호(CKB)에 기초하여 제2 출력 신호(O2)를 래치할 수 있고, 그에 따라 제3 출력 신호(O3)를 생성할 수 있다. 도 1의 클럭 신호(CK)는 설명을 위해 간략하게 도시되며, 도 1의 클럭 신호가(CK)가 마스터 래치(13)가 동작할 때 슬레이브 래치(14)가 동작하지 않도록 제어하는 신호를 의미하는 것이 아님은 당업자에게 명백히 이해될 것이다. 클럭 신호(CK) 및 반전 클럭 신호(CKB)가 마스터 래치(13) 및 슬레이브 래치(14)에 입력되는 구체적인 실시 예는 후술되는 도 4, 도 5a 및 도 5b를 참조하여 설명될 수 있다.
출력 인버터(15)는 슬레이브 래치(14)의 제3 출력 신호(O3)를 수신하고, 제3 출력 신호(O3)를 반전시킴으로써 최종 출력 신호(Q)를 생성할 수 있다.
플립플롭(10)은 멀티플렉서(11)를 이용하여 리셋(RESET) 기능을 수행할 수 있다. 플립플롭(10)은 멀티플렉서(11)를 통해 리셋 입력 신호(RN)를 수신할 수 있고, 리셋 입력 신호(RN)에 응답하여 최종 출력 신호(Q)를 로우 레벨로 유지할 수 있다. 플립플롭(10)은 리셋 트랜지스터를 포함하는 멀티플렉서(11)를 이용하여 리셋 기능을 수행할 수 있으므로, 반도체 장치의 크기를 작게 구현할 수 있다. 후속하여, 리셋 트랜지스터를 포함하는 멀티플렉서(11)의 회로도를 설명한다.
도 2a 내지 도 2c는 본 개시의 예시적 실시 예들에 따른 멀티플렉서의 회로도이다. 상세하게는, 도 2a 내지 도 2c의 회로도는 도 1의 멀티 플렉서(11)의 다양한 실시 예들을 설명하기 위한 도면이다. 이하에서는 도 1을 참조하여 설명하고 중복되는 설명은 생략한다.
도 2a 내지 도 2c를 참조하면, 멀티플렉서(11a, 11b, 11c)는 스캔 인에이블 신호(SE), 스캔 입력 신호(SI), 데이터 입력 신호(DI) 및 리셋 입력 신호(RN)를 수신하여, 제1 노드(ND1)를 통해 제1 출력 신호(O1)를 출력할 수 있다.
멀티플렉서(11a, 11b, 11c)는 복수의 트랜지스터들로 구성될 수 있다. 본 명세서에서, 복수의 트랜지스터들은 임의의 구조들을 가질 수 있다. 예를 들면, 트랜지스터들은, 핀(fin) 형태로 연장되는 활성 패턴 및 게이트 전극에 의해서 형성되는 FinFET(fin field effect transistor)을 포함할 수 있다. 트랜지스터들은, 상호 평행하게 연장되는 복수의 나노시트들(nanosheets) 및 게이트 전극에 의해서 형성되는 MBCFET(multi-bridge channel FET)을 포함할 수도 있다. 트랜지스터들은, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET를 포함할 수도 있다. 트랜지스터들은, 도 2의 Z축 방향으로 상호 이격된 소스/드레인 영역들, 및 채널 영역을 둘러싸는 게이트 전극을 포함하는 VFET(vertical FET)를 포함할 수도 있다. 트랜지스터들은, CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)뿐만 아니라, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다.
본 실시예에서, 멀티플렉서(11a, 11b, 11c)는 제1 내지 제5 NFET(N1~N5) 및 제1 내지 제5 PFET(P1~P5)을 포함할 수 있다.
도 2a를 참조하면, 제1 NFET(N1) 및 제2 NFET(N2)은 접지 전압(VSS)이 인가되는 노드(이하에서 '접지 노드'라고 지칭한다) 및 제1 노드(ND1) 사이에서 상호 직렬 연결될 수 있다. 제1 NFET(N1)은 스캔 인에이블 신호(SE)를 수신할 수 있다. 제2 NFET(N2)은 스캔 입력 신호(SI)를 수신할 수 있다. 제2 NFET(N2)의 드레인 단자는 제1 NFET(N1)의 소스 단자와 연결될 수 있고, 제2 NFET(N2)의 소스 단자는 접지 단자와 연결될 수 있다.
제3 내지 제5 NFET(N3~N5)은 접지 노드 및 제1 노드(ND1) 사이에서 상호 직렬 연결될 수 있다. 제3 NFET(N3)은 스캔 인에이블 신호(SE)가 반전된 반전 스캔 인에이블 신호(SEN)를 수신할 수 있다. 제4 NFET(N4)은 데이터 입력 신호(DI)를 수신할 수 있다. 제5 NFET(N5)은 리셋 입력 신호(RN)를 수신할 수 있다. 제4 NFET(N4)의 드레인 단자는 제3 NFET(N3)의 소스 단자와 연결될 수 있고, 제4 NFET(N4)의 소스 단자는 제5 NFET(N5)의 드레인 단자와 연결될 수 있다. 제5 NFET(N5)의 일 단은 접지 단자와 연결될 수 있다. 제5 NFET(N5)은 '리셋 NFET'으로 지칭될 수 있다.
제1 PTET(P1) 및 제2 PFET(P2)은 전원 노드 및 제1 노드(ND1) 사이에서 상호 직렬 연결될 수 있다. 제1 PFET(P1)은 스캔 입력 신호(SI)를 수신하고, 제2 PFET(P2)은 반전 스캔 인에이블 신호(SEN)를 수신할 수 있다. 제1 PFET(P1)의 소스 단자는 전원 단자와 연결될 수 있고, 제1 PFET(P1)의 드레인 단자는 제2 PFET(P2)의 소스 단자와 연결될 수 있다.
제3 PFET(P3)은 제1 노드(ND1)와 제2 노드(ND2) 사이에 연결되고, 스캔 인에이블 신호(SE)를 수신할 수 있다. 제4 PFET(P4) 및 제5 PFET(P5)은 전원 전압(VDD)이 인가되는 노드(이하에서 '전원 노드'라고 지칭한다) 및 제2 노드(ND2) 사이에서 상호 병렬 연결될 수 있다. 제4 PFET(P4)은 데이터 입력 신호(DI)를 수신할 수 있다. 제5 PFET(P5)은 리셋 입력 신호(RN)를 수신할 수 있다. 제4 PFET(P4)및 제5 PFET(P5)의 일 단은 전원 노드와 연결되고, 타 단은 제2 노드(ND2)와 연결될 수 있다. 제5 PFET(P5)은 '리셋 PFET'로 지칭될 수 있다.
본 개시의 예시적 실시 예에 따른 멀티플렉서(11a)는 상호 직렬로 연결된 제4 NFET(N4) 및 제5 NFET(N5)을 포함하고, 상호 병렬로 연결된 제4 PFET(P4)및 제5 PFET(P5)을 포함할 수 있다.
그러나, 본 개시에 따른 실시 예가 도 2a에 제한되는 것은 아니다. 예를 들어, 제3 NFET(N3)은 데이터 입력 신호(DI)를 수신하고, 제4 NFET(N4)은 반전 스캔 인에이블 신호(SEN)를 수신할 수 있다. 이 때, 제3 PFET(P3)은 데이터 입력 신호(DI)를 수신할 수 있고, 제4 PFET(P4)은 스캔 인에이블 신호(SE)를 수신할 수 있다.
도 2b를 참조하면, 도 2a의 멀티플렉서(11a)와 달리, 제3 PFET(P3) 및 제5 PFET(P5)이 제1 노드(ND1) 및 제2 노드(ND2) 사이에서 상호 병렬 연결될 수 있다. 제3 PFET(P3)은 스캔 인에이블 신호(SE)를 수신할 수 있고, 제5 PFET(P5)은 리셋 입력 신호(RN)를 수신할 수 있다. 제4 PFET(P4)은 제2 노드(ND2)와 전원 노드 사이에 연결되고, 제4 PFET(P4)은 데이터 입력 신호(DI)를 수신할 수 있다. 본 개시의 예시적 실시 예에 따른 멀티플렉서(11b)는 상호 직렬로 연결된 제4 NFET(N4) 및 제5 NFET(N5)을 포함하고, 상호 병렬로 연결된 제3 PFET(P3)및 제5 PFET(P5)을 포함할 수 있다.
그러나, 본 개시에 따른 실시 예가 도 2b에 제한되는 것은 아니다. 예를 들어, 제3 PFET(P3)은 데이터 입력 신호(DI)를 수신할 수 있고, 제4 PFET(P4)은 스캔 인에이블 신호(SE)를 수신할 수도 있다.
도 2c를 참조하면, 도 2b의 멀티플렉서(11b)와 달리, 제1 NFET(N1)은 스캔 입력 신호(SI)를 수신하고, 제2 NFET(N2)은 스캔 인에이블 신호(SE)를 수신하고, 제3 NFET(N3)은 데이터 입력 신호(DI)를 수신하고, 제4 NFET(N4)은 반전 스캔 인에이블 신호(SEN)를 수신할 수 있다. 이 때, 제1 PFET(P1)은 스캔 인에이블 신호(SE)를 수신하고, 제2 PFET(P2)은 스캔 입력 신호(SI)를 수신할 수 있다.
그러나, 본 개시에 따른 실시 예가 도 2c에 제한되는 것은 아니다. 예를 들어, 도 2c에서 제3 PFET(P3)은 데이터 입력 신호(DI)를 수신하고, 제4 PFET(P4)은 스캔 인에이블 신호(SE)를 수신할 수도 있다.
도 2a 내지 도 2c의 멀티플렉서(11a, 11b, 11c)는 스캔 인에이블 신호(SE)가 로우 레벨을 갖고, 리셋 입력 신호(RN)가 로우 레벨을 가질 때, 제1 노드(ND1)를 통해 출력되는 제1 출력 신호(O1)의 논리 레벨을 하이 레벨로 유지할 수 있다. 그에 따라 플립플롭(10)의 최종 출력 신호(Q)의 논리 레벨은 로우 레벨로 리셋될 수 있다. 그러나 이에 제한되지 않으며 다른 실시 예에서, 제1 출력 신호(O1)의 논리 레벨은 로우 레벨로 유지될 수도 있다. 도 3을 비롯한 이하의 도면들에서는 설명의 편의를 위해 도 2a의 멀티플렉서(11a)를 예로 들어 설명하며, 멀티 플렉서의 동작에 관하여 도 3을 참조하여 후술한다.
도 3은 본 개시의 예시적 실시 예에 따른 멀티플렉서의 동작을 설명하는 진리표이다. 보다 상세하게는, 도 2a의 멀티 플렉서(11a)의 동작을 설명하기 위한 도면이다. 이하에서는 도 1 및 도 2a를 함께 참조하여 설명하고, 중복되는 설명은 생략한다.
도 3을 참조하면, 멀티플렉서(11a)는 스캔 인에이블 신호(SE)가 하이 레벨을 갖는 경우, 스캔 입력 신호(SI)가 반전된 신호를 제1 출력 신호(O1)로서 출력할 수 있다. 스캔 인에이블 신호(SE)가 하이 레벨을 갖는 경우, 리셋 입력 신호(RN)의 논리 레벨과 무관하게 제1 출력 신호(O1)가 생성될 수 있다. 멀티플렉서(11a)가 스캔 입력 신호(SI)가 반전된 신호를 제1 출력 신호(O1)로서 출력함에 따라, 플립플롭(10)은 스캔 테스트 모드(scan test mode)로 동작할 수 있다.
멀티플렉서(11a)는 스캔 인에이블 신호(SE)가 로우 레벨을 갖는 경우, 리셋 입력 신호(RN)에 기초하여 제1 출력 신호(O1)를 출력할 수 있다. 스캔 인에이블 신호(SE)가 로우 레벨이고, 리셋 입력 신호(RN)가 하이 레벨인 경우, 멀티플렉서(11a)는 데이터 입력 신호(DI)가 반전된 신호를 제1 출력 신호(O1)로서 출력할 수 있다. 그에 따라, 플립플롭(10)은 정상 동작 모드(normal operation mode)로 동작할 수 있다.
스캔 인에이블 신호(SE)가 로우 레벨이고, 리셋 입력 신호(RN)가 로우 레벨인 경우, 멀티플렉서(11a)는 데이터 입력 신호(DI) 및 스캔 입력 신호(SI)의 논리 레벨과 무관하게 하이 레벨을 갖는 제1 출력 신호(O1)를 출력할 수 있다. 그에 따라, 플립플롭(10)은 리셋 동작 모드(reset operation mode)로 동작할 수 있다. 즉, 스캔 인에이블 신호(SE) 및 리셋 입력 신호(RN)가 모두 로우 레벨일 때, 제1 출력 신호(O1)는 데이터 입력 신호(DI) 및 스캔 입력 신호(SI)와 무관하게 하이 레벨을 가질 수 있고, 이에 기초하여 최종 출력 신호(도 1의 Q)가 리셋될 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 플립플롭의 회로도이다.
도 4를 참조하면, 플립플롭(10)은 멀티플렉서(11a) 및 래치 회로(12)를 포함할 수 있다. 래치 회로(12)는 마스터 래치(13), 슬레이브 래치(14) 및 출력 인버터(15)를 포함할 수 있다. 멀티플렉서(11a)에 대한 설명은 도 2a 및 도 3에서 전술하였으므로 생략하고, 마스터 래치(13), 슬레이브 래치(14) 및 출력 인버터(15)를 중심으로 이하 설명한다. 다만, 도 4에 도시된 마스터 래치(13) 및 슬레이브 래치(14)는 예시적인 것으로, 본 개시는 이에 한정되지 않으며, 마스터 래치(13) 및 슬레이브 래치(14)에 포함된 트랜지스터의 개수 및 종류는 설계에 따라 달라질 수 있다.
마스터 래치(13)는 클럭 신호(CK)에 기초하여, 제1 노드(ND1)로 출력되는 제1 출력 신호(도 1의 O1)를 래치하여 제3 노드(ND3)로 출력 되는 제2 출력 신호(도 1의 O2)를 생성할 수 있다. 제1 출력 신호(도 1의 O1)는 소스 단자로 전원 전압(VDD)이 인가되는 P 타입 트랜지스터의 게이트 단자 및 소스 단자로 접지 전압(VSS)이 인가되는 N 타입 트랜지스터의 게이트 단자로 입력될 수 있다. 상기 소스 단자로 전원 전압(VDD)이 인가되는 P 타입 트랜지스터는 클럭 신호(CK)에 기초하여 동작하는 P 타입 트랜지스터를 통해 제3 노드(ND3)와 전기적으로 연결될 수 있고, 상기 소스 단자로 접지 전압(VSS)이 인가되는 N 타입 트랜지스터는 반전 클럭 신호(CKB)에 기초하여 동작하는 N 타입 트랜지스터를 통해 제3 노드(ND3)와 전기적으로 연결될 수 있다.
슬레이브 래치(14)는 클럭 신호(CK)에 기초하여, 제3 노드(ND3)로 출력되는 제2 출력 신호(도 1의 O2)를 래치하여 제4 노드(ND4)로 출력 되는 제3 출력 신호(도 1의 O3)를 생성할 수 있다. 다른 실시예에서, 플립플롭(10)이 네거티브 에지(negative-edge) 플립플롭으로 동작하는 경우, 슬레이브 래치(14)는 반전 클럭 신호(CKB)의 네거티브 에지에서 제3 출력 신호(도 1의 O3)를 출력할 수 있다.
출력 인버터(15)는 제4 노드(ND4)를 통해 출력 되는 슬레이브 래치(14)의 제3 출력 신호(도 1의 O3)를 수신하여 반전시킴으로써 최종 출력 신호(Q)를 출력할 수 있다.
도시하지 않았으나, 플립플롭(10)은 멀티플렉서(11a)에 스캔 인에이블 신호(SE)가 반전된 반전 스캔 인에이블 신호(SEN)를 제공하는 스캔 인버터, 및 마스터 래치(13)와 슬레이브 래치(14)에 클럭 신호(CK)가 반전된 반전 클럭 신호(CKB)를 제공하는 클럭 인버터를 더 포함할 수 있다. 스캔 인버터 및 클럭 인버터에 대하여, 도 6을 참조하여 후술한다.
도 5a 및 도 5b는 본 개시의 예시적 실시 예에 따른 플립플롭의 회로도이다. 도 5a 및 도 5b는 도 4에 도시된 플립플롭(10)의 다른 실시 예를 도시하며, 보다 상세하게는 도 4에 도시된 마스터 래치(13)의 다른 실시 예를 설명하기 위한 도면이다. 이하에서는 도 4와의 차이점을 중심으로 설명하며 중복되는 설명은 생략한다.
도 5a를 참조하면, 플립플롭(10a)은 멀티플렉서(11a) 및 래치 회로(12a)를 포함할 수 있고, 래치 회로(12a)는 마스터 래치(13a), 슬레이브 래치(14) 및 출력 인버터(15)를 포함할 수 있다.
마스터 래치(13a)는 클럭 신호(CK) 및 반전 클럭 신호(CKB)에 기초하여 동작하고, 제1 노드(ND1)를 통해 출력되는 제1 출력 신호(도 1의 O1)를 래치하여 제3 노드(ND3)로 출력 되는 제2 출력 신호(도 1의 O2)를 생성할 수 있다. 제1 출력 신호(도 1의 O1)는 게이트 단자로 클럭 신호(CK)가 입력되는 P 타입 트랜지스터의 소스 단자 및 게이트 단자로 반전 클럭 신호(CKB)가 입력되는 N 타입 트랜지스터의 드레인 단자로 각각 입력될 수 있다. 제1 노드(ND1) 및 제3 노드(ND3)는 상기 게이트 단자로 클럭 신호(CK)가 입력되는 P 타입 트랜지스터 및 상기 게이트 단자로 반전 클럭 신호(CKB)가 입력되는 N 타입 트랜지스터를 통해 서로 전기적으로 연결될 수 있다.
도 5b를 참조하면, 플립플롭(10b)은 멀티플렉서(11a') 및 래치 회로(12b)를 포함할 수 있고, 래치 회로(12b)는 마스터 래치(13b), 슬레이브 래치(14) 및 출력 인버터(15)를 포함할 수 있다.
멀티플렉서(11a')는 도 4의 멀티플렉서(11a)의 제1 노드 (ND1) 대신 제11 노드(ND11) 및 제12 노드(ND12)를 포함할 수 있다. 제11 노드(ND11)는 제2 PFET(도 2의 P2) 및 제3 PFET(도 2의 P3) 사이에 배치되고, 제12 노드(ND12)는 제1 NFET(도 2의 N1) 및 제3 NFET(도 2의 N3) 사이에 배치될 수 있다. 제11 노드(ND11) 및 제12 노드(ND12)는 각각 제1 출력 신호(도 2의 O1)를 출력할 수 있다. 예를 들어, 제11 노드(ND11)는 제1 내지 제5 PFET(도 2의 P1~P5)로부터 출력되는 P 타입 제1 출력 신호를 출력할 수 있고, 제12 노드(ND12)는 제1 내지 제5 NFET(도 2의 N1~N5)로부터 출력되는 N 타입 제1 출력 신호를 출력할 수 있다.
마스터 래치(13b)는 클럭 신호(CK) 및 반전 클럭 신호(CKB)에 기초하여 동작하고, 제11 노드(ND11) 및 제12 노드(ND12)를 통해 출력되는 상기 P 타입 제1 출력 신호 및 N 타입 제1 출력 신호를 래치하여 제3 노드(ND3)로 출력 되는 제2 출력 신호(도 1의 O2)를 생성할 수 있다. 제11 노드(ND11)를 통해 출력되는 P 타입 제1 출력 신호는 게이트 단자로 클럭 신호(CK)가 입력되는 P 타입 트랜지스터의 소스 단자로 입력될 수 있고, 제12 노드(ND12)를 통해 출력되는 N 타입 제1 출력 신호는 게이트 단자로 반전 클럭 신호(CKB)가 입력되는 N 타입 트랜지스터의 드레인 단자로 입력될 수 있다. 제11 노드(ND11) 및 제12 노드(ND12)는 상기 게이트 단자로 클럭 신호(CK)가 입력되는 P 타입 트랜지스터 및 상기 게이트 단자로 반전 클럭 신호(CKB)가 입력되는 N 타입 트랜지스터를 통해 제3 노드(ND3) 와 전기적으로 연결될 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 스캔 인버터(15) 및 클럭 인버터(16)의 회로도이다.
도 6을 참조하면, 플립플롭(10)은 스캔 인버터(SINV) 및 클럭 인버터(CINV)를 포함할 수 있다.
스캔 인버터(SINV)는 하나의 NFET과 하나의 PFET으로 구성될 수 있으며, 스캔 인에이블 신호(SE)를 수신하여 스캔 인에이블 신호(SE)가 반전된 반전 스캔 인에이블 신호(SEN)를 출력할 수 있다.
클럭 인버터(CINV)는 하나의 NFET과 하나의 PFET으로 구성될 수 있으며, 클럭 신호(CK)를 수신하여 클럭 신호(CK)가 반전된 반전 클럭 신호(CKB)를 출력할 수 있다.
스캔 인버터(SINV) 및 클럭 인버터(CINV)는 플립플롭(10) 내부에 포함될 수 있다. 스캔 인버터(SINV) 및 클럭 인버터(CINV)는 마스터 래치(13) 및 슬레이브 래치(14) 중 적어도 하나에 포함될 수도 있다. 다른 실시예에서, 스캔 인버터(SINV) 및 클럭 인버터(CINV)는 플립플롭(10)의 외부에 위치할 수 있다. 이 경우, 스캔 인버터(SINV) 및 클럭 인버터(CINV)는 복수의 플립플롭(10)들이 공유할 수도 있다. 예를 들어, 복수의 플립플롭(10)들은 하나의 스캔 인버터(SINV)로부터 제공되는 반전 스캔 인에이블 신호(SEN)를 공통으로 수신할 수 있고, 하나의 클럭 인버터(CINV) 로부터 제공되는 반전 클럭 신호(CKB)를 공통으로 수신할 수 있다.
도 7 및 도 8은 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다. 구체적으로, 도 7 및 도 8은 제1 플립플롭 셀(FF1) 및 제2 플립플롭 셀(FF2)을 포함하는 집적 회로(20)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다. 본 명세서에서, X축 방향 및 Y축 방향은 제1 방향 및 제2 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다.
도 4 및 도 7을 참조하면, 집적회로(20)는 제1 행(R1) 및 제2 행(R2)에 배치되는 제1 플립플롭 셀(FF1) 및 제2 플립플롭 셀(FF2)을 포함할 수 있다.
제1 행(R1) 및 제2 행(R2)은 제1 방향으로 연장될 수 있다. 셀(cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 미리 정의된 기능을 수행하도록 설계될 수 있고, 표준 셀(standard cell)로서 지칭될 수도 있다. 집적 회로(20)는 다수의 다양한 셀들을 포함할 수 있고, 셀들은 복수의 행들에 따라 정렬되어 배치될 수 있다.
제1 행(R1) 및 제2 행(R2)의 경계 상에 제1 방향으로 연장되는 제1 내지 제3 파워 라인들(PL1~PL3)이 배치될 수 있다. 양의 공급 전압(VDD)을 제공하는 파워 라인과 음의 공급 전압(VSS)을 제공하는 파워 라인은 교번하여 배치될 수 있다. 예를 들어, 제1 파워 라인(PL1) 및 제3 파워 라인(PL3)은 양의 공급 전압(VDD)을 제공하는 파워 라인일 수 있고, 제2 파워 라인(PL2)은 음의 공급 전압(VSS)을 제공하는 파워 라인일 수 있다. 제1 플립플롭 셀(FF1)은 상호 인접한 제1 파워 라인(PL1) 및 제2 파워 라인(PL2) 사이에 배치될 수 있고, 제2 플립플롭 셀(FF2)은 상호 인접한 제2 파워 라인(PL2) 및 제3 파워 라인(PL3)사이에 배치될 수 있다.
제1 플립플롭 셀(FF1) 및 제2 플립플롭 셀(FF2) 각각은 클럭 신호(CK) 및 스캔 인에이블 신호(SE)에 기초하여 데이터 입력 신호(DI) 또는 스캔 입력 신호(SI)를 래치함으로써 최종 출력 신호(Q)를 생성할 수 있고, 리셋 입력 신호(RN)에 기초하여 최종 출력 신호(Q)를 리셋할 수 있다. 제1 플립플롭 셀(FF1) 및 제2 플립플롭 셀(FF2)에 입력되는 데이터 입력 신호(DI)는 서로 다를 수 있다. 예를 들어, 제1 플립플롭 셀(FF1)에 입력되는 데이터 입력 신호(DI)는 제1 데이터 입력 신호이고, 제2 플립플롭 셀(FF2)에 입력되는 데이터 입력 신호(DI)는 제2 데이터 입력 신호일 수 있다. 제1 플립플롭 셀(FF1) 및 제2 플립플롭 셀(FF2)은 도 1 및 도 4를 참조하여 전술된 플립플롭(10)에 대응하는 셀일 수 있다. 따라서, 제1 플립플롭 셀(FF1) 및 제2 플립플롭 셀(FF2)은 각각 멀티플렉서(11), 마스터 래치(13), 슬레이브 래치(14) 및 출력 인버터(15)를 포함할 수 있다. 이하 도 8을 참조하여 제1 플립플롭 셀(FF1) 및 제2 플립플롭 셀(FF2)의 구성에 대하여 설명한다.
도 8을 도 4 및 도 6을 참조하여 설명하면, 제1 및 제2 플립플롭 셀(FF1, FF2)은 각각 선택 블록(S1, S2) 및 래치 블록(L1, L2)을 포함할 수 있다. 제1 및 제2 플립플롭 셀(FF1, FF2)은 선택 블록(S1, S2) 및 래치 블록(L1, L2)이 순차적으로 배치되는 레이아웃을 포함할 수 있다. 제1 플립플롭 셀(FF1)의 선택 블록은 제1 선택 블록(S1)으로 지칭하고, 제1 플립플롭 셀(FF1)의 래치 블록은 제1 래치 블록(L1)으로 지칭할 수 있다. 제2 플립플롭 셀(FF2)의 선택 블록은 제2 선택 블록(S2)으로 지칭하고, 제2 플립플롭 셀(FF2)의 래치 블록은 제2 래치 블록(L2)으로 지칭할 수 있다.
본 명세서에서, 블록은 논리 게이트, 콤플렉스 논리 게이트, 래치 등에 대응하는 레이아웃을 의미할 수 있다. 따라서, 선택 블록(S1, S2)은 멀티플렉서(11)에 대응하는 레이아웃을 의미할 수 있고, 래치 블록(L1, L2)은 마스터 래치(13), 슬레이브 래치(14) 및 출력 인버터(15)에 대응하는 레이아웃을 의미할 수 있다.
선택 블록(S1, S2)은 수신한 스캔 인에이블 신호(SE)에 기초하여 데이터 입력 신호 또는 스캔 입력 신호를 출력할 수 있다. 선택 블록(S1, S2)은 스캔 인에이블 신호(SE) 및 리셋 입력 신호(RN)에 기초하여 일정한 레벨을 갖는 신호를 출력할 수 있다.
래치 블록(L1, L2)은 선택 블록(S1, S2)의 출력 신호를 래치하여 최종 출력 신호를 생성할 수 있다. 선택 블록(S1, S2)은 스캔 인에이블 신호(SE) 및 리셋 입력 신호(RN)에 기초하여 일정한 레벨을 갖는 신호를 출력함으로써, 래치 블록(L1, L2)의 최종 출력 신호를 리셋시킬 수 있다.
제1 행(R1)에서 제1 선택 블록(S1)에 스캔 인버터 블록(SINB)이 삽입될 수 있다. 스캔 인버터 블록(SINB)은 스캔 인버터(SINV)에 대응하는 레이아웃일 수 있다. 제2 행(R2)에서 제2 래치 블록(L2)에 클럭 인버터 블록(CINB)이 삽입될 수 있다. 클럭 인버터 블록(CINB)은 클럭 인버터(CINV)에 대응하는 레이아웃을 의미할 수 있다. 스캔 인버터 블록(SINB) 및 클럭 인버터 블록(CINB)의 배치는 이에 한정되는 것이 아니며, 다른 실시예에서 스캔 인버터 블록(SINB) 및 클럭 인버터 블록(CINB)은 같은 행에 배치될 수 있다. 다른 실시예에서 스캔 인버터 블록(SINB)은 제1 선택 블록(S1)에 삽입되지 않고, 제1 선택 블록(S1)과 제1 래치 블록(L1)의 사이에 배치될 수도 있다.
제1 플립플롭 블록(FF1) 및 제2 플립플롭 블록(FF2)은 스캔 인버터 블록(SINB) 및 클럭 인버터 블록(CINB)을 공유할 수 있다. 즉, 제1 플립플롭 블록(FF1) 및 제2 플립플롭 블록(FF2)은 스캔 인버터 블록(SINB) 및 클럭 인버터 블록(CINB)의 출력 신호를 공통으로 수신할 수 있다. 그에 따라, 집적 회로(20)의 크기를 작게 형성할 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 플립플롭의 회로도이다. 구체적으로, 도 9는 도 4의 다른 실시예로서 2비트 플립플롭을 나타대며, 각 플립플롭은 도 4의 플립플롭(10)에 대응될 수 있다. 도 9의 2비트 플립플롭들(F1, F2) 각각에 포함된 리셋 NFET(도 2의 N5)은 제5 노드(ND5)를 통해 서로 전기적으로 연결될 수 있다.
도 9를 참조하면, 집적회로(30)는 제1 플립플롭(F1) 및 제2 플립플롭(F2)을 포함할 수 있다. 제1 플립플롭(F1) 및 제2 플립플롭(F2)은 도 7 또는 도 8에서 전술한 제1 플립플롭 셀(FF1) 및 제2 플립플롭 셀(FF2)에 대응될 수 있다.
제1 플립플롭(F1)은 제1 데이터 NFET(DT1) 및 제1 리셋 NFET(RST1)을 포함할 수 있다. 제2 플립플롭(F2)은 제2 데이터 NFET(DT2) 및 제2 리셋 NFET(RST2)을 포함할 수 있다. 제1 및 제2 데이터 NFET(DT1, DT2)는 각각 도 2의 제4 NFET(N4)에 대응될 수 있고, 제1 및 제2 리셋 NFET(RST1, RST2)은 각각 도 2의 제5 NFET(N5)에 대응될 수 있다.
제1 및 제2 리셋 NFET(RST1, RST2)은 제5 노드(ND5)를 통해 전기적으로 연결될 수 있다. 제1 및 제2 리셋 NFET(RST1, RST2)의 드레인 단자는 제5 노드(ND5)를 통해 공유될 수 있다. 따라서, 제5 노드(ND5)는 제1 데이터 NFET(DT1), 제1 리셋 NFET(RST1), 제2 데이터 NFET(DT2) 및 제2 리셋 NFET(RST2)을 전기적으로 연결할 수 있다.
제1 및 제2 리셋 NFET(RST1, RST2)이 제5 노드(ND5)를 통해 전기적으로 연결될 수 있으므로, 제1 및 제2 리셋 NFET(RST1, RST2)이 상호 병렬 연결되어, 제5 노드(ND5)와 접지 단자 사이의 저항을 감소시킬 수 있다.
제1 플립플롭(F1) 및 제2 플립플롭(F2)에 포함된 멀티플렉서(11a) 및 래치 회로(12)는, 도 7에서 전술한 바와 같이 배치될 수 있다. 이하에서는 도 10을 참조하여 제5 노드(ND5)의 레이아웃을 설명한다.
도 10은 본 개시의 예시적 실시 예에 따라, 플립플롭 셀을 설명하는 레이아웃도이다. 구체적으로, 도 10은 도 9의 다른 실시예로서, 도 8을 참조하여 전술된 제1 및 제2 선택 블록(S1, S2)의 레이아웃을 X축 및 Y축으로 이루어진 평면 상에 나타낸 평면도이다. 후술되는 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 상위 배선층의 패턴과 하위 배선층의 패턴 사이 연결을 나타내기 위하여 비아(via)는 상위 배선층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
도 9 및 도 10을 참조하면, 제1 선택 블록(S1)과 제2 선택 블록(S2)은 각각 제1 플립플롭(도 9의 F1) 및 제2 플립플롭(도 9의 F2)에 각각 포함된 멀티플렉서(도 9의 11)의 레이아웃을 나타낼 수 있다. 제1 선택 블록(S1)과 제2 선택 블록(S2)은 제2 파워 라인(PL2)을 사이에 두고 서로 인접하여 배치될 수 있다. 제1 및 제2 선택 블록(S1, S2)에 포함되는 제1 및 제2 리셋 NFET(도 9의 RST1, RST2)은 제2 파워 라인(PL2)을 사이에 두고 서로 인접하여 배치될 수 있다. 제1 및 제2 리셋 NFET(도 9의 RST1, RST2)은 제2 방향(Y)으로 정렬될 수 있다. 제1 및 제2 데이터 NFET(도 9의 DT1, DT2)은 제1 및 제2 리셋 NFET(도 9의 RST1, RST2)와 제1 방향(X)으로 이격되어 제2 방향(Y)으로 정렬될 수 있다.
집적회로(40)는 제2 파워 라인(PL2)과 교차하고, 제2 방향(Y)으로 연장되는 제1 컨택(CT1)을 포함할 수 있다. 제1 컨택(CT1)은 제1 및 제2 리셋 NFET(도 9의 RST1, RST2)을 전기적으로 연결할 수 있다. 일 실시예서, 제1 컨택(CT1)은 제1 및 제2 리셋 NFET(도 9의 RST1, RST2)의 드레인 단자와 연결될 수 있다.
집적회로(40)는 제2 파워 라인(PL2)과 교차하고, 제2 방향으로 연장되는 제2 컨택(CT2)을 포함할 수 있다. 제2 컨택(CT2)은 제1 컨택(CT1)과 제1 방향(X)으로 이격하여 배치될 수 있다. 제2 컨택(CT2)은 제1 및 제2 데이터 NFET(도 9의 DT1, DT2)을 전기적으로 연결할 수 있다. 일 실시예서, 제2 컨택(CT2)은 제1 및 제2 데이터 NFET(도 9의 DT1, DT2)의 소스 단자와 연결될 수 있다. 제1 컨택(CT1) 및 제2 컨택(CT2)은 소스/드레인 컨택(CA)을 이용하여 형성될 수 있다.
집적회로(40)는 제1 컨택(CT1) 및 제2 컨택(CT2)과 전기적으로 연결되고, 제1 방향으로 연장되는 제1 패턴(PT1)을 포함할 수 있다. 제1 패턴(PT1)은 제1 데이터 NFET(도 9의 DT1)과 제1 리셋 NFET(도 9의 RST1)을 전기적으로 연결할 수 있다. 제1 패턴(PT1)은 제1 리셋 NFET(도 9의 RST1)의 드레인 단자와 제1 데이터 NFET(도 9의 DT1)의 소스 단자를 연결할 수 있다. 제1 패턴(PT1)은 제2 파워 라인(PL2)과 같은 층에 형성되는 배선을 이용하여 형성될 수 있다. 제1 패턴(PT1)은 금속 배선을 이용하여 형성될 수 있다. 제1 컨택(CT1), 제1 패턴(PT1) 및 제2 컨택(CT2)은 제5 노드(ND5)를 구성할 수 있다. 본 실시예에서 제1 패턴(PT1)은 제1 선택 블록(S1)에 포함되도록 도시되나, 이에 제한되는 것은 아니며, 다른 실시예에서 제1 패턴(PT1)은 제2 선택 블록(S2)에 포함될 수도 있다.
본 개시의 예시적 실시 예에 따른 제5 노드(ND5)는, 제2 파워 라인(PL2)보다 낮은 층에 형성되는 소스/드레인 컨택(CA)을 이용하므로 후속 공정에서 라우팅이 용이할 수 있다. 또한, 제2 파워 라인(PL2)보다 낮은 층에 형성되는 소스/드레인 컨택(CA)을 이용하여 제5 노드(ND5)를 형성함에 따라 금속 배선층의 높이를 낮게 형성할 수 있다. 제5 노드(ND5)의 구조 및 효과에 대하여 도 11 내지 도 13을 참조하여 후술한다.
도 11은 본 개시의 예시적 실시 예에 따른 기판 상에 형성되는 복수의 층들을 설명하기 위한 단면도이다.
도 11을 참조하면, 기판(SUB) 상에 복수의 층들(41~49)이 형성될 수 있다. 기판(SUB)에 셀이 형성될 수 있고, 셀은 도 7을 참조하여 전술된 제1 플립플롭 셀(FF1) 또는 제2 플립플롭 셀(FF2)일 수 있다. 다만, 실시 예는 이에 제한되지 않는다. 또한, 도 11은 기판(SUB) 상에 복수의 층들(41~49)을 설명하는 단면도일 뿐, 실제적인 표준 셀의 단면도와 상이할 수 있다.
제1 층(41)은 컨택층으로 지칭될 수 있고, 트랜지스터의 게이트 전극과 연결되는 게이트 컨택(CB) 및 트랜지스터의 소스/드레인 영역(S/D region)과 연결되는 소스/드레인 컨택(CA)이 형성될 수 있다. 제1 층(41)은 M0로 지칭될 수 있고, 셀 및 제1 층(41)은 FEOL(Front End-Of-Line) 공정에서 형성될 수 있다.
본 명세서에서, 제2 층(42)은 컨택 비아층으로 지칭될 수 있고, V0로 지칭될 수도 있다. 제3 층(43)은 제1 배선층으로 지칭될 수 있다. 제4 층(44)은 제1 비아층(V1)으로 지칭될 수 있다. 제5 층(45)은 제2 배선층(M2)로 지칭될 수 있다. 제6 층(46)은 제2 비아층(V2)으로 지칭될 수 있다. 제7 층(47)은 제3 배선층(M3)으로 지칭될 수 있다. 제8 층(48)은 제3 비아층(V3)으로 지칭될 수 있다. 제9 층(49)은 제4 배선층(M4)으로 지칭될 수 있다. 제2 층(42)에서 제9 층(49)으로 갈수록 접촉 면적이 작아질 수 있다. 제2 층 내지 제9 층(42~49)은 BEOL(Back End-Of-Line) 공정에서 형성될 수 있다.
도 10 및 도 11을 참조하면, 제1 컨택(CT1) 및 제2 컨택(CT2)은 제1 층(41)에 형성되는 소스/드레인 컨택(CA)을 이용하여 형성될 수 있다. 제1 패턴(PT1)은 제3 층(43)에 형성되는 배선을 이용하여 형성될 수 있다. 제1 컨택(CT1) 및 제2 컨택(CT2)은 제2 층(42)에 형성되는 비아를 통해 제1 패턴(PT1)과 연결될 수 있다.
본 개시의 예시적 실시 예에 따르면, 소스/드레인 컨택(CA)을 이용함으로써, 제2 내지 제 9층(42~49) 중 저층에 형성되는 비아들 및 배선들로 제5 노드(ND5)를 형성할 수 있으므로, 배선층들에 형성되는 배선의 복잡도가 개선될 수 있다. 아울러, 저층에 형성되는 비아들 및 배선들로 제5 노드(ND5)를 형성함으로써, 후속 공정에서 상대적으로 넓은 면적에 라우팅 할 수 있다. 따라서, 공정상 불량을 개선할 수 있고, 출력 핀의 타겟팅에 유리할 수 있다.
도 12 및 도 13은 본 개시의 예시적 실시예에 따른 셀의 구조의 예시를 나타내는 단면도이다. 구체적으로, 도 12는 도 10의 X-X'을 따라 제1 패턴(PT1)을 자른 단면도이고, 도 13은 도 10의 Y-Y'을 따라 제1 컨택(CT1)을 자른 단면도이다.
도 12 및 도 13의 설명상 편의를 위해 일부 구성요소가 생략될 수 있다. 예를 들어, 게이트 전극의 측면에 게이트 스페이서가 형성될 수 있고, 게이트 전극 및 게이트 스페이서 사이 그리고 게이트 전극의 하면 상에 게이트 유전막이 형성될 수 있다. 또한, 도 12 및 도 13은 FINFET을 예시로 설명하나, 이에 제한되는 것은 아니며 전술한 바와 같이 다양한 트랜지스터로 구현될 수 있다. 이하에서 도 12 및 도 13은 도 10을 참조하여 설명되며, 상호 중복되는 내용은 생략한다.
도 12를 참조하면, 기판(SUB) 상에서 핀(FN)이 X축 방향으로 연장될 수 있고, 핀(FN)에서 소스/드레인 영역(SD)이 형성될 수 있다. 핀(FN) 상에서 제1 내지 제4 층간 절연막(LI1~LI4)이 형성될 수 있다. 소스/드레인 영역(SD)은 게이트 전극(GT)과 트랜지스터를 형성할 수 있다. 본 실시예에서, X-X'의 X 쪽 가장자리에 배치되는 트랜지스터가 제5 NFET(N5)이고, X' 쪽 가장자리에 배치되는 트랜지스터가 제4 NFET(N4)일 수 있다.
소스/드레인 컨택(CA)은 제2 층간 절연막(LI2)을 관통하여 소스/드레인 영역(SD)과 연결될 수 있다. 제1 및 제2 소스/드레인 비아(VA1, VA2)는 제3 층간 절연막(LI3)을 관통하여 소스/드레인 컨택(CA)에 연결될 수 있다. 배선(M1)은 제1 방향으로 연장될 수 있고, 제4 층간 절연막(LI4)을 관통하여 제1 및 제2 소스/드레인 비아(VA1, VA2)에 연결될 수 있다. 따라서, 제5 NFET(N5)의 소스/드레인 영역(SD)과 제4 NFET(N4)의 소스/ 드레인 영역(SD)이 전기적으로 연결될 수 있다.
도 13을 참조하면, 기판(SUB) 상에 필드 절연막(FI)이 형성될 수 있다. 필드 절연막(FI)은 핀(FN)의 측면들 중 일부를 둘러쌀 수 있다. 필드 절연막(FI) 상에 제1 내지 제4 층간 절연막(LI1~LI4)이 형성될 수 있다. 핀(FN)들이 필드 절연막(FI)에서 X축 방향으로 연장될 수 있고, 핀(FN) 상에 소스/드레인 영역(SD)이 형성될 수 있다. 핀(FN)들 사이에서 소자 분리막(ISO)이 X축 방향으로 연장될 수 있다.
소스/드레인 컨택(CA)은 제1 및 제2 층간 절연막(LI1, LI2)을 관통하여 소스/드레인 영역들(SD)에 연결될 수 있고, 이에 따라 소스/드레인 영역들(SD)은 전기적으로 상호 연결될 수 있다. 제1 소스/드레인 비아(VA1)는 제3 층간 절연막(LI3)을 관통하여 소스/드레인 컨택(CA)에 연결될 수 있고, 배선(M1)은 제4 층간 절연막(LI4)을 관통하여 제1 소스/드레인 비아(VA1)에 연결될 수 있다. 그에 따라, 소스/드레인 컨택(CA)과 배선(M1)이 전기적으로 연결될 수 있으므로, 소스/드레인 컨택(CA)을 이용하여 제1 선택 블록(S1)과 제2 선택 블록(S2)에 포함되는 제5 NFET(N5)을 전기적으로 연결할 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 플립플롭의 회로도이다. 구체적으로, 도 14는 도 9의 다른 실시예로서, 이하에서 도 14는 도 9를 참조하여 설명되며, 상호 중복되는 내용은 생략한다.
도 9 및 도 14를 참조하면, 집적회로(50)는 추가 리셋 NFET(AT)을 더 포함할 수 있다. 추가 리셋 NFET(AT)은 제5 노드(ND5)에 연결될 수 있다. 즉, 추가 리셋 NFET(AT)은 제5 노드와 접지 노드 사이에 연결될 수 있다. 그에 따라, 추가 리셋 NFET(AT)은 제1 및 제2 리셋 NFET(RST1, RST2)과 병렬로 연결될 수 있다. 추가 리셋 NFET(AT)은 하나만 도시되었으나, 이에 제한되는 것은 아니며 복수개 형성될 수 있다. 복수개의 추가 리셋 NFET(AT)들이 형성될 경우, 복수개의 추가 리셋 NFET(AT)들은 제5 노드(ND5)와 접지 노드 사이에 상호 병렬연결될 수 있다.
본 실시예에서, 집적회로(50)는 제5 노드(ND5)와 접지 노드 사이에 추가 리셋 NFET(AT)을 더 포함함으로써, 제5 노드(ND5)와 접지 노드 사이의 저항을 감소시킬 수 있다. 제1 플립플롭(F1) 및 제2 플립플롭(F2)에 각각 포함된 멀티플렉서(11)는 도 10에서 전술한 바와 같이 배치될 수 있으므로, 이를 참조하여 도 15에서 추가 리셋 NFET(AT)의 레이아웃을 설명한다.
도 15는 본 개시의 예시적 실시 예에 따라, 플립플롭 셀을 설명하는 레이아웃도이다. 구체적으로, 도 15는 도 14의 추가 리셋 NFET(AT)의 레이아웃을 설명하는 도면으로, 도 10 및 도 14를 참조하여 설명된다.
도 15를 참조하면, 집적회로(60)는 도 10에 도시한 집적회로(40)보다 제1 방향으로 서로 이격하여 배치되는 게이트 전극들의 피치(CPP)만큼 크게 형성될 수 있다.
집적회로(60)는 제1 추가 블록(A1) 및 제2 추가 블록(A2)을 더 포함할 수 있다. 제1 추가 블록(A1) 및 제2 추가 블록(A2) 중 적어도 어느 하나에 추가 리셋 NFET(AT)이 배치될 수 있다. 예를 들어, 제1 추가 블록(A1) 및 제2 추가 블록(A2)에 추가 리셋 NFET(AT)이 하나씩 배치될 수 있고, 1 추가 블록(A1) 및 제2 추가 블록(A2)중 어느 하나에만 추가 리셋 NFET(AT)이 배치될 수도 있다.
제1 추가 블록(A1) 및 제2 추가 블록(A2)은 제1 컨택(CT1)을 포함하는 제5 노드(ND5)와 연결될 수 있다. 제1 추가 블록(A1) 및 제2 추가 블록(A2) 중 적어도 어느 하나에 포함되는 추가 리셋 NFET(AT)은, 제5 노드(ND5)를 통해 제1 및 제2 선택블록(S1, S2)에 포함되는 제1 및 제2 리셋 NFET(RST1, RST2)과 전기적으로 연결될 수 있다. 제1 및 제2 추가 블록(A1, A2)은 제1 및 제2 선택 블록(S1, S2)과 제5 노드(ND5)에 포함된 제1 컨택(CT1)을 통해 서로 전기적으로 연결될 수 있다. 긍 그에 따라, 추가 리셋 NFET(AT)은 제1 및 제2 리셋 NFET(RST1, RST2)과 상호 병렬로 연결될 수 있다.
도 16은 본 개시의 예시적 실시 예에 따른 집적 회로의 레이아웃을 설명하는 도면이다. 구체적으로, 도 16은 제1 내지 제4 플립플롭 셀(FF1~FF4) 을 포함하는 집적 회로(70)의 레이아웃을 나타낸 평면도이다. 도 16은 도 8을 참조하여 설명된다.
도 16을 참조하면, 집적회로(20)는 제1 내지 제4 행(R1~R4)에 각각 배치되는 제1 내지 제4 플립플롭 셀(FF1~FF4)을 포함할 수 있다. 제1 내지 제4 플립플롭 셀(FF1~FF4)은 도 1 및 도 15를 참조하여 전술된 플립플롭(10~60)에 대응될 수 있다.
제1 내지 제4 플립플롭 셀(FF1~FF4)은 각각 선택 블록(S1~S4) 및 래치 블록(L1~L4)을 포함할 수 있다. 선택 블록(S1~S4)은 스캔 인에이블 신호, 데이터 입력 신호, 스캔 입력 신호 및 리셋 입력 신호를 수신하여 하나의 출력 신호를 생성할 수 있고, 래치 블록(L1~L4)은 선택 블록(S1~S4)의 출력 신호를 래치하여 최종 출력 신호를 생성할 수 있다.
집적회로(20)는 스캔 인버터 블록(SINB), 제1 클럭 인버터 블록(CINB1) 및 제2 클럭 인버터 블록(CINB2)을 포함할 수 있다. 제1 클럭 인버터 블록(CINB1) 및 제2 클럭 인버터 블록(CINB2)은 동일한 구성을 포함할 수 있다. 스캔 인버터 블록(SINB)은 도 6에서 전술된 스캔 인버터(SINV)에 대응하는 레이아웃일 수 있고, 제1 클럭 인버터 블록(CINB1) 및 제2 클럭 인버터 블록(CINB2)은 각각 도 6에서 전술된 클럭 인버터(CINV)에 대응하는 레이아웃일 수 있다.
제1 내지 제4 플립플롭 셀(FF1~FF4)은 스캔 인버터 블록(SINB)을 공유할 수 있다. 즉, 제1 내지 제4 플립플롭 셀(FF1~FF4)은 스캔 인버터 블록(SINB)의 출력 신호를 공통으로 수신할 수 있다. 제1 및 제2 플립플롭 셀(FF1, FF2)은 제1 클럭 인버터 블록(CINB1)을 공유하고, 제3 및 제4 플립플롭 셀(FF3, FF4)은 제2 클럭 인버터 블록(CINB2)을 공유 수 있다. 즉, 제1 및 제2 플립플롭 셀(FF1, FF2)은 제1 클럭 인버터 블록(CINB1)의 출력 신호를 공통으로 수신할 수 있고, 제3 및 제4 플립플롭 셀(FF3, FF4)은 제2 클럭 인버터 블록(CINB2)의 출력 신호를 공통으로 수신할 수 있다.
제1 내지 제4 행(R1~R4)에 스캔 인버터 블록(SINB), 제1 클럭 인버터 블록(CINB1) 및 제2 클럭 인버터 블록(CINB2)이 배치될 수 있다. 스캔 인버터 블록(SINB), 제1 클럭 인버터 블록(CINB1) 및 제2 클럭 인버터 브록(CINB2) 중 적어도 두개는 다른 행에 배치될 수 있다. 예를 들어, 스캔 인버터 블록(SINB)은 제2 행(R2)에 배치되고, 제1 클럭 인버터 블록(CINB1)은 제3 행(R3)에 배치되고, 제2 클럭 인버터 블록(CINB2)은 제4 행(R4)에 배치될 수 있다. 다른 실시예에서, 제1 클럭 인버터 블록(CINB1) 및 제2 클럭 인버터 블록(CINB2)은 같은 행에 배치되고, 스캔 인버터 블록(SINB)은 다른 행에 배치될 수도 있다. 스캔 인버터 블록(SINB), 제1 클럭 인버터 블록(CINB1) 및 제2 클럭 인버터 블록(CINB2)은 각각 선택 블록(S1~S4) 및 래치 블록(L1~L4)에 삽입될 수 있다. 다른 실시예에서 스캔 인버터 블록(SINB), 제1 클럭 인버터 블록(CINB1) 및 제2 클럭 인버터 블록(CINB2)은 각각 선택 블록(S1~S4) 및 래치 블록(L1~L4)의 사이의 배치될 수도 있다. 이와 같이, 스캔 인버터 블록(SINB), 제1 클럭 인버터 블록(CINB1) 및 제2 클럭 인버터 블록(CINB2)은 다양하게 배치될 수 있다.
제1 내지 제4 행(R1~R4)중 적어도 두개의 행에 스캔 인버터 블록(SINB), 제1 클럭 인버터 블록(CINB1) 또는 제2 클럭 인버터 블록(CINB2)이 배치됨에 따라, 집적회로(70)에 더미 영역(DM)이 형성될 수 있다. 예를 들어, 제2 행(R2)에 스캔 인버터 블록(SINB)이 배치되고, 제3 행(R3)에 제1 클럭 인버터 블록(CINB1)이 배치되고, 제4 행(R4)에 제2 클럭 인버터 블록(CINB2)이 배치되는 경우, 제1 행(R1)에 더미 영역(DM)이 형성될 수 있다. 더미 영역(DM)은 트랜지스터가 배치되지 않는 블록을 의미할 수 있다. 더미 영역(DM)의 위치는 도 16에 제한되지 않으며, 하나 이상 형성될 수 있고, 다양한 위치에 형성될 수 있다.
도 14를 참조하여 도 16을 설명하면, 더미 영역(DM)에 추가 리셋 NFET(AT)이 배치될 수 있다. 집적회로(70)에 복수의 더미 영역(DM)들이 형성되는 경우, 복수의 추가 리셋 NFET(AT)을 복수의 더미 영역(DM)들에 배치할 수 있다. 그에 따라, 집적회로(70)의 크기를 유지하면서 트랜지스터들을 추가로 형성할 수 있으므로, 크기가 작은 반도체 장치를 제공할 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다. SoC(120)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SoC(120)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따라 형성된 플립플롭 셀은 SoC(120)의 각 기능 블록들에 포함될 수 있다. 이에 따라 라우팅 복잡도가 개선된 SoC(120)가 제공될 수 있다.
도 17을 참조하면, SoC(120)는 모뎀(122), 디스플레이 컨트롤러(123), 메모리(124), 외부 메모리 컨트롤러(125), CPU(central processing unit)(126), 트랜잭션 유닛(127), PMIC(128) 및 GPU(graphic processing unit)(129)을 포함할 수 있고, SoC(120)의 각 기능 블록들은 시스템 버스(121)를 통해서 서로 통신할 수 있다.
SoC(120)의 동작을 전반적으로 제어할 수 있는 CPU(126)는 다른 기능 블록들(122, 123, 124, 125, 127, 128, 129)의 동작을 제어할 수 있다. 모뎀(122)은 SoC(120) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(120) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(125)는 SoC(120)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(125)의 제어 하에서 CPU(126) 또는 GPU(129)에 제공될 수 있다. GPU(129)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(129)는 외부 메모리 컨트롤러(125)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(129)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(125)를 통해서 SoC(120) 외부로 전송할 수도 있다. 트랜잭션 유닛(127)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(128)는 트랜잭션 유닛(127)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(123)는 SoC(120) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(120) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(124)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
도 18은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 제조하기 위한 방법에 포함되는 단계들, 집적 회로를 설계하는 방법에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(130)에서 수행될 수 있다.
컴퓨팅 시스템(130)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다.
도 18을 참조하면, 컴퓨팅 시스템(130)은 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(random access memory)(134), ROM(read only memory)(135) 및 저장 장치(136)를 포함할 수 있다. 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(134), ROM(135) 및 저장 장치(136)는 버스(137)에 연결될 수 있고, 버스(137)를 통해서 서로 통신할 수 있다.
프로세서(131)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(131)는 버스(137)를 통해서 메모리, 즉 RAM(134) 또는 ROM(135)에 액세스할 수 있고, RAM(134) 또는 ROM(135)에 저장된 명령어들을 실행할 수 있다.
RAM(134)은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 프로그램(134_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(134_1)은 프로세서(131)로 하여금, 집적 회로를 제조하기 위한 방법에 포함되는 단계들 및 집적 회로를 설계하는 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(134_1)은 프로세서(131)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(134_1)에 포함된 복수의 명령어들은 프로세서(131)로 하여금 일부를 수행하도록 할 수 있다.
저장 장치(136)는 컴퓨팅 시스템(130)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(136)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(136)는 컴퓨팅 시스템(130)으로부터 탈착 가능할 수도 있다. 저장 장치(136)는 본 개시의 예시적 실시예에 따른 프로그램(134_1)을 저장할 수도 있으며, 프로그램(134_1)이 프로세서(131)에 의해서 실행되기 이전에 저장 장치(136)로부터 프로그램(134_1) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 다르게는, 저장 장치(136)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(134_1) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 또한, 저장 장치(136)는 데이터베이스(136_1)를 저장할 수 있고, 데이터베이스(136_1)는 집적 회로를 설계하는데 필요한 정보를 포함할 수 있다.
저장 장치(136)는 프로세서(131)에 의해서 처리될 데이터 또는 프로세서(131)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(131)는 프로그램(134_1)에 따라, 저장 장치(136)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(136)에 저장할 수도 있다.
입출력 장치들(132)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(132)을 통해서, 프로세서(131)에 의해 프로그램(134_1)의 실행을 트리거할 수도 있다.
네트워크 인터페이스(133)는 컴퓨팅 시스템(130) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 클럭 신호에 동기되어 동작하는 제1 플립플롭을 포함하고,
    상기 제1 플립플롭은,
    스캔 인에이블 신호에 기초하여 스캔 입력 신호가 반전된 신호를 제1 노드에 출력하거나, 리셋 입력 신호에 기초하여 데이터 입력 신호가 반전된 신호 또는 제1 레벨을 갖는 신호를 상기 제1 노드에 출력하는 멀티플렉서;
    상기 제1 노드를 통해 출력되는 신호를 래치하여 출력하는 마스터 래치; 및
    상기 마스터 래치의 출력 신호를 래치하여 출력하는 슬레이브 래치를 포함하는 집적회로.
  2. 제1항에 있어서,
    상기 멀티플렉서는,
    접지 노드 및 상기 제1 노드 사이에서 상호 직렬 연결되고, 상기 스캔 인에이블 신호 및 상기 스캔 입력 신호를 각각 수신하는 제1 및 제2 NFET; 및
    상기 제1 노드 및 상기 접지 노드 사이에서 상호 직렬 연결되고, 상기 스캔 인에이블 신호가 반전된 반전 스캔 인에이블 신호, 상기 데이터 입력 신호 및 상기 리셋 입력 신호를 각각 수신하는 제3 내지 제5 NFET을 포함하는 것을 특징으로 하는 집적회로.
  3. 제2항에 있어서,
    상기 멀티플렉서는,
    전원 노드 및 상기 제1 노드 사이에서 상호 직렬 연결되고, 상기 스캔 입력 신호 및 상기 반전 스캔 인에이블 신호를 각각 수신하는 제1 및 제2 PFET;
    제2 노드 및 상기 제1 노드에 연결되고, 상기 스캔 인에이블 신호를 수신하는 제3 PFET; 및
    상기 전원 노드 및 상기 제2 노드 사이에서 상호 병렬 연결되고, 상기 데이터 입력 신호 및 상기 리셋 입력 신호를 각각 수신하는 제4 및 제5 PFET을 더 포함하는 것을 특징으로 하는 집적회로.
  4. 제2항에 있어서,
    상기 집적회로는,
    상기 제1 플립플롭과 동일한 구조를 가지는 제2 플립플롭을 더 포함하고,
    상기 제1 플립플롭 및 상기 제2 플립플롭에 각각 포함된 상기 제5 NFET들은,
    제5 노드 및 상기 접지 노드 사이에서 상호 병렬 연결되는 것을 특징으로 하는 집적회로.
  5. 제4항에 있어서,
    상기 집적회로는,
    상기 제5 노드 및 상기 접지 노드 사이에 연결되고, 게이트 단자로 상기 리셋 입력 신호를 수신하는 제6 NFET를 더 포함하는 집적 회로.
  6. 제1 방향으로 연장되는 복수의 파워 라인들;
    상기 복수의 파워 라인들 중 상호 인접한 제1 및 제2 파워 라인 사이에서, 클럭 신호 및 스캔 인에이블 신호에 기초하여 제1 데이터 입력 신호 또는 스캔 입력 신호를 래치함으로써 제1 출력 신호를 생성하고, 리셋 입력 신호에 기초하여 상기 제1 출력 신호를 리셋하도록 구성된 제1 플립플롭 셀; 및
    상기 제2 파워 라인 및 상기 제2 파워 라인에 인접한 제3 파워 라인 사이에서, 상기 클럭 신호 및 상기 스캔 인에이블 신호에 기초하여, 제2 데이터 입력 신호 또는 상기 스캔 입력 신호를 래치함으로써 제2 출력 신호를 생성하고, 리셋 입력 신호에 기초하여 상기 제2 출력 신호를 리셋하도록 구성된 제2 플립플롭 셀을 포함하고,
    상기 제1 플립플롭 셀은,
    상기 제1 데이터 입력 신호 및 상기 스캔 입력 신호 중 선택된 어느 하나를 출력하거나 상기 리셋 입력 신호에 기초하여 제1 레벨을 갖는 신호를 출력하는 제1 선택 블록; 및
    상기 제1 선택 블록의 출력 신호를 래치하여 상기 제1 출력 신호를 생성하거나 상기 제1 출력 신호를 리셋하는 제1 래치 블록을 포함하는 집적회로.
  7. 제6항에 있어서,
    상기 제1 선택 블록은 제1 멀티플렉서에 대응하고,
    상기 제1 멀티플렉서는,
    접지 노드 및 상기 선택 블록의 출력 신호를 제공하는 제1 노드 사이에서 상호 직렬 연결되고, 상기 스캔 인에이블 신호 및 상기 스캔 입력 신호를 각각 수신하는 제1 및 제2 NFET; 및
    상기 접지 노드 및 상기 제1 노드 사이에서 상호 직렬 연결되고, 상기 스캔 인에이블 신호가 반전된 반전 스캔 인에이블 신호, 상기 제1 데이터 입력 신호 및 상기 리셋 입력 신호를 각각 수신하는 제3 내지 제5 NFET을 포함하는 것을 특징으로 하는 집적회로.
  8. 제7항에 있어서,
    상기 제2 플립플롭 셀은, 제1 멀티플렉서와 동일한 구조를 가지는 제2 멀티플렉서에 대응하는 제2 선택 블록을 포함하고,
    상기 제1 멀티플렉서 및 상기 제2 멀티플렉서에 포함된 제5 NFET들은 상기 제1 방향에 수직한 제2 방향으로 정렬되고, 상기 제2 방향으로 연장되는 제1 컨택을 통해 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  9. 제8항에 있어서,
    상기 리셋 입력 신호를 수신하고, 상기 제1 컨택에 전기적으로 연결되는 제6 NFET을 더 포함하는 것을 특징으로 하는 집적회로.
  10. 제6항에 있어서,
    상기 래치 블록은,
    상기 클럭 신호에 기초하여, 상기 선택 블록의 출력 신호를 래치하여 출력하는 마스터 래치 및 상기 클럭 신호에 기초하여, 상기 마스터 래치의 출력 신호를 래치하여 출력하는 슬레이브 래치를 포함하는 것을 특징으로 하는 집적회로.


KR1020220028935A 2021-05-25 2022-03-07 플립플롭을 포함하는 집적 회로 및 이를 설계하기 위한 컴퓨팅 시스템 KR20220159259A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/696,086 US11901902B2 (en) 2021-05-25 2022-03-16 Integrated circuit including flip-flop and computing system for designing the integrated circuit
CN202210372489.XA CN115395925A (zh) 2021-05-25 2022-04-11 包括触发器的集成电路和用于设计集成电路的计算系统

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210066827 2021-05-25
KR20210066827 2021-05-25

Publications (1)

Publication Number Publication Date
KR20220159259A true KR20220159259A (ko) 2022-12-02

Family

ID=84413244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220028935A KR20220159259A (ko) 2021-05-25 2022-03-07 플립플롭을 포함하는 집적 회로 및 이를 설계하기 위한 컴퓨팅 시스템

Country Status (1)

Country Link
KR (1) KR20220159259A (ko)

Similar Documents

Publication Publication Date Title
US9905561B2 (en) Integrated circuit and semiconductor device
US11287474B2 (en) Scan flip-flop and scan test circuit including the same
US10586809B2 (en) Integrated circuit including complex logic cell
CN103366041B (zh) 半导体集成电路及其设计方法
KR102368072B1 (ko) 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로
US10199499B2 (en) Semiconductor device including active fin
KR20150065436A (ko) 레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치
KR20150087615A (ko) 반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템
US20230361760A1 (en) Flip flop and design method for integrated circuit including same
TW201520800A (zh) 佈局設計系統、佈局設計方法以及藉使用其所製造之半導體裝置
US11094686B2 (en) Integrated circuit including multi-height standard cell and method of designing the same
TW202009754A (zh) 天線保護單元
US20200192997A1 (en) Semiconductor circuit and semiconductor circuit layout system
US11901902B2 (en) Integrated circuit including flip-flop and computing system for designing the integrated circuit
KR20200031452A (ko) 반도체 장치의 퓨즈 래치
KR20220120047A (ko) 전압 레벨 쉬프터 셀 및 이를 포함하는 집적 회로
KR20220159259A (ko) 플립플롭을 포함하는 집적 회로 및 이를 설계하기 위한 컴퓨팅 시스템
KR102640502B1 (ko) 반도체 회로 및 반도체 회로의 레이아웃 시스템
US11063592B2 (en) Integrated clock gating circuit
KR20230034781A (ko) 파워 게이팅 회로를 포함하는 집적 회로
KR20230004012A (ko) 듀얼 포트 에스램 셀 및 그의 설계 방법
US12056430B2 (en) Methods of routing clock trees, integrated circuits and methods of designing integrated circuits
US11936384B2 (en) Multi-bit flip-flop circuit with reduced area and reduced wire complexity
US20230113482A1 (en) Dual port sram cell and method of designing the same
US20240258236A1 (en) Semiconductor device