KR20220120047A - 전압 레벨 쉬프터 셀 및 이를 포함하는 집적 회로 - Google Patents

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Abstract

멀티 비트의 입력 신호들의 전압 레벨을 변환하는 전압 레벨 쉬프터 셀(voltage level shifter cell)이 개시된다. 전압 레벨 쉬프터 셀은, 입력 신호들 중 1-bit의 제1 입력 신호를 변환하는 제1 전압 레벨 쉬프터가 형성되는 제1 회로 영역, 및 입력 신호들 중 1-bit의 제2 입력 신호를 변환하는 제2 전압 레벨 쉬프터가 형성되는 제2 회로 영역을 포함하고, 제1 회로 영역 및 제2 회로 영역은 제1 전원 전압이 인가되는 제1 N-웰을 공유하고, 제1 회로 영역 및 제2 회로 영역은 제2 전원 전압이 인가되는 제2 N-웰을 공유하고, 제1 N-웰은 제1 수평 방향으로 연장되도록 형성되고, 제1 N-웰 및 제2 N-웰은 제2 수평 방향으로 오버랩되도록 배치된다.

Description

전압 레벨 쉬프터 셀 및 이를 포함하는 집적 회로{VOLTAGE LEVEL SHIFTER CELL AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 개시의 기술적 사상은 전압 레벨 쉬프터 셀 및 이를 포함하는 집적 회로에 관한 것으로서, 구체적으로는 멀티 비트 전압 레벨 쉬프터 셀 및 이를 포함하는 집적 회로에 관한 것이다.
반도체 공정 기술이 발전함에 따라, 트랜지스터의 크기는 점점 작아지고 있으며, 이에 따라 보다 많은 수의 트랜지스터들이 반도체 장치에 집적되고 있다. 예를 들어, 하나의 칩에 컴퓨터나 다른 전자 시스템의 모든 구성부품들을 집적하는 집적 회로(integrated circuit; IC)를 말하는 시스템-온-칩(System-On-Chip; SOC)은 작은 다양한 어플리케이션에 널리 사용되고 있으며, 어플리케이션의 성능이 높아짐에 따라 보다 많은 구성부품들을 포함하는 반도체 장치가 요구되고 있다.
한편, 휴대용 전자기기와 같은 어플리케이션에 사용되는 반도체 장치가 소모하는 전력을 줄이기 위하여 많은 접근방법들이 시도되고 있다. 예를 들어, 반도체 장치의 전력 소모를 줄이기 위하여, 반도체 장치에 포함된 구성부품들은 복수의 전원 전압들을 사용함으로써 구동될 수 있고, 사용되지 않는 구성부품은 공급되는 전원 전압이 차단될 수 있다.
본 개시의 기술적 사상은 전압 레벨 쉬프터 셀 및 이를 포함하는 집적 회로에 관한 것으로서, 감소된 면적을 갖는 멀티 비트 전압 레벨 쉬프터 셀 및 집적 회로를 제공하는 데에 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 멀티 비트의 입력 신호들의 전압 레벨을 변환하는 전압 레벨 쉬프터 셀에 있어서, 입력 신호들 중 1-bit의 제1 입력 신호를 변환하는 제1 전압 레벨 쉬프터가 형성되는 제1 회로 영역, 및 입력 신호들 중 1-bit의 제2 입력 신호를 변환하는 제2 전압 레벨 쉬프터가 형성되는 제2 회로 영역을 포함하고, 제1 회로 영역 및 제2 회로 영역은 제1 전원 전압이 인가되는 제1 N-웰을 공유하고, 제1 회로 영역 및 제2 회로 영역은 제2 전원 전압이 인가되는 제2 N-웰을 공유하고, 제1 N-웰은 제1 수평 방향으로 연장되도록 형성되고, 제1 N-웰 및 제2 N-웰은 제2 수평 방향으로 오버랩되도록 배치될 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 행들에 형성되는 전압 레벨 쉬프터 셀에 있어서, 제1 전원 전압이 인가되는 제1 N-웰, 및 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 제2 N-웰을 포함하고, 제1 N-웰은 제1 수평 방향으로 연장되도록 형성되는 제1 파워 라인으로부터 제1 전원 전압이 인가되고, 제1 N-웰 및 제2 N-웰은 제1 수평 방향과 수직하는 제2 수평 방향으로 서로 오버랩되도록 형성될 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는 제1 전원 전압 도메인에 포함된 제1 표준 셀, 제2 전원 전압 도메인에 포함된 제2 표준 셀, 및 제2 표준 셀로부터 입력된 멀티 비트의 입력 신호들의 전압 레벨을 변환한 출력 신호들을 제1 표준 셀로 출력하는 전압 레벨 쉬프터 셀을 포함하고, 전압 레벨 쉬프터 셀은 제1 전원 전압이 인가되고 제1 수평 방향으로 연장되는 제1 N-웰, 및 제2 전원 전압이 인가되는 제2 N-웰을 포함하고, 제1 N-웰 및 제2 N-웰은 제1 수평 방향과 수직하는 제2 수평 방향으로 서로 오버랩될 수 있다.
본 개시의 기술적 사상에 따른 전압 레벨 쉬프터 셀은, 제1 전원 전압이 인가되는 N형의 제1 웰, 및 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 N형의 제2 웰이 Y축 방향으로 나란하게 배치될 수 있다. 따라서, 전압 레벨 쉬프터 셀 및 이를 포함하는 집적 회로는 감소된 면적을 가질 수 있다.
도 1a 및 도 1b는 본 개시의 예시적 실시예에 따른 전압 레벨 시프터 셀을 포함하는 집적 회로를 설명하기 위한 블록도들이다.
도 2는 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀에 포함된 1-bit 전압 레벨 쉬프터의 회로도이다.
도 3 내지 도 11은 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀의 레이아웃을 나타내는 평면도이다.
도 12은 본 개시의 예시적 실시 예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 13는 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1a 및 도 1b는 본 개시의 예시적 실시예에 따른 전압 레벨 시프터 셀을 포함하는 집적 회로(100, 100')를 설명하기 위한 블록도들이다.
집적 회로(100, 100')는 디지털 신호, 아날로그 신호, 혼성-신호 등을 처리할 수 있다. 디지털 신호를 처리하는 집적 회로(100, 100')는, 예를 들어, 프로세서, 메모리 컨트롤러, 하드웨어 인코더 및 디코더, 인터페이스 블록 등을 포함할 수 있다. 디지털 신호를 처리하는 집적 회로(100, 100')는 디지털 신호 라인의 전압, 즉 저전압 레벨 또는 고전압 레벨에 기초하여 디지털 신호를 처리할 수 있다. 이와 같이 디지털 신호에 대응하는 저전압 레벨 및 고전압 레벨은 전압 레벨 로직에 의해서 정의될 수 있고, 상이한 전압 레벨 로직들은 상이한 저전압 레벨들 및/또는 고전압 레벨들을 각각 정의할 수 있다.
디지털 신호들을 처리하는 집적 회로(100, 100')는 기판 상에서 복수의 단위 셀들을 포함하도록 배치될 수 있다. 하나의 단위 셀은 집적 회로에 포함되는 특정 회로에 대응할 수 있으며, 그 특정 회로의 레이아웃을 포함할 수 있다. 반도체 설계 툴은 집적 회로(100, 100')가 제조되는 반도체 공정에 따라 표준 셀(standard cell)을 제공할 수 있고, 표준 셀은 배치의 효율성을 높이기 위하여 미리 정해진 높이 등을 가질 수 있다.
도 1a 및 도 1b를 참조하면, 집적 회로(100, 100')는 제1 표준 셀(C1) 및 제2 표준 셀(C2) 사이에 연결되는 전압 레벨 쉬프터 셀(VLS, VLS')을 포함할 수 있다. 이 때, 제1 표준 셀(C1)은 제1 전원 전압(VDD1)에서 동작하는 제1 전압 도메인에 포함될 수 있고, 제2 표준 셀(C2)은 제1 전원 전압(VDD1)과 상이한 제2 전원 전압(VDD2)에서 동작하는 제2 전압 도메인에 포함될 수 있다.
전압 레벨 쉬프터 셀(VLS, VLS')은 제1 전압 도메인 및 제2 전압 도메인 사이에서 신호를 쉬프팅할 수 있다. 즉, 전압 레벨 쉬프터 셀(VLS, VLS')은 제2 표준 셀(C2)로부터 출력된 제2 전원 전압(VDD2) 레벨 로직을 준수하는 입력 신호들(SI[1:N])을 제1 전원 전압(VDD1) 레벨 로직을 준수하는 출력 신호들(SO[1:N])로 변환할 수 있고, 변환된 출력 신호들(SO[1:N])을 제1 전압 도메인에 포함된 제1 표준 셀(C1)로 출력할 수 있다. 예를 들면, 전압 레벨 쉬프터 셀(VLS)은 0V 및 1.8V를 각각 저전압 레벨 및 고전압 레벨로서 가지는 신호를 0V 및 3.3V를 각각 저전압 레벨 및 고전압 레벨로서 가지는 신호로 변환할 수 있고, 또는, 0V 및 3.3V를 각각 저전압 레벨 및 고전압 레벨로서 가지는 신호를 0V 및 1.8V를 각각 저전압 레벨 및 고전압 레벨로서 가지는 신호로 변환할 수도 있다. 이하의 도 3 내지 도 11에서는 전압 레벨 쉬프터 셀(VLS, VLS')의 레이아웃의 다양한 일 예시들에 대해 설명하겠다.
전압 레벨 쉬프터 셀(VLS, VLS')은 멀티 비트 전압 레벨 쉬프터일 수 있다. 입력 신호들(SI[1:N]) 및 출력 신호들(SO[1:N]) 각각은 N-비트의 신호들일 수 있고, 전압 레벨 쉬프터 셀(VLS, VLS')은 N-비트의 입력 신호들(SI[1:N])을 병렬적으로 처리할 수 있다. 이 때, N은 2 이상의 자연수일 수 있다.
도 1a를 참조하면, 전압 레벨 쉬프터 셀(VLS)은 제1 전압 도메인에 포함될 수 있고, 제1 전압 도메인의 외부(예를 들어, 제2 전압 도메인)로부터 입력 신호들(SI[1:N])을 수신하는 제1 전압 도메인의 입력 회로로서 동작할 수 있다. 이러한 동작을 위하여, 전압 레벨 쉬프터 셀(VLS)은 입력 신호들(SI[1:N])이 생성된 회로들의 제2 전원 전압(VDD2) 및 출력 신호들(SO[1:N])이 전달될 회로들의 제1 전원 전압(VDD1)을 공급받을 수 있다.
도 1b를 참조하면, 집적 회로(100')는 제1 표준 셀(C1) 및 제2 표준 셀(C2) 사이에 연결되는 전압 레벨 쉬프터 셀(VLS')을 포함할 수 있다. 예시적인 실시 예에서, 전압 레벨 쉬프터 셀(VLS')은 제2 전압 도메인에 포함될 수 있고, 제2 전압 도메인의 외부(예를 들어, 제1 전압 도메인)로 출력 신호들(SO[1:N])을 출력하는 제2 전압 도메인의 출력 회로로서 동작할 수 있다. 이러한 동작을 위하여, 전압 레벨 쉬프터 셀(VLS')은 입력 신호들(SI[1:N])이 생성된 회로들의 제2 전원 전압(VDD2) 및 출력 신호들(SO[1:N])이 전달될 회로들의 제1 전원 전압(VDD1)을 공급받을 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀에 포함된 1-bit 전압 레벨 쉬프터의 회로도이다. 도 2의 전압 레벨 쉬프터는 1-bit 전압 레벨 쉬프터의 일 예시이다. 도 1a의 전압 레벨 쉬프터 셀(VLS)은 멀티 비트 전압 레벨 쉬프터 셀로서, N개의 1-bit 전압 레벨 쉬프터들이 형성될 수 있고, 예를 들어, 도 2의 1-bit 전압 레벨 쉬프터와 동일하거나 유사한 회로가 N개 형성되도록 멀티 비트 전압 레벨 쉬프터 셀이 구성될 수 있다.
도 2의 입력 신호(SI1)는 도 1a의 입력 신호들(SI[1:N])의 일부일 수 있고, 도 2의 출력 신호(SO1)는 도 1a의 출력 신호들(SO[1:N])의 일부일 수 있다. 도 1a 의 입력 신호들(SI[1:N])은 N개의 입력 신호들을 포함할 수 있고, N개의 입력 신호들 각각은 N개의 1-bit 전압 레벨 쉬프터들 중 대응하는 1-bit 전압 레벨 쉬프터에 입력될 수 있다.
도 2를 참조하면, 1-bit 전압 레벨 쉬프터는 1-bit의 입력 신호(SI1)를 1-bit의 출력 신호(SO1)로 변환할 수 있다. 1-bit 전압 레벨 쉬프터는 이러한 동작을 위하여, 입력 신호(SI1)가 생성된 회로들의 전원 전압인 제2 전원 전압(VDD2) 및 출력 신호(SO1)가 전달될 회로들의 전원 전압인 제1 전원 전압(VDD1)을 공급받을 수 있다.
1-bit 전압 레벨 쉬프터에서 전류는 제1 전원 전압(VDD1) 및/또는 제2 전원 전압(VDD2)으로부터 접지 전압(VSS)으로 흐를 수 있다. 즉, 1-bit 전압 레벨 쉬프터는 제1 전원 전압(VDD1)으로부터 전류를 공급받는 트랜지스터를 포함하는 제1 부분(P1) 및 제2 전원 전압(VDD2)으로부터 전류를 공급받는 트랜지스터를 포함하는 제2 부분(P2)으로 구성될 수 있다. 제1 전원 전압(VDD1)은 출력 신호(SO1)가 준수하는 전압 레벨 로직이 정의하는 고전압 레벨에 대응할 수 있고, 제2 전원 전압(VDD2)은 입력 신호(SI1)가 준수하는 전압 레벨 로직이 정의하는 고전압 레벨에 대응할 수 있다.
1-bit 전압 레벨 쉬프터는 제1 부분(P1) 및 제2 부분(P2)을 포함하므로, 1-bit 전압 레벨 쉬프터가 형성되는 전압 레벨 쉬프터 셀은 서로 다른 전원 전압이 인가되는 복수의 N-웰들을 포함할 수 있다. 본 개시에 따른 전압 레벨 쉬프터 셀은 서로 다른 전원 전압이 인가되는 N-웰들이 Y축 방향으로 나란하게 배치된 멀티 레벨 셀로서 구현됨으로써, 전압 레벨 쉬프터 셀이 차지하는 면적이 감소될 수 있고, 전압 레벨 쉬프터 셀을 포함하는 집적 회로의 면적이 감소될 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀(VLS)의 레이아웃을 나타내는 평면도이다.
구체적으로, 도 3은 전압 레벨 쉬프터 셀(VLS)의 레이아웃을 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이다. 본 명세서에서, X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z축 방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 +Z축 방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 본 명세서에서 다른 언급이 없는 한, 구성요소의 높이는 구성요소의 Y축 방향의 길이를 지칭할 수 있다. 본 명세서의 이하의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 메탈 레이어의 패턴과 하위 전도성 패턴 사이 연결을 나타내기 위하여 비아(via)는 메탈 레이어의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
집적 회로(예를 들어, 도 1a 및 도 1b의 100, 100')는 복수의 제1 파워 라인(PL1)들, 및 복수의 제2 파워 라인(PL2)들을 포함할 수 있다. 복수의 제1 파워 라인(PL1)들 및 복수의 제2 파워 라인(PL2)들 각각은 X축 방향으로 연장되고, Y축 방향으로 서로 이격되도록 배치될 수 있다. 복수의 제1 파워 라인(PL1)들은 제1 파워 레일의 일부로서 집적 회로(100, 100')에 배치된 표준 셀들에 제1 전원 전압(VDD1)을 제공할 수 있고, 복수의 제2 파워 라인(PL2)들은 제2 파워 레일의 일부로서 집적 회로(100, 100')에 배치된 표준 셀들에 접지 전압(VSS)을 제공할 수 있다.
제1 파워 라인(PL1) 및 제2 파워 라인(PL2)은 Y축 방향으로 서로 교번적으로 배치될 수 있다. 전압 레벨 쉬프터 셀(VLS)은 복수의 제1 파워 라인(PL1)들로부터 제1 전원 전압(VDD1)을 제공받을 수 있고, 복수의 파워 라인들(PL2)로부터 접지 전압(VSS)을 제공받을 수 있다. 도 3에서는 복수의 제1 파워 라인(PL1)들 및 복수의 제2 파워 라인(PL2)들이 제1 메탈 레이어(M1)의 패턴으로서 형성되는 예를 도시하였으나, 본 개시에 따른 집적 회로는 이에 한정되지 않는다.
표준 셀은 집적 회로에 포함되는 레이아웃의 단위로서, 본 명세서에서 단순하게 셀(cell)로서 지칭될 수도 있다. 집적 회로(100, 100')는 다수의 다양한 표준 셀들을 포함할 수 있다. 표준 셀들은 미리 정해진 규격을 준수하는 구조를 가질 수 있고, 복수의 행들에 정렬되어 배치될 수 있다. 복수의 행들은 복수의 제1 파워 라인(PL1)들 및 복수의 제2 파워 라인(PL2)들 각각에 의해 정의될 수 있다.
전압 레벨 쉬프터 셀(VLS)은 멀티-하이트 셀(multi-height cell)로서 복수의 행들에 걸쳐 배치될 수 있다. 예를 들어, 전압 레벨 쉬프터 셀(VLS)은 제1 내지 제4 행(R1~R4)에 걸쳐 배치될 수 있고, 제1 내지 제4 행(R1~R4)은 3개의 제1 파워 라인(PL1)들 및 2개의 제2 파워 라인(PL2)들에 의해 정의될 수 있다.
도 3을 참조하면, 셀 바운더리에 의해 정의되는 전압 레벨 쉬프터 셀(VLS)은 4-bit의 입력 신호들을 변환하는 멀티 비트 전압 레벨 쉬프터가 형성될 수 있다. 전압 레벨 쉬프터 셀(VLS)은 제1 내지 제4 회로 영역(PA1~PA4)을 포함할 수 있고, 제1 내지 제4 회로 영역(PA1~PA4)에는 4-bit의 입력 신호들(예를 들어, 도 1의 IS[1:N], 이 때, N은 4)을 변환하는 제1 내지 제4 1-bit 전압 레벨 쉬프터가 형성될 수 있다. 예를 들어, 제1 회로 영역(PA1)에는 입력 신호들(IS[1:4]) 중 1-bit의 제1 입력 신호를 변환하는 제1 전압 레벨 쉬프터가 형성될 수 있고, 제2 회로 영역(PA2)에는 입력 신호들(IS[1:4]) 중 1-bit의 제2 입력 신호를 변환하는 제2 전압 레벨 쉬프터가 형성될 수 있고, 제3 회로 영역(PA3)에는 입력 신호들(IS[1:4]) 중 1-bit의 제3 입력 신호를 변환하는 제3 전압 레벨 쉬프터가 형성될 수 있고, 제4 회로 영역(PA4)에는 입력 신호들(IS[1:4]) 중 1-bit의 제4 입력 신호를 변환하는 제4 전압 레벨 쉬프터가 형성될 수 있다.
예시적인 실시 예에서, 제1 회로 영역(PA1) 및 제2 회로 영역(PA2)은 제1 행(R1) 및 제2 행(R2)에 배치될 수 있고, 제3 회로 영역(PA3) 및 제4 회로 영역(PA4)은 제3 행(R3) 및 제4 행(R4)에 배치될 수 있다.
전압 레벨 쉬프터 셀(VLS)은 제1 웰(well)(W1), 제2 웰(W2) 및 제3 웰(W3)을 포함할 수 있다. 웰은 트랜지스터 등을 배치하기 위하여 기판의 도전형과 다른 도전형으로 도핑되는 영역으로서, 예를 들어, 도 3의 제1 웰(W1), 제2 웰(W2) 및 제3 웰(W3)은 P-형 기판에 형성된 N-웰(또는, N-형 웰)일 수 있다. 제1 웰(W1), 제2 웰(W2) 및 제3 웰(W3) 각각에는 전압 레벨 쉬프터 셀(VLS)에 포함된 트랜지스터들 중 P형 트랜지스터(P-채널 MOSFET(metal-oxide semiconductor field effect transistor))가 배치될 수 있다. 이하에서, 웰은 P-형 기판에 형성된 N-웰인 실시 예들이 설명되지만, 본 개시의 기술적 사상은 이에 제한되지 않는다.
제1 회로 영역(PA1) 및 제2 회로 영역(PA2) 각각은 제1 웰(W1)의 일부 및 제2 웰(W2)의 일부를 포함할 수 있고, 제3 회로 영역(PA3) 및 제4 회로 영역(PA4) 각각은 제2 웰(W2)의 일부 및 제3 웰(W3)의 일부를 포함할 수 있다. 즉, 제1 회로 영역(PA1) 및 제2 회로 영역(PA2)은 제1 웰(W1)을 공유할 수 있고, 제3 회로 영역(PA3) 및 제4 회로 영역(PA4)은 제3 웰(W3)을 공유할 수 있고, 제1 내지 제4 회로 영역(PA1~PA4)은 제2 웰(W2)을 공유할 수 있다.
전압 레벨 쉬프터 셀(VLS)은 복수의 상이한 전원 전압들, 예를 들어, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)을 공급받을 수 있다. 본 개시의 예시적 실시 예에 따라, 제1 웰(W1) 및 제3 웰(W3)은 제1 파워 라인(PL1)들을 통해 제1 전원 전압(VDD1)으로 바이어싱 될 수 있고, 제2 웰(W2)은 메탈 라인(ML)을 통해 제2 전원 전압(VDD2)으로 바이어싱 될 수 있다. 제1 웰(W1) 및 제3 웰(W3)에 형성되는 P형 트랜지스터는 제1 전원 전압(VDD1)이 인가되는 제1 부분(예를 들어, 도 2의 P1)에 포함될 수 있고, 제2 웰(W2)에 형성되는 P형 트랜지스터는 제2 전원 전압(VDD2)이 인가되는 제2 부분(예를 들어, 도 2의 P2)에 포함될 수 있다.
전압 레벨 쉬프터 셀(VLS)은 제2 전원 전압(VDD2)이 인가되는 핀으로서 동작하는 메탈 라인(ML)을 포함할 수 있다. 메탈 라인(ML)은 제1 파워 라인(PL1) 및 제2 파워 라인(PL2) 사이에 배치될 수 있다. 제2 웰(W2)은 메탈 라인(ML), 및 메탈 라인(ML)과 제2 웰(W2) 사이에 형성되는 제1 비아(V0)를 통해 제2 전원 전압(VDD2)을 공급받을 수 있다.
예시적인 실시 예에서, 메탈 라인(ML)은 제1 메탈 레이어(M1)의 패턴으로 X축 방향으로 연장되도록 형성될 수 있다. 다만, 본 개시에 따른 전압 레벨 쉬프터 셀(VLS)은 이에 한정 되지 않고, 메탈 라인(ML)은 Y축 방향으로 연장되도록 형성될 수도 있다. 또한, 메탈 라인(ML)은 제1 메탈 레이어(M2)의 상위 레이어의 패턴으로 형성될 수도 있다.
또는 예시적인 실시 예에서, 전압 레벨 쉬프터 셀(VLS)은 제2 전원 전압(VDD2)이 인가되는 핀으로서 동작하는 제1 메탈 레이어(M1)와 제2 웰(W2) 사이에 배치되는 컨택을 포함할 수도 있다. 이 때, 상기 컨택은 제1 비아(VO)와 제2 웰(W2)을 서로 연결할 수 있다. 또는 예시적인 실시 예에서, 전압 레벨 쉬프터 셀(VLS)은 제2 전원 전압(VDD2)이 인가되는 핀으로서 동작하는 제1 비아(VO)를 포함할 수도 있다.
예시적인 실시 예에서, 서로 다른 전압이 인가되는 제1 웰(W1) 및 제2 웰(W2)은 Y축 방향으로 서로 오버랩될 수 있고, 서로 다른 전압이 인가되는 제2 웰(W2) 및 제3 웰(W3)은 Y축 방향으로 서로 오버랩될 수 있다.
전압 레벨 쉬프터 셀(VLS)은 제1 더미 영역(DA1) 및 제2 더미 영역(DA2)을 더 포함할 수 있다. 예시적인 실시 예에 따라, 제1 더미 영역(DA1)은 전압 레벨 쉬프터 셀(VLS)의 -X축 방향의 바운더리에 접하도록 형성될 수 있고, 제2 더미 영역(DA2)은 전압 레벨 쉬프터 셀(VLS)의 +X축 방향의 바운더리에 접하도록 형성될 수 있다. 제1 더미 영역(DA1)은 제1 회로 영역(PA1) 및 제3 회로 영역(PA3)과 접할 수 있고, 제2 더미 영역(DA2)은 제2 회로 영역(PA2) 및 제4 회로 영역(PA4)과 접할 수 있다.
제1 더미 영역(DA1) 및 제2 더미 영역(DA2)은 전압 레벨 쉬프터 셀(VLS)이 전압 레벨 쉬프터로서 동작하기 위한 트랜지스터들이 생성되지 않는 영역일 수 있다. 제1 더미 영역(DA1) 및 제2 더미 영역(DA2) 각각에는 트랜지스터가 형성되지 않는 제1 더미 웰(DW1) 및 제2 더미 웰(DW2)이 각각 형성될 수 있다. 다만, 도 3에 도시된 바와 달리, 제1 더미 영역(DA1) 및 제2 더미 영역(DA2) 각각에 제1 더미 웰(DW1) 및 제2 더미 웰(DW2)이 형성되지 않을 수도 있다.
제1 더미 영역(DA1) 및 제2 더미 영역(DA2)은 기판 또는 웰에 특정 전압(예를 들어, 제1 전원 전압(VDD1))을 인가하기 위한 영역일 수 있다. 예를 들어, 제1 더미 웰(DW1) 및 제2 더미 웰(DW2)에는 각각 제1 전원 전압(VDD1)이 인가될 수 있다.
제1 더미 영역(DA1) 및 제2 더미 영역(DA2)은 X축 방향으로 제2 웰(W2)과 오버랩되도록 배치될 수 있다. 제1 더미 영역(DA1) 및 제2 더미 영역(DA2)은 제2 행(R2)과 제3 행(R3) 사이에 형성될 수 있고 제1 파워 라인(VDD1)의 하부에 형성될 수 있다. 제1 더미 웰(DW1) 및 제2 더미 웰(DW2)은 X축 방향으로 제2 웰(W2)과 오버랩되도록 배치될 수 있다.
집적 회로의 레이아웃은 설계 규칙(design rule)을 준수할 수 있고, 전압레벨 쉬프터 셀(VLS)을 포함하는 표준 셀들은 설계 규칙에 기초하여 기판 상에 배치될 수 있다. 설계 규칙은 기판 상에 배치되는 피쳐(feature)들의 최소 크기 및 피쳐들 사이의 거리 등을 규정한 것으로서, 집적 회로를 제조하는 반도체 공정의 특성에 의존하는 복수의 값들을 포함할 수 있다. 설계 규칙은 웰-투-웰 스페이스 룰(well-to-well space rule)을 포함할 수 있고, 웰-투-웰 스페이스 룰은 동일한 도전형의 웰들 사이의 거리, 상이한 도전형의 웰들 사이의 거리 등을 정의할 수 있다. 전압 레벨 쉬프터 셀(VLS)의 웰들은 설계 규칙에서 정의된 값들을 만족하도록, 예를 들어, 정의된 값보다 큰 값에 대응하도록 배치될 수 있다.
본 개시에 따른 전압 레벨 쉬프터 셀(VLS)은 동일한 도전형(P형)의 제1 내지 제3 웰(W1~W3)이 Y축 방향으로 나란하게 배치됨으로써, 제1 내지 제3 웰(W1~W3)이 X축 방향으로 나란하게 배치되는 비교 예와 비교하여 설계 규칙에 따라 정의된 동일한 도전형의 웰들 사이의 거리 요건을 만족하는 것이 용이해질 수 있다. 따라서, 설계 요건을 만족시키기 위해 X축 방향으로 나란하게 배치되는 P-웰들 사이에 일정 거리를 확보함으로써 전압 레벨 쉬프터 셀의 면적이 증가되는 비교 예와 달리, 본 개시에 따른 전압 레벨 쉬프터 셀(VLS)은 상대적으로 면적이 감소될 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀(VLSa)의 레이아웃을 나타내는 평면도이다. 도 4에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 4를 참조하면, 셀 바운더리에 의해 정의되는 전압 레벨 쉬프터 셀(VLSa)은 2-bit의 입력 신호들을 변환하는 멀티 비트 전압 레벨 쉬프터가 형성될 수 있다. 전압 레벨 쉬프터 셀(VLSa)은 제1 회로 영역(PA1a) 및 제2 회로 영역(PA2a)을 포함할 수 있고, 예를 들어, 제1 회로 영역(PA1a)에는 입력 신호들(예를 들어, 도 1의 IS[1:N], 이 때, N은 2) 중 1-bit의 제1 입력 신호를 변환하는 제1 전압 레벨 쉬프터가 형성될 수 있고, 제2 회로 영역(PA2a)에는 입력 신호들(IS[1:2]) 중 1-bit의 제2 입력 신호를 변환하는 제2 전압 레벨 쉬프터가 형성될 수 있다. 예시적인 실시 예에서, 제1 회로 영역(PA1a)은 제1 행(R1) 및 제2 행(R2)에 배치될 수 있고, 제2 회로 영역(PA2a)은 제3 행(R3) 및 제4 행(R4)에 배치될 수 있다.
전압 레벨 쉬프터 셀(VLSa)은 N-웰인 제1 웰(W1a), 제2 웰(W2a) 및 제3 웰(W3a)을 포함할 수 있다. 제1 회로 영역(PA1a)은 제1 웰(W1a)을 포함할 수 있고, 제2 회로 영역(PA1a)은 제3 웰(W3a)을 포함할 수 있고, 제1 회로 영역(PA1a) 및 제2 회로 영역(PA2a)은 제2 웰(W2a)을 공유할 수 있다. 제1 웰(W1a) 및 제3 웰(W3a)은 제1 파워 라인(PL1)들을 통해 제1 전원 전압(VDD1)으로 바이어싱 될 수 있고, 제2 웰(W2a)은 메탈 라인(ML)을 통해 제2 전원 전압(VDD2)으로 바이어싱 될 수 있다. 제1 웰(W1a) 및 제3 웰(W3a)에 형성되는 P형 트랜지스터는 제1 전원 전압(VDD1)이 인가되는 제1 부분(예를 들어, 도 2의 P1)에 포함될 수 있고, 제2 웰(W2a)에 형성되는 P형 트랜지스터는 제2 전원 전압(VDD2)이 인가되는 제2 부분(예를 들어, 도 2의 P2)에 포함될 수 있다.
예시적인 실시 예에서, 서로 다른 전압이 인가되는 제1 웰(W1a) 및 제3 웰(W3a)은 Y축 방향으로 서로 오버랩될 수 있고, 서로 다른 전압이 인가되는 제2 웰(W2a) 및 제3 웰(W3a)은 Y축 방향으로 서로 오버랩될 수 있다. 본 개시에 따른 전압 레벨 쉬프터 셀(VLSa)은 동일한 도전형의 웰들, 제1 내지 제3 웰(W1a~W3a) 이 Y축 방향으로 나란하게 배치됨으로써, 전압 레벨 쉬프터 셀(VLSa)은 상대적으로 면적이 감소될 수 있다.
전압 레벨 쉬프터 셀(VLSa)은 제1 더미 영역(DA1a) 및 제2 더미 영역(DA2a)을 더 포함할 수 있다. 예시적인 실시 예에 따라, 제1 더미 영역(DA1a)은 전압 레벨 쉬프터 셀(VLSa)의 -X축 방향의 바운더리에 접하도록 형성될 수 있고, 제2 더미 영역(DA2a)은 전압 레벨 쉬프터 셀(VLSa)의 +X축 방향의 바운더리에 접하도록 형성될 수 있다.
제1 더미 영역(DA1a) 및 제2 더미 영역(DA2a) 각각에는 트랜지스터가 형성되지 않는 제1 더미 웰(DW1a) 및 제2 더미 웰(DW2a)이 각각 형성될 수 있다. 제1 더미 영역(DA1a) 및 제2 더미 영역(DA2a)은 기판 또는 웰에 특정 전압(예를 들어, 제1 전원 전압(VDD1))을 인가하기 위한 영역일 수 있다. 예를 들어, 제1 더미 웰(DW1a) 및 제2 더미 웰(DW2a)에는 각각 제1 전원 전압(VDD1)이 인가될 수 있다. 다만, 도 4에 도시된 바와 달리, 제1 더미 영역(DA1a) 및 제2 더미 영역(DA2a) 각각에 제1 더미 웰(DW1a) 및 제2 더미 웰(DW2a)이 형성되지 않을 수도 있다.
제1 더미 영역(DA1a) 및 제2 더미 영역(DA2a)은 X축 방향으로 제2 웰(W2a)과 오버랩되도록 배치될 수 있고, 제2 행(R2)과 제3 행(R3) 사이에 형성될 수 있다. 제1 더미 웰(DW1a) 및 제2 더미 웰(DW2a)은 X축 방향으로 제2 웰(W2a)과 오버랩되도록 배치될 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀(VLSb)의 레이아웃을 나타내는 평면도이다. 도 5에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 5를 참조하면, 셀 바운더리에 의해 정의되는 전압 레벨 쉬프터 셀(VLSb)은 (2n)-bit의 입력 신호들을 변환하는 멀티 비트 전압 레벨 쉬프터가 형성될 수 있다. 이 때, n은 자연수일 수 있고, n이 1일 때는 도 4의 전압 레벨 쉬프터 셀(VLSa), n이 2일 때는 도 3의 전압 레벨 쉬프터 셀(VLS)과 동일할 수 있다.
전압 레벨 쉬프터 셀(VLSb)은 제1 내지 2n 회로 영역(PA1b~PA(2n)b)을 포함할 수 있고, 제1 내지 2n 회로 영역(PA1b~PA(2n)b) 각각에는 (2n)-bit의 입력 신호들(예를 들어, 도 1의 IS[1:N], 이 때, N은 2n)을 변환하는 제1 내지 제2n 1-bit 전압 레벨 쉬프터가 각각 형성될 수 있다. 예시적인 실시 예에서, 제1 내지 제n 회로 영역(PA1b~PAnb)은 제1 행(R1) 및 제2 행(R2)에 배치될 수 있고, X축 방향으로 나란하게 배치될 수 있다. 예시적인 실시 예에서, 제(n+1) 내지 제(2n) 회로 영역(PA(n+1)b~PA(2n)b)은 제3 행(R3) 및 제4 행(R4)에 배치될 수 있고, X축 방향으로 나란하게 배치될 수 있다.
전압 레벨 쉬프터 셀(VLSb)은 N-웰인 제1 웰(W1b), 제2 웰(W2b) 및 제3 웰(W3b)을 포함할 수 있다. 제1 내지 제n 회로 영역(PA1b~PAnb)은 제1 웰(W1b)을 서로 공유할 수 있고, 제(n+1) 내지 제(2n) 회로 영역(PA(n+1)b~PA(2n)b)은 제3 웰(W3b)을 서로 공유할 수 있고, 제1 내지 2n 회로 영역(PA1b~PA(2n)b)은 제2 웰(W2b)을 공유할 수 있다.
제1 웰(W1b) 및 제3 웰(W3b)은 제1 파워 라인(PL1)들을 통해 제1 전원 전압(VDD1)으로 바이어싱 될 수 있고, 제2 웰(W2b)은 메탈 라인(ML)을 통해 제2 전원 전압(VDD2)으로 바이어싱 될 수 있다. 제1 웰(W1b) 및 제3 웰(W3b)에 형성되는 P형 트랜지스터는 제1 전원 전압(VDD1)이 인가되는 제1 부분(예를 들어, 도 2의 P1)에 포함될 수 있고, 제2 웰(W2b)에 형성되는 P형 트랜지스터는 제2 전원 전압(VDD2)이 인가되는 제2 부분(예를 들어, 도 2의 P2)에 포함될 수 있다.
예시적인 실시 예에서, 서로 다른 전압이 인가되는 제1 웰(W1b) 및 제2 웰(W2b)은 Y축 방향으로 서로 오버랩될 수 있고, 서로 다른 전압이 인가되는 제2 웰(W2b) 및 제3 웰(W3b)은 Y축 방향으로 서로 오버랩될 수 있다. 본 개시에 따른 전압 레벨 쉬프터 셀(VLSb)은 동일한 도전형의 웰들, 제1 내지 제3 웰(W1b~W3b)이 Y축 방향으로 나란하게 배치됨으로써, 전압 레벨 쉬프터 셀(VLSb)은 상대적으로 면적이 감소될 수 있다.
전압 레벨 쉬프터 셀(VLSb)은 제1 더미 영역(DA1b) 및 제2 더미 영역(DA2b)을 더 포함할 수 있다. 예시적인 실시 예에 따라, 제1 더미 영역(DA1b)은 전압 레벨 쉬프터 셀(VLSb)의 -X축 방향의 바운더리에 접하도록 형성될 수 있고, 제2 더미 영역(DA2b)은 전압 레벨 쉬프터 셀(VLSb)의 +X축 방향의 바운더리에 접하도록 형성될 수 있다.
제1 더미 영역(DA1b) 및 제2 더미 영역(DA2b) 각각에는 트랜지스터가 형성되지 않는 제1 더미 웰(DW1b) 및 제2 더미 웰(DW2b)이 각각 형성될 수 있다. 예를 들어, 제1 더미 웰(DW1b) 및 제2 더미 웰(DW2b)에는 각각 제1 전원 전압(VDD1)이 인가될 수 있다. 다만, 도 5에 도시된 바와 달리, 제1 더미 영역(DA1b) 및 제2 더미 영역(DA2b) 각각에 제1 더미 웰(DW1b) 및 제2 더미 웰(DW2b)이 형성되지 않을 수도 있다.
제1 더미 영역(DA1b) 및 제2 더미 영역(DA2b)은 X축 방향으로 제2 웰(W2b)과 오버랩되도록 배치될 수 있고, 제2 행(R2)과 제3 행(R3) 사이에 형성될 수 있다. 제1 더미 웰(DW1b) 및 제2 더미 웰(DW2b)은 X축 방향으로 제2 웰(W2b)과 오버랩되도록 배치될 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀(VLSc)의 레이아웃을 나타내는 평면도이다. 도 6에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 6을 참조하면, 셀 바운더리에 의해 정의되는 전압 레벨 쉬프터 셀(VLSc)은 2-bit의 입력 신호들을 변환하는 멀티 비트 전압 레벨 쉬프터가 형성될 수 있다. 전압 레벨 쉬프터 셀(VLSc)은 제1 회로 영역(PA1c) 및 제2 회로 영역(PA2c)을 포함할 수 있다. 제1 회로 영역(PA1c)에는 (예를 들어, 도 1의 IS[1:N], 이 때, N은 2) 중 1-bit의 제1 입력 신호를 변환하는 제1 전압 레벨 쉬프터가 형성될 수 있고, 제2 회로 영역(PA2c)에는 입력 신호(IS[1:2]) 중 1-bit의 제2 입력 신호를 변환하는 제2 전압 레벨 쉬프터가 형성될 수 있다.
전압 레벨 쉬프터 셀(VLSc)은 멀티-하이트 셀로서 제1 내지 제3 행(R1~R3)에 걸쳐 배치될 수 있고, 제1 내지 제3 행(R1~R3)은 2개의 제1 파워 라인(PL1)들 및 2개의 제2 파워 라인(PL2)들에 의해 정의될 수 있다. 예시적인 실시 예에서, 제1 회로 영역(PA1c) 및 제2 회로 영역(PA2c)은 제1 내지 제3 행(R1~R3)에 걸쳐서 배치될 수 있고, 제1 회로 영역(PA1c) 및 제2 회로 영역(PA2c)은 X축 방향으로 서로 나란하게 배치될 수 있다.
전압 레벨 쉬프터 셀(VLSc)은 제1 웰(W1c) 및 제2 웰(W2c)을 포함할 수 있다. 제1 회로 영역(PA1c) 및 제2 회로 영역(PA2c) 각각은 제1 웰(W1c)의 일부 및 제2 웰(W2c)의 일부를 포함할 수 있다. 즉, 제1 회로 영역(PA1c) 및 제2 회로 영역(PA2c)은 제1 웰(W1c)을 공유할 수 있고, 제2 웰(W2c)을 공유할 수 있다.
제1 웰(W1c)은 제1 파워 라인(PL1)들을 통해 제1 전원 전압(VDD1)으로 바이어싱 될 수 있고, 제2 웰(W2b)은 메탈 라인(ML)을 통해 제2 전원 전압(VDD2)으로 바이어싱 될 수 있다. 제1 웰(W1b)에 형성되는 P형 트랜지스터는 제1 전원 전압(VDD1)이 인가되는 제1 부분(예를 들어, 도 2의 P1)에 포함될 수 있고, 제2 웰(W2b)에 형성되는 P형 트랜지스터는 제2 전원 전압(VDD2)이 인가되는 제2 부분(예를 들어, 도 2의 P2)에 포함될 수 있다. 예시적인 실시 예에서, 서로 다른 전압이 인가되는 제1 웰(W1c) 및 제2 웰(W2c)은 Y축 방향으로 서로 오버랩될 수 있다.
전압 레벨 쉬프터 셀(VLSc)은 제1 더미 영역(DA1c) 및 제2 더미 영역(DA2c)을 더 포함할 수 있다. 예시적인 실시 예에 따라, 제1 더미 영역(DA1c)은 전압 레벨 쉬프터 셀(VLSc)의 -X축 방향의 바운더리에 접하도록 형성될 수 있고, 제2 더미 영역(DA2c)은 전압 레벨 쉬프터 셀(VLSc)의 +X축 방향의 바운더리에 접하도록 형성될 수 있다. 또한, 예시적인 실시 예에 따라, 제1 더미 영역(DA1c) 및 제2 더미 영역(DA2Ac)은 전압 레벨 쉬프터 셀(VLSc)의 -Y축 방향의 바운더리에 접하도록 형성될 수 있다.
제1 더미 영역(DA1c) 및 제2 더미 영역(DA2c) 각각에는 트랜지스터가 형성되지 않는 제1 더미 웰(DW1c) 및 제2 더미 웰(DW2c)이 각각 형성될 수 있다. 제1 더미 영역(DA1c) 및 제2 더미 영역(DA2c)은 기판 또는 웰에 특정 전압(예를 들어, 제1 전원 전압(VDD1))을 인가하기 위한 영역일 수 있고, 예를 들어, 제1 더미 웰(DW1c) 및 제2 더미 웰(DW2c)에는 각각 제1 전원 전압(VDD1)이 인가될 수 있다. 다만, 도 6에 도시된 바와 달리, 제1 더미 영역(DA1c) 및 제2 더미 영역(DA2c) 각각에 제1 더미 웰(DW1c) 및 제2 더미 웰(DW2c)이 형성되지 않을 수도 있다.
제1 더미 영역(DA1c) 및 제2 더미 영역(DA2c)은 X축 방향으로 제2 웰(W2c)과 오버랩되도록 배치될 수 있고, 제2 행(R2)과 제3 행(R3) 사이에 형성될 수 있다. 제1 더미 웰(DW1c) 및 제2 더미 웰(DW2c)은 X축 방향으로 제2 웰(W2c)과 오버랩되도록 배치될 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀(VLSd)의 레이아웃을 나타내는 평면도이다. 도 7에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 7을 참조하면, 셀 바운더리에 의해 정의되는 전압 레벨 쉬프터 셀(VLSd)은 n-bit의 입력 신호들을 변환하는 멀티 비트 전압 레벨 쉬프터가 형성될 수 있다. 이 때, n은 2 이상의 자연수일 수 있고, n이 2일 때는 도 6의 전압 레벨 쉬프터 셀(VLSc)과 동일할 수 있다.
전압 레벨 쉬프터 셀(VLSd)은 제1 내지 n 회로 영역(PA1d~PAnd)을 포함할 수 있고, 제1 내지 n 회로 영역(PA1d~PAnd) 각각에는 n-bit의 입력 신호들(예를 들어, 도 1의 IS[1:N], 이 때, N은 n)을 변환하는 제1 내지 제n 1-bit 전압 레벨 쉬프터가 각각 형성될 수 있다. 예시적인 실시 예에서, 제1 내지 제n 회로 영역(PA1d~PAnd)은 제1 내지 제3 행(R1~R3)에 배치될 수 있고, X축 방향으로 나란하게 배치될 수 있다.
전압 레벨 쉬프터 셀(VLSd)은 제1 전원 전압(VDD1)이 인가되는 제1 웰(W1d) 및 제2 전원 전압(VDD2)이 인가되는 제2 웰(W2d)을 포함할 수 있다. 제1 내지 n 회로 영역(PA1d~PAnd)은 제1 웰(W1d)을 공유할 수 있고, 제2 웰(W2d)을 공유할 수 있다. 제1 웰(W1d) 및 제2 웰(W2d)은 Y축 방향으로 서로 오버랩될 수 있다.
전압 레벨 쉬프터 셀(VLSd)은 제1 더미 영역(DA1d) 및 제2 더미 영역(DA2d)을 더 포함할 수 있다. 예시적인 실시 예에 따라, 제1 더미 영역(DA1d)은 전압 레벨 쉬프터 셀(VLSd)의 -X축 방향의 바운더리에 접하도록 형성될 수 있고, 제2 더미 영역(DA2d)은 전압 레벨 쉬프터 셀(VLSd)의 +X축 방향의 바운더리에 접하도록 형성될 수 있다. 또한, 예시적인 실시 예에 따라, 제1 더미 영역(DA1d) 및 제2 더미 영역(DA2Ad)은 전압 레벨 쉬프터 셀(VLSd)의 -Y축 방향의 바운더리에 접하도록 형성될 수 있다.
제1 더미 영역(DA1d) 및 제2 더미 영역(DA2d) 각각에는 트랜지스터가 형성되지 않는 제1 더미 웰(DW1d) 및 제2 더미 웰(DW2d)이 각각 형성될 수 있다. 제1 더미 웰(DW1d) 및 제2 더미 웰(DW2d)에는 각각 제1 전원 전압(VDD1)이 인가될 수 있다. 다만, 도 7에 도시된 바와 달리, 제1 더미 영역(DA1d) 및 제2 더미 영역(DA2d) 각각에 제1 더미 웰(DW1d) 및 제2 더미 웰(DW2d)이 형성되지 않을 수도 있다.
제1 더미 영역(DA1d) 및 제2 더미 영역(DA2d)은 X축 방향으로 제2 웰(W2d)과 오버랩되도록 배치될 수 있고, 제2 행(R2)과 제3 행(R3) 사이에 형성될 수 있다. 제1 더미 웰(DW1d) 및 제2 더미 웰(DW2d)은 X축 방향으로 제2 웰(W2d)과 오버랩되도록 배치될 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀(VLSe)의 레이아웃을 나타내는 평면도이다. 도 8에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 8을 참조하면, 셀 바운더리에 의해 정의되는 전압 레벨 쉬프터 셀(VLSe)은 n-bit의 입력 신호들을 변환하는 멀티 비트 전압 레벨 쉬프터가 형성될 수 있다. 전압 레벨 쉬프터 셀(VLSe)은 멀티-하이트 셀로서 제1 내지 제4 행(R1'~R4')에 걸쳐 배치될 수 있다. 이 때, 제1 내지 제4 행(R1'~R4')은 2개의 제1 파워 라인(PL1)들 및 3개의 제2 파워 라인(PL2)들에 의해 정의될 수 있다.
전압 레벨 쉬프터 셀(VLSe)은 제1 내지 n 회로 영역(PA1e~PAne)을 포함할 수 있고, 제1 내지 n 회로 영역(PA1e~PAne) 각각에는 n-bit의 입력 신호들(예를 들어, 도 1의 IS[1:N], 이 때, N은 n)을 변환하는 제1 내지 제n 1-bit 전압 레벨 쉬프터가 각각 형성될 수 있다. 예시적인 실시 예에서, 제1 내지 제n 회로 영역(PA1e~PAne)은 제1 내지 제4 행(R1'~R4')에 배치될 수 있고, X축 방향으로 나란하게 배치될 수 있다.
전압 레벨 쉬프터 셀(VLSe)은 제1 전원 전압(VDD1)이 인가되는 제1 웰(W1e) 및 제2 전원 전압(VDD2)이 인가되는 제2 웰(W2e)을 포함할 수 있다. 제1 웰(W1e)은 제1 행(R1') 및 제2 행(R2') 사이에 형성될 수 있고, 제2 웰(W2e)은 제3 행(R3') 및 제4 행(R4') 사이에 형성될 수 있다. 제1 내지 n 회로 영역(PA1e~PAne)은 제1 웰(W1e)을 공유할 수 있고, 제2 웰(W2e)을 공유할 수 있다. 제1 웰(W1e) 및 제2 웰(W2e)은 Y축 방향으로 서로 오버랩될 수 있다.
전압 레벨 쉬프터 셀(VLSe)은 제1 더미 영역(DA1e) 및 제2 더미 영역(DA2e)을 더 포함할 수 있다. 예시적인 실시 예에 따라, 제1 더미 영역(DA1e)은 전압 레벨 쉬프터 셀(VLSe)의 -X축 방향의 바운더리에 접하도록 형성될 수 있고, 제2 더미 영역(DA2e)은 전압 레벨 쉬프터 셀(VLSe)의 +X축 방향의 바운더리에 접하도록 형성될 수 있다. 또한, 예시적인 실시 예에 따라, 제1 더미 영역(DA1e) 및 제2 더미 영역(DA2Ae)은 전압 레벨 쉬프터 셀(VLSe)의 -Y축 방향의 바운더리에 접하도록 형성될 수 있다.
제1 더미 영역(DA1e) 및 제2 더미 영역(DA2e) 각각에는 트랜지스터가 형성되지 않는 제1 더미 웰(DW1e) 및 제2 더미 웰(DW2e)이 각각 형성될 수 있다. 제1 더미 웰(DW1e) 및 제2 더미 웰(DW2e)에는 각각 제1 전원 전압(VDD1)이 인가될 수 있다. 다만, 도 7에 도시된 바와 달리, 제1 더미 영역(DA1e) 및 제2 더미 영역(DA2e) 각각에 제1 더미 웰(DW1e) 및 제2 더미 웰(DW2e)이 형성되지 않을 수도 있다.
제1 더미 영역(DA1e) 및 제2 더미 영역(DA2e)은 X축 방향으로 제2 웰(W2e)과 오버랩되도록 배치될 수 있고, 제3 행(R3')과 제4 행(R4') 사이에 형성될 수 있다. 제1 더미 웰(DW1e) 및 제2 더미 웰(DW2e)은 X축 방향으로 제2 웰(W2e)과 오버랩되도록 배치될 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀(VLSf)의 레이아웃을 나타내는 평면도이다. 도 9에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
집적 회로(예를 들어, 도 1a 및 도 1b의 100, 100')는 복수의 제1 파워 라인(PL1)들 및 복수의 제2 파워 라인(PL2)들을 포함할 수 있고, 적어도 하나의 제3 파워 라인을 포함할 수 있다. 적어도 하나의 제3 파워 라인(PL3)은 제3 파워 레일의 일부로서, X축 방향으로 연장되고 제1 전원 전압(VDD1)과 상이한 제2 전원 전압(VDD2)이 인가되도록 구성될 수 있다. 적어도 하나의 제3 파워 라인(PL3)은 서로 다른 2개의 제2 파워 라인(PL2)들 사이에 배치될 수 있고, 제2 파워 라인(PL2)들과 Y축 방향으로 이격되도록 배치될 수 있다. 도 9에서는 적어도 하나의 제3 파워 라인(PL3)은 제1 메탈 레이어(M1)의 패턴으로서 형성되는 예를 도시하였으나, 본 개시에 따른 집적 회로는 이에 한정되지 않는다.
도 9를 참조하면, 셀 바운더리에 의해 정의되는 전압 레벨 쉬프터 셀(VLSf)은 복수의 비트들로 구성된 입력 신호들을 변환하는 멀티 비트 전압 레벨 쉬프터가 형성될 수 있다. 예를 들어, 전압 레벨 쉬프터 셀(VLSf)은 4-bit의 입력 신호들을 변환하는 멀티 비트 전압 레벨 쉬프터가 형성될 수 있으나, 본 개시에 따른 전압 레벨 쉬프터 셀(VLSf)은 이에 한정되지 않으며 전술한 실시 예들과 함께 다양하게 변형될 수 있다.
전압 레벨 쉬프터 셀(VLSf)은 멀티-하이트 셀로서 제1 내지 제4 행(R1''~R4'')에 걸쳐 배치될 수 있고, 제1 내지 제4 행(R1''~R4'')은 2개의 제1 파워 라인(PL1)들, 2개의 제2 파워 라인(PL2)들 및 1개의 제3 파워 라인(PL3)에 의해 정의될 수 있다.
전압 레벨 쉬프터 셀(VLSf)은 제1 내지 4 회로 영역(PA1f~PA4f)을 포함할 수 있고, 제1 내지 4 회로 영역(PA1f~PA4f) 각각에는 4-bit의 입력 신호들(예를 들어, 도 1의 IS[1:N], 이 때, N은 4)을 변환하는 제1 내지 제4 1-bit 전압 레벨 쉬프터가 각각 형성될 수 있다. 예시적인 실시 예에서, 제1 회로 영역(PA1f) 및 제2 회로 영역(PA2f)은 제1 행(R1'') 및 제2 행(R2'')에 배치될 수 있고, X축 방향으로 서로 나란하게 배치될 수 있다. 예시적인 실시 예에서, 제3 회로 영역(PA3f) 및 제4 회로 영역(PA4f)은 제3 행(R3'') 및 제4 행(R4'')에 배치될 수 있고, X축 방향으로 서로 나란하게 배치될 수 있다.
전압 레벨 쉬프터 셀(VLSf)은 제1 전원 전압(VDD1)이 인가되는 제1 웰(W1f) 및 제3 웰(W3f)을 포함할 수 있고, 제2 전원 전압(VDD2)이 인가되는 제2 웰(W2f)을 포함할 수 있다. 제1 웰(W1f) 및 제3 웰(W3f)은 각각 제1 파워 라인(PL1)을 통해 제1 전원 전압(VDD1)이 제공될 수 있고, 제2 웰(W2f)은 제3 파워 라인(PL3)을 통해 제2 전원 전압(VDD2)이 제공될 수 있다.
제1 웰(W1f)은 제1 행(R1'')에 형성될 수 있고, 제2 웰(W2f)은 제2 행(R2'') 및 제3 행(R3'') 사이에 형성될 수 있고, 제3 웰(W3f)은 제4 행(R4'')에 형성될 수 있다. 제1 회로 영역(PA1f) 및 제2 회로 영역(PA2f) 각각은 제1 웰(W1f)의 일부 및 제2 웰(W2f)의 일부를 포함할 수 있고, 제3 회로 영역(PA3f) 및 제4 회로 영역(PA4f) 각각은 제2 웰(W2f)의 일부 및 제3 웰(W3f)의 일부를 포함할 수 있다. 즉, 제1 회로 영역(PA1f) 및 제2 회로 영역(PA2f)은 제1 웰(W1f)을 공유할 수 있고, 제3 회로 영역(PA3f) 및 제4 회로 영역(PA4f)은 제3 웰(W3f)을 공유할 수 있고, 제1 내지 제4 회로 영역(PA1f~PA4f)은 제2 웰(W2)을 공유할 수 있다.
도 10 및 도 11은 본 개시의 예시적 실시 예에 따른 전압 레벨 쉬프터 셀들(VLSg, VLSh)의 레이아웃을 나타내는 평면도들이다. 도 10 및 도 11에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다. 도 10 및 도 11에서는 각각 도 3에 도시된 전압 레벨 쉬프터 셀(VLS)에 추가적으로 인에이블 신호가 입력되는 입력 핀이 형성되는 전압 레벨 쉬프터 셀의 실시 예에 대해 설명하나, 도 4 내지 도 9에서 설명된 전압 쉬프터 셀들에도 도 10 및 도 11에서의 입력 핀에 대한 설명이 동일하게 적용될 수 있다.
도 10을 참조하면, 전압 레벨 쉬프터 셀(VLSg)은 제1 내지 제4 회로 영역(PA1~PA4)을 포함할 수 있다. 제1 내지 제4 회로 영역(PA1~PA4) 각각에는 1-bit의 제1 입력 신호를 변환하는 제1 전압 레벨 쉬프터, 1-bit의 제2 입력 신호를 변환하는 제2 전압 레벨 쉬프터, 1-bit의 제3 입력 신호를 변환하는 제3 전압 레벨 쉬프터 및 1-bit의 제4 입력 신호를 변환하는 제4 전압 레벨 쉬프터가 형성될 수 있다.
제1 내지 제4 전압 레벨 쉬프터 각각은 제1 내지 제4 인에이블 신호에 따라 동작이 활성화되거나 비활성화 될 수 있다. 제1 회로 영역(PA1)은 제1 인에이블 신호가 입력되는 제1 입력 핀(PEN1)을 포함할 수 있고, 제2 회로 영역(PA2)은 제2 인에이블 신호가 입력되는 제2 입력 핀(PEN2)을 포함할 수 있고, 제3 회로 영역(PA3)은 제3 인에이블 신호가 입력되는 제3 입력 핀(PEN3)을 포함할 수 있고, 제4 회로 영역(PA4)은 제4 인에이블 신호가 입력되는 제4 입력 핀(PEN4)을 포함할 수 있다. 제1 내지 제4 입력 핀(PEN1~PEN4) 각각으로 입력되는 제1 내지 제4 인에이블 신호는 제1 비아(V0)를 통해 제1 내지 제4 회로 영역(PA1~PA4)의 게이트 라인으로 입력될 수 있다. 도 9에서는 제1 내지 제4 입력 핀(PEN1~PEN4)은 제1 메탈 레이어(M1)의 패턴으로 도시되었으나, 본 개시에 따른 전압 레벨 쉬프터 셀(VLSg)은 이에 한정되지 않으며, 제1 메탈 레이어(M1)의 상위 레이어의 패턴으로서 형성될 수도 있다.
도 11을 참조하면, 전압 레벨 쉬프터 셀(VLSh)은 제1 내지 제4 회로 영역(PA1~PA4)으로 공통적으로 제공되는 인에이블 신호가 입력되는 입력 핀(PEN)을 포함할 수 있다. 제1 내지 제4 회로 영역(PA1~PA4) 각각을 개별적으로 제어하기 위한 제1 내지 제4 입력 핀(PEN1 ~PEN4)을 포함하는 도 9의 전압 레벨 쉬프터 셀(VLSg)과 비교하여, 전압 레벨 쉬프터 셀(VLSh)은 하나의 입력 핀(PEN)을 포함할 수 있고, 입력 핀(PEN)으로 입력된 인에이블 신호에 따라 제1 내지 제4 회로 영역(PA1~PA4)의 제1 내지 제4 전압 레벨 쉬프터가 활성화되거나 비활성화될 수 있다.
예시적인 실시 예에서, 입력 핀(PEN)은 제1 메탈 레이어(M1)의 상위 레이어인 제2 메탈 레이어(M2)의 패턴으로 구현될 수 있다. 입력 핀(EPN)으로 입력된 인에이블 신호는, 제2 메탈 레이어(M2)와 제1 메탈 레이어(M1) 사이에 형성되는 제2 비아(V1), 제1 메탈 레이어(M1)의 패턴, 및 제1 메탈 레이어(M1)와 게이트 라인 사이에 형성되는 제1 비아(V0)들을 통해, 제1 내지 제4 회로 영역(PA1~PA4)의 게이트 라인으로 입력될 수 있다. 다만, 본 개시에 따른 전압 레벨 쉬프터 셀(VLSh)은 이에 한정되지 않으며, 입력 핀(PEN)은 제1 메탈 레이어(M1)의 패턴으로서 구현될 수도 있고, 또는 제2 메탈 레이어(M2)의 상위 레이어의 패턴으로서 형성될 수도 있다.
도 12은 본 개시의 예시적 실시 예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 12를 참조하면, 표준 셀 라이브러리(D10)는 표준 셀들에 관한 정보, 예를 들어 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 표준 셀 라이브러리(D10)는 표준 셀의 레이아웃을 정의하는 데이터를 포함할 수 있다. 표준 셀 라이브러리(D10)는 전압 레벨 쉬프터 셀들(예를 들어, 도 3 내지 도 11에서 설명된 전압 레벨 쉬프터 셀들(VLS, VLSs~VLSh))의 레이아웃을 정의할 수 있다.
단계 S10에서, RTL 데이터로부터 네트리스트 데이터를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들어, 반도체 설계 툴(예를 들어, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터로부터 표준 셀 라이브러리(D10)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터를 생성할 수 있다.
단계 S20에서, 표준 셀 라이브러리(D10)를 참조하여, 네트리스트 데이터로부터 레이아웃 데이터(D20)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 배치 및 라우팅 단계(S20)는 표준 셀들을 배치하고, 상호연결(interconnection)들을 생성하고, 레이아웃 데이터(D20)를 생성하는 동작이 수행될 수 있다.
예를 들어, 반도체 설계 툴(예를 들어, P&R 툴)은 네트리스트 데이터로부터 표준 셀 라이브러리(D10)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 예를 들어, 반도체 설계 툴은 표준 셀 라이브러리(D10)를 참조하여, 네트리스트 데이터에 의해서 정의된 표준 셀의 레이아웃들 중 하나를 선택할 수 있고, 표준 셀의 선택된 레이아웃을 배치할 수 있다. 예를 들어, 반도체 설계 툴은 도 3 내지 도 11에서 설명된 전압 레벨 쉬프터 셀들(VLS, VLSs~VLSh) 중 적어도 하나를 선택하여 전압 레벨 쉬프터 셀로서 배치할 수도 있다.
상호 연결은 표준 셀의 출력 핀 및 입력 핀을 전기적으로 연결할 수 있고, 예를 들어, 적어도 하나의 비아 및 적어도 하나의 라우팅 배선을 포함할 수 있다. 레이아웃 데이터(D20)는, 예를 들어, GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S30에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D20)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들어, 레이아웃 데이터(D20)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S50에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들어, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 예시적인 실시 예에서, 단계 S50은 단계들(S51, S52)을 포함할 수 있다.
단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로의 제조 과정에서 개별 소자들, 예를 들어, 트랜지스터, 커패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다.
단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로의 제조 과정에서 개별 소자들, 예를 들어, 트랜지스터, 커패시터, 저항 등을 상호 연결하는 과정을 지칭할 수 있다.
도 13는 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 본 개시의 예시적 실시 예에 따른, 집적 회로를 제조하기 위한 방법(예를 들어, 도 12의 집적 회로를 제조하기 위한 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(1000)에서 수행될 수 있다.
도 13를 참조하면, 컴퓨팅 시스템(1000)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템, 또는 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 컴퓨팅 시스템(1000)은 프로세서(1100), 입출력 장치들(1200), 네트워크 인터페이스(1300), RAM(random access memory)(1400), ROM(read only memory)(1500) 및 저장 장치(1600)를 포함할 수 있다. 프로세서(1100), 입출력 장치들(1200), 네트워크 인터페이스(1300), RAM(1400), ROM(1500) 및 저장 장치(1600)는 버스(1700)를 통해서 서로 통신할 수 있다.
프로세서(1100)는 프로세싱 유닛으로 지칭될 수 있고, 예를 들어, 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(1100)는 버스(1700)를 통해서 메모리, 즉, RAM(1400) 또는 ROM(1500)에 액세스할 수 있고, RAM(1400) 또는 ROM(1500)에 저장된 명령어들을 실행할 수 있다.
RAM(1400)은 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 프로그램(1400_1) 또는 이의 적어도 일부를 저장할 수 있다. 예를 들어, 프로그램(1400_1)은 반도체 설계 툴을 포함할 수 있고, 예를 들어, 논리 합성 툴 및 P&R 툴을 포함할 수 있다.
프로그램(1400_1)은 프로세서(1100)로 하여금, 도 12의 집적 회로를 제조하기 위한 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(1400_1)은 프로세서(1100)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(1400_1)에 포함된 복수의 명령어들은 프로세서(1100)로 하여금, 도 12의 집적 회로를 제조하기 위한 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(1600)는 컴퓨팅 시스템(1000)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(1600)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 저장 장치(1600)는 본 개시의 예시적 실시 예에 따른 프로그램(1400_1)을 저장할 수도 있으며, 프로그램(1400_1)이 프로세서(1100)에 의해서 실행되기 이전에 저장 장치(1600)로부터 프로그램(1400_1) 또는 그것의 적어도 일부가 RAM(1400)으로 로딩될 수 있다. 다르게는, 저장 장치(1600)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(1400_1) 또는 그것의 적어도 일부가 RAM(1400)으로 로딩될 수 있다.
저장 장치(1600)는 데이터베이스(1600_1)를 저장할 수 있고, 데이터베이스(1600_1)는 집적 회로를 설계하는데 필요한 정보를 포함할 수 있다. 예를 들어, 데이터베이스(1600_1)는 도 12의 표준 셀 라이브러리(D10)를 포함할 수 있다. 또한, 저장 장치(1600)는 프로세서(1100)에 의해서 처리될 데이터 또는 프로세서(1100)에 의해서 처리된 데이터를 저장할 수도 있다.
입출력 장치들(1200)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 네트워크 인터페이스(1300)는 컴퓨팅 시스템(1000) 외부의 네트워크에 대한 액세스를 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 멀티 비트의 입력 신호들의 전압 레벨을 변환하는 전압 레벨 쉬프터 셀(voltage level shifter cell)에 있어서,
    상기 입력 신호들 중 1-bit의 제1 입력 신호를 변환하는 제1 전압 레벨 쉬프터가 형성되는 제1 회로 영역; 및
    상기 입력 신호들 중 1-bit의 제2 입력 신호를 변환하는 제2 전압 레벨 쉬프터가 형성되는 제2 회로 영역을 포함하고,
    상기 제1 회로 영역 및 상기 제2 회로 영역은 제1 전원 전압이 인가되는 제1 N-웰을 공유하고, 상기 제1 회로 영역 및 상기 제2 회로 영역은 제2 전원 전압이 인가되는 제2 N-웰을 공유하고,
    상기 제1 N-웰은 제1 수평 방향으로 연장되도록 형성되고, 상기 제1 N-웰 및 상기 제2 N-웰은 제2 수평 방향으로 오버랩되도록 배치되는 것을 특징으로 하는 전압 레벨 쉬프터 셀.
  2. 제1 항에 있어서,
    상기 입력 신호들 중 1-bit의 제3 입력 신호를 변환하는 제3 전압 레벨 쉬프터가 형성되는 제3 회로 영역; 및
    상기 입력 신호들 중 1-bit의 제4 입력 신호를 변환하는 제4 전압 레벨 쉬프터가 형성되는 제4 회로 영역을 더 포함하고,
    상기 제3 회로 영역 및 상기 제4 회로 영역은 상기 제2 N-웰을 공유하고,
    상기 제3 회로 영역 및 상기 제4 회로 영역은, 상기 제1 전원 전압이 인가되고 상기 제2 N-웰과 상기 제2 수평 방향으로 오버랩되도록 배치되는 제3 N-웰을 공유하는 것을 특징으로 하는 전압 레벨 쉬프터 셀.
  3. 제1 항에 있어서,
    상기 입력 신호들 중 1-bit의 제3 입력 신호를 변환하는 제3 전압 레벨 쉬프터가 형성되는 제3 회로 영역; 및
    상기 입력 신호들 중 1-bit의 제4 입력 신호를 변환하는 제4 전압 레벨 쉬프터가 형성되는 제4 회로 영역을 더 포함하고,
    상기 제3 회로 영역 및 상기 제4 회로 영역은 상기 제2 N-웰을 공유하고,
    상기 제3 회로 영역 및 상기 제4 회로 영역은, 상기 제1 N-웰을 공유하는 것을 특징으로 하는 전압 레벨 쉬프터 셀.
  4. 제1 항에 있어서,
    상기 제1 회로 영역은 상기 제1 전압 레벨 쉬프터의 동작을 제어하는 제1 인에이블 신호가 입력되는 제1 입력 핀을 포함하고,
    상기 제2 회로 영역은 상기 제2 전압 레벨 쉬프터의 동작을 제어하는 제2 인에이블 신호가 입력 되는 제2 입력 핀을 포함하는 것을 특징으로 하는 전압 레벨 쉬프터 셀.
  5. 제1 항에 있어서,
    상기 전압 레벨 쉬프터 셀은 동작을 제어하는 인에이블 신호가 입력되는 입력 핀을 포함하고,
    상기 인에이블 신호는 상기 제1 회로 영역 및 상기 제2 회로 영역 각각의 게이트 라인에 인가되는 것을 특징으로 하는 전압 레벨 쉬프터 셀.
  6. 복수의 행들에 형성되는 전압 레벨 쉬프터 셀에 있어서,
    제1 전원 전압이 인가되는 제1 N-웰; 및
    상기 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 제2 N-웰을 포함하고,
    상기 제1 N-웰은 제1 수평 방향으로 연장되도록 형성되는 제1 파워 라인으로부터 상기 제1 전원 전압이 인가되고,
    상기 제1 N-웰 및 상기 제2 N-웰은 상기 제1 수평 방향과 수직하는 제2 수평 방향으로 서로 오버랩되도록 형성되는 것을 특징으로 하는 전압 레벨 쉬프터 셀.
  7. 제6 항에 있어서,
    상기 제1 수평 방향으로의 셀 바운더리에 접하도록 형성되는 제1 더미 영역; 및
    상기 제1 수평 방향의 역방향으로의 셀 바운더리에 접하도록 형성되는 제2 더미 영역을 더 포함하고,
    상기 제1 더미 영역 및 상기 제2 더미 영역은 상기 제2 N-웰과 상기 제1 수평 방향으로 서로 오버랩되도록 형성되고,
    상기 제1 더미 영역은 제1 더미 N-웰을 포함하고, 상기 제2 더미 영역은 제2 더미 N-웰을 포함하고,
    상기 제1 더미 N-웰 및 상기 제2 더미 N-웰에는 상기 제1 전원 전압이 인가되는 것을 특징으로 하는 전압 레벨 쉬프터 셀.
  8. 제1 전원 전압 도메인에 포함된 제1 표준 셀;
    제2 전원 전압 도메인에 포함된 제2 표준 셀; 및
    상기 제2 표준 셀로부터 입력된 멀티 비트의 입력 신호들의 전압 레벨을 변환한 출력 신호들을 상기 제1 표준 셀로 출력하는 전압 레벨 쉬프터 셀을 포함하고,
    상기 전압 레벨 쉬프터 셀은,
    상기 제1 전원 전압이 인가되고 제1 수평 방향으로 연장되는 제1 N-웰; 및
    상기 제2 전원 전압이 인가되는 제2 N-웰을 포함하고,
    상기 제1 N-웰 및 상기 제2 N-웰은 상기 제1 수평 방향과 수직하는 제2 수평 방향으로 서로 오버랩되도록 형성되는 것을 특징으로 하는 집적 회로.
  9. 제8 항에 있어서,
    상기 전압 레벨 쉬프터 셀은,
    상기 제2 전원 전압을 상기 제2 N-웰에 인가하는 메탈 라인을 더 포함하고,
    상기 메탈 라인은 상기 제1 전원 전압을 제공하는 제1 파워 라인 및 접지 전압을 제공하는 제2 파워 라인 사이에 배치되는 것을 특징으로 하는 집적 회로.
  10. 제8 항에 있어서,
    상기 제1 전원 전압을 상기 전압 레벨 쉬프터 셀에 제공하는 제1 파워 라인;
    접지 전압을 상기 전압 레벨 쉬프터 셀에 제공하는 제2 파워 라인; 및
    상기 제2 전원 전압을 상기 전압 레벨 쉬프터 셀에 제공하는 제3 파워 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
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