JP2002190572A - 半導体装置、レイアウトデータ設計装置、及び記録媒体 - Google Patents
半導体装置、レイアウトデータ設計装置、及び記録媒体Info
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】多電源レイアウトにおけるセルの配置及び電源
配線の接続を簡素化し、レイアウト設計時間の短縮を図
ることができる半導体装置、レイアウトデータ設計装
置、及び記録媒体を提供する。 【解決手段】機能ブロック１０は、内部スタンダードセ
ル１１〜１６及びレベルコンバータセル１７〜１９を含
み、レベルコンバータセル１７〜１９は、機能ブロック
１０の内周辺部に配置される。同じく機能ブロック２０
に内部スタンダードセル２１〜２６及びレベルコンバー
タセル２７〜２９が配置される。機能ブロック１０，２
０のブロック間にリピータセル３１〜３８が配置され
る。内部スタンダードセル１１〜１６，２１〜２６の電
源端子VDDblockは、リピータセル３１〜３８の電源端子
VDDtopと異なる位置（高さ）に設ける。レベルコンバー
タセル１７〜１９，２７〜２９は電源端子VDDblock，VD
Dtopを有し、一体型に形成される。
配線の接続を簡素化し、レイアウト設計時間の短縮を図
ることができる半導体装置、レイアウトデータ設計装
置、及び記録媒体を提供する。 【解決手段】機能ブロック１０は、内部スタンダードセ
ル１１〜１６及びレベルコンバータセル１７〜１９を含
み、レベルコンバータセル１７〜１９は、機能ブロック
１０の内周辺部に配置される。同じく機能ブロック２０
に内部スタンダードセル２１〜２６及びレベルコンバー
タセル２７〜２９が配置される。機能ブロック１０，２
０のブロック間にリピータセル３１〜３８が配置され
る。内部スタンダードセル１１〜１６，２１〜２６の電
源端子VDDblockは、リピータセル３１〜３８の電源端子
VDDtopと異なる位置（高さ）に設ける。レベルコンバー
タセル１７〜１９，２７〜２９は電源端子VDDblock，VD
Dtopを有し、一体型に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、レイ
アウトデータ設計装置、及び記録媒体に関する。近年、
半導体集積回路装置（ＬＳＩ）、例えばＡＳＩＣ(Appli
cation Specific IC) 等は高集積化及び高機能化に伴
い、１つのチップ上に多数の機能ブロックが搭載される
ようになってきている。これら多数の機能ブロックにお
いて同一チップ上に電源電圧の異なる機能ブロックが搭
載される場合、その電源電圧の異なる配線ネットにレベ
ルコンバータセルが配置される。また、一般的に機能ブ
ロック間の配線ネットにはその負荷を軽減するため、レ
ベルコンバータセルとともにリピータセルが配置され
る。このため、これらセルの配置方法及び電源配線の接
続方法において、ＬＳＩのレイアウト設計を効率化さ
せ、その設計時間を短縮することが要求されている。
アウトデータ設計装置、及び記録媒体に関する。近年、
半導体集積回路装置（ＬＳＩ）、例えばＡＳＩＣ(Appli
cation Specific IC) 等は高集積化及び高機能化に伴
い、１つのチップ上に多数の機能ブロックが搭載される
ようになってきている。これら多数の機能ブロックにお
いて同一チップ上に電源電圧の異なる機能ブロックが搭
載される場合、その電源電圧の異なる配線ネットにレベ
ルコンバータセルが配置される。また、一般的に機能ブ
ロック間の配線ネットにはその負荷を軽減するため、レ
ベルコンバータセルとともにリピータセルが配置され
る。このため、これらセルの配置方法及び電源配線の接
続方法において、ＬＳＩのレイアウト設計を効率化さ
せ、その設計時間を短縮することが要求されている。
【０００２】
【従来の技術】図８は、半導体装置の概略平面図を示
す。半導体装置８０のチップ８１上にはロジック等より
なる多数（図では７つ）の機能ブロック８２〜８８が配
置されている。各機能ブロック８２〜８８の電源電圧が
他の機能ブロックと異なる場合、それら機能ブロック８
２〜８８に繋がる配線ネットにレベルコンバータセル
（図示略）が配置される。
す。半導体装置８０のチップ８１上にはロジック等より
なる多数（図では７つ）の機能ブロック８２〜８８が配
置されている。各機能ブロック８２〜８８の電源電圧が
他の機能ブロックと異なる場合、それら機能ブロック８
２〜８８に繋がる配線ネットにレベルコンバータセル
（図示略）が配置される。
【０００３】例えば、図９に示すように機能ブロック８
２〜８５（図中、BlockA〜D で示す）の電源電圧がそれ
ぞれ１．０Ｖ，１．２Ｖ，１．２Ｖ，０．８Ｖとする。
このような場合、レベルコンバータセルは、同じ電源電
圧である機能ブロック８３（BlockB）と機能ブロック８
４（BlockC）との配線ネットを除く、他の機能ブロック
間の配線ネットにそれぞれ設置される。
２〜８５（図中、BlockA〜D で示す）の電源電圧がそれ
ぞれ１．０Ｖ，１．２Ｖ，１．２Ｖ，０．８Ｖとする。
このような場合、レベルコンバータセルは、同じ電源電
圧である機能ブロック８３（BlockB）と機能ブロック８
４（BlockC）との配線ネットを除く、他の機能ブロック
間の配線ネットにそれぞれ設置される。
【０００４】図１０は、従来の昇圧レベルコンバータセ
ルの概略図を示す。昇圧レベルコンバータセル９０は、
電源電圧の異なる機能ブロック間の配線ネットにおい
て、低電圧側に接続されるセル（以下、低圧側セル）９
０ａと、高電圧側に接続されるセル（以下、高圧側セ
ル）９０ｂとからなる。即ち、低圧側セル９０ａは、電
源端子VDDL，VSS を含み、高圧側セル９０ｂは、電源端
子VDDH，VSS を含む。そして、昇圧レベルコンバータセ
ル９０は、低圧側セル９０ａの電源端子VDDLに入力され
る電圧を昇圧し、その電圧を高圧側セル９０ｂの電源端
子VDDHから出力する。従って、これら低圧側セル９０ａ
及び高圧側セル９０ｂは、機能ブロック間の配線ネット
において近傍に配置される。
ルの概略図を示す。昇圧レベルコンバータセル９０は、
電源電圧の異なる機能ブロック間の配線ネットにおい
て、低電圧側に接続されるセル（以下、低圧側セル）９
０ａと、高電圧側に接続されるセル（以下、高圧側セ
ル）９０ｂとからなる。即ち、低圧側セル９０ａは、電
源端子VDDL，VSS を含み、高圧側セル９０ｂは、電源端
子VDDH，VSS を含む。そして、昇圧レベルコンバータセ
ル９０は、低圧側セル９０ａの電源端子VDDLに入力され
る電圧を昇圧し、その電圧を高圧側セル９０ｂの電源端
子VDDHから出力する。従って、これら低圧側セル９０ａ
及び高圧側セル９０ｂは、機能ブロック間の配線ネット
において近傍に配置される。
【０００５】図１１は、機能ブロック９１〜９４の各ブ
ロック間に昇圧レベルコンバータセル９５〜９７を配置
した従来の多電源レイアウト図を示す。尚、各機能ブロ
ック９１〜９４の電源電圧は、それぞれ１．０Ｖ，１．
２Ｖ，１．２Ｖ，０．８Ｖとする。。
ロック間に昇圧レベルコンバータセル９５〜９７を配置
した従来の多電源レイアウト図を示す。尚、各機能ブロ
ック９１〜９４の電源電圧は、それぞれ１．０Ｖ，１．
２Ｖ，１．２Ｖ，０．８Ｖとする。。
【０００６】機能ブロック９１，９２の配線ネットに昇
圧レベルコンバータセル９５が配置される。この昇圧レ
ベルコンバータセル９５は、低圧側セル９５ａと高圧側
セル９５ｂを含み、低圧側セル９５ａに入力される１．
０Ｖの電圧を１．２Ｖに昇圧し、その電圧を高圧側セル
９５ｂから出力する。また、この配線ネットにおける昇
圧レベルコンバータセル９５の前後にスタンダードセル
（以下、リピータセルという）９８，９９が配置され
る。リピータセル９８は、機能ブロック９１の電源電圧
（１．０Ｖ）を入力し、その電圧を低圧側セル９５ａに
出力する。リピータセル９９は、高圧側セル９５ｂの出
力電圧（１．２Ｖ）を入力し、その電圧を機能ブロック
９２に出力する。
圧レベルコンバータセル９５が配置される。この昇圧レ
ベルコンバータセル９５は、低圧側セル９５ａと高圧側
セル９５ｂを含み、低圧側セル９５ａに入力される１．
０Ｖの電圧を１．２Ｖに昇圧し、その電圧を高圧側セル
９５ｂから出力する。また、この配線ネットにおける昇
圧レベルコンバータセル９５の前後にスタンダードセル
（以下、リピータセルという）９８，９９が配置され
る。リピータセル９８は、機能ブロック９１の電源電圧
（１．０Ｖ）を入力し、その電圧を低圧側セル９５ａに
出力する。リピータセル９９は、高圧側セル９５ｂの出
力電圧（１．２Ｖ）を入力し、その電圧を機能ブロック
９２に出力する。
【０００７】同様に、機能ブロック９１，９３の配線ネ
ットに昇圧レベルコンバータセル９６が配置され、この
昇圧レベルコンバータセル９６は、低圧側セル９６ａに
入力される１．０Ｖの電圧を１．２Ｖに昇圧し、その電
圧を高圧側セル９６ｂから出力する。
ットに昇圧レベルコンバータセル９６が配置され、この
昇圧レベルコンバータセル９６は、低圧側セル９６ａに
入力される１．０Ｖの電圧を１．２Ｖに昇圧し、その電
圧を高圧側セル９６ｂから出力する。
【０００８】同様に、機能ブロック９１，９４の配線ネ
ットに昇圧レベルコンバータセル９７が配置され、この
昇圧レベルコンバータセル９７は、低圧側セル９７ａに
入力される０．８Ｖの電圧を１．０Ｖに昇圧し、その電
圧を高圧側セル９７ｂから出力する。また、同様に、昇
圧レベルコンバータセル９７の前後にリピータセル１０
０，１０１が配置される。そして、リピータセル１００
は、機能ブロック９４の電源電圧（０．８Ｖ）を低圧側
セル９７ａに出力し、リピータセル１０１は、高圧側セ
ル９７ｂの出力電圧（１．０Ｖ）を機能ブロック９１に
出力する。
ットに昇圧レベルコンバータセル９７が配置され、この
昇圧レベルコンバータセル９７は、低圧側セル９７ａに
入力される０．８Ｖの電圧を１．０Ｖに昇圧し、その電
圧を高圧側セル９７ｂから出力する。また、同様に、昇
圧レベルコンバータセル９７の前後にリピータセル１０
０，１０１が配置される。そして、リピータセル１００
は、機能ブロック９４の電源電圧（０．８Ｖ）を低圧側
セル９７ａに出力し、リピータセル１０１は、高圧側セ
ル９７ｂの出力電圧（１．０Ｖ）を機能ブロック９１に
出力する。
【０００９】
【発明が解決しようとする課題】ところで、一般的に半
導体装置（ＬＳＩ）のレイアウト設計において、セルの
電源は同一線幅の配線を横方向に接続する。
導体装置（ＬＳＩ）のレイアウト設計において、セルの
電源は同一線幅の配線を横方向に接続する。
【００１０】しかしながら、図１０に示すように、従来
の昇圧レベルコンバータセル９０において、低圧側セル
９０ａに設けられる電源端子VDDLの位置と、高圧側セル
９０ｂに設けられる電源端子VDDHの位置は、同じ位置
（高さ）となっていた。このため、図１１に示すよう
に、各昇圧レベルコンバータセル９５〜９７は、低圧側
セル９５ａ，９６ａ，９７ａと高圧側セル９５ｂ，９６
ｂ，９７ｂとにセル列が分離され、且つ同一セル列に同
じ電源電圧のセルがレイアウトされる。
の昇圧レベルコンバータセル９０において、低圧側セル
９０ａに設けられる電源端子VDDLの位置と、高圧側セル
９０ｂに設けられる電源端子VDDHの位置は、同じ位置
（高さ）となっていた。このため、図１１に示すよう
に、各昇圧レベルコンバータセル９５〜９７は、低圧側
セル９５ａ，９６ａ，９７ａと高圧側セル９５ｂ，９６
ｂ，９７ｂとにセル列が分離され、且つ同一セル列に同
じ電源電圧のセルがレイアウトされる。
【００１１】更に、機能ブロック間の配線ネットに配置
されるリピータセル９８〜１０１は、昇圧レベルコンバ
ータセル９５、９７の前後において異なる電源電圧が供
給される。従って、例えば、リピータセル９９（電源電
圧１．２Ｖ）とリピータセル１００（電源電圧０．８
Ｖ）は、同一セル列に配置することが出来ず、それら電
源電圧の違いを配慮して同様にレイアウトされる。
されるリピータセル９８〜１０１は、昇圧レベルコンバ
ータセル９５、９７の前後において異なる電源電圧が供
給される。従って、例えば、リピータセル９９（電源電
圧１．２Ｖ）とリピータセル１００（電源電圧０．８
Ｖ）は、同一セル列に配置することが出来ず、それら電
源電圧の違いを配慮して同様にレイアウトされる。
【００１２】即ち、機能ブロック間の配線ネットには、
昇圧レベルコンバータセル及びリピータセルの電源電圧
の異なる複数のセルが配置されるため、それらセルの配
置及び電源配線の接続に関し、半導体装置のレイアウト
設計が煩雑であるという問題があった。
昇圧レベルコンバータセル及びリピータセルの電源電圧
の異なる複数のセルが配置されるため、それらセルの配
置及び電源配線の接続に関し、半導体装置のレイアウト
設計が煩雑であるという問題があった。
【００１３】本発明は、上記問題点を解消するためにな
されたものであって、その目的は、多電源レイアウトに
おけるセルの配置及び電源配線の接続を簡素化し、レイ
アウト設計時間の短縮を図ることができる半導体装置、
レイアウトデータ設計装置、及び記録媒体を提供するこ
とにある。
されたものであって、その目的は、多電源レイアウトに
おけるセルの配置及び電源配線の接続を簡素化し、レイ
アウト設計時間の短縮を図ることができる半導体装置、
レイアウトデータ設計装置、及び記録媒体を提供するこ
とにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、第１のブロックに
電源電圧を供給する第１のスタンダードセルの第１の電
源端子は、第１のブロックの電源電圧と異なる電源電圧
を供給する第２のスタンダードセルの第２の電源端子と
異なる位置に設けられる。また、レベルコンバータセル
は、第１及び第２の電源端子を含み、一体に形成され
る。そして、異なる電源電圧が印加される各セルは、同
一セル列に配置される。
め、請求項１に記載の発明によれば、第１のブロックに
電源電圧を供給する第１のスタンダードセルの第１の電
源端子は、第１のブロックの電源電圧と異なる電源電圧
を供給する第２のスタンダードセルの第２の電源端子と
異なる位置に設けられる。また、レベルコンバータセル
は、第１及び第２の電源端子を含み、一体に形成され
る。そして、異なる電源電圧が印加される各セルは、同
一セル列に配置される。
【００１５】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加えて、第１及び第２のブロック
に電源電圧を供給する第１のスタンダードセルと、第１
及び第２のブロックの電源電圧と異なる電源電圧を供給
する第２のスタンダードセルと、レベルコンバータセル
は、同一セル列に配置される。
に記載の発明の作用に加えて、第１及び第２のブロック
に電源電圧を供給する第１のスタンダードセルと、第１
及び第２のブロックの電源電圧と異なる電源電圧を供給
する第２のスタンダードセルと、レベルコンバータセル
は、同一セル列に配置される。
【００１６】請求項３に記載の発明によれば、請求項２
に記載の発明の作用に加えて、第２のスタンダードセル
は、第１及び第２のブロック間における第３のブロック
内に配置される。
に記載の発明の作用に加えて、第２のスタンダードセル
は、第１及び第２のブロック間における第３のブロック
内に配置される。
【００１７】請求項４に記載の発明によれば、請求項２
又は３に記載の発明の作用に加えて、レベルコンバータ
セルは、第１及び第２のブロック内に配置され、且つ第
１及び第２のスタンダードセルと同一セル列に配置され
る。
又は３に記載の発明の作用に加えて、レベルコンバータ
セルは、第１及び第２のブロック内に配置され、且つ第
１及び第２のスタンダードセルと同一セル列に配置され
る。
【００１８】請求項５に記載の発明によれば、請求項２
又は３に記載の発明の作用に加えて、レベルコンバータ
セルは、第１及び第２のブロック間に配置され、且つ第
１及び第２のスタンダードセルと同一セル列に配置され
る。
又は３に記載の発明の作用に加えて、レベルコンバータ
セルは、第１及び第２のブロック間に配置され、且つ第
１及び第２のスタンダードセルと同一セル列に配置され
る。
【００１９】請求項６に記載の発明によれば、請求項１
乃至５のいずれかに記載の発明の作用に加えて、第１の
スタンダードセルとレベルコンバータセルの第１の電源
端子を接続する電源配線、及び、第２のスタンダードセ
ルとレベルコンバータセルの第２の電源端子を接続する
電源配線は、直線となる。
乃至５のいずれかに記載の発明の作用に加えて、第１の
スタンダードセルとレベルコンバータセルの第１の電源
端子を接続する電源配線、及び、第２のスタンダードセ
ルとレベルコンバータセルの第２の電源端子を接続する
電源配線は、直線となる。
【００２０】請求項７又は８に記載の発明によれば、レ
イアウトデータ設計装置は、先ず第１のステップで、複
数のブロックを搭載する半導体装置のネットリストの入
力に基づいて各ブロック毎に電源電圧を設定し、各ブロ
ックの電源電圧に基づいてブロック間電圧を設定する。
レイアウトデータ設計装置は、第２のステップで、ブロ
ック間電圧に基づいてレベルコンバータセルを生成す
る。レイアウトデータ設計装置は、第３のステップで、
複数のブロックに設定される電源電圧、及びブロック間
電圧に基づいて、複数のブロックに設定される電源電圧
が、ブロック間電圧と異なる電源電圧に設定されている
ブロックに、レベルコンバータセルを複数のブロック内
またはブロック間に配置する。
イアウトデータ設計装置は、先ず第１のステップで、複
数のブロックを搭載する半導体装置のネットリストの入
力に基づいて各ブロック毎に電源電圧を設定し、各ブロ
ックの電源電圧に基づいてブロック間電圧を設定する。
レイアウトデータ設計装置は、第２のステップで、ブロ
ック間電圧に基づいてレベルコンバータセルを生成す
る。レイアウトデータ設計装置は、第３のステップで、
複数のブロックに設定される電源電圧、及びブロック間
電圧に基づいて、複数のブロックに設定される電源電圧
が、ブロック間電圧と異なる電源電圧に設定されている
ブロックに、レベルコンバータセルを複数のブロック内
またはブロック間に配置する。
【００２１】請求項９に記載の発明によれば、請求項７
又は８に記載の発明の作用に加えて、レイアウトデータ
設計装置は、第３のステップにおけるレベルコンバータ
セルの配置に基づいて、第４のステップで、第１及び第
２のスタンダードセルを配置する。
又は８に記載の発明の作用に加えて、レイアウトデータ
設計装置は、第３のステップにおけるレベルコンバータ
セルの配置に基づいて、第４のステップで、第１及び第
２のスタンダードセルを配置する。
【００２２】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図６に従って説明す
る。
具体化した第一実施形態を図１〜図６に従って説明す
る。
【００２３】図１は、半導体装置の概略平面図を示す。
半導体装置１のチップ２上に、ロジック等よりなる多数
（図では例えば４つ）の機能ブロック３〜６が配置され
ている。これら各機能ブロック３〜６は、予め設定され
たチップ２のサイズ（面積）に収まるように配置され
る。
半導体装置１のチップ２上に、ロジック等よりなる多数
（図では例えば４つ）の機能ブロック３〜６が配置され
ている。これら各機能ブロック３〜６は、予め設定され
たチップ２のサイズ（面積）に収まるように配置され
る。
【００２４】各機能ブロック３〜６は、その内部にそれ
ぞれスタンダードセル（以下、内部スタンダードセルと
いう）７を含み、それら内部スタンダードセル７に、各
対応する機能ブロック３〜６の電源電圧が印加される。
尚、図１に示す機能ブロック３〜６の各内部スタンダー
ドセル７の数及びそれらの配置は、例として示す。
ぞれスタンダードセル（以下、内部スタンダードセルと
いう）７を含み、それら内部スタンダードセル７に、各
対応する機能ブロック３〜６の電源電圧が印加される。
尚、図１に示す機能ブロック３〜６の各内部スタンダー
ドセル７の数及びそれらの配置は、例として示す。
【００２５】また、各機能ブロック３〜６の間における
半導体装置１のチップ２上に、複数（図では例えば３
つ）のスタンダードセル（以下、リピータセルという）
８が配置され、それらリピータセル８に、全て同じ電源
電圧が印加される。尚、各リピータセル８の電源電圧
は、半導体装置１のレイアウト設計において主として使
用される電源電圧を用い一定である。
半導体装置１のチップ２上に、複数（図では例えば３
つ）のスタンダードセル（以下、リピータセルという）
８が配置され、それらリピータセル８に、全て同じ電源
電圧が印加される。尚、各リピータセル８の電源電圧
は、半導体装置１のレイアウト設計において主として使
用される電源電圧を用い一定である。
【００２６】更に、図１に示すように、レベルコンバー
タセル９が、例えば機能ブロック３，６の内部に配置さ
れ、これらレベルコンバータセル９は、リピータセル８
の電源電圧に基づいて配置される。
タセル９が、例えば機能ブロック３，６の内部に配置さ
れ、これらレベルコンバータセル９は、リピータセル８
の電源電圧に基づいて配置される。
【００２７】詳述すると、リピータセル８に設定された
電源電圧、つまり機能ブロック３〜６間の電源電圧と異
なる電源電圧を有する機能ブロック３，６に、レベルコ
ンバータセル９が設置される。尚、図１に示す機能ブロ
ック３，６の各レベルコンバータセル９の数及びそれら
の配置は、例として示す。また、本実施形態において、
レベルコンバータセル９は、図１に示すようにブロック
内周辺部に配置される場合が最も効果的な配置である
が、後述するように隣接する機能ブロックが同じ電源電
圧の場合等には、それらブロック間に配置されても同等
の効果を奏する。
電源電圧、つまり機能ブロック３〜６間の電源電圧と異
なる電源電圧を有する機能ブロック３，６に、レベルコ
ンバータセル９が設置される。尚、図１に示す機能ブロ
ック３，６の各レベルコンバータセル９の数及びそれら
の配置は、例として示す。また、本実施形態において、
レベルコンバータセル９は、図１に示すようにブロック
内周辺部に配置される場合が最も効果的な配置である
が、後述するように隣接する機能ブロックが同じ電源電
圧の場合等には、それらブロック間に配置されても同等
の効果を奏する。
【００２８】今、例えば、各機能ブロック３〜６の電源
電圧が、それぞれ１．０Ｖ，１．２Ｖ，１．２Ｖ，０．
８Ｖに設定されるとする。従って、このとき各リピータ
セル８の電源電圧は、例えば１．２Ｖに設定される。
電圧が、それぞれ１．０Ｖ，１．２Ｖ，１．２Ｖ，０．
８Ｖに設定されるとする。従って、このとき各リピータ
セル８の電源電圧は、例えば１．２Ｖに設定される。
【００２９】このように設定される場合、機能ブロック
３の電源電圧は１．０Ｖであることから、当該ブロック
３内周辺部にレベルコンバータセル９が配置される。機
能ブロック４，５の電源電圧はそれぞれ１．２Ｖであ
る。従って、当該ブロック４，５に、レベルコンバータ
セルは不要である。
３の電源電圧は１．０Ｖであることから、当該ブロック
３内周辺部にレベルコンバータセル９が配置される。機
能ブロック４，５の電源電圧はそれぞれ１．２Ｖであ
る。従って、当該ブロック４，５に、レベルコンバータ
セルは不要である。
【００３０】機能ブロック６の電源電圧は０．８Ｖであ
ることから、当該ブロック６内周辺部にレベルコンバー
タセル９が配置される。即ち、このようにレベルコンバ
ータセル９が、機能ブロック３，６の内部に配置される
ことにより、リピータセル８に一定の電源電圧が供給さ
れる。
ることから、当該ブロック６内周辺部にレベルコンバー
タセル９が配置される。即ち、このようにレベルコンバ
ータセル９が、機能ブロック３，６の内部に配置される
ことにより、リピータセル８に一定の電源電圧が供給さ
れる。
【００３１】図２は、内部スタンダードセル７、リピー
タセル８、レベルコンバータセル９の概略図を示す。内
部スタンダードセル７は、電源端子VDDblock，電源端子
VSS を含む。
タセル８、レベルコンバータセル９の概略図を示す。内
部スタンダードセル７は、電源端子VDDblock，電源端子
VSS を含む。
【００３２】一方、リピータセル８は、電源端子VDDto
p，電源端子VSS を含み、このリピータセル８の電源端
子VDDtopの位置は、内部スタンダードセル７の電源端子
VDDblockの位置と異なる位置（高さ）に設けられる。
p，電源端子VSS を含み、このリピータセル８の電源端
子VDDtopの位置は、内部スタンダードセル７の電源端子
VDDblockの位置と異なる位置（高さ）に設けられる。
【００３３】レベルコンバータセル９は、リピータセル
８の電源端子VDDtop、内部スタンダードセル７の電源端
子VDDblock、及び、電源端子VSS を含む。即ち、電源端
子VDDblock及び電源端子VDDtopの位置が異なる高さに設
けられることにより、レベルコンバータセル９は、それ
ら電源端子VDDblock，VDDtopを含み、一体に形成され
る。
８の電源端子VDDtop、内部スタンダードセル７の電源端
子VDDblock、及び、電源端子VSS を含む。即ち、電源端
子VDDblock及び電源端子VDDtopの位置が異なる高さに設
けられることにより、レベルコンバータセル９は、それ
ら電源端子VDDblock，VDDtopを含み、一体に形成され
る。
【００３４】図３は、レベルコンバータセルの配置例を
示す多電源レイアウト図である。機能ブロック１０は、
６つの内部スタンダードセル１１〜１６と、３つのレベ
ルコンバータセル１７〜１９が配置されている。ちなみ
に、内部スタンダードセル１１，１２及びレベルコンバ
ータセル１８，１９は、内部スタンダードセル１３，１
４，１５，１６及びレベルコンバータセル１７に対して
１８０度回転した状態でレイアウトされる。
示す多電源レイアウト図である。機能ブロック１０は、
６つの内部スタンダードセル１１〜１６と、３つのレベ
ルコンバータセル１７〜１９が配置されている。ちなみ
に、内部スタンダードセル１１，１２及びレベルコンバ
ータセル１８，１９は、内部スタンダードセル１３，１
４，１５，１６及びレベルコンバータセル１７に対して
１８０度回転した状態でレイアウトされる。
【００３５】機能ブロック２０は、６つの内部スタンダ
ードセル２１〜２６と、３つのレベルコンバータセル２
７〜２９が配置されている。ちなみに、内部スタンダー
ドセル２１，２２，２３，２４及びレベルコンバータセ
ル２９は、内部スタンダードセル２５，２６及びレベル
コンバータセル２７，２８に対して１８０度回転した状
態でレイアウトされる。
ードセル２１〜２６と、３つのレベルコンバータセル２
７〜２９が配置されている。ちなみに、内部スタンダー
ドセル２１，２２，２３，２４及びレベルコンバータセ
ル２９は、内部スタンダードセル２５，２６及びレベル
コンバータセル２７，２８に対して１８０度回転した状
態でレイアウトされる。
【００３６】また、機能ブロック１０，２０のブロック
間に、８つのリピータセル３１〜３８が配置され、リピ
ータセル３１，３２，３５，３６は、リピータセル３
３，３４，３７，３８に対して１８０度回転した状態で
レイアウトされる。
間に、８つのリピータセル３１〜３８が配置され、リピ
ータセル３１，３２，３５，３６は、リピータセル３
３，３４，３７，３８に対して１８０度回転した状態で
レイアウトされる。
【００３７】図４は、図３の様に配置したセルに電源配
線を施した例を示す多電源レイアウト図である。尚、隣
接する機能ブロック１０，２０の電源電圧が例えば１．
０Ｖに設定され、それらブロック間の電圧、即ちリピー
タセル３１〜３８の電源電圧が例えば１．２Ｖに設定さ
れるとする。
線を施した例を示す多電源レイアウト図である。尚、隣
接する機能ブロック１０，２０の電源電圧が例えば１．
０Ｖに設定され、それらブロック間の電圧、即ちリピー
タセル３１〜３８の電源電圧が例えば１．２Ｖに設定さ
れるとする。
【００３８】機能ブロック１０及び機能ブロック２０の
電源電圧は共に１．０Ｖであり、同じ電源電圧に設定さ
れている。従って、機能ブロック１０の内部スタンダー
ドセル１３，レベルコンバータセル１７と、機能ブロッ
ク２０のレベルコンバータセル２７，２８の電源端子VD
Dblockは、電源配線４１により接続される。また、それ
らセルの各電源端子VSS とリピータセル３３，３４の電
源端子VSS は、電源配線４２により接続される。更に、
それらセルのうち、レベルコンバータセル１７，２７，
２８及びリピータセル３３，３４の電源端子VDDtopは、
電源配線４３により接続される。同様にして、同一セル
列に配置される各セルの電源端子VDDblock、VSS 及びVD
Dtopは、それぞれ電源配線４１，４２，４３により接続
される。
電源電圧は共に１．０Ｖであり、同じ電源電圧に設定さ
れている。従って、機能ブロック１０の内部スタンダー
ドセル１３，レベルコンバータセル１７と、機能ブロッ
ク２０のレベルコンバータセル２７，２８の電源端子VD
Dblockは、電源配線４１により接続される。また、それ
らセルの各電源端子VSS とリピータセル３３，３４の電
源端子VSS は、電源配線４２により接続される。更に、
それらセルのうち、レベルコンバータセル１７，２７，
２８及びリピータセル３３，３４の電源端子VDDtopは、
電源配線４３により接続される。同様にして、同一セル
列に配置される各セルの電源端子VDDblock、VSS 及びVD
Dtopは、それぞれ電源配線４１，４２，４３により接続
される。
【００３９】また、電源幹線４４は各電源配線４１に接
続され、それら各電源配線４１に電源を供給する。同様
にして，電源幹線４５，４６は各電源配線４２，４３に
それぞれ電源を供給する。
続され、それら各電源配線４１に電源を供給する。同様
にして，電源幹線４５，４６は各電源配線４２，４３に
それぞれ電源を供給する。
【００４０】従って、同一セル列に配置された各セルの
電源端子VDDblock、VSS 及びVDDtopは、それぞれ横方向
の電源配線４１，４２，４３により同一の電源が供給さ
れる。尚、本実施形態では、機能ブロック１０，２０の
電源電圧が同一であるため、当該機能ブロック１０，２
０は同一の電源配線４１より接続される。従って、各レ
ベルコンバータ１７〜１９及び２７〜２９は、機能ブロ
ック１０，２０のブロック間においてそれらブロック１
０，２０の周辺に配置されてもよい。
電源端子VDDblock、VSS 及びVDDtopは、それぞれ横方向
の電源配線４１，４２，４３により同一の電源が供給さ
れる。尚、本実施形態では、機能ブロック１０，２０の
電源電圧が同一であるため、当該機能ブロック１０，２
０は同一の電源配線４１より接続される。従って、各レ
ベルコンバータ１７〜１９及び２７〜２９は、機能ブロ
ック１０，２０のブロック間においてそれらブロック１
０，２０の周辺に配置されてもよい。
【００４１】次に、上記したような多電源半導体装置の
レイアウト設計を実施するためのコンピュータシステム
の概略構成を図５に従って説明する。このコンピュータ
５１は、一般的なＣＡＤ(Computer Aided Design) 装置
からなり、中央処理装置（以下、ＣＰＵという）５２、
メモリ５３、記憶装置５４、表示装置５５、入力装置５
６、及びドライブ装置５７により構成され、それらはバ
ス５８を介して相互に接続されている。
レイアウト設計を実施するためのコンピュータシステム
の概略構成を図５に従って説明する。このコンピュータ
５１は、一般的なＣＡＤ(Computer Aided Design) 装置
からなり、中央処理装置（以下、ＣＰＵという）５２、
メモリ５３、記憶装置５４、表示装置５５、入力装置５
６、及びドライブ装置５７により構成され、それらはバ
ス５８を介して相互に接続されている。
【００４２】ＣＰＵ５２は、メモリ５３を利用してプロ
グラムを実行し、多電源半導体装置のレイアウト設計，
遅延計算，消費電力計算等の必要な処理を実現する。メ
モリ５３には、各種処理を実現するために必要なプログ
ラムとデータが格納され、このメモリ５３としては、通
常、キャッシュ・メモリ，システム・メモリ，及びディ
スプレイ・メモリ等（図示略）を含む。
グラムを実行し、多電源半導体装置のレイアウト設計，
遅延計算，消費電力計算等の必要な処理を実現する。メ
モリ５３には、各種処理を実現するために必要なプログ
ラムとデータが格納され、このメモリ５３としては、通
常、キャッシュ・メモリ，システム・メモリ，及びディ
スプレイ・メモリ等（図示略）を含む。
【００４３】表示装置５５は、レイアウト表示、パラメ
ータ入力画面等の表示に用いられ、これには通常、ＣＲ
Ｔ，ＬＣＤ，ＰＤＰ等（図示略）が用いられる。入力装
置５６は、ユーザからの要求や指示、パラメータの入力
に用いられ、これにはキーボード及びマウス装置等（図
示略）が用いられる。
ータ入力画面等の表示に用いられ、これには通常、ＣＲ
Ｔ，ＬＣＤ，ＰＤＰ等（図示略）が用いられる。入力装
置５６は、ユーザからの要求や指示、パラメータの入力
に用いられ、これにはキーボード及びマウス装置等（図
示略）が用いられる。
【００４４】記憶装置５４は、通常、磁気ディスク装
置，光ディスク装置，光磁気ディスク装置等（図示略）
を含む。この記憶装置５４には、図６に示す多電源半導
体装置の設計処理のための第１〜第３のデータファイル
６１〜６３及びプログラムデータ（ステップ７１〜７
６）が格納される。そして、ＣＰＵ５２は、入力装置５
６による指示に応答して前記プログラムデータをメモり
５３へ転送し、それを逐次実行する。
置，光ディスク装置，光磁気ディスク装置等（図示略）
を含む。この記憶装置５４には、図６に示す多電源半導
体装置の設計処理のための第１〜第３のデータファイル
６１〜６３及びプログラムデータ（ステップ７１〜７
６）が格納される。そして、ＣＰＵ５２は、入力装置５
６による指示に応答して前記プログラムデータをメモり
５３へ転送し、それを逐次実行する。
【００４５】ＣＰＵ５２が実行するプログラムデータ
は、記録媒体５９にて提供される。ドライブ装置５７
は、記録媒体５９を駆動し、その記憶内容にアクセスす
る。ＣＰＵ５２は、ドライブ装置５７を介して記録媒体
５９からプログラムデータを読み出し、それを記憶装置
５４にインストールする。
は、記録媒体５９にて提供される。ドライブ装置５７
は、記録媒体５９を駆動し、その記憶内容にアクセスす
る。ＣＰＵ５２は、ドライブ装置５７を介して記録媒体
５９からプログラムデータを読み出し、それを記憶装置
５４にインストールする。
【００４６】記録媒体５９としては、磁気テープ(MT)，
メモリカード，フロッピー（登録商標）ディスク，光デ
ィスク(CD-ROM,DVD-ROM,… )，光磁気ディスク(MO,MD,
…)等（図示略）、任意のコンピュータ読み取り可能な
記録媒体を使用することができる。この記録媒体５９
に、上述のプログラムデータを格納しておき、必要に応
じて、メモリ５３にロードして使用することもできる。
メモリカード，フロッピー（登録商標）ディスク，光デ
ィスク(CD-ROM,DVD-ROM,… )，光磁気ディスク(MO,MD,
…)等（図示略）、任意のコンピュータ読み取り可能な
記録媒体を使用することができる。この記録媒体５９
に、上述のプログラムデータを格納しておき、必要に応
じて、メモリ５３にロードして使用することもできる。
【００４７】尚、記録媒体５９には、通信媒体を介して
アップロード又はダウンロードされたプログラムデータ
を記録した媒体、ディスク装置を含む。更に、コンピュ
ータによって直接実行可能なプログラムを記録した記録
媒体だけでなく、いったん他の記録媒体（ハードディス
ク等）にインストールすることによって実行可能となる
ようなプログラムを記録した記録媒体や、暗号化された
り、圧縮されたりしたプログラムを記録した記録媒体も
含む。
アップロード又はダウンロードされたプログラムデータ
を記録した媒体、ディスク装置を含む。更に、コンピュ
ータによって直接実行可能なプログラムを記録した記録
媒体だけでなく、いったん他の記録媒体（ハードディス
ク等）にインストールすることによって実行可能となる
ようなプログラムを記録した記録媒体や、暗号化された
り、圧縮されたりしたプログラムを記録した記録媒体も
含む。
【００４８】次に、多電源設計処理の流れを、図６のフ
ローチャートに従って説明する。多電源設計処理は、図
６のステップ７１〜ステップ７６から構成され、ステッ
プ７１は、サブステップ７１ａ，７１ｂを含む。
ローチャートに従って説明する。多電源設計処理は、図
６のステップ７１〜ステップ７６から構成され、ステッ
プ７１は、サブステップ７１ａ，７１ｂを含む。
【００４９】ステップ７１ａにおいて、ＣＰＵ５２は、
複数の電源にて動作するセル又はブロックを定義したセ
ルライブラリ，ブロックライブラリをそれぞれ第１及び
第２のデータファイル６１，６２に格納し、それらファ
イル６１，６２に基づいて、機能ブロック毎の電源電
圧，或いはブロック間電圧を設定する。
複数の電源にて動作するセル又はブロックを定義したセ
ルライブラリ，ブロックライブラリをそれぞれ第１及び
第２のデータファイル６１，６２に格納し、それらファ
イル６１，６２に基づいて、機能ブロック毎の電源電
圧，或いはブロック間電圧を設定する。
【００５０】また、サブステップ７１ｂにおいて、ＣＰ
Ｕ５２は、前記セルライブラリ，ブロックライブラリに
基づいて作成した半導体装置のネットリストが格納され
ている第３のデータファイル６３からネットリストを入
力する。
Ｕ５２は、前記セルライブラリ，ブロックライブラリに
基づいて作成した半導体装置のネットリストが格納され
ている第３のデータファイル６３からネットリストを入
力する。
【００５１】ステップ７２において、ＣＰＵ５２は、ス
テップ７１にて設定した機能ブロック毎の電源電圧，ブ
ロック間電圧に基づいてレベルコンバータセルを生成
し、それをネットリストに追加する。
テップ７１にて設定した機能ブロック毎の電源電圧，ブ
ロック間電圧に基づいてレベルコンバータセルを生成
し、それをネットリストに追加する。
【００５２】ステップ７３において、ＣＰＵ５２は、ネ
ットリストに追加されたレベルコンバータセルを該当す
る機能ブロック内、又はそのブロックの周囲に配置す
る。このとき、レベルコンバータセルは、ブロック間電
圧と異なる電源電圧の機能ブロックに配置される。
ットリストに追加されたレベルコンバータセルを該当す
る機能ブロック内、又はそのブロックの周囲に配置す
る。このとき、レベルコンバータセルは、ブロック間電
圧と異なる電源電圧の機能ブロックに配置される。
【００５３】次いで、ステップ７４において、ＣＰＵ５
２は、他セル（内部スタンダードセル，リピータセル
等）を配置した後、ステップ７５において、各セルの電
源配線を接続することによりそれらセルへの電源の供給
方法を決定する。
２は、他セル（内部スタンダードセル，リピータセル
等）を配置した後、ステップ７５において、各セルの電
源配線を接続することによりそれらセルへの電源の供給
方法を決定する。
【００５４】そして、ステップ７６において、各セルを
繋ぐ信号線が接続される。以上記述したように、本実施
の形態によれば、以下の効果を奏する。 （１）機能ブロック１０は、内部スタンダードセル１１
〜１６及びレベルコンバータセル１７〜１９を含み、レ
ベルコンバータセル１７〜１９は、機能ブロック１０の
内周辺部に配置される。同じく機能ブロック２０に内部
スタンダードセル２１〜２６及びレベルコンバータセル
２７〜２９が配置される。機能ブロック１０，２０のブ
ロック間にリピータセル３１〜３８が配置される。内部
スタンダードセル１１〜１６，２１〜２６の電源端子VD
Dblockは、リピータセル３１〜３８の電源端子VDDtopと
異なる位置（高さ）に設ける。レベルコンバータセル１
７〜１９，２７〜２９は電源端子VDDblock，VDDtopを有
し、一体型に形成される。これにより、異なる電源電圧
を印加する各種セルを同一セル列に配置することがで
き、各電源端子VDDblock，VSS，VDDtop は、横方向の電
源配線４１，４２，４３により接続されるため、それら
電源配線の接続を簡素化することができる。
繋ぐ信号線が接続される。以上記述したように、本実施
の形態によれば、以下の効果を奏する。 （１）機能ブロック１０は、内部スタンダードセル１１
〜１６及びレベルコンバータセル１７〜１９を含み、レ
ベルコンバータセル１７〜１９は、機能ブロック１０の
内周辺部に配置される。同じく機能ブロック２０に内部
スタンダードセル２１〜２６及びレベルコンバータセル
２７〜２９が配置される。機能ブロック１０，２０のブ
ロック間にリピータセル３１〜３８が配置される。内部
スタンダードセル１１〜１６，２１〜２６の電源端子VD
Dblockは、リピータセル３１〜３８の電源端子VDDtopと
異なる位置（高さ）に設ける。レベルコンバータセル１
７〜１９，２７〜２９は電源端子VDDblock，VDDtopを有
し、一体型に形成される。これにより、異なる電源電圧
を印加する各種セルを同一セル列に配置することがで
き、各電源端子VDDblock，VSS，VDDtop は、横方向の電
源配線４１，４２，４３により接続されるため、それら
電源配線の接続を簡素化することができる。
【００５５】（２）電源端子VDDblock，VDDtopはそれぞ
れ異なる高さに設けたことにより、ブロック間の配線ネ
ットに新たにリピータセル等を追加する場合にも、その
配置制限を受けることはないため、レイアウト設計の効
率化が図れる。
れ異なる高さに設けたことにより、ブロック間の配線ネ
ットに新たにリピータセル等を追加する場合にも、その
配置制限を受けることはないため、レイアウト設計の効
率化が図れる。
【００５６】（３）レベルコンバータセル１７〜１９，
２７〜２９は、機能ブロック１０，２０内（周辺）に配
置されるため、それらブロック間の電源電圧つまりリピ
ータセル３１〜３８の電源電圧は単一化される。これに
より、各種セルの電源配線の接続が簡素化され、レイア
ウト設計をより一層容易に行える。
２７〜２９は、機能ブロック１０，２０内（周辺）に配
置されるため、それらブロック間の電源電圧つまりリピ
ータセル３１〜３８の電源電圧は単一化される。これに
より、各種セルの電源配線の接続が簡素化され、レイア
ウト設計をより一層容易に行える。
【００５７】（４）レベルコンバータセル１７〜１９，
２７〜２９は一体型に形成される。従って、多電源半導
体装置のレイアウト設計が簡素化される。 （５）既存のＣＡＤシステムを使用して多電源半導体装
置のレイアウトを構築することができるため、その設計
時間の短縮化に貢献できる。
２７〜２９は一体型に形成される。従って、多電源半導
体装置のレイアウト設計が簡素化される。 （５）既存のＣＡＤシステムを使用して多電源半導体装
置のレイアウトを構築することができるため、その設計
時間の短縮化に貢献できる。
【００５８】（第二実施形態）次に、本発明を具体化し
た第二実施形態を図７に従って説明する。尚、本実施形
態は、上述した第一実施形態の図４において、機能ブロ
ック１０と機能ブロック２０の電源電圧が異なる場合を
説明したものである。従って、第一実施形態と同様な構
成部分には、同一符号及び同一名称を付してその詳細な
説明を省略する。
た第二実施形態を図７に従って説明する。尚、本実施形
態は、上述した第一実施形態の図４において、機能ブロ
ック１０と機能ブロック２０の電源電圧が異なる場合を
説明したものである。従って、第一実施形態と同様な構
成部分には、同一符号及び同一名称を付してその詳細な
説明を省略する。
【００５９】今、例えば機能ブロック１０，２０の電源
電圧がそれぞれ０．８Ｖ，１．０Ｖに設定され、それら
ブロック間つまりリピータセルが１．２Ｖに設定される
とする。
電圧がそれぞれ０．８Ｖ，１．０Ｖに設定され、それら
ブロック間つまりリピータセルが１．２Ｖに設定される
とする。
【００６０】機能ブロック１０，２０が異なる電源電圧
に設定されるとき、機能ブロック１０の内部スタンダー
ドセル１３，レベルコンバータセル１７の電源端子VDDb
lockは、電源配線４１ａにより接続される。また、機能
ブロック２０のレベルコンバータセル２７，２８の電源
端子VDDblockは、電源配線４１ｂにより接続される。
に設定されるとき、機能ブロック１０の内部スタンダー
ドセル１３，レベルコンバータセル１７の電源端子VDDb
lockは、電源配線４１ａにより接続される。また、機能
ブロック２０のレベルコンバータセル２７，２８の電源
端子VDDblockは、電源配線４１ｂにより接続される。
【００６１】同様に、機能ブロック１０の同一セル列に
配置される各セルの電源端子VDDblockは電源配線４１ａ
により接続され、機能ブロック２０の同一セル列に配置
される各セルの電源端子VDDblockは電源配線４１ｂによ
り接続される。
配置される各セルの電源端子VDDblockは電源配線４１ａ
により接続され、機能ブロック２０の同一セル列に配置
される各セルの電源端子VDDblockは電源配線４１ｂによ
り接続される。
【００６２】電源幹線４４ａは電源配線４１ａに接続さ
れ、それら各電源配線４１ａに電源を供給する。また、
電源幹線４４ｂは各電源配線４１ｂに接続され、それら
各電源配線４１ｂに電源を供給する。
れ、それら各電源配線４１ａに電源を供給する。また、
電源幹線４４ｂは各電源配線４１ｂに接続され、それら
各電源配線４１ｂに電源を供給する。
【００６３】ちなみに、機能ブロック１０，２０の内部
スタンダードセル１１〜１６，２１〜２６、レベルコン
バータセル１７〜１９，２７〜２９、及びリピータセル
３１〜３８の電源端子VSS ，VDDtopは、第一実施形態と
同様に電源配線４２，４３により接続され、それら電源
配線４２，４３に電源幹線４５，４６が接続される。
スタンダードセル１１〜１６，２１〜２６、レベルコン
バータセル１７〜１９，２７〜２９、及びリピータセル
３１〜３８の電源端子VSS ，VDDtopは、第一実施形態と
同様に電源配線４２，４３により接続され、それら電源
配線４２，４３に電源幹線４５，４６が接続される。
【００６４】以上記述したように、機能ブロック１０，
２０の電源電圧が異なる場合には、機能ブロック１０の
各セルの電源端子VDDblockを接続する電源配線４１ａと
機能ブロック２０の各セルの電源端子VDDblockを接続す
る電源配線４１ｂは、それぞれ独立して設ければよい。
従って、本実施の形態では、第一実施形態と同様の効果
を奏する。
２０の電源電圧が異なる場合には、機能ブロック１０の
各セルの電源端子VDDblockを接続する電源配線４１ａと
機能ブロック２０の各セルの電源端子VDDblockを接続す
る電源配線４１ｂは、それぞれ独立して設ければよい。
従って、本実施の形態では、第一実施形態と同様の効果
を奏する。
【００６５】尚、本発明は上記各実施形態に限定される
ものではなく、以下のように実施してもよい。 ・第一実施形態において、各セルの電源端子VDDblockを
接続する電源配線４１は、機能ブロック１０，２０のブ
ロック間で分離して、それぞれ独立して設けてもよい。
ものではなく、以下のように実施してもよい。 ・第一実施形態において、各セルの電源端子VDDblockを
接続する電源配線４１は、機能ブロック１０，２０のブ
ロック間で分離して、それぞれ独立して設けてもよい。
【００６６】・第一実施形態において、レベルコンバー
タセル１７〜１９，２７〜２９は、機能ブロック１０，
２０の内部においてその周辺部に配置することに限定さ
れない。また、ブロック間においてそれらブロック１
０，２０の周辺部にそれぞれ配置してもよい。
タセル１７〜１９，２７〜２９は、機能ブロック１０，
２０の内部においてその周辺部に配置することに限定さ
れない。また、ブロック間においてそれらブロック１
０，２０の周辺部にそれぞれ配置してもよい。
【００６７】・第一実施形態のように、機能ブロック１
０，２０の電源電圧が同一である場合に、例えばブロッ
ク間にリピータセル３１〜３８を不要とするときは、レ
ベルコンバータセル１７〜１９，２７〜２９を配置しな
くてもよい。
０，２０の電源電圧が同一である場合に、例えばブロッ
ク間にリピータセル３１〜３８を不要とするときは、レ
ベルコンバータセル１７〜１９，２７〜２９を配置しな
くてもよい。
【００６８】・第一及び第二実施形態において、ブロッ
ク間に配置されるリピータセル３１〜３８を他の機能ブ
ロック内に配置して当該ブロックが、機能ブロック１
０，２０のブロック間に配置されることとしてもよい。
ク間に配置されるリピータセル３１〜３８を他の機能ブ
ロック内に配置して当該ブロックが、機能ブロック１
０，２０のブロック間に配置されることとしてもよい。
【００６９】
【発明の効果】以上記述したように、この発明は、多電
源レイアウトにおけるセルの配置及び電源配線の接続を
簡素化し、レイアウト設計時間の短縮を図ることができ
る半導体装置、レイアウトデータ設計装置、及び記録媒
体を提供することができる。
源レイアウトにおけるセルの配置及び電源配線の接続を
簡素化し、レイアウト設計時間の短縮を図ることができ
る半導体装置、レイアウトデータ設計装置、及び記録媒
体を提供することができる。
【図１】第一実施形態の半導体装置の概略平面図であ
る。
る。
【図２】第一実施形態のレベルコンバータセルの概略図
である。
である。
【図３】第一実施形態のレベルコンバータセルの配置例
を示す多電源レイアウト図である。
を示す多電源レイアウト図である。
【図４】第一実施形態の半導体装置の多電源レイアウト
図である。
図である。
【図５】第一実施形態のレイアウトデータ設計システム
の概略構成図である。
の概略構成図である。
【図６】第一実施形態の設計処理を示すフローチャート
である。
である。
【図７】第二実施形態の半導体装置の多電源レイアウト
図である。
図である。
【図８】半導体装置の概略平面図である。
【図９】レベルコンバータセルの要否を示す説明図であ
る。
る。
【図１０】従来の昇圧レベルコンバータセルの概略図で
ある。
ある。
【図１１】従来の昇圧レベルコンバータセルによる多電
源レイアウト図である。
源レイアウト図である。
１ 半導体装置 １０ 第１のブロック VDDblock 第１の電源端子 １１〜１６，２１〜２６ 第１のスタンダードセル VDDtop 第２の電源端子 ３１〜３８ 第２のスタンダードセル １７〜１９，２７〜２９ レベルコンバータセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｌ Ｆターム(参考） 5B046 AA08 BA05 BA06 5F038 CA03 CA05 CA17 CD02 DF01 DF14 EZ09 EZ20 5F064 AA04 BB30 DD12 DD14 DD20 EE16 EE17 EE22 EE27 EE52 HH02 HH06 HH11 HH12 HH13 HH14
Claims (10)
- 【請求項１】 複数種類の電源電圧を供給する電源配線
を備えた半導体装置において、 第１のブロックに電源電圧を供給する第１の電源端子を
有した第１のスタンダードセルと、 前記第１のブロックの電源電圧と異なる電源電圧を供給
する第２の電源端子を、前記第１の電源端子と異なる位
置に有した第２のスタンダードセルと、 前記第１及び第２の電源端子を含み、一体に形成される
レベルコンバータセルとを同一セル列に配置したことを
特徴とする半導体装置。 - 【請求項２】 複数種類の電源電圧を供給する電源配線
を備えた半導体装置において、 第１のブロック及び第２のブロック内に配置され、当該
第１及び第２のブロックに電源電圧を供給する第１の電
源端子を有した第１のスタンダードセルと、 前記第１及び第２のブロック間に配置され、当該第１及
び第２のブロックの電源電圧と異なる電源電圧を供給す
る第２の電源端子を、前記第１の電源端子と異なる位置
に有した第２のスタンダードセルと、 前記第１及び第２の電源端子を含み、一体に形成される
レベルコンバータセルとを同一セル列に配置したことを
特徴とする半導体装置。 - 【請求項３】 前記第２のスタンダードセルは、 前記第１及び第２のブロック間に搭載され、当該第１及
び第２のブロック間の電源電圧と同一の電源電圧が供給
される第３のブロック内に配置したことを特徴とする請
求項２に記載の半導体装置。 - 【請求項４】 前記レベルコンバータセルは、 前記第１及び第２のブロック内に配置したことを特徴と
する請求項２又は３に記載の半導体装置。 - 【請求項５】 前記レベルコンバータセルは、 前記第１及び第２のブロック間に配置したことを特徴と
する請求項２又は３に記載の半導体装置。 - 【請求項６】 前記第１のスタンダードセルと前記レベ
ルコンバータセルの第１の電源端子を接続する電源配
線、及び、前記第２のスタンダードセルと前記レベルコ
ンバータセルの第２の電源端子を接続する電源配線は、
直線であることを特徴とする請求項１乃至５のいずれか
に記載の半導体装置。 - 【請求項７】 請求項１乃至６のいずれかに記載の半導
体装置のレイアウトデータ設計装置において、 当該レイアウトデータ設計装置は、 複数のブロックを搭載する半導体装置のネットリストの
入力に基づいて当該各ブロック毎に電源電圧を設定し、
同各ブロックの電源電圧に基づいてブロック間電圧を設
定する第１のステップと、 前記ブロック間電圧に基づいて前記レベルコンバータセ
ルを生成する第２のステップと、 前記複数のブロックに設定される電源電圧、及び前記ブ
ロック間電圧に基づいて、前記レベルコンバータセルを
当該複数のブロック内またはブロック間に配置する第３
のステップと、を実行する手段を備えたことを特徴とす
るレイアウトデータ設計装置。 - 【請求項８】 前記第３のステップは、 前記複数のブロックに設定される電源電圧が、前記ブロ
ック間電圧と異なる電源電圧に設定されているブロック
に、前記レベルコンバータセルを配置するステップとし
たことを特徴とする請求項７に記載のレイアウトデータ
設計装置。 - 【請求項９】 前記レベルコンバータセルの配置に基づ
いて、前記第１及び第２のスタンダードセルを配置する
第４のステップを実行する手段を備えたことを特徴とす
る請求項７又は８に記載のレイアウトデータ設計装置。 - 【請求項１０】 請求項７乃至９のいずれかに記載のス
テップに基づいてレイアウトデータを作成するプログラ
ムを記録したコンピュータ読み取り可能な記録媒体。
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|---|---|---|---|
| JP2000387264A JP2002190572A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置、レイアウトデータ設計装置、及び記録媒体 |
| US09/877,033 US6941534B2 (en) | 2000-12-20 | 2001-06-11 | Semiconductor device and layout data generation apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387264A JP2002190572A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置、レイアウトデータ設計装置、及び記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002190572A true JP2002190572A (ja) | 2002-07-05 |
| JP2002190572A5 JP2002190572A5 (ja) | 2005-03-17 |
Family
ID=18854231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000387264A Pending JP2002190572A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置、レイアウトデータ設計装置、及び記録媒体 |
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- 2000-12-20 JP JP2000387264A patent/JP2002190572A/ja active Pending
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