JP4738719B2 - 半導体回路装置の設計方法、設計された半導体回路装置、設計システム、及び記録媒体 - Google Patents
半導体回路装置の設計方法、設計された半導体回路装置、設計システム、及び記録媒体 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体回路装置の設計技術に関し、特に、半導体回路装置の設計を効率化することができる半導体回路装置の設計技術に関する。
【０００２】
【従来の技術】
通信技術と半導体技術の進歩に伴い、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯端末は、広く普及している。典型的な携帯端末は、携帯性を満たすために、充電可能なバッテリによって駆動される。バッテリによる駆動時間の長時間化、あるいは、バッテリへの充電頻度／時間の減少のため、携帯端末の消費電力を低くするいくつかの技術が知られている。このような技術の一つは、チップ内において、使用されていない回路領域をＯＦＦ状態に設定し、あるいは供給電圧を下げることによって、不要な電力の消費を低減する。特定の回路領域の電源をＯＦＦ状態にする、もしくは電源電位を下げるため、チップ内の回路は複数の回路領域に分割され、各領域は異なる電源系に属する。各電源系は、独立に制御されることができる。
【０００３】
このようなチップにおいて、一方の電源がＯＦＦ状態にあるときに、異なる電源によって駆動される回路間において、貫通電流の問題が生ずることが知られている。この問題を解決するための技術が提案されている（例えば、特許文献１参照）。半導体集積回路は、第１の電源で動作する入力回路と、出力電圧が変動する第２の電源で動作し、入力回路へハイまたはローレベルの出力信号を供給するＣＭＯＳインバータを有する出力回路とを備える。さらに、入力回路の内部に出力回路のＣＭＯＳインバータの出力信号を入力する制御手段が設けられている。制御手段は、第２の電源電圧が所定電圧以上のときはＣＭＯＳインバータの出力信号を入力回路の内部信号として出力し、第２の電源電圧が所定電圧未満のときはローレベルを前記入力回路の内部信号として出力する。
【０００４】
上記構成によれば、出力回路用の第２の電源がＯＦＦのとき、入力回路の制御手段の出力を"Ｌ"に固定でき、入力回路の内部における貫通電流の発生を防止でき、また、出力回路のＣＭＯＳインバータの出力信号が"Ｈ"のときに第２の電源がＯＮからＯＦＦに移行する際、ＣＭＯＳインバータの出力信号は"Ｈ"から中間レベルを通って"Ｌ"に移行するが、第２の電源電圧が所定電圧未満になると制御手段の出力が"Ｌ"になるため、入力回路内部に貫通電流が流れず、消費電力を削減することができる。
【０００５】
上記のように、従来の技術として、異なる電源回路領域間における回路上の問題を解決するための回路技術がいくつか知られている。しかし、異なる電源系に属する複数の回路領域を備えるチップの回路設計に関しては、これまで検討がなされていない。特に、設計システムを利用した半導体回路装置の設計において、設計がより効率的、容易に行えることは重要なことである。しかし、従来の設計方法においては、異なる回路領域を設計した後に、ユーザが回路領域間に回路を挿入することが必要である。このため、効率的な回路設計が行うことができない。あるいは、従来の手法は、異なる回路の送信部と受信部とが別々に設計された後に回路領域間に回路を挿入するため、配線長を制御することができず、信号遅延の原因となりうる。
【０００６】
【特許文献１】
特開２００１−１４８６２５号公報
【０００７】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、その一つの目的は、設計をより容易に行うことができる半導体装置の設計技術を提供することである。
【０００８】
【課題を解決するための手段】
本発明の第１の態様に係る半導体回路装置の設計方法は、第１電源系からの電圧で駆動される第１の回路に関する情報を備える第１回路データを生成するステップと、前記第１電源系と異なる第２電源系からの電圧で駆動される第２の回路に関する情報を備える第２回路データを生成するステップと、記憶媒体に予め記憶され、境界回路の情報を備えるセル・データを、前記記憶媒体から取得するステップと、前記境界回路が、前記第１の回路と第２の回路との間の信号伝送路上に接続されていることを示す境界回路接続情報を生成するステップとを有し、前記境界回路接続情報は、遅延計算に必要な情報を含み、境界回路接続情報を生成するステップでは、前記境界回路の配置配線を行う配置配線ステップと、遅延計算処理を行い、タイミング検証を実施するタイミング検証ステップとを有し、前記タイミング検証ステップにてタイミングが合わない場合は、前記配置配線ステップをに戻り前記境界回路の配置配線を修正するものである。これにより、半導体回路装置の設計を効率化することができる。尚、各ステップの順序は、記載順序に拘束されるものではない。この点は、以下の本項目の記載において同様である。
【０００９】
上記第１の態様において、前記境界回路は、前記第１の回路もしくは第２の回路の一方がＯＦＦ状態にあり、他方がＯＮ状態にある場合に、前記第１の回路と前記第２の回路との間の貫通電流を抑制する回路を含むことが好ましい。これにより、異なる電源によって駆動される回路間の貫通電流を抑制する回路設計を効果的に行うことができる。あるいは、上記第１の態様において、前記境界回路は、前記第１の回路もしくは第２の回路の一方がＯＦＦ状態にあり、他方がＯＮ状態にある場合に、前記第１の回路と前記第２の回路との間の不定電流による回路誤動作を抑制する回路を含むことが好ましい。これによって、異なる電源によって駆動される回路間の不定電流による回路誤動作を抑制する回路を回路設計を効果的に行うことができる。
【００１０】
上記第１の態様において、前記境界回路は、前記第１の回路もしくは第２の回路の一方がＯＦＦ状態にあり、他方がＯＮ状態にある場合に、前記第１の回路と前記第２の回路との間のリーク電流を抑制する回路を含むことが好ましい。これにより、異なる電源によって駆動される回路間のリーク電流を抑制する回路設計を効果的に行うことができる。
【００１１】
上記第１の態様において、前記境界回路は、前記第１の回路と前記第２の回路との間のレベル変換処理を行う回路を含むことが好ましい。これにより、異なる電源によって駆動される回路間のレベル変換処理を行う回路設計を効果的に行うことができる。
【００１２】
上記第１の態様において、前記境界回路は、前記第１の回路及び／もしくは前記第２の回路内のトランジスタをＥＳＤ（Electrostatic Discharge）から保護する保護回路を含むことが好ましい。これにより、異なる電源によって駆動される回路間において、ＥＳＤ（Electrostatic Discharge）から保護する保護回路の設計を効果的に行うことができる。
【００１３】
上記第１の態様において、前記第１回路データ、前記第２回路データ、及び前記セル・データは、論理回路設計用データであることができる。あるいは、前記第１回路データ、前記第２回路データ、及び前記セル・データは、レイアウト設計用データであることができる。
【００１４】
本発明の第２の態様は半導体回路装置であって、上記第１の態様にかかる半導体回路装置の設計方法によって設計されたものである。
【００１７】
本発明の第５の態様は半導体回路装置の設計システムであって、第１電源系からの電圧で駆動される第１の回路に関する情報を備える第１回路データを生成する手段と、前記第１電源系と異なる第２電源系からの電圧で駆動される第２の回路に関する情報を備える第２回路データを生成する手段と、記憶媒体に予め記憶され、境界回路の情報を備えるセル・データを、前記記憶媒体から取得する手段と、前記境界回路が、前記第１の回路と第２の回路との間の信号伝送路上に接続されていることを示す境界回路接続情報を生成する手段とを有し、前記境界回路接続情報は、遅延計算に必要な情報を含み、境界回路接続情報を生成する手段は、前記境界回路の配置配線を行う配置配線手段と、遅延計算処理を行い、タイミング検証を実施するタイミング検証手段とを有し、前記タイミング検証手段にて検証した結果、タイミングが合わない場合は、前記配置配線手段により前記境界回路の配置配線を修正する、を備えるものである。これにより、半導体回路装置の設計を効率化することができる。
【００１８】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。
【００１９】
図１は、本実施の形態における半導体回路装置１００の概略構成を示す、チップ・イメージ図である。半導体回路装置１００は、異なる電源系によって電圧を供給される複数の回路領域を備えている。図１において、１０１は第１の電源系において動作する第１の領域、１０２は第２の電源系で動作する第２の領域である。第１及び第２の回路領域は電気的回路として捕らえることができる。第１の領域においては、電源電圧としてＶＤＤ１が供給され、第２の領域においては、電源電圧としてＶＤＤ２が供給される。ＶＤＤ１とＶＤＤ２は同じ電位もしくは異なる電位であることができる。これら２つの電位は別個に制御することができる。
【００２０】
本形態における典型的なチップは、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯端末に利用されうる。携帯端末においては、消費電力を低減するために、使用あるいは動作していない回路部分への電圧供給をＯＦＦする、あるいは、供給電圧を下げる制御がなされている。電源の異なる複数の回路領域が形成されていることによって、このような電源制御を可能とすることができる。
【００２１】
あるいは、アナログ回路とデジタル回路を含むチップにおいて、これら回路には、異なる電源系からそれぞれ電源電圧が供給される。このほか、本発明は、複数の異なる電源系から電圧が供給される回路領域を備える半導体回路装置に適用することができる。尚、図１は、電源系が異なる２つの回路を示しているが、本発明は３以上の異なる電源系を備える回路構成の半導体回路装置に適用可能である。
【００２２】
図１において、１１１は第１の領域内に形成されている第１の内部回路、１２１は第２の回路領域内に形成されている第２の内部回路である。１３１−１３４は第１の回路領域と第２の回路領域との境界に形成されている、境界回路である。第１の内部回路と第２の内部回路とを接続する配線上に、境界回路１３１−１３４のそれぞれが挿入されている。境界回路１３１−１３４は、回路設計に応じて、適切な機能及び構造を備える回路が選択され、電源系が異なる回路領域をまたぐ信号ライン上に挿入される。
【００２３】
本形態において、境界回路１３１−１３４は、それぞれ一つのセルとして構成されている。一つのセルとして境界回路を用意することによって、回路設計を効率化することができる。あるいは、配線長を短くすることができるので、信号遅延を抑制することができる。以下に、境界回路として好適ないくつかの例が示される。例えば、一方の回路がＯＦＦ状態にある場合に回路間の望ましくない電流を抑制する回路、回路の駆動電圧間に差異がある場合のためのレベル変換回路、あるいは、ＥＳＤ保護回路が好ましい例として示される。
【００２４】
図２は、境界回路の一例として、貫通電流抑制回路２００を示している。図２（ａ）は貫通電流抑制回路２００の回路構成を示す論理回路図であり、図２（ｂ）は貫通電流抑制回路２００の真理値表を示している。貫通電流抑制回路２００を挿入することによって、電源がＯＦＦである回路領域から電源がＯＮである回路領域へ不定信号が伝播されることを抑制することができる。本回路を利用することによって、不定信号は実質的に防止することができる。これによって、次段の回路で流れる貫通電流を抑制もしくは防止し、チップ全体の消費電力を低減することができる。あるいは、回路誤動作を抑制もしくは防止することができる。
【００２５】
図２（ａ）において、第１の回路領域１０１がＯＦＦ領域であり、第２の回路領域１０２がＯＮ領域である例が示されている。図２（ａ）において、２０１は第１の領域１０１の内部回路からの信号が入力される入力端子、２０２は第１の電源電圧ＶＤＤ１が供給され、入力端子２０１に入力された信号を受けるインバータである。インバータ２０２からの出力は、ＮＡＮＤゲート２０３に入力される。ＮＡＮＤゲートには、インバータ２０２からの出力信号のほかに、ＯＮ領域の内部回路からイネーブル端子２０４を介してイネーブル信号が入力される。ＮＡＮＤゲート２０３は、第２の電源電圧ＶＤＤ２によって動作する。ＮＡＮＤゲート２０３の出力は、出力端子２０５を介して、ＯＮ状態にある第２の回路領域の内部回路へ出力される。
【００２６】
貫通電流抑制回路２００の動作について、図２（ａ）、（ｂ）を参照して説明する。図２（ｂ）は、入力端子への入力信号「input」、イネーブル端子へのイネーブル信号「enable」、及び出力端子からの出力信号「output」の間の関係を示している。図表内の「Ｘ」は信号が不定であることを示している。また、「０」は出力電位が「Ｌｏｗ」、「１」は出力電位が「Ｈｉｇｈ」であることを示している。第１の回路領域１０１がＯＦＦ状態にある場合、入力端子２０１には不定信号が入力される。
【００２７】
つまり、第１の回路領域がＯＦＦ状態にある場合、第１の回路領域１０１から第２の回路領域への出力信号はＨｉｇｈかＬｏｗか確定していない。このため、第２の回路領域へ中間電位的な信号が入力される。これは、第２の回路領域内への貫通電流を発生させる。これを抑制するため、本形態は第１の回路領域がＯＦＦ状態にあるとき、ＮＡＮＤゲート２０３へ入力されるイネーブル信号は「０」つまり「Ｌｏｗ」であるように制御する。
【００２８】
イネーブル信号が「０」であることによって、出力端子２０５からの出力信号を「１」つまり、出力電位を「Ｈｉｇｈ」に確定し、維持することができる。上記のように、回路がＯＦＦ状態にある場合、その出力ＨｉがＬｏｗか確定していないため、受信側にはＨｉとＬｏｗの中間電位的信号が入力する。しかし、本形態構成によって、ＯＦＦ状態の回路領域からの不定信号によるＯＮ領域における貫通電流を抑制することができる。
【００２９】
第１領域がＯＮ状態にある場合、イネーブル信号として「１」が入力されるように貫通電流抑制回路２００は制御される。これによって、入力端子２０１への第１の回路領域１０１の内部回路からの入力信号が「０」の場合は、出力端子２０５から第２の回路領域１０２の内部回路への出力信号が「０」に確定し、入力が「１」の場合は、出力は「１」に確定される。尚、入力信号が不定であり、イネーブル信号が「１」もしくは不定である場合、出力信号は不定である。
【００３０】
図３は、境界回路の他の一例として、ゲート・リーク抑制回路３００を示している。図３（ａ）はゲート・リーク抑制回路３００の回路構成を示す論理回路図であり、図３（ｂ）はゲート・リーク抑制回路３００の真理値表を示している。ゲート・リーク抑制回路３００を挿入することによって、ＯＮ状態にある回路領域とＯＦＦ状態にある回路領域の境界部の電位をＬｏｗに維持することができる。これによりゲート・リークを抑制することができ、チップ全体の消費電力を低減することができる。本回路を利用することによって、ゲート・リークを実質的に防止することができる。
【００３１】
図３（ａ）において、第１の回路領域１０１がＯＦＦ領域であり、第２の回路領域１０２がＯＮ領域である例が示されている。図３において、３０１は第２の領域１０２の内部回路からの信号が入力される入力端子である。入力端子３０１に入力された信号は、負論理出力のＯＲ回路３０２に入力される。負論理出力のＯＲ回路３０２の２入力端子のもう一方には、イネーブル端子３０３を介したイネーブル信号が入力される。
【００３２】
イネーブル信号はＯＮ状態の第２の回路領域の内部回路から入力される。イネーブル信号の入力は、負論理入力である。負論理出力のＯＲ回路３０２は、第２の電源電圧ＶＤＤ２によって動作する。負論理出力のＯＲ回路３０２は、インバータ３０４に入力される。インバータ３０４は第１の電源電圧ＶＤＤ１によって動作する。インバータ３０４の出力は出力端子３０５を介して第１の回路領域１０１の内部回路に接続される。
【００３３】
ゲート・リーク抑制回路３００の動作について説明する。図３（ｂ）は、入力端子３０１への入力信号「input」、イネーブル端子３０３へのイネーブル信号「enable」、ＯＮ領域とＯＦＦ領域の境界部の信号「Ｍ」、及び出力端子３０５からの出力信号「output」の間の関係を示している。ＯＦＦ領域への信号「Ｍ」は、図３（ａ）において、負論理出力のＯＲ回路３０２からインバータ３０４への出力信号である。
【００３４】
第１の回路領域１０１がＯＦＦ状態にあり、第２の回路領域１０２がＯＮ状態にある場合、イネーブル端子３０３には「０」が入力され、電位がＬｏｗに維持される。これにより、インバータ３０４への信号は入力端子へ３０１の入力信号に関わりなく、常にＬｏｗ「０」となる。このため、ＯＮ領域からＯＦＦ領域へのゲート・リークを抑制することができ、消費電力を低減することができる。
【００３５】
第１の領域がＯＮ状態にある場合、イネーブル信号として、Ｈｉｇｈ電位「１」が入力される。第２の回路領域からの入力信号が「０」である場合、境界部の電位「Ｍ」はＨｉｇｈ「１」であり、出力端子３０５からの出力信号は「０」である。一方、第２の回路領域からの入力信号が「１」である場合、境界部の電位「Ｍ」はＬｏｗ「０」であり、出力端子３０５からの出力信号は「１」である。入力信号及びイネーブル信号が不定の場合、境界部の電位、出力端子３０５からの出力信号共に、不定となる。
【００３６】
図４は、境界回路の他の一例として、ＥＳＤ（Electrostatic Discharge）保護回路４０１備えている境界回路４００を示している。図４（ａ）はＥＳＤ保護回路４０１を含む回路の回路構成を示す論理回路図であり、図４（ｂ）は境界回路４００の真理値表を示している。図４の回路構成は、ＥＳＤ保護回路４０１が付加されている点を除いて、図２に示した論理回路構成と同一である。図４（ｂ）の真理値表は図２（ｂ）と同様である。ＥＳＤ保護回路４０１は、次段のトランジスタをＥＳＤから保護する。ＥＳＤ保護回路４０１は、たとえば、次段のトランジスタのゲート端子とダランド配線との間を、ダイオードあるいはトランジスタを介して接続することによって構成することができる。ＥＳＤ保護回路４０１は、ＥＳＤによって引き起こされる異電位間のトランジスタのゲート絶縁破壊を防止することに寄与する。
【００３７】
図５は、境界回路の他の一例として、レベル変換回路５０１を備える境界回路５００を示している。図５（ａ）は境界回路５００の回路構成を示す論理回路図であり、図５（ｂ）は境界回路５００の真理値表を示している。図５の回路構成は、レベル変換回路５０１が付加されている点を除いて、図２に示した論理回路構成と同一であるので、説明は省略される。図５（ｂ）の真理値表は図２（ｂ）と同様であるので、説明は省略される。
【００３８】
レベル変換回路５０１は、信号電位レベルが異なる２つの回路領域の間の信号の入出力を可能とする。レベル変換回路５０１は、インバータ２０２とＮＡＮＤゲート２０３の間に接続されている。インバータ２０２からの出力は、レベル変換回路５０１によってレベル変換され、ＮＡＮＤゲート２０３に入力される。例えば、図５に示すように、第１の電圧レベルＶＤＤ１が第２の電圧レベルＶＤＤ２よりも高い場合、レベル変換回路５０１はＶＤＤ１電位の信号を、ＶＤＤ２電位の信号に変換する。尚、一方の回路領域をＯＦＦ状態に設定しない場合、ＮＡＮＤゲートをインバータに変更することができる。
【００３９】
上記にいくつかの境界回路の例が示されているが、本発明が適用可能な境界回路は、これらに限定されるものではない。又、上記の回路は、それぞれ独立に、あるいは組み合わせて、異なる電源系によって駆動される回路領域間に挿入することができる。例えば、貫通電流抑制回路と使用することなく、レベル変換回路やＥＳＤ保護回路のみを挿入することができる。あるいは、レベル変換回路とＥＳＤ保護回路の両方を含む境界回路を挿入することができる。尚、各境界回路において、第１の電源によって駆動される回路は第１の回路領域に、第２の電源によって駆動される回路は第２の回路領域に、それぞれ含まれていると捉えることが可能である。
【００４０】
図６は、本実施の形態における、半導体回路装置の設計システム６００の概略構成を示すブロック図である。図６において、６０１は設計ツール・プログラム、６０２はセル・ライブラリ、６０３は設計ツール６０１に入力される入力データ、６０４は設計ツール６０１に出力される出力データである。設計ツール６０１は、セル・ライブラリ６０２を参照して、入力データ６０３から出力データ６０４を生成する。設計ツール６０１の処理及び入出力データについては、後に詳述される。本形態の設計システム６００は、半導体回路装置に設計における適切な工程、もしくはフェーズで利用することができる。例えば、設計システム６００を論理回路設計工程、及び／あるいはレイアウト設計の工程において使用することができる。
【００４１】
図７は、本形態の設計ツール６０１のデータ処理を説明するダイアグラムである。図７において、外枠の形状によって、設計ツール６０１による処理（四辺形）、設計ツール６０１から生成されるデータ（円柱形状）、あるいは予め用意されているセル・ライブラリ（直方体形状）に分類されている。以下において、本形態の設計ツール６０１は、図７に示された全ての処理を実行するものとして説明される。しかし、複数の設計ツールを用意し、図７記載の処理を分割した処理を、各設計ツールが行うことが可能である。例えば、図７において、ＲＴＬ記述７２１からネット・リスト７２２を生成する設計ツールと、それ以下の処理を行う設計ツールは異なるものを用意することができる。
【００４２】
本形態のセル・ライブラリは、境界セル・ライブラリ７５２、７５３、７５５を備えている。セルは回路に関する様々な情報を含んでいる。境界セルは、異なる電源によって駆動される回路領域間の境界域に挿入されるセルであって、例えば、図２−５を参照して説明した回路構成を備えることができる。境界セルは、ゲート・レベル設計のためのセル・ライブラリ７５２、レイアウト設計のためのセル・ライブラリ７５３、あるいはレイアウト設計工程後の検証のためのセル・ライブラリ７５５を含むことができる。境界回路を境界セルとして予め用意しておくことによって、チップ設計をより容易にすることが可能となる。
【００４３】
図７を参照して、まず、ＲＴＬ（Register Transfer Level）回路設計処理（Ｓ７０１）により、仕様データからＲＴＬ記述７２１が生成される。ＲＴＬ記述７２１は、VerilogやＶＨＤＬなどのＨＤＬ（Hardware Description Language）を用いて行うことができる。次に、設計ツール６０１は論理合成処理（Ｓ７０２）を実行する。この処理は、例えば、ＲＴＬ記述７２１を入力としてゲート・レベルに展開し、予め記憶されたセル遅延ライブラリ７５１のセル・データを参照することによって、セルにマッピングする。これによって、ゲート・レベルのネット・リスト７２２が生成される。ネット・リストは、回路に関する情報及び回路間の接続に関する情報などを含むデータである。
【００４４】
設計ツール６０１は、ゲート・レベル境界セル・ライブラリ７５２を参照して、ゲート・レベル・ネット・リスト７２２に境界セルを挿入する。設計ツール６０１は、ゲート・レベル・ネット・リスト７２２における異電源回路領域を特定し、回路領域間の信号伝送経路上に、設計に従って適切な境界セルを挿入する。境界セルは、例えば、上記の貫通電流抑制回路セル、リーク電流抑制回路セル、あるいはレベル・シフタなどを挿入することができる。これにより、境界セルを含むゲート・レベル・ネット・リスト７２３が生成される。ネット・リストは異なる電源系によって駆動される複数の回路領域に関する情報の他に、境界回路に関する情報、及びこれらの接続情報を含む。ゲート・レベルのセル・ライブラリ７５１、７５２は、例えば、セルの機能、遅延、入力・出力ピンに関する情報などを含んでいる。
【００４５】
この後、レイアウト設計処理と検証処理が行われる。各フェーズにおいてセル図形ライブラリが参照される。セル図形ライブラリは、従来のセル図形ライブラリ７５４に加えて、境界セルのセル図形ライブラリ７５３を備えている。セル図形ライブラリは、セルの形状・寸法、ピン配置などの情報を有している。レイアウト設計処理は、まず、フロアプラン処理（Ｓ７０４）によってチップ内に回路が収まるように概略のセル配置を行う。
【００４６】
この後に、電源配線処理を実行する（Ｓ７０５）。電源配線処理が完了すると、接続関係に基づいてセルの配置処理が実行される（Ｓ７０６）。配置処理（Ｓ７０６）の後に、ＣＴＳ（Clock Tree Synthesis）展開処理（Ｓ７０７）によってクロック・スキューなどが設計範囲に収まるようにクロック・ネットワークが設計される。ＣＴＳ展開処理（Ｓ７０７）の後に、配線処理（Ｓ７０８）が実行される。
【００４７】
配線処理が完了すると、チェック・リペア処理が実行される（Ｓ７０９）。続いて、ＬＶＳ（Layout Versus Schematic）用のSpiceNet７２４が作成され（Ｓ７１０）、さらに、ＧＤＳフォーマットのレイアウト・データ７２５が作成される（Ｓ７１１）。生成されたSpiceNet７２４とＧＤＳレイアウト・データ７２５を使用して、レイアウトと回路図の一致が検証（レイアウト検証（ＬＶＳ））される（Ｓ７１２）。
【００４８】
一方、ＲＣ抽出処理（Ｓ７１３）によって、配線の抵抗と寄生容量の情報を含むＲＣ情報７２６が生成される。このＲＣ情報７２６と検証用のセル遅延ライブラリから、遅延計算が実行される（Ｓ７１４）。検証用のセル遅延ライブラリは、従来のセル遅延ライブラリ７５６に加えて、境界セルのセル遅延ライブラリ７５５が含まれる。セル遅延ライブラリは遅延計算に必要な情報を含んでいる。遅延計算処理（Ｓ７１４）によってＳＤＦ（Standard Delay Format）ファイル７２７が生成され、タイミング検証（Ｓ７１５）が実行される。ここでタイミングが合わない場合、配置・配線のフェーズに戻る。
【００４９】
上記各処理は、ツール内において自動的に行われること、あるいは、ユーザ入力など、インターフェースを介する外部からの入力に従ってインタラクティブに行われることが可能である。例えば、電源系が異なる回路領域の検出と、境界セルの挿入による回路データの生成を、設計システムが入力データに従って自動的に実行することができる。あるいは。設計システムは、ユーザからの入力に応答して、境界セルを挿入した回路データであるネット・リストを生成することができる。境界セルの挿入は、設計工程における適切フェーズにおいて実行することが可能であり、論理回路ネット・リスト７２２の生成の直後に限定されるものではない。
【００５０】
本形態設の設計システム６００は、ハードウェア論理を利用して実現すること、あるいは、ハードウェアに必要なプログラムをインストールすることにより、ソフトウェアを利用して実現することも可能である。図８は、プログラム実行が可能なハードウェア構成を示している。図８は、中央処理装置（ＣＰＵ）８０１とメモリ８０４とを含んでいる。ＣＰＵとメモリとは、バスを介して補助記憶装置としてのハードディスク装置８１３に接続される。フレキシビルディスク装置８２０、ハードディスク装置８１３、ＣＤ−ＲＯＭドライブ８２９等の記憶媒体駆動装置は、フレキシビルディスク・コントローラ８１９、ＩＤＥコントローラ８２５、ＳＣＳＩコントローラ８２７などの各種コントローラを介してバスに接続される。本形態のセル・ライブラリ、あるいは入出力データは、記憶装置に記憶することができる。
【００５１】
フレキシビルディスク装置等の記憶媒体駆動装置には、フレキシビルディスク等の可搬型記憶媒体が挿入される。記憶媒体にはオペレーティングシステムと共同してＣＰＵ８０１等に命令を与え、本実施形態を実施するためのコンピュータプログラムを記憶することができる。コンピュータプログラムは、メモリ８０４にロードされることによって実行される。コンピュータプログラムは圧縮し、又、複数に分割して記憶媒体に記憶することができる。
【００５２】
ハードウェア構成は、さらに、ユーザ・インターフェース・ハードウェアを備えたシステムであることができる。ユーザ・インターフェース・ハードウェアとしては、例えば、入力をするためのポインティング・デバイス（マウス８０７、ジョイスティック等）またはキーボード８０６や視覚データをユーザに提示するためのディスプレイ８１１があり、又、パラレルポート８１６を介してプリンタを接続することもできる。シリアルポートを介してモデムを接続することが可能であり、シリアルポート、モデムまたはトークンリングや通信アダプタ８１８を介してネットワークに接続し、他のコンピュータ・システムと通信を行っている。これらの構成は例示であり、そのすべての構成が本実施の形態に必須というものではない。
【００５３】
【発明の効果】
本発明によれば、半導体回路装置の効率的な設計技術を提供することができる。
【図面の簡単な説明】
【図１】 本実施の形態における半導体回路装置１００の概略構成を示す、チップ・イメージ図である。
【図２】 本実施の形態における境界回路の一例である貫通電流抑制回路を示す、論理回路図である。
【図３】 本実施の形態における境界回路の一例であるリーク電流抑制回路を示す、論理回路図である。
【図４】 本実施の形態における境界回路の一例であるＥＳＤ保護回路を示す、論理回路図である。
【図５】 本実施の形態における境界回路の一例であるレベル変換回路を示す、論理回路図である。
【図６】 半導体回路装置の設計システム６００の概略構成を示すブロック図である。
【図７】 本形態の設計ツール６０１のデータ処理を説明するダイアグラムである。
【図８】 本形態の設計システム６００を実装可能な、ハードウェア構成を示すブロック図。
【符号の説明】
１００ 半導体回路装置、１０１ 第１の領域、１０２ 第２の領域、１１１ 第１の内部回路、１２１ 第２の内部回路、１３１−１３４ 境界回路、２００貫通電量抑制回路、２０１ 入力端子、２０２ インバータ、２０３ ＮＡＮＤゲート、２０４ イネーブル端子、２０５ 出力端子、３００ ゲート・リーク抑制回路、３０１ 入力端子、３０２ 負論理出力のＯＲ回路、３０３ イネーブル端子、３０４ インバータ、３０５ 出力端子、４００ ＥＳＤ保護回路備をえている境界回路、４０１ ＥＳＤ保護回路、５００ レベル変換回路を備える境界回路、５０１ レベル変換回路、６００ 半導体回路装置の設計システム、６０１ 設計ツール・プログラム、６０２ セル・ライブラリ、６０３ 入力データ、６０４ 出力データ
【発明の属する技術分野】
本発明は、半導体回路装置の設計技術に関し、特に、半導体回路装置の設計を効率化することができる半導体回路装置の設計技術に関する。
【０００２】
【従来の技術】
通信技術と半導体技術の進歩に伴い、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯端末は、広く普及している。典型的な携帯端末は、携帯性を満たすために、充電可能なバッテリによって駆動される。バッテリによる駆動時間の長時間化、あるいは、バッテリへの充電頻度／時間の減少のため、携帯端末の消費電力を低くするいくつかの技術が知られている。このような技術の一つは、チップ内において、使用されていない回路領域をＯＦＦ状態に設定し、あるいは供給電圧を下げることによって、不要な電力の消費を低減する。特定の回路領域の電源をＯＦＦ状態にする、もしくは電源電位を下げるため、チップ内の回路は複数の回路領域に分割され、各領域は異なる電源系に属する。各電源系は、独立に制御されることができる。
【０００３】
このようなチップにおいて、一方の電源がＯＦＦ状態にあるときに、異なる電源によって駆動される回路間において、貫通電流の問題が生ずることが知られている。この問題を解決するための技術が提案されている（例えば、特許文献１参照）。半導体集積回路は、第１の電源で動作する入力回路と、出力電圧が変動する第２の電源で動作し、入力回路へハイまたはローレベルの出力信号を供給するＣＭＯＳインバータを有する出力回路とを備える。さらに、入力回路の内部に出力回路のＣＭＯＳインバータの出力信号を入力する制御手段が設けられている。制御手段は、第２の電源電圧が所定電圧以上のときはＣＭＯＳインバータの出力信号を入力回路の内部信号として出力し、第２の電源電圧が所定電圧未満のときはローレベルを前記入力回路の内部信号として出力する。
【０００４】
上記構成によれば、出力回路用の第２の電源がＯＦＦのとき、入力回路の制御手段の出力を"Ｌ"に固定でき、入力回路の内部における貫通電流の発生を防止でき、また、出力回路のＣＭＯＳインバータの出力信号が"Ｈ"のときに第２の電源がＯＮからＯＦＦに移行する際、ＣＭＯＳインバータの出力信号は"Ｈ"から中間レベルを通って"Ｌ"に移行するが、第２の電源電圧が所定電圧未満になると制御手段の出力が"Ｌ"になるため、入力回路内部に貫通電流が流れず、消費電力を削減することができる。
【０００５】
上記のように、従来の技術として、異なる電源回路領域間における回路上の問題を解決するための回路技術がいくつか知られている。しかし、異なる電源系に属する複数の回路領域を備えるチップの回路設計に関しては、これまで検討がなされていない。特に、設計システムを利用した半導体回路装置の設計において、設計がより効率的、容易に行えることは重要なことである。しかし、従来の設計方法においては、異なる回路領域を設計した後に、ユーザが回路領域間に回路を挿入することが必要である。このため、効率的な回路設計が行うことができない。あるいは、従来の手法は、異なる回路の送信部と受信部とが別々に設計された後に回路領域間に回路を挿入するため、配線長を制御することができず、信号遅延の原因となりうる。
【０００６】
【特許文献１】
特開２００１−１４８６２５号公報
【０００７】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、その一つの目的は、設計をより容易に行うことができる半導体装置の設計技術を提供することである。
【０００８】
【課題を解決するための手段】
本発明の第１の態様に係る半導体回路装置の設計方法は、第１電源系からの電圧で駆動される第１の回路に関する情報を備える第１回路データを生成するステップと、前記第１電源系と異なる第２電源系からの電圧で駆動される第２の回路に関する情報を備える第２回路データを生成するステップと、記憶媒体に予め記憶され、境界回路の情報を備えるセル・データを、前記記憶媒体から取得するステップと、前記境界回路が、前記第１の回路と第２の回路との間の信号伝送路上に接続されていることを示す境界回路接続情報を生成するステップとを有し、前記境界回路接続情報は、遅延計算に必要な情報を含み、境界回路接続情報を生成するステップでは、前記境界回路の配置配線を行う配置配線ステップと、遅延計算処理を行い、タイミング検証を実施するタイミング検証ステップとを有し、前記タイミング検証ステップにてタイミングが合わない場合は、前記配置配線ステップをに戻り前記境界回路の配置配線を修正するものである。これにより、半導体回路装置の設計を効率化することができる。尚、各ステップの順序は、記載順序に拘束されるものではない。この点は、以下の本項目の記載において同様である。
【０００９】
上記第１の態様において、前記境界回路は、前記第１の回路もしくは第２の回路の一方がＯＦＦ状態にあり、他方がＯＮ状態にある場合に、前記第１の回路と前記第２の回路との間の貫通電流を抑制する回路を含むことが好ましい。これにより、異なる電源によって駆動される回路間の貫通電流を抑制する回路設計を効果的に行うことができる。あるいは、上記第１の態様において、前記境界回路は、前記第１の回路もしくは第２の回路の一方がＯＦＦ状態にあり、他方がＯＮ状態にある場合に、前記第１の回路と前記第２の回路との間の不定電流による回路誤動作を抑制する回路を含むことが好ましい。これによって、異なる電源によって駆動される回路間の不定電流による回路誤動作を抑制する回路を回路設計を効果的に行うことができる。
【００１０】
上記第１の態様において、前記境界回路は、前記第１の回路もしくは第２の回路の一方がＯＦＦ状態にあり、他方がＯＮ状態にある場合に、前記第１の回路と前記第２の回路との間のリーク電流を抑制する回路を含むことが好ましい。これにより、異なる電源によって駆動される回路間のリーク電流を抑制する回路設計を効果的に行うことができる。
【００１１】
上記第１の態様において、前記境界回路は、前記第１の回路と前記第２の回路との間のレベル変換処理を行う回路を含むことが好ましい。これにより、異なる電源によって駆動される回路間のレベル変換処理を行う回路設計を効果的に行うことができる。
【００１２】
上記第１の態様において、前記境界回路は、前記第１の回路及び／もしくは前記第２の回路内のトランジスタをＥＳＤ（Electrostatic Discharge）から保護する保護回路を含むことが好ましい。これにより、異なる電源によって駆動される回路間において、ＥＳＤ（Electrostatic Discharge）から保護する保護回路の設計を効果的に行うことができる。
【００１３】
上記第１の態様において、前記第１回路データ、前記第２回路データ、及び前記セル・データは、論理回路設計用データであることができる。あるいは、前記第１回路データ、前記第２回路データ、及び前記セル・データは、レイアウト設計用データであることができる。
【００１４】
本発明の第２の態様は半導体回路装置であって、上記第１の態様にかかる半導体回路装置の設計方法によって設計されたものである。
【００１７】
本発明の第５の態様は半導体回路装置の設計システムであって、第１電源系からの電圧で駆動される第１の回路に関する情報を備える第１回路データを生成する手段と、前記第１電源系と異なる第２電源系からの電圧で駆動される第２の回路に関する情報を備える第２回路データを生成する手段と、記憶媒体に予め記憶され、境界回路の情報を備えるセル・データを、前記記憶媒体から取得する手段と、前記境界回路が、前記第１の回路と第２の回路との間の信号伝送路上に接続されていることを示す境界回路接続情報を生成する手段とを有し、前記境界回路接続情報は、遅延計算に必要な情報を含み、境界回路接続情報を生成する手段は、前記境界回路の配置配線を行う配置配線手段と、遅延計算処理を行い、タイミング検証を実施するタイミング検証手段とを有し、前記タイミング検証手段にて検証した結果、タイミングが合わない場合は、前記配置配線手段により前記境界回路の配置配線を修正する、を備えるものである。これにより、半導体回路装置の設計を効率化することができる。
【００１８】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。
【００１９】
図１は、本実施の形態における半導体回路装置１００の概略構成を示す、チップ・イメージ図である。半導体回路装置１００は、異なる電源系によって電圧を供給される複数の回路領域を備えている。図１において、１０１は第１の電源系において動作する第１の領域、１０２は第２の電源系で動作する第２の領域である。第１及び第２の回路領域は電気的回路として捕らえることができる。第１の領域においては、電源電圧としてＶＤＤ１が供給され、第２の領域においては、電源電圧としてＶＤＤ２が供給される。ＶＤＤ１とＶＤＤ２は同じ電位もしくは異なる電位であることができる。これら２つの電位は別個に制御することができる。
【００２０】
本形態における典型的なチップは、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯端末に利用されうる。携帯端末においては、消費電力を低減するために、使用あるいは動作していない回路部分への電圧供給をＯＦＦする、あるいは、供給電圧を下げる制御がなされている。電源の異なる複数の回路領域が形成されていることによって、このような電源制御を可能とすることができる。
【００２１】
あるいは、アナログ回路とデジタル回路を含むチップにおいて、これら回路には、異なる電源系からそれぞれ電源電圧が供給される。このほか、本発明は、複数の異なる電源系から電圧が供給される回路領域を備える半導体回路装置に適用することができる。尚、図１は、電源系が異なる２つの回路を示しているが、本発明は３以上の異なる電源系を備える回路構成の半導体回路装置に適用可能である。
【００２２】
図１において、１１１は第１の領域内に形成されている第１の内部回路、１２１は第２の回路領域内に形成されている第２の内部回路である。１３１−１３４は第１の回路領域と第２の回路領域との境界に形成されている、境界回路である。第１の内部回路と第２の内部回路とを接続する配線上に、境界回路１３１−１３４のそれぞれが挿入されている。境界回路１３１−１３４は、回路設計に応じて、適切な機能及び構造を備える回路が選択され、電源系が異なる回路領域をまたぐ信号ライン上に挿入される。
【００２３】
本形態において、境界回路１３１−１３４は、それぞれ一つのセルとして構成されている。一つのセルとして境界回路を用意することによって、回路設計を効率化することができる。あるいは、配線長を短くすることができるので、信号遅延を抑制することができる。以下に、境界回路として好適ないくつかの例が示される。例えば、一方の回路がＯＦＦ状態にある場合に回路間の望ましくない電流を抑制する回路、回路の駆動電圧間に差異がある場合のためのレベル変換回路、あるいは、ＥＳＤ保護回路が好ましい例として示される。
【００２４】
図２は、境界回路の一例として、貫通電流抑制回路２００を示している。図２（ａ）は貫通電流抑制回路２００の回路構成を示す論理回路図であり、図２（ｂ）は貫通電流抑制回路２００の真理値表を示している。貫通電流抑制回路２００を挿入することによって、電源がＯＦＦである回路領域から電源がＯＮである回路領域へ不定信号が伝播されることを抑制することができる。本回路を利用することによって、不定信号は実質的に防止することができる。これによって、次段の回路で流れる貫通電流を抑制もしくは防止し、チップ全体の消費電力を低減することができる。あるいは、回路誤動作を抑制もしくは防止することができる。
【００２５】
図２（ａ）において、第１の回路領域１０１がＯＦＦ領域であり、第２の回路領域１０２がＯＮ領域である例が示されている。図２（ａ）において、２０１は第１の領域１０１の内部回路からの信号が入力される入力端子、２０２は第１の電源電圧ＶＤＤ１が供給され、入力端子２０１に入力された信号を受けるインバータである。インバータ２０２からの出力は、ＮＡＮＤゲート２０３に入力される。ＮＡＮＤゲートには、インバータ２０２からの出力信号のほかに、ＯＮ領域の内部回路からイネーブル端子２０４を介してイネーブル信号が入力される。ＮＡＮＤゲート２０３は、第２の電源電圧ＶＤＤ２によって動作する。ＮＡＮＤゲート２０３の出力は、出力端子２０５を介して、ＯＮ状態にある第２の回路領域の内部回路へ出力される。
【００２６】
貫通電流抑制回路２００の動作について、図２（ａ）、（ｂ）を参照して説明する。図２（ｂ）は、入力端子への入力信号「input」、イネーブル端子へのイネーブル信号「enable」、及び出力端子からの出力信号「output」の間の関係を示している。図表内の「Ｘ」は信号が不定であることを示している。また、「０」は出力電位が「Ｌｏｗ」、「１」は出力電位が「Ｈｉｇｈ」であることを示している。第１の回路領域１０１がＯＦＦ状態にある場合、入力端子２０１には不定信号が入力される。
【００２７】
つまり、第１の回路領域がＯＦＦ状態にある場合、第１の回路領域１０１から第２の回路領域への出力信号はＨｉｇｈかＬｏｗか確定していない。このため、第２の回路領域へ中間電位的な信号が入力される。これは、第２の回路領域内への貫通電流を発生させる。これを抑制するため、本形態は第１の回路領域がＯＦＦ状態にあるとき、ＮＡＮＤゲート２０３へ入力されるイネーブル信号は「０」つまり「Ｌｏｗ」であるように制御する。
【００２８】
イネーブル信号が「０」であることによって、出力端子２０５からの出力信号を「１」つまり、出力電位を「Ｈｉｇｈ」に確定し、維持することができる。上記のように、回路がＯＦＦ状態にある場合、その出力ＨｉがＬｏｗか確定していないため、受信側にはＨｉとＬｏｗの中間電位的信号が入力する。しかし、本形態構成によって、ＯＦＦ状態の回路領域からの不定信号によるＯＮ領域における貫通電流を抑制することができる。
【００２９】
第１領域がＯＮ状態にある場合、イネーブル信号として「１」が入力されるように貫通電流抑制回路２００は制御される。これによって、入力端子２０１への第１の回路領域１０１の内部回路からの入力信号が「０」の場合は、出力端子２０５から第２の回路領域１０２の内部回路への出力信号が「０」に確定し、入力が「１」の場合は、出力は「１」に確定される。尚、入力信号が不定であり、イネーブル信号が「１」もしくは不定である場合、出力信号は不定である。
【００３０】
図３は、境界回路の他の一例として、ゲート・リーク抑制回路３００を示している。図３（ａ）はゲート・リーク抑制回路３００の回路構成を示す論理回路図であり、図３（ｂ）はゲート・リーク抑制回路３００の真理値表を示している。ゲート・リーク抑制回路３００を挿入することによって、ＯＮ状態にある回路領域とＯＦＦ状態にある回路領域の境界部の電位をＬｏｗに維持することができる。これによりゲート・リークを抑制することができ、チップ全体の消費電力を低減することができる。本回路を利用することによって、ゲート・リークを実質的に防止することができる。
【００３１】
図３（ａ）において、第１の回路領域１０１がＯＦＦ領域であり、第２の回路領域１０２がＯＮ領域である例が示されている。図３において、３０１は第２の領域１０２の内部回路からの信号が入力される入力端子である。入力端子３０１に入力された信号は、負論理出力のＯＲ回路３０２に入力される。負論理出力のＯＲ回路３０２の２入力端子のもう一方には、イネーブル端子３０３を介したイネーブル信号が入力される。
【００３２】
イネーブル信号はＯＮ状態の第２の回路領域の内部回路から入力される。イネーブル信号の入力は、負論理入力である。負論理出力のＯＲ回路３０２は、第２の電源電圧ＶＤＤ２によって動作する。負論理出力のＯＲ回路３０２は、インバータ３０４に入力される。インバータ３０４は第１の電源電圧ＶＤＤ１によって動作する。インバータ３０４の出力は出力端子３０５を介して第１の回路領域１０１の内部回路に接続される。
【００３３】
ゲート・リーク抑制回路３００の動作について説明する。図３（ｂ）は、入力端子３０１への入力信号「input」、イネーブル端子３０３へのイネーブル信号「enable」、ＯＮ領域とＯＦＦ領域の境界部の信号「Ｍ」、及び出力端子３０５からの出力信号「output」の間の関係を示している。ＯＦＦ領域への信号「Ｍ」は、図３（ａ）において、負論理出力のＯＲ回路３０２からインバータ３０４への出力信号である。
【００３４】
第１の回路領域１０１がＯＦＦ状態にあり、第２の回路領域１０２がＯＮ状態にある場合、イネーブル端子３０３には「０」が入力され、電位がＬｏｗに維持される。これにより、インバータ３０４への信号は入力端子へ３０１の入力信号に関わりなく、常にＬｏｗ「０」となる。このため、ＯＮ領域からＯＦＦ領域へのゲート・リークを抑制することができ、消費電力を低減することができる。
【００３５】
第１の領域がＯＮ状態にある場合、イネーブル信号として、Ｈｉｇｈ電位「１」が入力される。第２の回路領域からの入力信号が「０」である場合、境界部の電位「Ｍ」はＨｉｇｈ「１」であり、出力端子３０５からの出力信号は「０」である。一方、第２の回路領域からの入力信号が「１」である場合、境界部の電位「Ｍ」はＬｏｗ「０」であり、出力端子３０５からの出力信号は「１」である。入力信号及びイネーブル信号が不定の場合、境界部の電位、出力端子３０５からの出力信号共に、不定となる。
【００３６】
図４は、境界回路の他の一例として、ＥＳＤ（Electrostatic Discharge）保護回路４０１備えている境界回路４００を示している。図４（ａ）はＥＳＤ保護回路４０１を含む回路の回路構成を示す論理回路図であり、図４（ｂ）は境界回路４００の真理値表を示している。図４の回路構成は、ＥＳＤ保護回路４０１が付加されている点を除いて、図２に示した論理回路構成と同一である。図４（ｂ）の真理値表は図２（ｂ）と同様である。ＥＳＤ保護回路４０１は、次段のトランジスタをＥＳＤから保護する。ＥＳＤ保護回路４０１は、たとえば、次段のトランジスタのゲート端子とダランド配線との間を、ダイオードあるいはトランジスタを介して接続することによって構成することができる。ＥＳＤ保護回路４０１は、ＥＳＤによって引き起こされる異電位間のトランジスタのゲート絶縁破壊を防止することに寄与する。
【００３７】
図５は、境界回路の他の一例として、レベル変換回路５０１を備える境界回路５００を示している。図５（ａ）は境界回路５００の回路構成を示す論理回路図であり、図５（ｂ）は境界回路５００の真理値表を示している。図５の回路構成は、レベル変換回路５０１が付加されている点を除いて、図２に示した論理回路構成と同一であるので、説明は省略される。図５（ｂ）の真理値表は図２（ｂ）と同様であるので、説明は省略される。
【００３８】
レベル変換回路５０１は、信号電位レベルが異なる２つの回路領域の間の信号の入出力を可能とする。レベル変換回路５０１は、インバータ２０２とＮＡＮＤゲート２０３の間に接続されている。インバータ２０２からの出力は、レベル変換回路５０１によってレベル変換され、ＮＡＮＤゲート２０３に入力される。例えば、図５に示すように、第１の電圧レベルＶＤＤ１が第２の電圧レベルＶＤＤ２よりも高い場合、レベル変換回路５０１はＶＤＤ１電位の信号を、ＶＤＤ２電位の信号に変換する。尚、一方の回路領域をＯＦＦ状態に設定しない場合、ＮＡＮＤゲートをインバータに変更することができる。
【００３９】
上記にいくつかの境界回路の例が示されているが、本発明が適用可能な境界回路は、これらに限定されるものではない。又、上記の回路は、それぞれ独立に、あるいは組み合わせて、異なる電源系によって駆動される回路領域間に挿入することができる。例えば、貫通電流抑制回路と使用することなく、レベル変換回路やＥＳＤ保護回路のみを挿入することができる。あるいは、レベル変換回路とＥＳＤ保護回路の両方を含む境界回路を挿入することができる。尚、各境界回路において、第１の電源によって駆動される回路は第１の回路領域に、第２の電源によって駆動される回路は第２の回路領域に、それぞれ含まれていると捉えることが可能である。
【００４０】
図６は、本実施の形態における、半導体回路装置の設計システム６００の概略構成を示すブロック図である。図６において、６０１は設計ツール・プログラム、６０２はセル・ライブラリ、６０３は設計ツール６０１に入力される入力データ、６０４は設計ツール６０１に出力される出力データである。設計ツール６０１は、セル・ライブラリ６０２を参照して、入力データ６０３から出力データ６０４を生成する。設計ツール６０１の処理及び入出力データについては、後に詳述される。本形態の設計システム６００は、半導体回路装置に設計における適切な工程、もしくはフェーズで利用することができる。例えば、設計システム６００を論理回路設計工程、及び／あるいはレイアウト設計の工程において使用することができる。
【００４１】
図７は、本形態の設計ツール６０１のデータ処理を説明するダイアグラムである。図７において、外枠の形状によって、設計ツール６０１による処理（四辺形）、設計ツール６０１から生成されるデータ（円柱形状）、あるいは予め用意されているセル・ライブラリ（直方体形状）に分類されている。以下において、本形態の設計ツール６０１は、図７に示された全ての処理を実行するものとして説明される。しかし、複数の設計ツールを用意し、図７記載の処理を分割した処理を、各設計ツールが行うことが可能である。例えば、図７において、ＲＴＬ記述７２１からネット・リスト７２２を生成する設計ツールと、それ以下の処理を行う設計ツールは異なるものを用意することができる。
【００４２】
本形態のセル・ライブラリは、境界セル・ライブラリ７５２、７５３、７５５を備えている。セルは回路に関する様々な情報を含んでいる。境界セルは、異なる電源によって駆動される回路領域間の境界域に挿入されるセルであって、例えば、図２−５を参照して説明した回路構成を備えることができる。境界セルは、ゲート・レベル設計のためのセル・ライブラリ７５２、レイアウト設計のためのセル・ライブラリ７５３、あるいはレイアウト設計工程後の検証のためのセル・ライブラリ７５５を含むことができる。境界回路を境界セルとして予め用意しておくことによって、チップ設計をより容易にすることが可能となる。
【００４３】
図７を参照して、まず、ＲＴＬ（Register Transfer Level）回路設計処理（Ｓ７０１）により、仕様データからＲＴＬ記述７２１が生成される。ＲＴＬ記述７２１は、VerilogやＶＨＤＬなどのＨＤＬ（Hardware Description Language）を用いて行うことができる。次に、設計ツール６０１は論理合成処理（Ｓ７０２）を実行する。この処理は、例えば、ＲＴＬ記述７２１を入力としてゲート・レベルに展開し、予め記憶されたセル遅延ライブラリ７５１のセル・データを参照することによって、セルにマッピングする。これによって、ゲート・レベルのネット・リスト７２２が生成される。ネット・リストは、回路に関する情報及び回路間の接続に関する情報などを含むデータである。
【００４４】
設計ツール６０１は、ゲート・レベル境界セル・ライブラリ７５２を参照して、ゲート・レベル・ネット・リスト７２２に境界セルを挿入する。設計ツール６０１は、ゲート・レベル・ネット・リスト７２２における異電源回路領域を特定し、回路領域間の信号伝送経路上に、設計に従って適切な境界セルを挿入する。境界セルは、例えば、上記の貫通電流抑制回路セル、リーク電流抑制回路セル、あるいはレベル・シフタなどを挿入することができる。これにより、境界セルを含むゲート・レベル・ネット・リスト７２３が生成される。ネット・リストは異なる電源系によって駆動される複数の回路領域に関する情報の他に、境界回路に関する情報、及びこれらの接続情報を含む。ゲート・レベルのセル・ライブラリ７５１、７５２は、例えば、セルの機能、遅延、入力・出力ピンに関する情報などを含んでいる。
【００４５】
この後、レイアウト設計処理と検証処理が行われる。各フェーズにおいてセル図形ライブラリが参照される。セル図形ライブラリは、従来のセル図形ライブラリ７５４に加えて、境界セルのセル図形ライブラリ７５３を備えている。セル図形ライブラリは、セルの形状・寸法、ピン配置などの情報を有している。レイアウト設計処理は、まず、フロアプラン処理（Ｓ７０４）によってチップ内に回路が収まるように概略のセル配置を行う。
【００４６】
この後に、電源配線処理を実行する（Ｓ７０５）。電源配線処理が完了すると、接続関係に基づいてセルの配置処理が実行される（Ｓ７０６）。配置処理（Ｓ７０６）の後に、ＣＴＳ（Clock Tree Synthesis）展開処理（Ｓ７０７）によってクロック・スキューなどが設計範囲に収まるようにクロック・ネットワークが設計される。ＣＴＳ展開処理（Ｓ７０７）の後に、配線処理（Ｓ７０８）が実行される。
【００４７】
配線処理が完了すると、チェック・リペア処理が実行される（Ｓ７０９）。続いて、ＬＶＳ（Layout Versus Schematic）用のSpiceNet７２４が作成され（Ｓ７１０）、さらに、ＧＤＳフォーマットのレイアウト・データ７２５が作成される（Ｓ７１１）。生成されたSpiceNet７２４とＧＤＳレイアウト・データ７２５を使用して、レイアウトと回路図の一致が検証（レイアウト検証（ＬＶＳ））される（Ｓ７１２）。
【００４８】
一方、ＲＣ抽出処理（Ｓ７１３）によって、配線の抵抗と寄生容量の情報を含むＲＣ情報７２６が生成される。このＲＣ情報７２６と検証用のセル遅延ライブラリから、遅延計算が実行される（Ｓ７１４）。検証用のセル遅延ライブラリは、従来のセル遅延ライブラリ７５６に加えて、境界セルのセル遅延ライブラリ７５５が含まれる。セル遅延ライブラリは遅延計算に必要な情報を含んでいる。遅延計算処理（Ｓ７１４）によってＳＤＦ（Standard Delay Format）ファイル７２７が生成され、タイミング検証（Ｓ７１５）が実行される。ここでタイミングが合わない場合、配置・配線のフェーズに戻る。
【００４９】
上記各処理は、ツール内において自動的に行われること、あるいは、ユーザ入力など、インターフェースを介する外部からの入力に従ってインタラクティブに行われることが可能である。例えば、電源系が異なる回路領域の検出と、境界セルの挿入による回路データの生成を、設計システムが入力データに従って自動的に実行することができる。あるいは。設計システムは、ユーザからの入力に応答して、境界セルを挿入した回路データであるネット・リストを生成することができる。境界セルの挿入は、設計工程における適切フェーズにおいて実行することが可能であり、論理回路ネット・リスト７２２の生成の直後に限定されるものではない。
【００５０】
本形態設の設計システム６００は、ハードウェア論理を利用して実現すること、あるいは、ハードウェアに必要なプログラムをインストールすることにより、ソフトウェアを利用して実現することも可能である。図８は、プログラム実行が可能なハードウェア構成を示している。図８は、中央処理装置（ＣＰＵ）８０１とメモリ８０４とを含んでいる。ＣＰＵとメモリとは、バスを介して補助記憶装置としてのハードディスク装置８１３に接続される。フレキシビルディスク装置８２０、ハードディスク装置８１３、ＣＤ−ＲＯＭドライブ８２９等の記憶媒体駆動装置は、フレキシビルディスク・コントローラ８１９、ＩＤＥコントローラ８２５、ＳＣＳＩコントローラ８２７などの各種コントローラを介してバスに接続される。本形態のセル・ライブラリ、あるいは入出力データは、記憶装置に記憶することができる。
【００５１】
フレキシビルディスク装置等の記憶媒体駆動装置には、フレキシビルディスク等の可搬型記憶媒体が挿入される。記憶媒体にはオペレーティングシステムと共同してＣＰＵ８０１等に命令を与え、本実施形態を実施するためのコンピュータプログラムを記憶することができる。コンピュータプログラムは、メモリ８０４にロードされることによって実行される。コンピュータプログラムは圧縮し、又、複数に分割して記憶媒体に記憶することができる。
【００５２】
ハードウェア構成は、さらに、ユーザ・インターフェース・ハードウェアを備えたシステムであることができる。ユーザ・インターフェース・ハードウェアとしては、例えば、入力をするためのポインティング・デバイス（マウス８０７、ジョイスティック等）またはキーボード８０６や視覚データをユーザに提示するためのディスプレイ８１１があり、又、パラレルポート８１６を介してプリンタを接続することもできる。シリアルポートを介してモデムを接続することが可能であり、シリアルポート、モデムまたはトークンリングや通信アダプタ８１８を介してネットワークに接続し、他のコンピュータ・システムと通信を行っている。これらの構成は例示であり、そのすべての構成が本実施の形態に必須というものではない。
【００５３】
【発明の効果】
本発明によれば、半導体回路装置の効率的な設計技術を提供することができる。
【図面の簡単な説明】
【図１】 本実施の形態における半導体回路装置１００の概略構成を示す、チップ・イメージ図である。
【図２】 本実施の形態における境界回路の一例である貫通電流抑制回路を示す、論理回路図である。
【図３】 本実施の形態における境界回路の一例であるリーク電流抑制回路を示す、論理回路図である。
【図４】 本実施の形態における境界回路の一例であるＥＳＤ保護回路を示す、論理回路図である。
【図５】 本実施の形態における境界回路の一例であるレベル変換回路を示す、論理回路図である。
【図６】 半導体回路装置の設計システム６００の概略構成を示すブロック図である。
【図７】 本形態の設計ツール６０１のデータ処理を説明するダイアグラムである。
【図８】 本形態の設計システム６００を実装可能な、ハードウェア構成を示すブロック図。
【符号の説明】
１００ 半導体回路装置、１０１ 第１の領域、１０２ 第２の領域、１１１ 第１の内部回路、１２１ 第２の内部回路、１３１−１３４ 境界回路、２００貫通電量抑制回路、２０１ 入力端子、２０２ インバータ、２０３ ＮＡＮＤゲート、２０４ イネーブル端子、２０５ 出力端子、３００ ゲート・リーク抑制回路、３０１ 入力端子、３０２ 負論理出力のＯＲ回路、３０３ イネーブル端子、３０４ インバータ、３０５ 出力端子、４００ ＥＳＤ保護回路備をえている境界回路、４０１ ＥＳＤ保護回路、５００ レベル変換回路を備える境界回路、５０１ レベル変換回路、６００ 半導体回路装置の設計システム、６０１ 設計ツール・プログラム、６０２ セル・ライブラリ、６０３ 入力データ、６０４ 出力データ
Claims (9)
- 第１電源系からの電圧で駆動される第１の回路に関する情報を備える第１回路データを生成するステップと、
前記第１電源系と異なる第２電源系からの電圧で駆動される第２の回路に関する情報を備える第２回路データを生成するステップと、
記憶媒体に予め記憶され、境界回路の情報を備えるセル・データを、前記記憶媒体から取得するステップと、
前記境界回路が、前記第１の回路と第２の回路との間の信号伝送路上に接続されていることを示す境界回路接続情報を生成するステップとを有し、
前記境界回路接続情報は、遅延計算に必要な情報を含み、
境界回路接続情報を生成するステップでは、前記境界回路の配置配線を行う配置配線ステップと、
遅延計算処理を行い、タイミング検証を実施するタイミング検証ステップとを有し、
前記タイミング検証ステップにてタイミングが合わない場合は、前記配置配線ステップに戻り前記境界回路の配置配線を修正する
半導体回路装置の設計方法。 - 前記境界回路は、前記第１の回路もしくは第２の回路の一方がＯＦＦ状態にあり、他方がＯＮ状態にある場合に、前記第１の回路と前記第２の回路との間の貫通電流を抑制する回路を含む、請求項１に記載の半導体回路装置の設計方法。
- 前記境界回路は、前記第１の回路もしくは第２の回路の一方がＯＦＦ状態にあり、他方がＯＮ状態にある場合に、前記第１の回路と前記第２の回路との間の不定電流による回路誤動作を抑制する回路を含む、請求項１に記載の半導体回路装置の設計方法。
- 前記境界回路は、前記第１の回路もしくは第２の回路の一方がＯＦＦ状態にあり、他方がＯＮ状態にある場合に、前記第１の回路と前記第２の回路との間のリーク電流を抑制する回路を含む、請求項１に記載の半導体回路装置の設計方法。
- 前記境界回路は、前記第１の回路と前記第２の回路との間のレベル変換処理を行う回路を含む、請求項１に記載の半導体回路装置の設計方法。
- 前記境界回路は、前記第１の回路及び／もしくは前記第２の回路内のトランジスタをＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）から保護する保護回路を含む、請求項１に記載の半導体回路装置の設計方法。
- 前記第１回路データ、前記第２回路データ、及び前記セル・データは、論理回路設計用データである、請求項１に記載の半導体回路装置の設計方法。
- 前記第１回路データ、前記第２回路データ、及び前記セル・データは、レイアウト設計用データである、請求項１に記載の設計方法。
- 第１電源系からの電圧で駆動される第１の回路に関する情報を備える第１回路データを生成する手段と、
前記第１電源系と異なる第２電源系からの電圧で駆動される第２の回路に関する情報を備える第２回路データを生成する手段と、
記憶媒体に予め記憶され、境界回路の情報を備えるセル・データを、前記記憶媒体から取得する手段と、
前記境界回路が、前記第１の回路と第２の回路との間の信号伝送路上に接続されていることを示す境界回路接続情報を生成する手段とを有し、
前記境界回路接続情報は、遅延計算に必要な情報を含み、
境界回路接続情報を生成する手段は、前記境界回路の配置配線を行う配置配線手段と、
遅延計算処理を行い、タイミング検証を実施するタイミング検証手段とを有し、
前記タイミング検証手段にて検証した結果、タイミングが合わない場合は、前記配置配線手段により前記境界回路の配置配線を修正する、を備える半導体回路装置の設計システム。
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