JP2002057293A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 従来の半導体装置に設けられたレベルシフタ
回路は電圧レベルの異なる２系統の電源電圧が接近して
供給される異電位接続部であり、両電源電圧間の電位差
変動に弱いため、静電パルスが加わると静電破壊を起こ
しやすい。 【解決手段】 本発明に係る半導体装置１では、２系統
の電源電圧ＶLV、ＶHVが接近して供給されるレベルシフ
タ回路１０において、両電源電圧ＶLV、ＶHV及び基準電
圧ＧＮＤのいずれかが静電パルスによって揺れると他の
電源系も同様に揺らすことで、両電源電圧間の電位差変
動を抑制して静電破壊を防止している。
回路は電圧レベルの異なる２系統の電源電圧が接近して
供給される異電位接続部であり、両電源電圧間の電位差
変動に弱いため、静電パルスが加わると静電破壊を起こ
しやすい。 【解決手段】 本発明に係る半導体装置１では、２系統
の電源電圧ＶLV、ＶHVが接近して供給されるレベルシフ
タ回路１０において、両電源電圧ＶLV、ＶHV及び基準電
圧ＧＮＤのいずれかが静電パルスによって揺れると他の
電源系も同様に揺らすことで、両電源電圧間の電位差変
動を抑制して静電破壊を防止している。
Description
【０００１】
【発明の属する技術分野】本発明は２系統の電源電圧に
よって動作する半導体装置に関するものであり、詳しく
はレベルシフタ回路等の異電位接続部を有する半導体装
置の静電対策に関するものである。
よって動作する半導体装置に関するものであり、詳しく
はレベルシフタ回路等の異電位接続部を有する半導体装
置の静電対策に関するものである。
【０００２】
【従来の技術】図４は従来における半導体装置の一構成
例を示すブロック図である。本図に示す半導体装置１’
には２系統の電源電圧（第１電源電圧ＶLV、第２電源電
圧ＶHV、ただしＶLV＜ＶHV）が供給されており、その内
部には両電源電圧間にわたって内部信号のやり取りを行
うレベルシフタ回路１０’が設けられている。
例を示すブロック図である。本図に示す半導体装置１’
には２系統の電源電圧（第１電源電圧ＶLV、第２電源電
圧ＶHV、ただしＶLV＜ＶHV）が供給されており、その内
部には両電源電圧間にわたって内部信号のやり取りを行
うレベルシフタ回路１０’が設けられている。
【０００３】レベルシフタ回路１０’には第１電源電圧
ＶLV−基準電圧ＧＮＤ間で動作する内部信号ａ（例え
ば、Ｈレベル／Ｌレベルがそれぞれ３Ｖ（ＶLV）／０Ｖ
（ＧＮＤ）であるパルス信号）が入力される。そして、
この内部信号ａはレベルシフタ回路１０’を構成する第
１増幅器１１’及び第２増幅器１２’を介することで、
第２電源電圧ＶHV−基準電圧ＧＮＤ間で動作する内部信
号ｂ（例えば、Ｈレベル／Ｌレベルがそれぞれ１２Ｖ
（ＶHV）／０Ｖ（ＧＮＤ）であるパルス信号）に変換
（レベルシフト）される。
ＶLV−基準電圧ＧＮＤ間で動作する内部信号ａ（例え
ば、Ｈレベル／Ｌレベルがそれぞれ３Ｖ（ＶLV）／０Ｖ
（ＧＮＤ）であるパルス信号）が入力される。そして、
この内部信号ａはレベルシフタ回路１０’を構成する第
１増幅器１１’及び第２増幅器１２’を介することで、
第２電源電圧ＶHV−基準電圧ＧＮＤ間で動作する内部信
号ｂ（例えば、Ｈレベル／Ｌレベルがそれぞれ１２Ｖ
（ＶHV）／０Ｖ（ＧＮＤ）であるパルス信号）に変換
（レベルシフト）される。
【０００４】第１増幅器１１’は半導体装置１’の外部
端子である第１給電端子ＴLV及びグランド端子ＴGNDに
直接接続されており、各端子に供給される第１電源電圧
ＶLV−基準電圧ＧＮＤ間で動作する。また、第２増幅器
１２’も半導体装置１’の外部端子である第２給電端子
ＴHV及び前記グランド端子ＴGNDに直接接続されてお
り、各端子に供給される第２電源電圧ＶHV−基準電圧Ｇ
ＮＤ間で動作する。なお、第１、第２増幅器１１’、１
２’の具体的構成は特開平０７−１８３７９５号公報等
に示されるような回路を始めとして、種々の回路も同様
である。
端子である第１給電端子ＴLV及びグランド端子ＴGNDに
直接接続されており、各端子に供給される第１電源電圧
ＶLV−基準電圧ＧＮＤ間で動作する。また、第２増幅器
１２’も半導体装置１’の外部端子である第２給電端子
ＴHV及び前記グランド端子ＴGNDに直接接続されてお
り、各端子に供給される第２電源電圧ＶHV−基準電圧Ｇ
ＮＤ間で動作する。なお、第１、第２増幅器１１’、１
２’の具体的構成は特開平０７−１８３７９５号公報等
に示されるような回路を始めとして、種々の回路も同様
である。
【０００５】
【発明が解決しようとする課題】摩擦等により発生する
静電気によって数十Ｖ〜数十ｋＶもの高電圧に帯電した
人間や機械等が上記構成から成る半導体装置１’に触れ
た場合、その静電気による電荷が第１給電端子ＴLVやグ
ランド端子ＴGND等の外部端子を介して数μｓ〜数ｍｓ
の短時間で半導体装置１’内部に放電されることがあ
る。このような急激な放電が発生すると、半導体装置
１’の内部素子に静電パルスが加わって静電破壊が生
じ、その機能や特性を損ねる恐れがある。
静電気によって数十Ｖ〜数十ｋＶもの高電圧に帯電した
人間や機械等が上記構成から成る半導体装置１’に触れ
た場合、その静電気による電荷が第１給電端子ＴLVやグ
ランド端子ＴGND等の外部端子を介して数μｓ〜数ｍｓ
の短時間で半導体装置１’内部に放電されることがあ
る。このような急激な放電が発生すると、半導体装置
１’の内部素子に静電パルスが加わって静電破壊が生
じ、その機能や特性を損ねる恐れがある。
【０００６】特に、前述のレベルシフタ回路１０’は第
１電源電圧ＶLV、第２電源電圧ＶHVといった電圧レベル
の異なる２系統の電源電圧が接近して供給される異電位
接続部である。そのため、第１給電端子ＴLVやグランド
端子ＴGND等の外部端子に静電パルスが加わると、レベ
ルシフタ回路１０’における両電源電圧間、基準電圧及
び信号線の電位差に変動が生じて破壊に至る場合が多
い。このように、レベルシフタ回路１０’は半導体装置
１’に設けられた内部回路の中でも特に静電破壊に弱い
回路であると言える。
１電源電圧ＶLV、第２電源電圧ＶHVといった電圧レベル
の異なる２系統の電源電圧が接近して供給される異電位
接続部である。そのため、第１給電端子ＴLVやグランド
端子ＴGND等の外部端子に静電パルスが加わると、レベ
ルシフタ回路１０’における両電源電圧間、基準電圧及
び信号線の電位差に変動が生じて破壊に至る場合が多
い。このように、レベルシフタ回路１０’は半導体装置
１’に設けられた内部回路の中でも特に静電破壊に弱い
回路であると言える。
【０００７】しかしながら、従来の半導体装置１’では
それぞれの電源系を静電破壊から保護することに重点を
置いた静電対策が施されている。そのため、半導体装置
１’の外部入出力部（図示せず）の周辺にはそれぞれの
電源系に対する静電対策が施されているのに対して、異
なる２系統の電源電圧が接近して供給されるレベルシフ
タ回路１０’には異なる電源系を保護するための十分な
静電対策が施されていないのが現状である。
それぞれの電源系を静電破壊から保護することに重点を
置いた静電対策が施されている。そのため、半導体装置
１’の外部入出力部（図示せず）の周辺にはそれぞれの
電源系に対する静電対策が施されているのに対して、異
なる２系統の電源電圧が接近して供給されるレベルシフ
タ回路１０’には異なる電源系を保護するための十分な
静電対策が施されていないのが現状である。
【０００８】また、従来のレベルシフタ回路１０’は抵
抗成分や容量成分をほとんど持たない導線、いわゆる裸
の線を介して直接外部端子から電源供給を受けている。
そのため、第１給電端子ＴLVやグランド端子ＴGND等の
外部端子に静電パルスが加わった場合、その静電パルス
は減衰することなくレベルシフタ回路１０’に到達して
しまう。従って、レベルシフタ回路１０’に供給される
両電源電圧間、基準電圧及び信号線の電位差に変動が生
じやすく静電破壊に至りやすい。
抗成分や容量成分をほとんど持たない導線、いわゆる裸
の線を介して直接外部端子から電源供給を受けている。
そのため、第１給電端子ＴLVやグランド端子ＴGND等の
外部端子に静電パルスが加わった場合、その静電パルス
は減衰することなくレベルシフタ回路１０’に到達して
しまう。従って、レベルシフタ回路１０’に供給される
両電源電圧間、基準電圧及び信号線の電位差に変動が生
じやすく静電破壊に至りやすい。
【０００９】本発明は上記の問題点に鑑み、レベルシフ
タ回路等の異電位接続部が静電破壊を起こしにくい半導
体装置を提供することを目的とする。
タ回路等の異電位接続部が静電破壊を起こしにくい半導
体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置においては、少なくとも電
圧レベルの異なる第１電源電圧及び第２電源電圧によっ
て動作する半導体装置において、第１電源電圧と第２電
源電圧とが接近して供給される異電位接続部における静
電パルス入力時の両電源電圧間、基準電圧及び信号線の
電位差変動を抑制する手段を設けたことを特徴としてい
る。
に、本発明に係る半導体装置においては、少なくとも電
圧レベルの異なる第１電源電圧及び第２電源電圧によっ
て動作する半導体装置において、第１電源電圧と第２電
源電圧とが接近して供給される異電位接続部における静
電パルス入力時の両電源電圧間、基準電圧及び信号線の
電位差変動を抑制する手段を設けたことを特徴としてい
る。
【００１１】
【発明の実施の形態】図１は本発明に係る半導体装置の
一構成例を示すブロック図である。本図に示す半導体装
置１には２系統の電源電圧（第１電源電圧ＶLV、第２電
源電圧ＶHV、ただしＶLV＜ＶHV）が供給されており、そ
の内部には両電源電圧間にわたって内部信号のやり取り
を行うレベルシフタ回路１０が設けられている。
一構成例を示すブロック図である。本図に示す半導体装
置１には２系統の電源電圧（第１電源電圧ＶLV、第２電
源電圧ＶHV、ただしＶLV＜ＶHV）が供給されており、そ
の内部には両電源電圧間にわたって内部信号のやり取り
を行うレベルシフタ回路１０が設けられている。
【００１２】レベルシフタ回路１０には第１電源電圧Ｖ
LV−基準電圧ＧＮＤ間で動作する内部信号ａ（例えば、
Ｈレベル／Ｌレベルがそれぞれ３Ｖ（ＶLV）／０Ｖ（Ｇ
ＮＤ）であるパルス信号）がロジックアレイ等の内部回
路２０から入力される。そして、この内部信号ａはレベ
ルシフタ回路１０を構成する第１増幅器１１及び第２増
幅器１２を介することで、第２電源電圧ＶHV−基準電圧
ＧＮＤ間で動作する内部信号ｂ（例えば、Ｈレベル／Ｌ
レベルがそれぞれ１２Ｖ（ＶHV）／０Ｖ（ＧＮＤ）であ
るパルス信号）に変換（レベルシフト）され、その後に
アナログブロック３０へと送出される。
LV−基準電圧ＧＮＤ間で動作する内部信号ａ（例えば、
Ｈレベル／Ｌレベルがそれぞれ３Ｖ（ＶLV）／０Ｖ（Ｇ
ＮＤ）であるパルス信号）がロジックアレイ等の内部回
路２０から入力される。そして、この内部信号ａはレベ
ルシフタ回路１０を構成する第１増幅器１１及び第２増
幅器１２を介することで、第２電源電圧ＶHV−基準電圧
ＧＮＤ間で動作する内部信号ｂ（例えば、Ｈレベル／Ｌ
レベルがそれぞれ１２Ｖ（ＶHV）／０Ｖ（ＧＮＤ）であ
るパルス信号）に変換（レベルシフト）され、その後に
アナログブロック３０へと送出される。
【００１３】ここで、第１増幅器１１は内部回路２０を
介して半導体装置１の外部端子である第１給電端子ＴLV
及びグランド端子ＴGNDに接続されており、各端子に供
給される第１電源電圧ＶLV−基準電圧ＧＮＤ間で動作す
る。また、第２増幅器１２は半導体装置１の外部端子で
ある第２給電端子ＴHV及び前記グランド端子ＴGNDに直
接接続されており、各端子に供給される第２電源電圧Ｖ
HV−基準電圧ＧＮＤ間で動作する。
介して半導体装置１の外部端子である第１給電端子ＴLV
及びグランド端子ＴGNDに接続されており、各端子に供
給される第１電源電圧ＶLV−基準電圧ＧＮＤ間で動作す
る。また、第２増幅器１２は半導体装置１の外部端子で
ある第２給電端子ＴHV及び前記グランド端子ＴGNDに直
接接続されており、各端子に供給される第２電源電圧Ｖ
HV−基準電圧ＧＮＤ間で動作する。
【００１４】なお、上記配線を行う際には、第１、第２
給電端子ＴLV、ＴLV及びグランド端子ＴGNDからレベル
シフタ回路１０までの電源供給路（アルミ配線）をでき
る限り長く引き回すことで、前記電源供給路の配線抵抗
や容量が増大するようにするとよい。また、その他の方
法によって前記電源供給路の配線抵抗や容量が増大する
ように構成することもできる。
給電端子ＴLV、ＴLV及びグランド端子ＴGNDからレベル
シフタ回路１０までの電源供給路（アルミ配線）をでき
る限り長く引き回すことで、前記電源供給路の配線抵抗
や容量が増大するようにするとよい。また、その他の方
法によって前記電源供給路の配線抵抗や容量が増大する
ように構成することもできる。
【００１５】上記したように、本実施形態における半導
体装置１では、レベルシフタ回路１０を構成する第１増
幅器１１に対して、一旦内部回路２０を通過した第１電
源電圧ＶLV及び基準電圧ＧＮＤを供給する構成としてい
る。ここで、内部回路２０に接続される第１給電端子Ｔ
LVやグランド端子ＴGNDには対静電パルス用の保護素子
（図示せず）が設けられている。また、内部回路２０の
内部には抵抗成分や容量成分が含まれている。
体装置１では、レベルシフタ回路１０を構成する第１増
幅器１１に対して、一旦内部回路２０を通過した第１電
源電圧ＶLV及び基準電圧ＧＮＤを供給する構成としてい
る。ここで、内部回路２０に接続される第１給電端子Ｔ
LVやグランド端子ＴGNDには対静電パルス用の保護素子
（図示せず）が設けられている。また、内部回路２０の
内部には抵抗成分や容量成分が含まれている。
【００１６】そのため、万一静電パルスが第１給電端子
ＴLVやグランド端子ＴGNDに加わったとしても、その静
電パルスは前記保護素子によって逃がされたり、内部回
路２０を通過する過程で減衰したりするので、レベルシ
フタ回路１０への侵入はほとんどないと考えられる。従
って、レベルシフタ回路１０に供給される両電源電圧
間、基準電圧及び信号線の電位差変動を抑制することが
でき、レベルシフタ回路１０の静電破壊を防止すること
ができる。
ＴLVやグランド端子ＴGNDに加わったとしても、その静
電パルスは前記保護素子によって逃がされたり、内部回
路２０を通過する過程で減衰したりするので、レベルシ
フタ回路１０への侵入はほとんどないと考えられる。従
って、レベルシフタ回路１０に供給される両電源電圧
間、基準電圧及び信号線の電位差変動を抑制することが
でき、レベルシフタ回路１０の静電破壊を防止すること
ができる。
【００１７】なお、レベルシフタ回路１０の静電破壊防
止をさらに追求するならば、レベルシフタ回路１０を構
成する第２増幅器１２に対しても、一旦内部回路２０を
通過した第２電源電圧ＶHV及び基準電圧ＧＮＤを供給す
る方がよい。しかし、内部回路２０を通過した第２電源
電圧ＶHV及び基準電圧ＧＮＤには内部回路２０の動作ノ
イズが重畳する可能性があるため、ノイズに弱いアナロ
グブロック３０の通常動作に支障をきたす恐れがある。
従って、本実施形態の半導体装置１では、第１増幅器１
１に対する電源供給路に関してのみ内部回路２０を経由
する構成としている。
止をさらに追求するならば、レベルシフタ回路１０を構
成する第２増幅器１２に対しても、一旦内部回路２０を
通過した第２電源電圧ＶHV及び基準電圧ＧＮＤを供給す
る方がよい。しかし、内部回路２０を通過した第２電源
電圧ＶHV及び基準電圧ＧＮＤには内部回路２０の動作ノ
イズが重畳する可能性があるため、ノイズに弱いアナロ
グブロック３０の通常動作に支障をきたす恐れがある。
従って、本実施形態の半導体装置１では、第１増幅器１
１に対する電源供給路に関してのみ内部回路２０を経由
する構成としている。
【００１８】そのため、万一静電パルスが第２給電端子
ＴHVやグランド端子ＴGNDに加わった場合、低インピー
ダンスかつ低容量負荷のアルミ配線によって第２給電端
子Ｔ HVやグランド端子ＴGNDに直結されている第２増幅
器１２には、静電パルスがほとんど減衰せずに侵入して
しまう恐れがある。そこで、本実施形態の半導体装置１
に設けられたレベルシフタ回路１０には、上記構成に加
えてさらなる静電対策が施されている。
ＴHVやグランド端子ＴGNDに加わった場合、低インピー
ダンスかつ低容量負荷のアルミ配線によって第２給電端
子Ｔ HVやグランド端子ＴGNDに直結されている第２増幅
器１２には、静電パルスがほとんど減衰せずに侵入して
しまう恐れがある。そこで、本実施形態の半導体装置１
に設けられたレベルシフタ回路１０には、上記構成に加
えてさらなる静電対策が施されている。
【００１９】図２はレベルシフタ回路１０及びその保護
回路の一構成例を示す回路図である。本図に示すよう
に、第１増幅器１１はＰチャネル型ＭＯＳトランジスタ
１１ａ（以下、Ｐ−ＭＯＳトランジスタ１１ａと呼ぶ）
と、Ｎチャネル型ＭＯＳトランジスタ１１ｂ（以下、Ｎ
−ＭＯＳトランジスタ１１ｂと呼ぶ）とから構成されて
いる。同様に、第２増幅器１２はＰチャネル型ＭＯＳト
ランジスタ１２ａ（以下、Ｐ−ＭＯＳトランジスタ１２
ａと呼ぶ）と、Ｎチャネル型ＭＯＳトランジスタ１２ｂ
（以下、Ｎ−ＭＯＳトランジスタ１２ｂと呼ぶ）とから
構成されている。
回路の一構成例を示す回路図である。本図に示すよう
に、第１増幅器１１はＰチャネル型ＭＯＳトランジスタ
１１ａ（以下、Ｐ−ＭＯＳトランジスタ１１ａと呼ぶ）
と、Ｎチャネル型ＭＯＳトランジスタ１１ｂ（以下、Ｎ
−ＭＯＳトランジスタ１１ｂと呼ぶ）とから構成されて
いる。同様に、第２増幅器１２はＰチャネル型ＭＯＳト
ランジスタ１２ａ（以下、Ｐ−ＭＯＳトランジスタ１２
ａと呼ぶ）と、Ｎチャネル型ＭＯＳトランジスタ１２ｂ
（以下、Ｎ−ＭＯＳトランジスタ１２ｂと呼ぶ）とから
構成されている。
【００２０】第１増幅器１１を構成するＰ−ＭＯＳトラ
ンジスタ１１ａ及びＮ−ＭＯＳトランジスタ１１ｂの各
ゲートはともに内部信号ａが加わるラインＬ１に接続さ
れており、各ドレインはともにラインＬ２に接続されて
いる。また、第２増幅器１２を構成するＰ−ＭＯＳトラ
ンジスタ１２ａ及びＮ−ＭＯＳトランジスタ１２ｂの各
ゲートはともに前記ラインＬ２に接続されており、各ド
レインはともに内部信号ｂを送出するラインＬ３に接続
されている。
ンジスタ１１ａ及びＮ−ＭＯＳトランジスタ１１ｂの各
ゲートはともに内部信号ａが加わるラインＬ１に接続さ
れており、各ドレインはともにラインＬ２に接続されて
いる。また、第２増幅器１２を構成するＰ−ＭＯＳトラ
ンジスタ１２ａ及びＮ−ＭＯＳトランジスタ１２ｂの各
ゲートはともに前記ラインＬ２に接続されており、各ド
レインはともに内部信号ｂを送出するラインＬ３に接続
されている。
【００２１】一方、第１増幅器１１の正電源端子である
Ｐ−ＭＯＳトランジスタ１１ａのソースは第１電源電圧
ＶLVが加わるラインＬLVに接続されており、負電源端子
であるＮ−ＭＯＳトランジスタ１１ｂのソースは基準電
圧ＧＮＤが加わるラインＬGN D1に接続されている。な
お、ラインＬLV、ＬGND1はそれぞれ内部回路２０を介し
て第１給電端子ＴLV及びグランド端子ＴGNDに接続され
ている。
Ｐ−ＭＯＳトランジスタ１１ａのソースは第１電源電圧
ＶLVが加わるラインＬLVに接続されており、負電源端子
であるＮ−ＭＯＳトランジスタ１１ｂのソースは基準電
圧ＧＮＤが加わるラインＬGN D1に接続されている。な
お、ラインＬLV、ＬGND1はそれぞれ内部回路２０を介し
て第１給電端子ＴLV及びグランド端子ＴGNDに接続され
ている。
【００２２】また、第２増幅器１２の正電源端子である
Ｐ−ＭＯＳトランジスタ１２ａのソースは第２電源電圧
ＶHVが加わるラインＬHVに接続されており、負電源端子
であるＮ−ＭＯＳトランジスタ１２ｂのソースは基準電
圧ＧＮＤが加わるラインＬGN D2に接続されている。な
お、ラインＬHV、ＬGND2はそれぞれ第２給電端子ＴHV及
びグランド端子ＴGNDに直接接続されている。
Ｐ−ＭＯＳトランジスタ１２ａのソースは第２電源電圧
ＶHVが加わるラインＬHVに接続されており、負電源端子
であるＮ−ＭＯＳトランジスタ１２ｂのソースは基準電
圧ＧＮＤが加わるラインＬGN D2に接続されている。な
お、ラインＬHV、ＬGND2はそれぞれ第２給電端子ＴHV及
びグランド端子ＴGNDに直接接続されている。
【００２３】ここで、レベルシフタ回路１０を構成する
第２増幅器１２に対して静電パルスが侵入した場合に静
電破壊が生じると考えられる部位についての説明を行
う。まず、ラインＬHVに対して静電パルスが印加された
場合には、第２増幅器１２を構成するＰ−ＭＯＳトラン
ジスタ１２ａのソース・ゲート間に大きな電位差がつ
き、そこで静電破壊を生じる恐れがある。さらに、ライ
ンＬHVに対して印加された静電パルスがＰ−ＭＯＳトラ
ンジスタ１２ａのゲート側へ伝播した場合、前記静電パ
ルスはラインＬ２を介して第１増幅器１１を構成するＰ
−ＭＯＳトランジスタ１１ａまたはＮ−ＭＯＳトランジ
スタ１１ｂに到達する。従って、Ｐ−ＭＯＳトランジス
タ１１ａまたはＮ−ＭＯＳトランジスタ１１ｂのドレイ
ン・ゲート間にて静電破壊を生じる可能性もある。
第２増幅器１２に対して静電パルスが侵入した場合に静
電破壊が生じると考えられる部位についての説明を行
う。まず、ラインＬHVに対して静電パルスが印加された
場合には、第２増幅器１２を構成するＰ−ＭＯＳトラン
ジスタ１２ａのソース・ゲート間に大きな電位差がつ
き、そこで静電破壊を生じる恐れがある。さらに、ライ
ンＬHVに対して印加された静電パルスがＰ−ＭＯＳトラ
ンジスタ１２ａのゲート側へ伝播した場合、前記静電パ
ルスはラインＬ２を介して第１増幅器１１を構成するＰ
−ＭＯＳトランジスタ１１ａまたはＮ−ＭＯＳトランジ
スタ１１ｂに到達する。従って、Ｐ−ＭＯＳトランジス
タ１１ａまたはＮ−ＭＯＳトランジスタ１１ｂのドレイ
ン・ゲート間にて静電破壊を生じる可能性もある。
【００２４】一方、ラインＬGND2に対して静電パルスが
印加された場合には、第２増幅器１２を構成するＮ−Ｍ
ＯＳトランジスタ１２ｂのソース・ゲート間に大きな電
位差がつき、そこで静電破壊を生じる恐れがある。さら
に、ラインＬGND2に対して印加された静電パルスがＮ−
ＭＯＳトランジスタ１２ｂのゲート側へ伝播した場合、
前記静電パルスはラインＬ２を介して第１増幅器１１を
構成するＰ−ＭＯＳトランジスタ１１ａまたはＮ−ＭＯ
Ｓトランジスタ１１ｂに到達する。従って、Ｐ−ＭＯＳ
トランジスタ１１ａまたはＮ−ＭＯＳトランジスタ１１
ｂのドレイン・ゲート間にて静電破壊を生じる可能性も
ある。
印加された場合には、第２増幅器１２を構成するＮ−Ｍ
ＯＳトランジスタ１２ｂのソース・ゲート間に大きな電
位差がつき、そこで静電破壊を生じる恐れがある。さら
に、ラインＬGND2に対して印加された静電パルスがＮ−
ＭＯＳトランジスタ１２ｂのゲート側へ伝播した場合、
前記静電パルスはラインＬ２を介して第１増幅器１１を
構成するＰ−ＭＯＳトランジスタ１１ａまたはＮ−ＭＯ
Ｓトランジスタ１１ｂに到達する。従って、Ｐ−ＭＯＳ
トランジスタ１１ａまたはＮ−ＭＯＳトランジスタ１１
ｂのドレイン・ゲート間にて静電破壊を生じる可能性も
ある。
【００２５】同様に、第１増幅器１１に対して静電パル
スが侵入した場合にも上記と同様のことが言えるので、
第１増幅器１１を構成するＰ−ＭＯＳトランジスタ１１
ａまたはＮ−ＭＯＳトランジスタ１１ｂの各ソース・ゲ
ート間にて静電破壊を生じる恐れもある。
スが侵入した場合にも上記と同様のことが言えるので、
第１増幅器１１を構成するＰ−ＭＯＳトランジスタ１１
ａまたはＮ−ＭＯＳトランジスタ１１ｂの各ソース・ゲ
ート間にて静電破壊を生じる恐れもある。
【００２６】そこで、本実施形態のレベルシフタ回路１
０においては、第１増幅器１１の近傍にＰチャネル型Ｍ
ＯＳトランジスタＰLV（以下、Ｐ−ＭＯＳトランジスタ
ＰLVと呼ぶ）、及びＮチャネル型ＭＯＳトランジスタＮ
LV（以下、Ｎ−ＭＯＳトランジスタＮLVと呼ぶ）を設け
ている。Ｐ−ＭＯＳトランジスタＰLVのゲート及びソー
スはともにラインＬLVに接続されており、ドレインはラ
インＬGND1に接続されている。また、Ｎ−ＭＯＳトラン
ジスタＮLVのゲート及びソースはラインＬGND1に接続さ
れており、ドレインはラインＬ１に接続されている。
０においては、第１増幅器１１の近傍にＰチャネル型Ｍ
ＯＳトランジスタＰLV（以下、Ｐ−ＭＯＳトランジスタ
ＰLVと呼ぶ）、及びＮチャネル型ＭＯＳトランジスタＮ
LV（以下、Ｎ−ＭＯＳトランジスタＮLVと呼ぶ）を設け
ている。Ｐ−ＭＯＳトランジスタＰLVのゲート及びソー
スはともにラインＬLVに接続されており、ドレインはラ
インＬGND1に接続されている。また、Ｎ−ＭＯＳトラン
ジスタＮLVのゲート及びソースはラインＬGND1に接続さ
れており、ドレインはラインＬ１に接続されている。
【００２７】同様に、本実施形態のレベルシフタ回路１
０においては、第２増幅器１２の近傍にもＰチャネル型
ＭＯＳトランジスタＰHV（以下、Ｐ−ＭＯＳトランジス
タＰ HVと呼ぶ）、及びＮチャネル型ＭＯＳトランジスタ
ＮHV（以下、Ｎ−ＭＯＳトランジスタＮHVと呼ぶ）を設
けている。Ｐ−ＭＯＳトランジスタＰHVのゲート及びソ
ースはともにラインＬHVに接続されており、ドレインは
ラインＬGND2に接続されている。また、Ｎ−ＭＯＳトラ
ンジスタＮHVのゲート及びソースはラインＬGN D2に接続
されており、ドレインはラインＬ２に接続されている。
０においては、第２増幅器１２の近傍にもＰチャネル型
ＭＯＳトランジスタＰHV（以下、Ｐ−ＭＯＳトランジス
タＰ HVと呼ぶ）、及びＮチャネル型ＭＯＳトランジスタ
ＮHV（以下、Ｎ−ＭＯＳトランジスタＮHVと呼ぶ）を設
けている。Ｐ−ＭＯＳトランジスタＰHVのゲート及びソ
ースはともにラインＬHVに接続されており、ドレインは
ラインＬGND2に接続されている。また、Ｎ−ＭＯＳトラ
ンジスタＮHVのゲート及びソースはラインＬGN D2に接続
されており、ドレインはラインＬ２に接続されている。
【００２８】まず、Ｐ−ＭＯＳトランジスタＰ
LV（ＰHV）の動作について説明する。第１電源電圧ＶLV
（第２電源電圧ＶHV）が加えられるラインＬLV（ＬHV）
に対して過大な静電パルス（＋）が印加された場合、も
しくは基準電圧ＧＮＤが加えられるラインＬGND1（Ｌ
GND2）に対して過大な静電パルス（−）が印加された場
合には、Ｐ−ＭＯＳトランジスタＰLV（ＰHV）がブレー
クダウンするため、前記静電パルスはラインＬ
LV（ＬHV）からラインＬGND1（ＬGND2）に流される。
LV（ＰHV）の動作について説明する。第１電源電圧ＶLV
（第２電源電圧ＶHV）が加えられるラインＬLV（ＬHV）
に対して過大な静電パルス（＋）が印加された場合、も
しくは基準電圧ＧＮＤが加えられるラインＬGND1（Ｌ
GND2）に対して過大な静電パルス（−）が印加された場
合には、Ｐ−ＭＯＳトランジスタＰLV（ＰHV）がブレー
クダウンするため、前記静電パルスはラインＬ
LV（ＬHV）からラインＬGND1（ＬGND2）に流される。
【００２９】逆に、ラインＬLV（ＬHV）に対して過大な
静電パルス（−）が印加された場合、もしくはラインＬ
GND1（ＬGND2）に対して過大な静電パルス（＋）が印加
された場合には、Ｐ−ＭＯＳトランジスタＰLV（ＰHV）
がダイオードと同様になるため、前記静電パルスはライ
ンＬGND1（ＬGND2）からラインＬLV（ＬHV）に流され
る。
静電パルス（−）が印加された場合、もしくはラインＬ
GND1（ＬGND2）に対して過大な静電パルス（＋）が印加
された場合には、Ｐ−ＭＯＳトランジスタＰLV（ＰHV）
がダイオードと同様になるため、前記静電パルスはライ
ンＬGND1（ＬGND2）からラインＬLV（ＬHV）に流され
る。
【００３０】続いて、Ｎ−ＭＯＳトランジスタＮLV（Ｎ
HV）の動作について説明する。ロジックアレイ２０から
の信号線であるラインＬ１（Ｌ２）に対して過大な静電
パルス（＋）が印加された場合、もしくは基準電圧ＧＮ
Ｄが加えられるラインＬGND1（ＬGND2）に対して過大な
静電パルス（−）が印加された場合には、Ｎ−ＭＯＳト
ランジスタＮLV（ＮHV）がブレークダウンするため、前
記静電パルスはラインＬ１（Ｌ２）からラインＬ
GND1（ＬGND2）に流される。
HV）の動作について説明する。ロジックアレイ２０から
の信号線であるラインＬ１（Ｌ２）に対して過大な静電
パルス（＋）が印加された場合、もしくは基準電圧ＧＮ
Ｄが加えられるラインＬGND1（ＬGND2）に対して過大な
静電パルス（−）が印加された場合には、Ｎ−ＭＯＳト
ランジスタＮLV（ＮHV）がブレークダウンするため、前
記静電パルスはラインＬ１（Ｌ２）からラインＬ
GND1（ＬGND2）に流される。
【００３１】逆に、ラインＬ１（Ｌ２）に対して過大な
静電パルス（−）が印加された場合、もしくはラインＬ
GND1（ＬGND2）に対して過大な静電パルス（＋）が印加
された場合には、Ｎ−ＭＯＳトランジスタＮLV（ＮHV）
がダイオードと同様になるため、前記静電パルスはライ
ンＬGND1（ＬGND2）からラインＬ１（Ｌ２）に流され
る。
静電パルス（−）が印加された場合、もしくはラインＬ
GND1（ＬGND2）に対して過大な静電パルス（＋）が印加
された場合には、Ｎ−ＭＯＳトランジスタＮLV（ＮHV）
がダイオードと同様になるため、前記静電パルスはライ
ンＬGND1（ＬGND2）からラインＬ１（Ｌ２）に流され
る。
【００３２】以上の動作により、本実施形態の半導体装
置１においては、レベルシフタ回路１０に侵入した静電
パルスが効率よく逃がされるので、第１、第２増幅器１
１、１２を構成する各トランジスタのソース・ゲート間
またはドレイン・ゲート間に大きな電位差が付きにく
く、レベルシフタ回路１０の静電破壊が生じにくい。
置１においては、レベルシフタ回路１０に侵入した静電
パルスが効率よく逃がされるので、第１、第２増幅器１
１、１２を構成する各トランジスタのソース・ゲート間
またはドレイン・ゲート間に大きな電位差が付きにく
く、レベルシフタ回路１０の静電破壊が生じにくい。
【００３３】また、本実施形態の半導体装置１では、上
記したＰ−ＭＯＳトランジスタＰLV（ＰHV）及びＮ−Ｍ
ＯＳトランジスタＮLV（ＮHV）をレベルシフタ回路１０
の第１、第２増幅器１１、１２近傍に配設している。こ
のような構成とすることにより、Ｐ−ＭＯＳトランジス
タＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮ
LV（Ｎ HV）には、レベルシフタ回路１０に侵入した静電
パルスを効率よく逃がす機能だけでなく、ある電源系の
電位が静電パルスによって揺らされた場合に他の電源系
の電位も同様に揺らしてやる機能が付加されている。
記したＰ−ＭＯＳトランジスタＰLV（ＰHV）及びＮ−Ｍ
ＯＳトランジスタＮLV（ＮHV）をレベルシフタ回路１０
の第１、第２増幅器１１、１２近傍に配設している。こ
のような構成とすることにより、Ｐ−ＭＯＳトランジス
タＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮ
LV（Ｎ HV）には、レベルシフタ回路１０に侵入した静電
パルスを効率よく逃がす機能だけでなく、ある電源系の
電位が静電パルスによって揺らされた場合に他の電源系
の電位も同様に揺らしてやる機能が付加されている。
【００３４】図３はＰ−ＭＯＳトランジスタＰ
LV（ＰHV）及びＮ−ＭＯＳトランジスタＮLV（ＮHV）の
構造図である。なお、本図中の（ａ）はＰ−ＭＯＳトラ
ンジスタＰLV（ＰHV）の縦構造を示しており、（ｂ）は
Ｎ−ＭＯＳトランジスタＮLV（ＮHV）の縦構造を示して
いる。
LV（ＰHV）及びＮ−ＭＯＳトランジスタＮLV（ＮHV）の
構造図である。なお、本図中の（ａ）はＰ−ＭＯＳトラ
ンジスタＰLV（ＰHV）の縦構造を示しており、（ｂ）は
Ｎ−ＭＯＳトランジスタＮLV（ＮHV）の縦構造を示して
いる。
【００３５】本図に示すように、Ｐ−ＭＯＳトランジス
タＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮ
LV（ＮHV）はいずれも基準電圧ＧＮＤが与えられるＰサ
ブ上に形成されている。ここで、本実施形態の半導体装
置１では、グランド端子ＴGNDから基準電圧ＧＮＤが与
えられているラインＬGND1（ＬGND2）と前記Ｐサブとを
接続するためのサブコンタクト（Ｐ+領域）を積極的に
とる構成としている。すなわち、本実施形態においてレ
ベルシフタ回路１０周辺に形成されているＰ−ＭＯＳト
ランジスタＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮ
LV（ＮHV）は、前記Ｐサブを共通グランドパスとして互
いに接続されていると言える。
タＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮ
LV（ＮHV）はいずれも基準電圧ＧＮＤが与えられるＰサ
ブ上に形成されている。ここで、本実施形態の半導体装
置１では、グランド端子ＴGNDから基準電圧ＧＮＤが与
えられているラインＬGND1（ＬGND2）と前記Ｐサブとを
接続するためのサブコンタクト（Ｐ+領域）を積極的に
とる構成としている。すなわち、本実施形態においてレ
ベルシフタ回路１０周辺に形成されているＰ−ＭＯＳト
ランジスタＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮ
LV（ＮHV）は、前記Ｐサブを共通グランドパスとして互
いに接続されていると言える。
【００３６】このような構成とすることにより、レベル
シフタ回路１０に対して静電パルスが侵入してきた場合
には、レベルシフタ回路１０周辺の電位がＰサブごと一
緒に揺らされることになる。従って、ある電源系の電位
が静電パルスによって揺らされた場合には他の電源系の
電位も同様に揺らされるので、相対的には両電源電圧
間、基準電圧及び信号線の電位差変動を抑制することが
でき、レベルシフタ回路１０の静電破壊を防止すること
ができる。
シフタ回路１０に対して静電パルスが侵入してきた場合
には、レベルシフタ回路１０周辺の電位がＰサブごと一
緒に揺らされることになる。従って、ある電源系の電位
が静電パルスによって揺らされた場合には他の電源系の
電位も同様に揺らされるので、相対的には両電源電圧
間、基準電圧及び信号線の電位差変動を抑制することが
でき、レベルシフタ回路１０の静電破壊を防止すること
ができる。
【００３７】なお、本実施形態では低電圧から高電圧へ
のレベルシフタ回路のみを例示して説明を行ったが、高
電圧から低電圧へのレベルシフタ回路であっても同様の
構成を取り得ることは言うまでもない。また、電源電圧
の系統数が２レベルの場合だけでなく３値以上の多レベ
ルの場合であっても、同様の構成によりレベルシフタ回
路を保護することが可能である。
のレベルシフタ回路のみを例示して説明を行ったが、高
電圧から低電圧へのレベルシフタ回路であっても同様の
構成を取り得ることは言うまでもない。また、電源電圧
の系統数が２レベルの場合だけでなく３値以上の多レベ
ルの場合であっても、同様の構成によりレベルシフタ回
路を保護することが可能である。
【００３８】
【発明の効果】上記したように、本発明に係る半導体装
置においては、少なくとも電圧レベルの異なる第１電源
電圧及び第２電源電圧によって動作する半導体装置にお
いて、第１電源電圧と第２電源電圧とが接近して供給さ
れる異電位接続部における静電パルス入力時の両電源電
圧間、基準電圧及び信号線の電位差変動を抑制する手段
を設けたことを特徴としている。
置においては、少なくとも電圧レベルの異なる第１電源
電圧及び第２電源電圧によって動作する半導体装置にお
いて、第１電源電圧と第２電源電圧とが接近して供給さ
れる異電位接続部における静電パルス入力時の両電源電
圧間、基準電圧及び信号線の電位差変動を抑制する手段
を設けたことを特徴としている。
【００３９】具体的には、前記異電位接続部に対して、
抵抗成分や容量成分を含む内部回路を通過した電源電圧
を供給する構成としている。このような構成とすること
により、万一静電パルスが前記半導体装置に加わったと
しても、その静電パルスは前記内部回路を通過する過程
で減衰する。従って、前記異電位接続部に供給される両
電源電圧間、基準電圧及び信号線の電位差変動を抑制す
ることができ、前記異電位接続部の静電破壊を防止する
ことができる。
抵抗成分や容量成分を含む内部回路を通過した電源電圧
を供給する構成としている。このような構成とすること
により、万一静電パルスが前記半導体装置に加わったと
しても、その静電パルスは前記内部回路を通過する過程
で減衰する。従って、前記異電位接続部に供給される両
電源電圧間、基準電圧及び信号線の電位差変動を抑制す
ることができ、前記異電位接続部の静電破壊を防止する
ことができる。
【００４０】また、本発明に係る半導体装置において
は、前記異電位接続部に対して供給される第１、第２電
源電圧、及び基準電圧のいずれかが静電パルスによって
揺らされた場合には、他の電源系も同様に揺らされる構
成としている。このような構成とすることにより、前記
静電パルスが前記異電位接続部に到達した場合であって
も、相対的には前記異電位接続部に供給される両電源電
圧間、基準電圧及び信号線の電位差変動を抑制すること
ができ、前記異電位接続部の静電破壊を防止することが
できる。
は、前記異電位接続部に対して供給される第１、第２電
源電圧、及び基準電圧のいずれかが静電パルスによって
揺らされた場合には、他の電源系も同様に揺らされる構
成としている。このような構成とすることにより、前記
静電パルスが前記異電位接続部に到達した場合であって
も、相対的には前記異電位接続部に供給される両電源電
圧間、基準電圧及び信号線の電位差変動を抑制すること
ができ、前記異電位接続部の静電破壊を防止することが
できる。
【図１】 本発明に係る半導体装置の一構成例を示すブ
ロック図である。
ロック図である。
【図２】 レベルシフタ回路１０及びその保護回路の一
構成例を示す回路図である。
構成例を示す回路図である。
【図３】 Ｐ−ＭＯＳトランジスタＰLV（ＰHV）及びＮ
−ＭＯＳトランジスタＮLV（ＮHV）の構造図である。
−ＭＯＳトランジスタＮLV（ＮHV）の構造図である。
【図４】 従来における半導体装置の一構成例を示すブ
ロック図である。
ロック図である。
１ 半導体装置 １０ レベルシフタ回路 １１ 第１増幅器 １２ 第２増幅器 ２０ 内部回路（ロジックアレイ） ３０ アナログブロック
Claims (1)
- 【請求項１】少なくとも電圧レベルの異なる第１電源電
圧及び第２電源電圧によって動作する半導体装置におい
て、 第１電源電圧と第２電源電圧とが接近して供給される異
電位接続部における静電パルス入力時の両電源電圧間、
基準電圧及び信号線の電位差変動を抑制する手段を設け
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000244186A JP4236370B2 (ja) | 2000-08-11 | 2000-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000244186A JP4236370B2 (ja) | 2000-08-11 | 2000-08-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002057293A true JP2002057293A (ja) | 2002-02-22 |
| JP4236370B2 JP4236370B2 (ja) | 2009-03-11 |
Family
ID=18734907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000244186A Expired - Lifetime JP4236370B2 (ja) | 2000-08-11 | 2000-08-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4236370B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335843A (ja) * | 2003-05-09 | 2004-11-25 | Nec Electronics Corp | 半導体回路装置の設計方法、設計された半導体回路装置、設計システム、及び記録媒体 |
| WO2012147456A1 (ja) * | 2011-04-26 | 2012-11-01 | シャープ株式会社 | 半導体装置 |
-
2000
- 2000-08-11 JP JP2000244186A patent/JP4236370B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335843A (ja) * | 2003-05-09 | 2004-11-25 | Nec Electronics Corp | 半導体回路装置の設計方法、設計された半導体回路装置、設計システム、及び記録媒体 |
| JP4738719B2 (ja) * | 2003-05-09 | 2011-08-03 | ルネサスエレクトロニクス株式会社 | 半導体回路装置の設計方法、設計された半導体回路装置、設計システム、及び記録媒体 |
| WO2012147456A1 (ja) * | 2011-04-26 | 2012-11-01 | シャープ株式会社 | 半導体装置 |
| JP2012230989A (ja) * | 2011-04-26 | 2012-11-22 | Sharp Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4236370B2 (ja) | 2009-03-11 |
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