JPH09321225A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH09321225A
JPH09321225A JP8136694A JP13669496A JPH09321225A JP H09321225 A JPH09321225 A JP H09321225A JP 8136694 A JP8136694 A JP 8136694A JP 13669496 A JP13669496 A JP 13669496A JP H09321225 A JPH09321225 A JP H09321225A
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Japan
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functional unit
noise
power supply
semiconductor integrated
pad
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JP8136694A
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Hirohisa Imamura
浩久 今村
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NEC Corp
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract

(57)【要約】 【課題】複数の機能ユニットにノイズに弱い機能ユニッ
トが混在していても、ノイズの影響を受けにくくすると
同時に、静電破壊に強くする半導体集積回路装置を提供
すること。 【解決手段】ノイズを発生する第１の機能ユニット２
と、ノイズに弱い第２の機能ユニット３と、これら機能
ユニット２，３のそれぞれに対応する電源パッドＶＤＤ
および接地パッドＧＮＤと、これらの機能ユニット２，
３のそれぞれの電源パッドＶＤＤ，接地パッドＧＮＤ間
に接続する通常オフのＮＭＯＳＮ１〜Ｎ３もしくはＰＭ
ＯＳと、これらのＭＯＳのゲートおよびソースもしくは
ドレイン間に接続する保護抵抗素子Ｒ１〜Ｒ３とを有
し、高電圧の印加時にのみＮＭＯＳＮ１〜Ｎ３あるいは
ＰＭＯＳをオンさせてバイパス経路を作る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は静電破壊対策を施し
た半導体集積回路装置に関し、特に同一半導体基板上に
複数の機能ユニットを備え、特定の機能ユニットに対し
ては電源（ＶＤＤ）およびグランド（ＧＮＤ）の電位を
別個に供給するための複数の電源ピンおよびＧＮＤピン
を有する半導体集積回路装置の静電破壊保護回路に関す
る。
【０００２】
【従来の技術】従来、かかる複数の電源ピンおよびＧＮ
Ｄピンを備えた半導体集積回路装置は、内部回路を静電
破壊から守るために、この内部回路に接続されるこれら
のピンをそれぞれ金属配線層で接続するか、あるいはノ
イズの影響による回路や素子の特性の悪化を防ぐため
に、出力バッファ回路などのノイズを発生する回路の電
源ピン，ＧＮＤピンを他の回路の電源ピン，ＧＮＤピン
から電気的に分離する構成をとっている。また、特開平
４−６５８６７号公報にも記載されたように、複数の電
源ピン，ＧＮＤピンをそれぞれ抵抗素子で接続する方法
もとられている。
【０００３】図５はかかる従来の一例を示す半導体集積
回路装置の構成図である。図５に示すように、この半導
体集積回路装置（チップ）１ａは、第１の機能ユニット
７および第２の機能ユニット８と、これらのユニット
７，８の周辺に形成されるそれぞれの信号用パッド４お
よび５と、これらのユニット７，８にそれぞれ電源電圧
および接地電位を供給するための電源パッドＶＤＤおよ
び接地パッドＧＮＤと、電源ピンＶＤＤ間および接地パ
ッドＧＮＤ間をそれぞれ接続する抵抗素子Ｒとを有して
いる。なお、両ユニット７，８間は信号線６により接続
される。このチップ１ａにおいて、第１の機能ユニット
７はノイズを発生しやすい回路であり、第２の機能ユニ
ット８はノイズに弱い回路とする。
【０００４】このように、第１の機能ユニット７および
第２の機能ユニット８にそれぞれの電源パッドＶＤＤ，
接地パッドＧＮＤが設けられ、ＶＤＤ間およびＧＮＤ間
を抵抗素子Ｒでそれぞれ接続されるとともに、それぞれ
電源電位および接地電位に保たれている。したがって、
静電気によりどのピンに高電圧が印加かれても、各回路
に設けた入力保護回路（図示省略）によって放電するこ
とができ、内部回路を静電破壊から守ることができる。
【０００５】しかしながら、チップ１ａの内部に大電流
が流れ、電源あるいはＧＮＤにノイズを発生する第１の
機能ユニット７と、アナログ回路などのようなノイズに
弱い第２の機能ユニット８とが混在すると、第１の機能
ユニット７で発生したノイズが抵抗素子Ｒを介してノイ
ズに弱い第２の機能ユニット８へ伝搬し、誤動作させた
り、回路特性を悪化させたりする原因になる。
【０００６】図６は従来の他の例を示す半導体集積回路
装置の構成図である。図６に示すように、この半導体集
積回路装置（チップ）１ａも、ノイズを発生する第１の
機能ユニット７と、ノイズに弱い第２の機能ユニット８
と、信号用パッド４，５と、それぞれのユニットに対応
した電源パッドＶＤＤおよび接地パッドＧＮＤとを有
し、ユニット７，８間を信号線６で接続するとともに、
これら電源パッドＶＤＤ間および接地パッドＧＮＤ間を
金属配線層１０で接続したものである。要するに、複数
の電源パッドＶＤＤ間および接地パッドＧＮＤ間を前述
した抵抗素子Ｒで接続する代わりに金属配線によって接
続した回路である。
【０００７】この従来例も、前述した図５の回路と同
様、チップ１ａの内部に大電流が流れて電源あるいはＧ
ＮＤにノイズを発生する第１の機能ユニット７と、アナ
ログ回路などのノイズに弱い第２の機能ユニット８とが
混在する場合、第１の機能ユニット７で発生したノイズ
が金属配線１０を介して第２の機能ユニット８に伝搬
し、その内部回路を誤動作させたり、あるいは特性を悪
化させたりする。
【０００８】図７は従来のまた別の例を示す半導体集積
回路装置の構成図である。図７に示すように、この半導
体集積回路装置（チップ）１ａは、ノイズを発生する第
１の機能ユニット７と、ノイズに弱い第２の機能ユニッ
ト８と、信号用パッド４，５と、信号線６とを設けた点
では、前述した２つの例と同様であるが、第１の機能ユ
ニット７，第２の機能ユニット８それぞれの電源パッド
ＶＤＤ，接地パッドＧＮＤを完全に分離しノイズの伝搬
を防ぐことにより、ノイズによる誤動作もしくは特性の
悪化を防止するものである。
【０００９】しかしながら、第１の機能ユニット７，第
２の機能ユニット８の電源パッドＶＤＤ，接地パッドＧ
ＮＤが共通でないため、例えば第２の機能ユニット８の
電源パッドＶＤＤあるいは接地パッドＧＮＤと第１の機
能ユニット７の信号パッド４との間に高電圧がかかった
場合には、第１の機能ユニット７，第２の機能ユニット
８にそれぞれ備えられている保護回路（図示省略）では
放電することができない。このため、第１の機能ユニッ
ト７，第２の機能ユニット８を接続する信号線６を介し
て第１の機能ユニット７，第２の機能ユニット８内部の
トランジスタに直接高電圧が印加され、これらを破壊し
てしまう恐れがある。また、第１の機能ユニット７の電
源パッドＶＤＤあるいは接地パッドＧＮＤと第２の機能
ユニット８の信号パッド５との間に高電圧がかかった場
合も、上述と同様の現象が生じ、第１の機能ユニット
７，第２の機能ユニット８内部のトランジスタが破壊さ
れてしまう。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、複数の電源ピンと複数のＧＮＤピンを
備え抵抗素子のみにより接続するか、金属配線により電
源ピン間とＧＮＤピン間とを共通接続するか、さもなけ
れば、それぞれの間を完全にオープンの状態にするかし
ている。このため、静電破壊に強いか、あるいはノイズ
に強いかの２者択一の構成をとらざるを得ず、両者に強
い半導体集積回路装置を実現できないという欠点があ
る。
【００１１】本発明の目的は、かかる静電破壊に強くす
るとともに、ノイズにも強くする半導体集積回路装置、
すなわちノイズに弱い機能ユニットとノイズを発生する
機能ユニットが混在していても、ノイズに弱い機能ユニ
ットがノイズを発生し易いユニットからの影響を受けに
くくし、ノイズによって特性を悪化されたりしない半導
体集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
装置は、ノイズを発生する第１の機能ユニットと、ノイ
ズに弱い第２の機能ユニットと、前記第１および第２の
機能ユニットのそれぞれに対応する電源パッドおよび接
地パッドと、前記第１および第２の機能ユニットのそれ
ぞれの前記電源パッドおよび前記接地パッド間に接続す
る通常オフのＮＭＯＳもしくはＰＭＯＳと、前記ＮＭＯ
ＳもしくはＰＭＯＳのゲートおよびソースもしくはドレ
イン間に接続する保護抵抗素子とを有し、高電圧の印加
時にのみ前記ＮＭＯＳあるいはＰＭＯＳをオンさせてバ
イパス経路を作るように構成される。
【００１３】また、本発明の半導体集積回路装置におけ
る第１の機能ユニットはデジタル回路を用い、前記第２
の機能ユニットはアナログ回路を用いて形成される。
【００１４】また、本発明の半導体集積回路装置におけ
る第１の機能ユニットおよび第２の機能ユニットの電源
パッドおよび接地パッド間に接続するＮＭＯＳもしくは
ＰＭＯＳは、一対のＮＭＯＳもしくは一対のＰＭＯＳあ
るいはＮＭＯＳ，ＰＭＯＳのペアにより形成される。
【００１５】さらに、本発明の半導体集積回路装置にお
ける第１の機能ユニットおよび第２の機能ユニットの電
源パッドおよび接地パッド間に接続するＮＭＯＳもしく
はＰＭＯＳは、供給する電源電圧の違いにより通常オフ
の１個のＭＯＳにより形成することができる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００１７】図１は本発明の一実施の形態を示す半導体
集積回路装置の構成図である。図１に示すように、本実
施の形態の半導体集積回路装置１は、ノイズの発生源と
なるデジタル回路２と、ノイズに弱いアナログ回路３と
が混在するチップであり、これらのデジタル回路２，ア
ナログ回路３とチップ外部との信号の受け渡しは、それ
ぞれの信号パッド４，５により行い、またデジタル回路
２，アナログ回路３のユニット間の信号は、ユニット間
配線としての信号線６により行われる。さらに、デジタ
ル回路２は電源パッドＶＤＤ（例えば、５Ｖ）および接
地パッドＧＮＤより、同様にアナログ回路３も電源パッ
ドＶＤＤ（例えば、３Ｖ）および接地パッドＧＮＤよ
り、それぞれ電源電圧および接地電位を供給される。な
お、デジタル回路２，アナログ回路３は、信号用パッド
４，５と接続される外周部に沿って静電破壊保護を目的
とした入力保護回路（図示省略）を形成しているが、こ
れらの入力保護回路は前述した従来例と同様であり且つ
本実施の形態における静電破壊保護とは異なるため、そ
の説明を省略する。
【００１８】本実施の形態では、デジタル回路２のデジ
タル回路用ＧＮＤとアナログ回路３のアナログ回路用Ｇ
ＮＤ間に、ＮＭＯＳＮ１，Ｎ２を逆向きに接続してい
る。また、これらのＮＭＯＳＮ１，Ｎ２は、それぞれの
ゲートおよびソースもしくはドレイン間に、静電気のよ
うな高電圧から保護するための抵抗素子Ｒ１，Ｒ２を接
続する。一方、デジタル回路２のデジタル回路用ＧＮＤ
とアナログ回路３のアナログ回路用電源ＶＤＤ間に、Ｎ
ＭＯＳＮ３を接続し、同様にゲート・ソース間に高電圧
保護用抵抗Ｒ３を接続する。ここで、一対のＮＭＯＳを
接続するか、あるいは１つのＮＭＯＳを接続するかは、
前述したデジタル回路２の電源ＶＤＤ（５Ｖ）と、アナ
ログ回路３の電源ＶＤＤ（３Ｖ）とが異なるようなとき
に、選択される。
【００１９】これらのＮＭＯＳＮ１〜Ｎ３は、通常オフ
であるので、各ＭＯＳのしきい値電圧（約０．７Ｖ）以
下のノイズがデジタル回路２側で発生しても、アナログ
回路３側には伝達されない。また、デジタル回路２の信
号パッド４とアナログ回路３の電源パッドＶＤＤあるい
は接地パッドＧＮＤの間に高電圧がかかった場合、信号
パッド４と接続される静電破壊保護を目的とした入力保
護回路（図示省略）を介してデジタル回路２の接地パッ
ドＧＮＤに高電圧が伝播する。そのため、デジタル回路
２の接地パッドＧＮＤとアナログ回路３の電源パッドＶ
ＤＤあるいは接地パッドＧＮＤ間に高電圧がかかり、Ｎ
ＭＯＳＮ１，Ｎ２，Ｎ３がオンとなるので、デジタル回
路２およびアナログ回路３内部のトランジスタに高電圧
がかかる手前で外部に逃がすことができる。すなわち、
静電気による高電圧がかかっても内部素子を保護するこ
とができる。
【００２０】同様に、アナログ回路３の信号パッド５と
デジタル回路２の電源パッドＶＤＤあるいは接地パッド
ＧＮＤの間に高電圧がかかった場合も、信号パッド５と
接続される静電破壊保護を目的とした入力保護回路（図
示省略）を介してアナログ回路３の電源パッドＶＤＤあ
るいは接地パッドＧＮＤに高電圧が伝播し、アナログ回
路３の接地パッドＧＮＤおよび電源パッドＶＤＤとデジ
タル回路２の接地パッドＧＮＤ間に高電圧がかかり、Ｎ
ＭＯＳＮ１，Ｎ２，Ｎ３がオンとなる。したがって、デ
ジタル回路２およびアナログ回路３内部のトランジスタ
に高電圧がかかる手前で外部に逃すことができる。
【００２１】以下、本実施の形態における回路動作を具
体的に説明する。まず、デジタル回路２からノイズが発
生した場合、デジタル回路２とアナログ回路３のグラン
ドピンＧＮＤに接続されるＮＭＯＳＮ１，Ｎ２は、それ
らのゲート電圧が接地電位であるため、共にＯＦＦ状態
である。このため、デジタル回路２から発生したノイズ
がＮＭＯＳＮ１，Ｎ２のしきい値電圧以下であれば、そ
のノイズはアナログ回路３には全く伝搬しない。ここ
で、デジタル回路２から発生するノイズがＮＭＯＳＮ
１，Ｎ２のしきい値電圧以上のときは、これらのＮＭＯ
ＳＮ１，Ｎ２がＯＮし、そのノイズがアナログ回路３へ
伝搬してしまうが、かかるノイズをしきい値電圧以下に
抑えることは接地配線の抵抗を下げる等の対策を施こす
ことにより、簡単に実現できるので、何ら問題はない。
また、デジタル回路２とアナログ回路３の電源ピンの電
位ＶＤＤは、もともと分離されているため、ノイズは全
く伝播しない。
【００２２】次に、静電気により、デジタル回路２の信
号パッド４とアナログ回路３の電源パッドＶＤＤあるい
は接地パッドＧＮＤとの間に高電圧がかかった場合、信
号パッド４の電荷は、前述したデジタル回路２内部の図
示していない入力保護回路およびＮＭＯＳＮ１〜Ｎ３を
介してアナログ回路３の電源パッドＶＤＤまたは接地パ
ッドＧＮＤへ放電される。このため、デジタル回路２内
部のトランジスタおよび信号線６を介したアナログ回路
３内部のトランジスタには、高電圧がかからないので、
これら内部のトランジスタを静電破壊から守ることがで
きる。
【００２３】また、アナログ回路３の信号パッド５とデ
ジタル回路２の電源パッドＶＤＤあるいは接地パッドＧ
ＮＤとの間に静電気による高電圧がかかった場合にも、
信号パッド５の電荷は、前述したアナログ回路３の入力
保護回路およびＮＭＯＳＮ１〜Ｎ３を介して、デジタル
回路２の電源パッドＶＤＤあるいは接地パッドＧＮＤへ
放電され、同様にデジタル回路２，アナログ回路３内部
のトランジスタを静電破壊から守ることができる。
【００２４】上述したように、本実施の形態によれば、
ノイズを発生し易いデジタル回路２とノイズに弱いアナ
ログ回路３とが混在した場合でも、両回路２，３のそれ
ぞれの電源パッドＶＤＤ，接地パッドＧＮＤ間に接続す
る通常オフのＮＭＯＳＮ１〜Ｎ３と、これらのＭＯＳの
ゲートおよびソースもしくはドレイン間に接続する保護
抵抗素子Ｒ１〜Ｒ３とにより、高電圧の印加時にのみＮ
ＭＯＳＮ１〜Ｎ３をオンさせてバイパス経路を作るの
で、ノイズによる誤動作や特性悪化を解消するととも
に、静電破壊に強い半導体集積回路装置を実現すること
ができる。
【００２５】図２は本発明の他の実施の形態を示す半導
体集積回路装置の構成図である。図２に示すように、本
実施の形態も前述した実施の形態と同様、ノイズを発生
する第１の機能ユニット７と、ノイズに弱い第２の機能
ユニット８とを有し、これらは前述したデジタル回路
２，アナログ回路３に対応している。
【００２６】本実施の形態では、第１の機能ユニット
７，第２の機能ユニット８用の電源ポパッドＶＤＤ，接
地パッドＧＮＤすべての間に、２つのＮＭＯＳＮ１，Ｎ
２、もしくは２つのＰＭＯＳＰ３，Ｐ４、あるいはＮＭ
ＯＳＮ３，Ｎ４とＰＭＯＳＰ１，Ｐ２を組合わせたもの
を用い、それぞれにゲートとソースあるいはドレイン間
に高電圧用保護抵抗Ｒ１〜Ｒ８を接続して構成した例で
あり、その他の構成については、前述した例と同様であ
る。
【００２７】すなわち、第１の機能ユニット７用ＧＮＤ
と第２の機能ユニット８用電源ＶＤＤ間には、静電破壊
保護用抵抗素子Ｒ３を介し、第１の機能ユニット７用接
地電位をゲート入力とするＮＭＯＳＮ３と、静電破壊保
護用抵抗素子Ｒ４を介し、第２の機能ユニット８用電源
電位をゲート入力とするＰＭＯＳＰ１とが接続されてい
る。同様に、第１の機能ユニット７用電源ＶＤＤと第２
の機能ユニット８用接地ＧＮＤ間には、静電破壊保護用
抵抗素子Ｒ５を介し、第１の機能ユニット７用電源電位
をゲート入力とするＰＭＯＳＰ２と、静電破壊保護用抵
抗素子Ｒ６を介し、第２の機能ユニット８用接地電位を
ゲート入力とするＮＭＯＳＮ４とが接続されている。
【００２８】上述したＰＭＯＳトランジスタは、ソース
電圧に対してゲート電圧がしきい値電圧分低いときにオ
ンし、またＮＭＯＳトランジスタはソース電圧に対しゲ
ート電圧がしきい値分高いとオンする。かかるＰＭＯ
Ｓ，ＮＭＯＳの接続構成をとると、ＰＭＯＳのゲートは
ＶＤＤに接続し、ＮＭＯＳのゲートはＧＮＤに接続され
ているため、通常動作時にこれらＰＭＯＳおよびＮＭＯ
Ｓトランジスタがオンすることはない。
【００２９】次に、本実施の形態における回路動作を具
体的に説明する。まず、第１の機能ユニット７からノイ
ズが発生した場合、第１の機能ユニット７と第２の機能
ユニット８のグランドピンＧＮＤ間に接続されるＮＭＯ
ＳＮ１，Ｎ２は、それらのゲート電圧が接地電位である
ため、共にＯＦＦ状態である。このため、第１の機能ユ
ニット７から発生したノイズがＮＭＯＳＮ１，Ｎ２のし
きい値電圧以下であれば、そのノイズは第２の機能ユニ
ット８には全く伝搬しない。ここで、第１の機能ユニッ
ト７から発生するノイズレベルがＮＭＯＳＮ１，Ｎ２の
しきい値電圧以上のときは、これらのＮＭＯＳＮ１，Ｎ
２がＯＮし、そのノイズが第２の機能ユニット８へ伝搬
してしまうが、かかるノイズをしきい値電圧以下に抑え
ることは接地配線の抵抗を下げる等の対策を施こすこと
により、簡単に実現できるので、何ら問題はない。ま
た、第１の機能ユニット７と第２の機能ユニット８の電
源ピンの電位ＶＤＤは、ＰＭＯＳＰ３，Ｐ４を介して接
続されているが、これらＰＭＯＳＰ３，Ｐ４のゲート電
圧は共に電源電位であるため、どちらもＯＦＦ状態であ
る。したがって、第１の機能ユニット７から発生したノ
イズがＰＭＯＳＰ３，Ｐ４のしきい値電圧以下であれ
ば、そのノイズは第２の機能ユニット８には全く伝搬し
ない。また、第１の機能ユニット７から発生するノイズ
レベルがＰＭＯＳＰ３，Ｐ４のしきい値電圧以上の場合
は、これらＰＭＯＳＰ３，Ｐ４がＯＮし、ノイズが第２
の機能ユニット８へ伝播してしまうが、かかるノイズを
しきい値電圧以下に抑えることは、電源配線の抵抗を下
げる等の対策により、簡単に実現でき、何ら問題はな
い。
【００３０】次に、静電気により、第１の機能ユニット
７の信号パッド４と第２の機能ユニット８の電源パッド
ＶＤＤあるいは接地パッドＧＮＤとの間に高電圧がかか
った場合、信号パッド４の電荷は、前述した第１の機能
ユニット７内部の図示していない入力保護回路およびＮ
ＭＯＳＮ１〜Ｎ４，ＰＭＯＳＰ１〜Ｐ４を介して第２の
機能ユニット８の電源パッドＶＤＤまたは接地パッドＧ
ＮＤへ放電される。このため、第１の機能ユニット７内
部のトランジスタおよび信号線６を介した第２の機能ユ
ニット８内部のトランジスタには、高電圧がかからない
ので、これら内部のトランジスタを静電破壊から守るこ
とができる。
【００３１】また、第２の機能ユニット８の信号パッド
５と第１の機能ユニット７の電源パッドＶＤＤあるいは
接地パッドＧＮＤとの間に静電気による高電圧がかかっ
た場合にも、信号パッド５の電荷は、前述した第２の機
能ユニット８の入力保護回路およびＮＭＯＳＮ１〜Ｎ
４，ＰＭＯＳＰ１〜Ｐ４を介して、第１の機能ユニット
７の電源パッドＶＤＤあるいは接地パッドＧＮＤへ放電
され、同様に第１の機能ユニット７，第２の機能ユニッ
ト８内部のトランジスタを静電破壊から守ることができ
る。
【００３２】上述したように、本実施の形態によれば、
ノイズを発生し易い第１の機能ユニット７とノイズに弱
い第２の機能ユニット８とが混在した場合でも、ノイズ
による誤動作や特性悪化を解消するとともに、静電破壊
に強い半導体集積回路装置を実現することができる。
【００３３】図３は本発明の他の実施の形態を示す半導
体集積回路装置の構成図である。図３に示すように、本
実施の形態の半導体集積回路装置１は、ノイズを発生す
る第１の機能ユニット７と、２つのノイズに弱い第２，
第３の機能ユニット８Ａ，８Ｂとが混在する場合であ
る。第１の機能ユニット７および第２，第３の機能ユニ
ット８Ａ，８Ｂとチップ外部との信号のやり取りは、信
号パッド４，５を介して行われ、機能ユニット７および
機能ユニット８Ａ，８Ｂのユニット間の信号のやり取り
は、ユニット間配線６Ａ，６Ｂを介して行われる。ま
た、これらの機能ユニット７および機能ユニット８Ａ，
８Ｂは電源パッドＶＤＤ１およびＶＤＤ２，ＶＤＤ３か
らそれぞれ電源電圧を供給され、同様に接地パッドＧＮ
Ｄ１およびＧＮＤ２，ＧＮＤ３からそれぞれ接地電位を
供給される。これら電源パッドＶＤＤ１，ＶＤＤ２，Ｖ
ＤＤ３および接地パッドＧＮＤ１，ＧＮＤ２，ＧＮＤ３
は、ノイズ対策および静電破壊保護対策を施した静電破
壊（ＥＳＤ）保護回路９により結合される。
【００３４】図４は図３におけるＥＳＤ保護回路の具体
的構成図である。図４に示すように、このＥＳＤ保護回
路９は、第１の機能ユニット７の電源ＶＤＤ１，ＧＮＤ
１と、第２の機能ユニット８Ａの電源ＶＤＤ２，ＧＮＤ
２と、第３の機能ユニット８Ｂの電源ＶＤＤ３，ＧＮＤ
３との組合わせに対し、ＮＭＯＳＮ１１〜Ｎ２２および
ＰＭＯＳＰ１１〜Ｐ２２と、保護抵抗素子Ｒ１１〜Ｒ３
４とによる保護回路が接続される。この第１の機能ユニ
ット７のＶＤＤ１，ＧＮＤ１と第２の機能ユニット８Ａ
のＶＤＤ２，ＧＮＤ２間のＥＳＤ保護回路９の構成は、
前述した図２の回路と同様であり、また第２の機能ユニ
ット８Ａと第３の機能ユニット８Ｂ間および第１の機能
ユニット７と第３の機能ユニット８Ｂ間の回路について
も、同様の回路構成である。要するに、本実施の形態に
おいては、機能ユニットが３個、電源ＶＤＤおよび接地
ＧＮＤの対が３ペアの場合であり、回路動作についても
前述した図２の場合と同様である。
【００３５】以上、２〜３の実施の形態について説明し
たが、かかる電源ＶＤＤ，接地ＧＮＤのペアが４つ以上
に増えた場合でも、各々の電源，接地パッドに対し、Ｅ
ＳＤ保護回路を１つ追加するだけで容易に実現すること
ができる。
【００３６】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、ノイズを発生する回路とノイズに弱い回
路とが混在するときでも、それぞれの回路の電源パッド
および接地パッド間に接続する通常オフのＮＭＯＳもし
くはＰＭＯＳと、各ＭＯＳのゲートおよびソースもしく
はドレイン間に接続する保護抵抗素子とを設け、高電圧
の印加時にのみかかるＮＭＯＳあるいはＰＭＯＳをオン
させてバイパス経路を作ることにより、静電破壊に対す
る保護を実現するとともに、ノイズに弱い回路でもノイ
ズによって特性を悪化させることを防止できるという効
果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す半導体集積回路装
置の構成図である。
【図２】本発明の他の実施の形態を示す半導体集積回路
装置の構成図である。
【図３】本発明のまた別の実施の形態を示す半導体集積
回路装置の構成図である。
【図４】図３におけるＥＳＤ保護回路の具体的構成図で
ある。
【図５】従来の一例を示す半導体集積回路装置の構成図
である。
【図６】従来の他の例を示す半導体集積回路装置の構成
図である。
【図７】従来のまた別の例を示す半導体集積回路装置の
構成図である。
【符号の説明】
１ 半導体集積回路 ２ デジタル回路 ３ アナログ回路 ４，５ 信号パッド ６ 信号線 ７ 第１の機能ユニット ８，８Ａ 第２の機能ユニット ８Ｂ 第３の機能ユニット ９ ＥＳＤ保護回路 Ｒ１〜Ｒ８，Ｒ１１〜Ｒ３４ 保護抵抗素子 Ｎ１〜〜Ｎ４，Ｎ１１〜Ｎ２２ ＮＭＯＳトランジス
タ Ｐ１〜〜Ｐ４，Ｐ１１〜Ｐ２２ ＰＭＯＳトランジス
タ ＶＤＤ，ＶＤＤ１，ＶＤＤ２，ＶＤＤ３ 電源パッド
（電源線） ＧＮＤ，ＧＮＤ１，ＧＮＤ２，ＧＮＤ３ 接地パッド
（接地線）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ノイズを発生する第１の機能ユニット
    と、ノイズに弱い第２の機能ユニットと、前記第１およ
    び第２の機能ユニットのそれぞれに対応する電源パッド
    および接地パッドと、前記第１および第２の機能ユニッ
    トのそれぞれの前記電源パッドおよび前記接地パッド間
    に接続する通常オフのＮＭＯＳもしくはＰＭＯＳと、前
    記ＮＭＯＳもしくはＰＭＯＳのゲートおよびソースもし
    くはドレイン間に接続する保護抵抗素子とを有し、高電
    圧の印加時にのみ前記ＮＭＯＳあるいはＰＭＯＳをオン
    させてバイパス経路を作ることを特徴とする半導体集積
    回路装置。
  2. 【請求項２】 前記第１の機能ユニットはデジタル回路
    を用い、前記第２の機能ユニットはアナログ回路を用い
    た請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記第１の機能ユニットおよび前記第２
    の機能ユニットの前記電源パッドおよび前記接地パッド
    間に接続する前記ＮＭＯＳもしくはＰＭＯＳは、一対の
    ＮＭＯＳもしくは一対のＰＭＯＳあるいはＮＭＯＳ，Ｐ
    ＭＯＳのペアにより形成する請求項１記載の半導体集積
    回路装置。
  4. 【請求項４】 前記第１の機能ユニットおよび前記第２
    の機能ユニットの前記電源パッドおよび前記接地パッド
    間に接続する前記ＮＭＯＳもしくはＰＭＯＳは、供給す
    る電源電圧の違いにより通常オフの１個のＭＯＳにより
    形成した請求項１記載の半導体集積回路装置。
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