JP3479032B2 - 半導体集積回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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-
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- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
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Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル回路
とアナログ回路とを同一半導体基板上に形成したディジ
タル・アナログ混載型の半導体集積回路に関し、特にデ
ィジタル信号処理回路やＡ/Ｄコンバータを内蔵した微
小アナログ信号を扱うＣＭＯＳ(相補型金属酸化膜半導
体)型固体撮像装置等のディジタル・アナログ混載型の半
導体集積回路に関する。
とアナログ回路とを同一半導体基板上に形成したディジ
タル・アナログ混載型の半導体集積回路に関し、特にデ
ィジタル信号処理回路やＡ/Ｄコンバータを内蔵した微
小アナログ信号を扱うＣＭＯＳ(相補型金属酸化膜半導
体)型固体撮像装置等のディジタル・アナログ混載型の半
導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴って、シ
ステムを同一基板上に形成するシステムオンチップ化が
進められ、従来は別チップで実現することが多かったデ
ィジタル回路とアナログ回路とを同一基板上に形成する
ディジタル・アナログ混載型の半導体集積回路も使用さ
れるようになってきている。
ステムを同一基板上に形成するシステムオンチップ化が
進められ、従来は別チップで実現することが多かったデ
ィジタル回路とアナログ回路とを同一基板上に形成する
ディジタル・アナログ混載型の半導体集積回路も使用さ
れるようになってきている。
【０００３】このようなディジタル・アナログ混載型の
半導体集積回路においては、ディジタル回路が動作する
際に発生するディジタル雑音が、電源やグランドや基板
等を介してアナログ回路の動作に悪影響を与えることが
問題となっている。
半導体集積回路においては、ディジタル回路が動作する
際に発生するディジタル雑音が、電源やグランドや基板
等を介してアナログ回路の動作に悪影響を与えることが
問題となっている。
【０００４】これは、主に以下のような理由による。す
なわち、ディジタル回路には、高集積化および低消費電
力化のために、一般的にはＣＭＯＳ回路が用いられてい
る。そして、このＣＭＯＳ回路においては、その出力が
反転する際に負荷容量を充放電する充放電電流や、素子
内部で電源からグランドへ流れる貫通電流が、ごく短期
間だけ流れる。そのために、ディジタル回路内部ではク
ロックのレベルが変化した直後に大きな電源電流が流
れ、その後クロックのレベルが変化するまでは殆ど電流
は流れない。
なわち、ディジタル回路には、高集積化および低消費電
力化のために、一般的にはＣＭＯＳ回路が用いられてい
る。そして、このＣＭＯＳ回路においては、その出力が
反転する際に負荷容量を充放電する充放電電流や、素子
内部で電源からグランドへ流れる貫通電流が、ごく短期
間だけ流れる。そのために、ディジタル回路内部ではク
ロックのレベルが変化した直後に大きな電源電流が流
れ、その後クロックのレベルが変化するまでは殆ど電流
は流れない。
【０００５】このような急激な電源電流の変化によっ
て、電源電圧が変動したり、トランジスタの拡散層と半
導体基板との間に形成される接合容量がトランジスタの
動作に応じてチャージ/デスチャージされ、これらの変
動が半導体基板を介してアナログ回路の動作に悪影響を
及ぼし、ノイズとなって現れるのである。
て、電源電圧が変動したり、トランジスタの拡散層と半
導体基板との間に形成される接合容量がトランジスタの
動作に応じてチャージ/デスチャージされ、これらの変
動が半導体基板を介してアナログ回路の動作に悪影響を
及ぼし、ノイズとなって現れるのである。
【０００６】図６は、ディジタル・アナログ混載型の半
導体集積回路として代表的な従来のＡ/Ｄコンバータ内
蔵ＣＭＯＳ型固体撮像装置のブロック図である。図中、
タイミングジェネレータ１は、センサ２を駆動する各種
のセンサ駆動パルスを発生すると同時に、Ａ/Ｄコンバ
ータ３駆動用の基本クロックADCKをも発生する。このよ
うな集積回路の場合には、上述したように、Ａ/Ｄコン
バータ３の動作によって発生するノイズ成分が、センサ
２の微小アナログ信号成分に混入する場合が多いのであ
る。
導体集積回路として代表的な従来のＡ/Ｄコンバータ内
蔵ＣＭＯＳ型固体撮像装置のブロック図である。図中、
タイミングジェネレータ１は、センサ２を駆動する各種
のセンサ駆動パルスを発生すると同時に、Ａ/Ｄコンバ
ータ３駆動用の基本クロックADCKをも発生する。このよ
うな集積回路の場合には、上述したように、Ａ/Ｄコン
バータ３の動作によって発生するノイズ成分が、センサ
２の微小アナログ信号成分に混入する場合が多いのであ
る。
【０００７】その場合の対策としては、例えば配線パタ
ーンやピン配置等を工夫する方法の他に、アナログ回路
とディジタル回路とを動作させるためのクロック信号の
位相を相対的にシフトさせる方法がある。ところが、ク
ロック位相をシフトさせようとしても、実際には装置内
部の配線抵抗や浮遊容量等によってクロック位相のシフ
ト量が変化するため、最適なクロック位相差を設計前に
予測することは非常に困難である。
ーンやピン配置等を工夫する方法の他に、アナログ回路
とディジタル回路とを動作させるためのクロック信号の
位相を相対的にシフトさせる方法がある。ところが、ク
ロック位相をシフトさせようとしても、実際には装置内
部の配線抵抗や浮遊容量等によってクロック位相のシフ
ト量が変化するため、最適なクロック位相差を設計前に
予測することは非常に困難である。
【０００８】そこで、このような問題に対処するため
に、特開平６‐２８３９９９号公報に開示されているよ
うな半導体集積回路装置が提案されている。この半導体
集積回路装置においては、予め、幾通りかのクロック位
相差を発生させるクロック位相差発生回路を用意してお
く。そして、試作段階で、正弦波発生器とスペクトルア
ナライザとを接続して、アナログ回路のノイズが最も少
なくなるクロック位相差を発生するクロック位相差発生
回路を選択する。そして、量産段階においては、正弦波
発生器とスペクトルアナライザとを外し、試作段階での
マスク構成に対して１枚のマスクのみを変更して、上記
選択されたクロック位相差発生回路のみを活性化させる
ように配線パターンを固定するのである。
に、特開平６‐２８３９９９号公報に開示されているよ
うな半導体集積回路装置が提案されている。この半導体
集積回路装置においては、予め、幾通りかのクロック位
相差を発生させるクロック位相差発生回路を用意してお
く。そして、試作段階で、正弦波発生器とスペクトルア
ナライザとを接続して、アナログ回路のノイズが最も少
なくなるクロック位相差を発生するクロック位相差発生
回路を選択する。そして、量産段階においては、正弦波
発生器とスペクトルアナライザとを外し、試作段階での
マスク構成に対して１枚のマスクのみを変更して、上記
選択されたクロック位相差発生回路のみを活性化させる
ように配線パターンを固定するのである。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路装置においては、以下のような問題
がある。すなわち、一旦あるクロック位相差発生回路を
選択してしまえば、製造段階において、そのクロック位
相差発生回路のみが活性化するように配線パターンを固
定してしまうため、その後クロック位相差が変更される
ことはないのである。ところが、集積回路を製造する過
程のうえで、当然ながらトランジスタ特性あるいは抵抗
値の製造バラツキ等が発生し、設計上では同じクロック
位相差発生回路であったとしても、必ずしも常に一定の
クロック位相差を発生するとは限らない。寧ろ、実際に
は同じクロック位相差を発生する方がまれである。
来の半導体集積回路装置においては、以下のような問題
がある。すなわち、一旦あるクロック位相差発生回路を
選択してしまえば、製造段階において、そのクロック位
相差発生回路のみが活性化するように配線パターンを固
定してしまうため、その後クロック位相差が変更される
ことはないのである。ところが、集積回路を製造する過
程のうえで、当然ながらトランジスタ特性あるいは抵抗
値の製造バラツキ等が発生し、設計上では同じクロック
位相差発生回路であったとしても、必ずしも常に一定の
クロック位相差を発生するとは限らない。寧ろ、実際に
は同じクロック位相差を発生する方がまれである。
【００１０】したがって、上述のような半導体集積回路
装置においては、必ずしも、常時、ノイズ成分が最も少
なくなるようなクロック位相差発生回路を選択している
ことにはならないのである。
装置においては、必ずしも、常時、ノイズ成分が最も少
なくなるようなクロック位相差発生回路を選択している
ことにはならないのである。
【００１１】そこで、この発明の目的は、トランジスタ
特性や抵抗値等に製造バラツキが発生しても、常にアナ
ログ回路のノイズ成分が最小になるようにディジタル回
路へのクロック位相を調整することができる半導体集積
回路を提供することにある。
特性や抵抗値等に製造バラツキが発生しても、常にアナ
ログ回路のノイズ成分が最小になるようにディジタル回
路へのクロック位相を調整することができる半導体集積
回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、第１クロック信号に基づいて動作する
アナログ回路と,第１クロック信号と同じ周期の第２ク
ロック信号に基づいて動作するデジタル回路とが,同一
半導体基板上に形成された半導体集積回路において、上
記第１クロック信号および第２クロック信号の何れか一
方の位相を他方の位相に対して異なる値だけ相対的にシ
フトする複数の位相シフト回路と、上記アナログ回路で
発生するノイズ成分を測定するノイズ測定回路を上記半
導体基板上に備えたことを特徴としている。
め、この発明は、第１クロック信号に基づいて動作する
アナログ回路と,第１クロック信号と同じ周期の第２ク
ロック信号に基づいて動作するデジタル回路とが,同一
半導体基板上に形成された半導体集積回路において、上
記第１クロック信号および第２クロック信号の何れか一
方の位相を他方の位相に対して異なる値だけ相対的にシ
フトする複数の位相シフト回路と、上記アナログ回路で
発生するノイズ成分を測定するノイズ測定回路を上記半
導体基板上に備えたことを特徴としている。
【００１３】上記構成によれば、夫々の位相シフト回路
が選択された際にアナログ回路で発生したノイズ成分を
ノイズ測定回路で測定することによって、上記ノイズ成
分を最小値にするような位相シフト回路を選定すること
が可能になる。したがって、製造段階で、各半導体集積
回路毎にトランジスタ特性や抵抗値にバラツキが生じて
も、上記選定された位相シフト回路を固定的に選択する
ことによって、以後、上記アナログ回路で発生するノイ
ズ成分が最小に抑えられる。
が選択された際にアナログ回路で発生したノイズ成分を
ノイズ測定回路で測定することによって、上記ノイズ成
分を最小値にするような位相シフト回路を選定すること
が可能になる。したがって、製造段階で、各半導体集積
回路毎にトランジスタ特性や抵抗値にバラツキが生じて
も、上記選定された位相シフト回路を固定的に選択する
ことによって、以後、上記アナログ回路で発生するノイ
ズ成分が最小に抑えられる。
【００１４】また、この発明の半導体集積回路は、上記
複数の位相シフト回路を順次入れ換えて選択する選択制
御手段と、上記夫々の位相シフト回路が選択された際に
測定された上記ノイズ成分のうちの最小値を求め,上記
ノイズ成分が最小値を呈した際に選択されていた位相シ
フト回路のみを固定的に選択して位相シフト値を設定す
る位相シフト設定手段を上記半導体基板上に備えること
が望ましい。
複数の位相シフト回路を順次入れ換えて選択する選択制
御手段と、上記夫々の位相シフト回路が選択された際に
測定された上記ノイズ成分のうちの最小値を求め,上記
ノイズ成分が最小値を呈した際に選択されていた位相シ
フト回路のみを固定的に選択して位相シフト値を設定す
る位相シフト設定手段を上記半導体基板上に備えること
が望ましい。
【００１５】上記構成によれば、選択制御手段および位
相シフト設定手段の動作によって、複数の位相シフト回
路の中から上記アナログ回路で発生するノイズ成分を最
小にする位相シフト回路が求められ、当該位相シフト回
路のみが固定的に選択されて以後の位相シフト値が設定
される。したがって、製造段階で、各半導体集積回路毎
にトランジスタ特性や抵抗値にバラツキが生じても、以
後、上記アナログ回路で発生するノイズ成分が最小に抑
えられる。
相シフト設定手段の動作によって、複数の位相シフト回
路の中から上記アナログ回路で発生するノイズ成分を最
小にする位相シフト回路が求められ、当該位相シフト回
路のみが固定的に選択されて以後の位相シフト値が設定
される。したがって、製造段階で、各半導体集積回路毎
にトランジスタ特性や抵抗値にバラツキが生じても、以
後、上記アナログ回路で発生するノイズ成分が最小に抑
えられる。
【００１６】また、この発明の半導体集積回路は、上記
位相シフト回路の個数をｋ(ｋ：正の整数)個とし、上記
ノイズ測定回路を,上記位相シフト回路の個数ｋに対応
して上記ノイズ成分をｋ回の測定するように成すことが
望ましい。
位相シフト回路の個数をｋ(ｋ：正の整数)個とし、上記
ノイズ測定回路を,上記位相シフト回路の個数ｋに対応
して上記ノイズ成分をｋ回の測定するように成すことが
望ましい。
【００１７】上記構成によれば、上記複数の位相シフト
回路の順次選択と上記ノイズ成分の測定値読み出しと
を、同期させることが可能になる。したがって、上記位
相シフト回路の順次選択を行う選択制御手段によって、
上記ノイズ測定回路による測定結果の読み出しを制御す
ることが可能になる。
回路の順次選択と上記ノイズ成分の測定値読み出しと
を、同期させることが可能になる。したがって、上記位
相シフト回路の順次選択を行う選択制御手段によって、
上記ノイズ測定回路による測定結果の読み出しを制御す
ることが可能になる。
【００１８】また、この発明の半導体集積回路は、電源
が投入されてから第１所定時間が経過すると上記選択制
御手段の動作を開始させる動作開始制御手段を備えるこ
とが望ましい。
が投入されてから第１所定時間が経過すると上記選択制
御手段の動作を開始させる動作開始制御手段を備えるこ
とが望ましい。
【００１９】上記構成によれば、上記複数の位相シフト
回路の順次選択が、動作開始制御手段によって、電源投
入後に安定動作になるための第１所定時間が経過した後
に開始される。したがって、上記アナログ回路で発生す
るノイズ成分を最小にする位相シフト回路が、安定して
選定される。
回路の順次選択が、動作開始制御手段によって、電源投
入後に安定動作になるための第１所定時間が経過した後
に開始される。したがって、上記アナログ回路で発生す
るノイズ成分を最小にする位相シフト回路が、安定して
選定される。
【００２０】また、この発明の半導体集積回路は、上記
選択制御手段による上記位相シフト回路の順次選択が終
了してから第２所定時間を計時し、上記第２所定時間が
経過すると上記選択制御手段を動作させる計時手段を備
えて、上記位相シフト回路の順次選択を上記第２所定時
間の間隔で繰り返し行うことが望ましい。
選択制御手段による上記位相シフト回路の順次選択が終
了してから第２所定時間を計時し、上記第２所定時間が
経過すると上記選択制御手段を動作させる計時手段を備
えて、上記位相シフト回路の順次選択を上記第２所定時
間の間隔で繰り返し行うことが望ましい。
【００２１】上記構成によれば、上記ノイズ成分を最小
にする位相シフト値の設定が、第２所定時間の間隔で繰
り返し行われる。したがって、動作期間中に、温度上昇
や電源電圧の変動によって、上記電源が投入されて第１
所定時間が経過した際に設定された位相シフト値にずれ
が生じても、常に、上記アナログ回路で発生するノイズ
成分が最小に抑えられる。
にする位相シフト値の設定が、第２所定時間の間隔で繰
り返し行われる。したがって、動作期間中に、温度上昇
や電源電圧の変動によって、上記電源が投入されて第１
所定時間が経過した際に設定された位相シフト値にずれ
が生じても、常に、上記アナログ回路で発生するノイズ
成分が最小に抑えられる。
【００２２】また、この発明の半導体集積回路は、上記
アナログ回路を固体撮像素子アレイとし、上記ノイズ測
定回路によって測定されるノイズ成分を,上記固体撮像
素子アレイから出力される１水平有効期間中の遮光され
た領域の映像信号に重畳されたノイズ成分とし、上記選
択制御手段による上記位相シフト回路の順次選択を,垂
直期間に同期して行うことが望ましい。
アナログ回路を固体撮像素子アレイとし、上記ノイズ測
定回路によって測定されるノイズ成分を,上記固体撮像
素子アレイから出力される１水平有効期間中の遮光され
た領域の映像信号に重畳されたノイズ成分とし、上記選
択制御手段による上記位相シフト回路の順次選択を,垂
直期間に同期して行うことが望ましい。
【００２３】上記構成によれば、垂直同期信号によって
上記選択制御手段が動作されて、位相シフト回路の順次
選択および遮光された領域の映像信号に重畳されたノイ
ズ成分の測定が行われる。そして、上記位相シフト設定
手段によって、上記ノイズ成分が最小になるように位相
シフト値が設定される。したがって、製造段階で、各半
導体集積回路毎にトランジスタ特性や抵抗値にバラツキ
が生じても、以後、固体撮像素子アレイから出力される
映像信号に重畳されたノイズ成分が最小に抑えられる。
上記選択制御手段が動作されて、位相シフト回路の順次
選択および遮光された領域の映像信号に重畳されたノイ
ズ成分の測定が行われる。そして、上記位相シフト設定
手段によって、上記ノイズ成分が最小になるように位相
シフト値が設定される。したがって、製造段階で、各半
導体集積回路毎にトランジスタ特性や抵抗値にバラツキ
が生じても、以後、固体撮像素子アレイから出力される
映像信号に重畳されたノイズ成分が最小に抑えられる。
【００２４】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞図１は、本実施の形態の半導体集積
回路におけるブロック図である。本半導体集積回路１１
は、Ａ/Ｄコンバータ内蔵ＣＭＯＳ型固体撮像装置の集
積回路であり、タイミングジェネレータ１２から出力さ
れるＡ/Ｄコンバータ１４駆動用の基本クロック信号ADC
K1の位相をＡ/Ｄコンバータ１４の出力信号に含まれる
ノイズ成分を最小化する位相にシフトしたクロック信号
ADCK2を発生するクロック発生回路１３を内蔵してい
る。そして、タイミングジェネレータ１２からのセンサ
駆動パルス信号(基本クロック信号ADCK1と同じ周期)に
従って駆動されるセンサ１５の各固体撮像素子からのア
ナログ映像信号を、Ａ/Ｄコンバータ１４によってＡ/Ｄ
変換してディジタル映像信号を出力するのである。
態により詳細に説明する。 ＜第１実施の形態＞図１は、本実施の形態の半導体集積
回路におけるブロック図である。本半導体集積回路１１
は、Ａ/Ｄコンバータ内蔵ＣＭＯＳ型固体撮像装置の集
積回路であり、タイミングジェネレータ１２から出力さ
れるＡ/Ｄコンバータ１４駆動用の基本クロック信号ADC
K1の位相をＡ/Ｄコンバータ１４の出力信号に含まれる
ノイズ成分を最小化する位相にシフトしたクロック信号
ADCK2を発生するクロック発生回路１３を内蔵してい
る。そして、タイミングジェネレータ１２からのセンサ
駆動パルス信号(基本クロック信号ADCK1と同じ周期)に
従って駆動されるセンサ１５の各固体撮像素子からのア
ナログ映像信号を、Ａ/Ｄコンバータ１４によってＡ/Ｄ
変換してディジタル映像信号を出力するのである。
【００２５】すなわち、本実施の形態においては、上記
第１クロック信号をセンサ駆動パルス信号で構成し、上
記アナログ回路をセンサ１５で構成し、上記第２クロッ
ク信号を基本クロック信号ADCK1で構成し、上記ディジ
タル回路をＡ/Ｄコンバータ１４で構成するのである。
第１クロック信号をセンサ駆動パルス信号で構成し、上
記アナログ回路をセンサ１５で構成し、上記第２クロッ
ク信号を基本クロック信号ADCK1で構成し、上記ディジ
タル回路をＡ/Ｄコンバータ１４で構成するのである。
【００２６】図３は、上記Ａ/Ｄコンバータ１４から出
力されるディジタル映像信号のタイミング図である。図
３(a)は、垂直同期パルス信号ＶＤであり、１画面の期
間であるＶ期間を表すパルス信号である。尚、Ｈ期間は
１水平期間を表す。図３(b)は、Ａ/Ｄコンバータ１４か
らのディジタル映像信号を示す。このディジタル映像信
号には映像信号成分とブランキング信号成分とが含まれ
る。そのうち、映像信号成分の中には一般には遮光され
た領域の映像信号成分(以下、遮光映像信号成分と略称
する)が含まれているため、ノイズ成分の評価としては
この遮光映像信号成分のみを扱うのが適当である。図３
(c)は、ウインドウパルス信号WINDであり、通常の映像
信号成分におけるＨ期間の端に位置する遮光映像信号成
分を抜き出すための窓掛期間を設定する。ウインドウパ
ルス信号WINDによって抜き出だされた遮光映像信号成分
は本来一定値の筈であるが、実際にはノイズ成分が重畳
されて種々の値を持つ。
力されるディジタル映像信号のタイミング図である。図
３(a)は、垂直同期パルス信号ＶＤであり、１画面の期
間であるＶ期間を表すパルス信号である。尚、Ｈ期間は
１水平期間を表す。図３(b)は、Ａ/Ｄコンバータ１４か
らのディジタル映像信号を示す。このディジタル映像信
号には映像信号成分とブランキング信号成分とが含まれ
る。そのうち、映像信号成分の中には一般には遮光され
た領域の映像信号成分(以下、遮光映像信号成分と略称
する)が含まれているため、ノイズ成分の評価としては
この遮光映像信号成分のみを扱うのが適当である。図３
(c)は、ウインドウパルス信号WINDであり、通常の映像
信号成分におけるＨ期間の端に位置する遮光映像信号成
分を抜き出すための窓掛期間を設定する。ウインドウパ
ルス信号WINDによって抜き出だされた遮光映像信号成分
は本来一定値の筈であるが、実際にはノイズ成分が重畳
されて種々の値を持つ。
【００２７】図２は、図１におけるクロック発生回路１
３の具体的構成の一例を示すブロック図である。このク
ロック発生回路１３は、上記基本クロック信号ADCK1の
入力端子とクロック信号ADCK2の出力端子との間に並列
に接続された第１〜第ｋクロック位相差発生回路１６〜
１８と、ｋカウンタ１９と、最大値保持回路２０と、最
小値保持回路２１と、第１〜第ｋレジスタ２２〜２４
と、比較回路２５と、選択回路２６で概略構成される。
また、最大値保持回路２０と最小値保持回路２１と減算
器３０とで、ノイズ測定回路２７を構成している。
３の具体的構成の一例を示すブロック図である。このク
ロック発生回路１３は、上記基本クロック信号ADCK1の
入力端子とクロック信号ADCK2の出力端子との間に並列
に接続された第１〜第ｋクロック位相差発生回路１６〜
１８と、ｋカウンタ１９と、最大値保持回路２０と、最
小値保持回路２１と、第１〜第ｋレジスタ２２〜２４
と、比較回路２５と、選択回路２６で概略構成される。
また、最大値保持回路２０と最小値保持回路２１と減算
器３０とで、ノイズ測定回路２７を構成している。
【００２８】上記構成のクロック発生回路１３は、次の
ように動作する。先ず、電源が投入されると、スタート
回路２８は、動作安定のために所定時間Ｔ１経過した後
にｋカウンタ１９の動作を開始させる。通常、所定時間
Ｔ１は、集積回路の設計内容にもよるが、数msecから数
百msecの程度に選ばれることが一般的である。ｋカウン
タ１９は、ｋ個の垂直同期パルスＶＤをカウントアップ
して終了する。その際に、例えば、２番目の垂直同期パ
ルスＶＤをカウントした場合には、第２クロック位相差
発生回路１７とクロック信号ADCK2の出力端子との間に
介設された２番目のスイッチ２９をオンして、第２クロ
ック位相差発生回路１７を選択する。それと同時に、減
算器３０と各レジスタ２２〜２４との間に介設されたス
イッチ群３１の２番目のスイッチ３２をオンして、減算
器３０からの差分値Ｅ2を第２レジスタ２３に書き込ま
せる。その場合に、減算器３０には、ウインドウパルス
信号WINDのレベルが「Ｈ」の間だけオンするスイッチ３３
によって取り込まれた上記遮光映像信号成分の最大値
(最大値保持回路２０の保持内容)と最小値(最小値保持
回路２１の保持内容)とが入力される。したがって、１
Ｖ期間中における遮光映像信号成分の最大値と最小値と
の差分値Ｅが、上記ノイズ成分として第２レジスタ２３
に書き込まれるのである。ここで、「ｋ」は、予め用意さ
れているクロック位相差発生回路１６〜１８の総数であ
り、先に述べた特開平６-２８３９９９号公報に種々の
回路が提案されている。
ように動作する。先ず、電源が投入されると、スタート
回路２８は、動作安定のために所定時間Ｔ１経過した後
にｋカウンタ１９の動作を開始させる。通常、所定時間
Ｔ１は、集積回路の設計内容にもよるが、数msecから数
百msecの程度に選ばれることが一般的である。ｋカウン
タ１９は、ｋ個の垂直同期パルスＶＤをカウントアップ
して終了する。その際に、例えば、２番目の垂直同期パ
ルスＶＤをカウントした場合には、第２クロック位相差
発生回路１７とクロック信号ADCK2の出力端子との間に
介設された２番目のスイッチ２９をオンして、第２クロ
ック位相差発生回路１７を選択する。それと同時に、減
算器３０と各レジスタ２２〜２４との間に介設されたス
イッチ群３１の２番目のスイッチ３２をオンして、減算
器３０からの差分値Ｅ2を第２レジスタ２３に書き込ま
せる。その場合に、減算器３０には、ウインドウパルス
信号WINDのレベルが「Ｈ」の間だけオンするスイッチ３３
によって取り込まれた上記遮光映像信号成分の最大値
(最大値保持回路２０の保持内容)と最小値(最小値保持
回路２１の保持内容)とが入力される。したがって、１
Ｖ期間中における遮光映像信号成分の最大値と最小値と
の差分値Ｅが、上記ノイズ成分として第２レジスタ２３
に書き込まれるのである。ここで、「ｋ」は、予め用意さ
れているクロック位相差発生回路１６〜１８の総数であ
り、先に述べた特開平６-２８３９９９号公報に種々の
回路が提案されている。
【００２９】そして、１Ｖ期間の終了時には垂直同期パ
ルスＶＤによってｋカウンタ１９のカウント値がアップ
するので、次の１Ｖ期間は、第３クロック位相差発生回
路を選択すると同時に、最大値保持回路２０および最小
値保持回路２１の内容をリセットする。そして、ウイン
ドウパルス信号WINDに基づいて上記遮光映像信号成分の
みを取り込み、その最大値と最小値とを保持し、その差
分値Ｅ3を第３レジスタに書き込む。
ルスＶＤによってｋカウンタ１９のカウント値がアップ
するので、次の１Ｖ期間は、第３クロック位相差発生回
路を選択すると同時に、最大値保持回路２０および最小
値保持回路２１の内容をリセットする。そして、ウイン
ドウパルス信号WINDに基づいて上記遮光映像信号成分の
みを取り込み、その最大値と最小値とを保持し、その差
分値Ｅ3を第３レジスタに書き込む。
【００３０】以後、この動作が繰り返されて、ｋＶ期間
の終了時には、ｋカウンタ１９からのカウント終了パル
スＣＦによって比較回路２５および選択回路２６の動作
が開始される。そして、比較回路２５によって、差分値
Ｅ1〜Ｅkのうちの最小値(ノイズ成分が最小)を呈する差
分値Ｅjの番号ｊ(＝１,…,ｋ)が求められて、選択回路
２６に出力される。そうすると、選択回路２６は、第１
〜第ｋクロック位相差発生回路１６〜１８とクロックAD
CK2の出力端子との間に介設されたｋ個のスイッチ群３
４のうちｊ番目のスイッチのみをオンし、他の総てのス
イッチをオフにして、第ｊ位相差発生回路を常に選択す
るように動作するのである。
の終了時には、ｋカウンタ１９からのカウント終了パル
スＣＦによって比較回路２５および選択回路２６の動作
が開始される。そして、比較回路２５によって、差分値
Ｅ1〜Ｅkのうちの最小値(ノイズ成分が最小)を呈する差
分値Ｅjの番号ｊ(＝１,…,ｋ)が求められて、選択回路
２６に出力される。そうすると、選択回路２６は、第１
〜第ｋクロック位相差発生回路１６〜１８とクロックAD
CK2の出力端子との間に介設されたｋ個のスイッチ群３
４のうちｊ番目のスイッチのみをオンし、他の総てのス
イッチをオフにして、第ｊ位相差発生回路を常に選択す
るように動作するのである。
【００３１】こうすることによって、製造上において各
Ａ/Ｄコンバータ内蔵ＣＭＯＳ型固体撮像装置毎にトラ
ンジスタ特性のバラツキや抵抗値のバラツキが生じて
も、各装置毎に、アナログ回路であるセンサ１５からの
アナログ映像信号のノイズ成分を最小にする最適なクロ
ック位相差発生回路を選択できるのである。
Ａ/Ｄコンバータ内蔵ＣＭＯＳ型固体撮像装置毎にトラ
ンジスタ特性のバラツキや抵抗値のバラツキが生じて
も、各装置毎に、アナログ回路であるセンサ１５からの
アナログ映像信号のノイズ成分を最小にする最適なクロ
ック位相差発生回路を選択できるのである。
【００３２】すなわち、本実施の形態においては、上記
選択制御手段をｋカウンタ１９とスイッチ群３４とで構
成し、上記位相シフト設定手段を比較回路２５と選択回
路２６とスイッチ群３４とで構成し、上記動作開始制御
手段をスタート回路２８で構成するのである。
選択制御手段をｋカウンタ１９とスイッチ群３４とで構
成し、上記位相シフト設定手段を比較回路２５と選択回
路２６とスイッチ群３４とで構成し、上記動作開始制御
手段をスタート回路２８で構成するのである。
【００３３】上述したように、本実施の形態において
は、タイミングジェネレータ１２からのＡ/Ｄコンバー
タ１４用の基本クロック信号ADCK1の位相をシフトし
て、クロック信号ADCK2を発生するクロック発生回路１
３を内蔵する。
は、タイミングジェネレータ１２からのＡ/Ｄコンバー
タ１４用の基本クロック信号ADCK1の位相をシフトし
て、クロック信号ADCK2を発生するクロック発生回路１
３を内蔵する。
【００３４】上記クロック発生回路１３には、基本クロ
ック信号ADCK1の位相を異なる所定値だけシフトさせ
て、クロック信号ADCK2としてＡ/Ｄコンバータ１４に供
給するｋ個のクロック位相差発生回路１６〜１８を設け
る。そして、電源が投入されると、ｋカウンタ１９によ
って、ｋ個のクロック位相差発生回路１６〜１８を順次
選択し、その都度Ａ/Ｄコンバータ１４からのディジタ
ル映像信号中の遮光映像信号成分の最大値と最小値との
差分値(ノイズ成分)Ｅを求めて第１〜第ｋレジスタ２２
〜２４に格納する。そして、比較回路２５によって、ｋ
個の差分値Ｅを比較して最小値の番号ｊを求め、選択回
路２６によって、ｊ番目のクロック位相差発生回路(す
なわち、Ａ/Ｄコンバータ１４の出力信号に含まれるノ
イズ成分を最小にするクロック位相差発生回路)のみを
固定的に選択するようにしている。
ック信号ADCK1の位相を異なる所定値だけシフトさせ
て、クロック信号ADCK2としてＡ/Ｄコンバータ１４に供
給するｋ個のクロック位相差発生回路１６〜１８を設け
る。そして、電源が投入されると、ｋカウンタ１９によ
って、ｋ個のクロック位相差発生回路１６〜１８を順次
選択し、その都度Ａ/Ｄコンバータ１４からのディジタ
ル映像信号中の遮光映像信号成分の最大値と最小値との
差分値(ノイズ成分)Ｅを求めて第１〜第ｋレジスタ２２
〜２４に格納する。そして、比較回路２５によって、ｋ
個の差分値Ｅを比較して最小値の番号ｊを求め、選択回
路２６によって、ｊ番目のクロック位相差発生回路(す
なわち、Ａ/Ｄコンバータ１４の出力信号に含まれるノ
イズ成分を最小にするクロック位相差発生回路)のみを
固定的に選択するようにしている。
【００３５】したがって、製造段階で、個々のＡ/Ｄコ
ンバータ内蔵ＣＭＯＳ型固体撮像装置毎にトランジスタ
特性や抵抗値にバラツキが生じたとしても、各装置別
に、センサ１５の出力信号に含まれるノイズ成分が最小
になるように基本クロック信号ADCK1の位相をシフトし
たクロック信号ADCK2をＡ/Ｄコンバータ１４に供給でき
るのである。
ンバータ内蔵ＣＭＯＳ型固体撮像装置毎にトランジスタ
特性や抵抗値にバラツキが生じたとしても、各装置別
に、センサ１５の出力信号に含まれるノイズ成分が最小
になるように基本クロック信号ADCK1の位相をシフトし
たクロック信号ADCK2をＡ/Ｄコンバータ１４に供給でき
るのである。
【００３６】＜第２実施の形態＞図１におけるクロック
発生回路１３の構成は、図２に示す構成に限定されるも
のではない。本実施の形態は、クロック発生回路１３の
他の回路構成に関するものである。
発生回路１３の構成は、図２に示す構成に限定されるも
のではない。本実施の形態は、クロック発生回路１３の
他の回路構成に関するものである。
【００３７】図４は、図１におけるクロック発生回路１
３の上記第１実施の形態とは異なる構成を示すブロック
図である。図４において、第１〜第ｋクロック位相差発
生回路４１〜４３,スイッチ群４４,スタート回路４５,
ｋカウンタ４６,スイッチ４７,スイッチ群５１,第１〜
第ｋレジスタ５２〜５４,比較回路５５および選択回路
５６は、図２に示す上記第１実施の形態における第１〜
第ｋクロック位相差発生回路１６〜１８,スイッチ群３
４,スタート回路２８,ｋカウンタ１９,スイッチ３３,ス
イッチ群３１,第１〜第ｋレジスタ２２〜２４,比較回路
２５および選択回路２６と同じ構成を有している。
３の上記第１実施の形態とは異なる構成を示すブロック
図である。図４において、第１〜第ｋクロック位相差発
生回路４１〜４３,スイッチ群４４,スタート回路４５,
ｋカウンタ４６,スイッチ４７,スイッチ群５１,第１〜
第ｋレジスタ５２〜５４,比較回路５５および選択回路
５６は、図２に示す上記第１実施の形態における第１〜
第ｋクロック位相差発生回路１６〜１８,スイッチ群３
４,スタート回路２８,ｋカウンタ１９,スイッチ３３,ス
イッチ群３１,第１〜第ｋレジスタ２２〜２４,比較回路
２５および選択回路２６と同じ構成を有している。
【００３８】本実施の形態においては、上記Ａ/Ｄコン
バータ１４からのディジタル映像信号に含まれるノイズ
成分の測定を、ディジタル映像信号における上記遮光映
像信号成分の最大値と最小値との差ではなく、１Ｖ期間
における全遮光映像信号成分の分散σ2を算出すること
によって行う。
バータ１４からのディジタル映像信号に含まれるノイズ
成分の測定を、ディジタル映像信号における上記遮光映
像信号成分の最大値と最小値との差ではなく、１Ｖ期間
における全遮光映像信号成分の分散σ2を算出すること
によって行う。
【００３９】すなわち、本実施の形態においては、ノイ
ズ測定回路５０をメモリ４８とσ2値計算回路４９とで
構成するのである。そして、メモリ４８は、ウインドウ
パルス信号WINDのレベルが「Ｈ」の間だけオンするスイッ
チ４７によって取り込まれた１Ｖ期間分の上記遮光映像
信号成分の総てを保持する。また、σ2値計算回路４９
は、垂直同期信号ＶＤをトリガとして１Ｖ期間分の上記
遮光映像信号成分の分散σ2を算出するのである。ここ
で、上記分散σ2値とは σ2＝(２乗平均−平均値の２乗) を表している。
ズ測定回路５０をメモリ４８とσ2値計算回路４９とで
構成するのである。そして、メモリ４８は、ウインドウ
パルス信号WINDのレベルが「Ｈ」の間だけオンするスイッ
チ４７によって取り込まれた１Ｖ期間分の上記遮光映像
信号成分の総てを保持する。また、σ2値計算回路４９
は、垂直同期信号ＶＤをトリガとして１Ｖ期間分の上記
遮光映像信号成分の分散σ2を算出するのである。ここ
で、上記分散σ2値とは σ2＝(２乗平均−平均値の２乗) を表している。
【００４０】こうして算出された分散σ2は、上記第１
〜第ｋレジスタ５２〜５４のうちｋカウンタ４６によっ
て選択されたレジスタに書き込まれるのである。その後
は、上記第１実施の形態の場合と同様にして、第１〜第
ｋクロック位相差発生回路４１〜４３のうち最も発生す
るノイズ成分の少ないクロック位相差発生回路のみを固
定的に選択するのである。
〜第ｋレジスタ５２〜５４のうちｋカウンタ４６によっ
て選択されたレジスタに書き込まれるのである。その後
は、上記第１実施の形態の場合と同様にして、第１〜第
ｋクロック位相差発生回路４１〜４３のうち最も発生す
るノイズ成分の少ないクロック位相差発生回路のみを固
定的に選択するのである。
【００４１】＜第３実施の形態＞上記第２実施の形態の
ごとく、上記ノイズ成分の測定方法として種々の方法が
考えられる。しかしながら、クロック発生回路１３の動
作期間においては、温度が上昇したりあるいは電源電圧
が変動したりする場合があり、その場合には上記第１,
第２実施の形態でもトランジスタ特性の変動が発生して
しまう。このように、必ずしも動作初期に選択したクロ
ック位相差発生回路が、最適なクロック位相差発生回路
であるとは限らない場合が生ずる。
ごとく、上記ノイズ成分の測定方法として種々の方法が
考えられる。しかしながら、クロック発生回路１３の動
作期間においては、温度が上昇したりあるいは電源電圧
が変動したりする場合があり、その場合には上記第１,
第２実施の形態でもトランジスタ特性の変動が発生して
しまう。このように、必ずしも動作初期に選択したクロ
ック位相差発生回路が、最適なクロック位相差発生回路
であるとは限らない場合が生ずる。
【００４２】本実施の形態は、このような場合に対処で
きるクロック発生回路に関するものである。上記第１,
第２実施の形態におけるクロック発生回路１３の場合に
は、電源を投入して安定した後の初期状態のｋＶ期間に
おいてのみ最適なクロック位相差発生回路を選択してい
る。これに対して、本実施の形態におけるクロック発生
回路の場合には、初期にｋＶ期間において最適な位相差
発生回路を選択した後に、さらに所定期間(Ｔ２)後に再
びｋＶ期間において最適な位相差発生回路を選択するの
である。
きるクロック発生回路に関するものである。上記第１,
第２実施の形態におけるクロック発生回路１３の場合に
は、電源を投入して安定した後の初期状態のｋＶ期間に
おいてのみ最適なクロック位相差発生回路を選択してい
る。これに対して、本実施の形態におけるクロック発生
回路の場合には、初期にｋＶ期間において最適な位相差
発生回路を選択した後に、さらに所定期間(Ｔ２)後に再
びｋＶ期間において最適な位相差発生回路を選択するの
である。
【００４３】図５は、本実施の形態におけるクロック発
生回路６１の回路構成を示す図である。図５において、
第１〜第ｋクロック位相差発生回路６２〜６４,スイッ
チ群６５,スタート回路６６,ｋカウンタ６８,スイッチ
６９,最大値保持回路７０,最小値保持回路７１,減算器
７２,ノイズ測定回路７３,スイッチ群７４,第１〜第ｋ
レジスタ７５〜７７,比較回路７８および選択回路７９
は、図２に示す上記第１実施の形態における第１〜第ｋ
クロック位相差発生回路１６〜１８,スイッチ群３４,ス
タート回路２８,ｋカウンタ１９,スイッチ３３,最大値
保持回路２０,最小値保持回路２１,減算器３０,ノイズ
測定回路２７,スイッチ群３１,第１〜第ｋレジスタ２２
〜２４,比較回路２５及び選択回路２６と同じ構成を有
している。
生回路６１の回路構成を示す図である。図５において、
第１〜第ｋクロック位相差発生回路６２〜６４,スイッ
チ群６５,スタート回路６６,ｋカウンタ６８,スイッチ
６９,最大値保持回路７０,最小値保持回路７１,減算器
７２,ノイズ測定回路７３,スイッチ群７４,第１〜第ｋ
レジスタ７５〜７７,比較回路７８および選択回路７９
は、図２に示す上記第１実施の形態における第１〜第ｋ
クロック位相差発生回路１６〜１８,スイッチ群３４,ス
タート回路２８,ｋカウンタ１９,スイッチ３３,最大値
保持回路２０,最小値保持回路２１,減算器３０,ノイズ
測定回路２７,スイッチ群３１,第１〜第ｋレジスタ２２
〜２４,比較回路２５及び選択回路２６と同じ構成を有
している。
【００４４】本実施の形態においては、所定期間Ｔ２が
経過するとｋカウンタ６８を動作させる上記計時手段と
してのタイマー回路６７を備えている。そして、ｋＶ期
間の終了時にｋカウンタ６８から出力されるカウント終
了パルスＣＦによって、タイマー回路６７をセットす
る。そうすると、上記所定期間Ｔ２が経過した後に再び
ｋカウンタ６８が動作され、再度ｋＶ期間において最適
な位相差発生回路が選択される。以後、この動作が繰り
返されて、上記所定期間Ｔ２が経過する毎に最適な位相
差発生回路が選択されるのである。
経過するとｋカウンタ６８を動作させる上記計時手段と
してのタイマー回路６７を備えている。そして、ｋＶ期
間の終了時にｋカウンタ６８から出力されるカウント終
了パルスＣＦによって、タイマー回路６７をセットす
る。そうすると、上記所定期間Ｔ２が経過した後に再び
ｋカウンタ６８が動作され、再度ｋＶ期間において最適
な位相差発生回路が選択される。以後、この動作が繰り
返されて、上記所定期間Ｔ２が経過する毎に最適な位相
差発生回路が選択されるのである。
【００４５】ところで、通常、上記タイマー回路６７の
所定時間Ｔ２はスタート回路６６の所定時間Ｔ１に比べ
て十分長い。これは、温度上昇や電源電圧の変動が瞬時
におこることはあり得ないためである。
所定時間Ｔ２はスタート回路６６の所定時間Ｔ１に比べ
て十分長い。これは、温度上昇や電源電圧の変動が瞬時
におこることはあり得ないためである。
【００４６】上述のように、本実施の形態においては、
初期にｋＶ期間において最適な位相差発生回路を選択し
た後に、タイマー回路６７によって、さらに所定期間Ｔ
２が経過する毎に最適なクロック位相差発生回路を選択
するようにしている。したがって、Ａ/Ｄコンバータ内
蔵ＣＭＯＳ型固体撮像装置の動作期間中に、温度上昇や
電源電圧の変動によって、上記センサ駆動パルス信号に
対する基本クロック信号ADCK1の最適な位相のずれ量が
変化した場合でも、常にノイズ成分の少ないディジタル
映像信号を出力することが可能になるのである。
初期にｋＶ期間において最適な位相差発生回路を選択し
た後に、タイマー回路６７によって、さらに所定期間Ｔ
２が経過する毎に最適なクロック位相差発生回路を選択
するようにしている。したがって、Ａ/Ｄコンバータ内
蔵ＣＭＯＳ型固体撮像装置の動作期間中に、温度上昇や
電源電圧の変動によって、上記センサ駆動パルス信号に
対する基本クロック信号ADCK1の最適な位相のずれ量が
変化した場合でも、常にノイズ成分の少ないディジタル
映像信号を出力することが可能になるのである。
【００４７】尚、上記各実施の形態においては、上記セ
ンサ１５へのセンサ駆動パルス信号の位相に対するＡ/
Ｄコンバータ１４への基本クロック信号ADCK1の位相を
シフトするようにしている。しかしながら、基本クロッ
ク信号ADCK1の位相に対するセンサ駆動パルス信号の位
相をシフトしても一向に構わない。
ンサ１５へのセンサ駆動パルス信号の位相に対するＡ/
Ｄコンバータ１４への基本クロック信号ADCK1の位相を
シフトするようにしている。しかしながら、基本クロッ
ク信号ADCK1の位相に対するセンサ駆動パルス信号の位
相をシフトしても一向に構わない。
【００４８】また、上記各実施の形態においては、Ａ/
Ｄコンバータ内蔵ＣＭＯＳ型固体撮像装置の場合を例に
挙げて説明したが、一般的なディジタル・アナログ混載
型の半導体集積回路であっても適用できるのは言うまで
もない。
Ｄコンバータ内蔵ＣＭＯＳ型固体撮像装置の場合を例に
挙げて説明したが、一般的なディジタル・アナログ混載
型の半導体集積回路であっても適用できるのは言うまで
もない。
【００４９】
【発明の効果】以上より明らかなように、この発明のデ
ィジタル・アナログ混載型の半導体集積回路は、アナロ
グ回路用の第１クロック信号とデジタル回路用の第２ク
ロック信号との何れか一方の位相を相対的に異なる値だ
けシフトする複数の位相シフト回路と、上記アナログ回
路で発生するノイズ成分を測定するノイズ測定回路を、
上記アナログ回路及びデジタル回路と同一半導体基板上
に備えたので、各位相シフト回路を順次選択した際に発
生する上記ノイズ成分を測定することによって、上記ノ
イズ成分を最小にする位相シフト回路を選定することが
可能になる。
ィジタル・アナログ混載型の半導体集積回路は、アナロ
グ回路用の第１クロック信号とデジタル回路用の第２ク
ロック信号との何れか一方の位相を相対的に異なる値だ
けシフトする複数の位相シフト回路と、上記アナログ回
路で発生するノイズ成分を測定するノイズ測定回路を、
上記アナログ回路及びデジタル回路と同一半導体基板上
に備えたので、各位相シフト回路を順次選択した際に発
生する上記ノイズ成分を測定することによって、上記ノ
イズ成分を最小にする位相シフト回路を選定することが
可能になる。
【００５０】したがって、製造段階で、各半導体集積回
路毎にトランジスタ特性や抵抗値にバラツキが生じて
も、上記選定された位相シフト回路を固定的に選択する
ことによって、以後、上記アナログ回路で発生するノイ
ズ成分を最小に抑えることができる。
路毎にトランジスタ特性や抵抗値にバラツキが生じて
も、上記選定された位相シフト回路を固定的に選択する
ことによって、以後、上記アナログ回路で発生するノイ
ズ成分を最小に抑えることができる。
【００５１】また、この発明の半導体集積回路は、選択
制御手段によって上記複数の位相シフト回路を順次入れ
換えて選択し、位相シフト設定手段によって、上記ノイ
ズ成分を最小にする位相シフト回路のみを固定的に選択
して位相シフト値を設定すれば、製造段階で、各半導体
集積回路毎にトランジスタ特性や抵抗値にバラツキが生
じても、上記位相シフト値を設定した後は、上記アナロ
グ回路で発生するノイズ成分を最小に抑えることができ
る。
制御手段によって上記複数の位相シフト回路を順次入れ
換えて選択し、位相シフト設定手段によって、上記ノイ
ズ成分を最小にする位相シフト回路のみを固定的に選択
して位相シフト値を設定すれば、製造段階で、各半導体
集積回路毎にトランジスタ特性や抵抗値にバラツキが生
じても、上記位相シフト値を設定した後は、上記アナロ
グ回路で発生するノイズ成分を最小に抑えることができ
る。
【００５２】また、この発明の半導体集積回路は、上記
位相シフト回路の個数をｋ(ｋ：正の整数)個とし、上記
ノイズ測定回路によって上記ノイズ成分をｋ回測定する
ようにすれば、上記複数の位相シフト回路の順次選択と
上記ノイズ成分の測定値読み出しとを同期させることが
できる。したがって、上記位相シフト回路の順次選択を
行う選択制御手段によって、上記ノイズ測定回路による
測定結果の読み出しを制御することができる。
位相シフト回路の個数をｋ(ｋ：正の整数)個とし、上記
ノイズ測定回路によって上記ノイズ成分をｋ回測定する
ようにすれば、上記複数の位相シフト回路の順次選択と
上記ノイズ成分の測定値読み出しとを同期させることが
できる。したがって、上記位相シフト回路の順次選択を
行う選択制御手段によって、上記ノイズ測定回路による
測定結果の読み出しを制御することができる。
【００５３】また、この発明の半導体集積回路は、電源
が投入されてから安定動作になるための第１所定時間が
経過すると上記選択制御手段の動作を開始させる動作開
始制御手段を備えれば、上記ノイズ成分を最小にする位
相シフト回路を安定して選定することができる。
が投入されてから安定動作になるための第１所定時間が
経過すると上記選択制御手段の動作を開始させる動作開
始制御手段を備えれば、上記ノイズ成分を最小にする位
相シフト回路を安定して選定することができる。
【００５４】また、この発明の半導体集積回路は、上記
選択制御手段による上記位相シフト回路の順次選択が終
了してから第２所定時間を計時して上記選択制御手段を
動作させる計時手段を備えて、上記位相シフト回路の順
次選択を上記第２所定時間の間隔で繰り返し行うように
すれば、動作期間中に、温度上昇や電源電圧の変動によ
って、上記電源投入後に設定された位相シフト値にずれ
が生じても、常に、上記アナログ回路で発生するノイズ
成分を最小に抑えることができる。
選択制御手段による上記位相シフト回路の順次選択が終
了してから第２所定時間を計時して上記選択制御手段を
動作させる計時手段を備えて、上記位相シフト回路の順
次選択を上記第２所定時間の間隔で繰り返し行うように
すれば、動作期間中に、温度上昇や電源電圧の変動によ
って、上記電源投入後に設定された位相シフト値にずれ
が生じても、常に、上記アナログ回路で発生するノイズ
成分を最小に抑えることができる。
【００５５】また、この発明の半導体集積回路は、上記
アナログ回路を固体撮像素子アレイとし、上記ノイズ成
分を上記固体撮像素子アレイから出力される１水平有効
期間中の遮光された領域の映像信号に重畳されたノイズ
成分とし、上記選択制御手段による上記位相シフト回路
の順次選択を垂直期間に同期して行えば、上記固体撮像
素子アレイからの映像信号に重畳されたノイズ成分を最
小にするように、上記位相シフト値を設定することがで
きる。
アナログ回路を固体撮像素子アレイとし、上記ノイズ成
分を上記固体撮像素子アレイから出力される１水平有効
期間中の遮光された領域の映像信号に重畳されたノイズ
成分とし、上記選択制御手段による上記位相シフト回路
の順次選択を垂直期間に同期して行えば、上記固体撮像
素子アレイからの映像信号に重畳されたノイズ成分を最
小にするように、上記位相シフト値を設定することがで
きる。
【００５６】したがって、製造段階で、各半導体集積回
路毎にトランジスタ特性や抵抗値にバラツキが生じて
も、上記位相シフト値が設定された後は、固体撮像素子
アレイからの映像信号に重畳されたノイズ成分を最小に
抑えることができる。
路毎にトランジスタ特性や抵抗値にバラツキが生じて
も、上記位相シフト値が設定された後は、固体撮像素子
アレイからの映像信号に重畳されたノイズ成分を最小に
抑えることができる。
【図面の簡単な説明】
【図１】 この発明の半導体集積回路としてのＡ/Ｄコ
ンバータ内蔵ＣＭＯＳ型固体撮像装置におけるブロック
図である。
ンバータ内蔵ＣＭＯＳ型固体撮像装置におけるブロック
図である。
【図２】 図１におけるクロック発生回路の具体的なブ
ロック図である。
ロック図である。
【図３】 図１におけるＡ/Ｄコンバータからのディジ
タル映像信号のタイミング図である。
タル映像信号のタイミング図である。
【図４】 図２とは異なるクロック発生回路のブロック
図である。
図である。
【図５】 図２及び図４とは異なるクロック発生回路の
ブロック図である。
ブロック図である。
【図６】 従来のＡ/Ｄコンバータ内蔵ＣＭＯＳ型固体
撮像装置のブロック図である。
撮像装置のブロック図である。
１１…Ａ/Ｄコンバータ内蔵ＣＭＯＳ型固体撮像装置、
１２…タイミングジェネレータ、
１３,６１…クロック発生回路、
１４…Ａ/Ｄコンバータ、
１５…センサ、
１６〜１８,４１〜４３,６２〜６４…第１〜第ｋクロッ
ク位相差発生回路、 １９,４６,６８…ｋカウンタ、 ２０,７０…最大値保持回路、 ２１,７１…最小値保持回路、 ２２〜２４,５２〜５４,７５〜７７…第１〜第ｋレジス
タ、 ２５,５５,７８…比較回路、 ２６,５６,７９…選択回路、 ２７,５０,７３…ノイズ測定回路、 ２８,４５,６６…スタート回路、 ３０,７２…減算器、 ３１,３４,４４,５１,６５,７４…スイッチ群、 ３３,４７,６９…スイッチ、 ４８…メモリ、 ４９…σ2値計算回路、 ６７…タイマー回路。
ク位相差発生回路、 １９,４６,６８…ｋカウンタ、 ２０,７０…最大値保持回路、 ２１,７１…最小値保持回路、 ２２〜２４,５２〜５４,７５〜７７…第１〜第ｋレジス
タ、 ２５,５５,７８…比較回路、 ２６,５６,７９…選択回路、 ２７,５０,７３…ノイズ測定回路、 ２８,４５,６６…スタート回路、 ３０,７２…減算器、 ３１,３４,４４,５１,６５,７４…スイッチ群、 ３３,４７,６９…スイッチ、 ４８…メモリ、 ４９…σ2値計算回路、 ６７…タイマー回路。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/14 Ａ
Claims (6)
- 【請求項１】 第１クロック信号に基づいて動作するア
ナログ回路と、第１クロック信号と同じ周期の第２クロ
ック信号に基づいて動作するデジタル回路とが、同一半
導体基板上に形成された半導体集積回路において、 上記第１クロック信号および第２クロック信号の何れか
一方の位相を他方の位相に対して異なる値だけ相対的に
シフトする複数の位相シフト回路と、 上記アナログ回路で発生するノイズ成分を測定するノイ
ズ測定回路を上記半導体基板上に備えたことを特徴とす
る半導体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路におい
て、 上記複数の位相シフト回路を順次入れ換えて選択する選
択制御手段と、 上記夫々の位相シフト回路が選択された際に測定された
上記ノイズ成分のうちの最小値を求め、上記ノイズ成分
が最小値を呈した際に選択されていた位相シフト回路の
みを固定的に選択して位相シフト値を設定する位相シフ
ト設定手段を上記半導体基板上に備えたことを特徴とす
る半導体集積回路。 - 【請求項３】 請求項２に記載の半導体集積回路におい
て、 上記複数の位相シフト回路の個数はｋ(ｋ：正の整数)個
であり、 上記ノイズ測定回路は、上記位相シフト回路の個数ｋに
対応して上記ノイズ成分をｋ回の測定するようになって
いることを特徴とする半導体集積回路。 - 【請求項４】 請求項２または請求項３に記載の半導体
集積回路において、 電源が投入されてから第１所定時間が経過すると上記選
択制御手段の動作を開始させる動作開始制御手段を備え
たことを特徴とする半導体集積回路。 - 【請求項５】 請求項４に記載の半導体集積回路におい
て、 上記選択制御手段による上記位相シフト回路の順次選択
が終了してから第２所定時間を計時し、上記第２所定時
間が経過すると上記選択制御手段を動作させる計時手段
を備えて、 上記位相シフト回路の順次選択を上記第２所定時間の間
隔で繰り返し行うことを特徴とする半導体集積回路。 - 【請求項６】 請求項２乃至請求項５の何れか一つに記
載の半導体集積回路において、 上記アナログ回路は固体撮像素子アレイであり、 上記ノイズ測定回路によって測定されるノイズ成分は、
上記固体撮像素子アレイから出力される１水平有効期間
中の遮光された領域の映像信号に重畳されたノイズ成分
であり、 上記選択制御手段による上記位相シフト回路の順次選択
は、垂直期間に同期して行われることを特徴とする半導
体集積回路。
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| JP2000184736A JP3479032B2 (ja) | 2000-06-20 | 2000-06-20 | 半導体集積回路 |
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| JP2008135908A (ja) * | 2006-11-28 | 2008-06-12 | Matsushita Electric Ind Co Ltd | 位相調整装置、デジタルカメラおよび位相調整方法 |
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| JP3052767B2 (ja) * | 1995-02-22 | 2000-06-19 | 三菱電機株式会社 | イメージセンサの画像信号処理装置 |
| JP3417719B2 (ja) * | 1995-03-23 | 2003-06-16 | ソニー株式会社 | アナログデイジタル変換方法 |
| KR0172556B1 (ko) * | 1995-12-29 | 1999-03-30 | 김주용 | 백 바이어스 전압 발생 회로 |
| AU1689897A (en) * | 1995-12-29 | 1997-07-28 | Intel Corporation | Cmos imaging device with integrated flash memory image correction circuitry |
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| JPH09321225A (ja) * | 1996-05-30 | 1997-12-12 | Nec Corp | 半導体集積回路装置 |
| US5838372A (en) * | 1996-09-03 | 1998-11-17 | Ohmeda Inc. | Phase clock drive circuit and method for reduction of readout noise in CCDs |
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| JP4071873B2 (ja) * | 1998-09-24 | 2008-04-02 | 富士通株式会社 | 半導体集積回路装置 |
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| US6950044B1 (en) * | 2004-03-31 | 2005-09-27 | Silicon Labs Cp, Inc. | Mixed signal processor with noise management |
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-
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- 2001-06-20 US US09/883,990 patent/US7061530B2/en not_active Expired - Fee Related
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