JP2012147153A - 半導体集積回路およびその動作方法 - Google Patents

Abstract

【課題】予測が困難な動作タイミングで動作するノイズ源等からのノイズを低減する。
【解決手段】半導体集積回路１は、サンプル・ホールド回路1211とＡ／Ｄ変換回路1212とを含むＡ／Ｄ変換器１２１、中央処理ユニット２１、クロック生成ユニット３０、サンプル・ホールド信号生成回路１２３を具備する。校正動作で、サンプル・ホールド信号生成回路１２３はクロック生成ユニット３０のクロック信号φ_Oに応答した複数のクロック信号φ_１〜φ_８をサンプル・ホールド回路に順次に供給して、Ａ／Ｄ変換回路から順次に出力される複数のデジタル信号の解析で低雑音Ａ／Ｄ変換のホールド動作期間のタイミングを複数のクロック信号から選択する。通常動作では、校正動作での選択クロック信号がサンプル・ホールド制御信号φ_SHとしてサンプル・ホールド回路に供給される。
【選択図】図１

Description

本発明は、アナログ・デジタル変換器を搭載した半導体集積回路およびその動作方法に関し、特に事前に予測することが困難な動作タイミングで動作するノイズ源等からのノイズを低減するのに有効な技術に関するものである。

Ａ／Ｄ変換器を内蔵するマイクロコンピュータやマイクロコントローラ等の半導体集積回路においては、外部から供給されるアナログ信号がＡ／Ｄ変換器によってデジタル信号に変換されて、デジタル信号は中央処理ユニット(ＣＰＵ：Central Processing Unit)に供給される。

下記特許文献１には、複数の外部端子から供給される複数のアナログ信号を選択するアナログマルチプレクサが入力端子に接続されたＡ／Ｄ変換器を内蔵するマイクロコンピュータが記載されている。内蔵されたＡ／Ｄ変換器は、サンプルホールド回路の形式のコンパレータ回路とデジタル部と逐次比較レジスタと局部ＤＡ変換器を含む逐次比較型Ａ／Ｄとして構成されている。

半導体集積回路に搭載されたＡ／Ｄ変換器は外部から入力されたアナログ信号を正確にデジタル値に変換する必要があるが、このアナログ信号は半導体集積回路の半導体チップの内部のロジックまたは半導体集積回路を搭載した実装基板上のロジック等から様々なノイズの影響を受けるため、Ａ／Ｄ変換結果のデジタル信号はノイズを含んでしまう。

下記特許文献２には、デジタル・アナログ混載集積回路においてデジタル回路の動作クロックにより発生するノイズによってサンプルホールド回路を含むアナログ回路の信号対雑音比が劣化するのを防止するため、デジタル回路の動作クロックとサンプルホールド回路を含むアナログ回路の動作クロックを、例えば１つの基準クロックから発生させることによって相互に同期させ、かつ論理回路を使用することによってサンプルホールド回路の動作クロックはデジタル回路の動作クロックの変化点から一定期間ずらすよう設定することが記載されている。従って、サンプルホールド回路の動作クロックのタイミングがデジタル回路の動作クロックのタイミングと一致することが回避されるので、サンプルホールド回路は常にノイズの発生しない期間でアナログ信号をホールドできるようになり、アナログ回路の信号対雑音比の劣化を防止すると言う目的を達成できると言うものである。

特開２００５−２６８０５号 公報 特開平１−２０６７２６号 公報

本発明者等は、本発明に先立って、マイクロコンピュータに内蔵されるＡ／Ｄ変換器の開発に従事した。このＡ／Ｄ変換器には高い精度が要求されたために、ノイズの対策が必要となったものである。

従って、本発明に先立って本発明者等によって、上記特許文献２に記載されたノイズ劣化の防止方法が、検討された。しかし、このノイズ劣化の防止方法では、サンプルホールド回路の動作クロックのタイミングとデジタル回路の動作クロックのタイミングのシフト量(ずれ量)は事前に予測された一定期間に論理回路によって設定されるため、事前に予測困難な動作タイミングで動作するノイズ源等からのノイズに関しては、ノイズ劣化を防止できないと言う問題が明らかとされた。すなわち、近年の大規模に集積化された半導体集積回路には種々の高速で動作する高機能モジュールが内蔵されているので、この高機能モジュールの動作クロックのタイミングは事前に予測することが困難である。更に、半導体集積回路外部の実装基板上に搭載された高速動作の高速ロジック等の他の高機能デバイスに関しても、その動作クロックのタイミングは事前に予測することが困難である。

本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。

従って、本発明の目的とするところは、事前に予測することが困難な動作タイミングで動作するノイズ源等からのノイズを低減することにある。

また、本発明の他の目的とするところは、事前に予測することが困難な動作タイミングで動作する半導体集積回路内部の高機能モジュールまたは実装基板上に搭載された高機能デバイス等からのノイズを低減することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、本発明の代表的な実施の形態による半導体集積回路(１)は、サンプル・ホールド回路(１２１１)とＡ／Ｄ変換回路(１２１２)とを含むＡ／Ｄ変換器(１２１)と、中央処理ユニット(２１)とを半導体チップに具備する。

ホールド動作期間の前記サンプル・ホールド回路から前記Ａ／Ｄ変換回路の入力端子にアナログ入力信号(Ｖin)が供給され、前記Ａ／Ｄ変換回路の出力端子からデジタル出力信号(Ｄ₀〜Ｄ_N-1)が生成される。

前記中央処理ユニットは、前記デジタル出力信号のデータ処理を実行する。

前記半導体集積回路は前記半導体チップに、クロック生成ユニット(３０)とサンプル・ホールド信号生成回路(１２３)とを更に具備する。

前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号(φ_CLK)と、前記サンプル・ホールド信号生成回路に供給されるクロック出力信号(φ_O)とを生成する。

前記半導体集積回路の校正動作では、前記サンプル・ホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号(φ_１〜φ_８)を生成して前記サンプル・ホールド回路のサンプル・ホールド制御入力端子に順次に供給する。

前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプル・ホールド回路によってホールドされた複数のアナログ信号を、前記Ａ／Ｄ変換回路が順次に複数のデジタル信号に変換する。

前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記Ａ／Ｄ変換器の低雑音Ａ／Ｄ変換のための前記サンプル・ホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択する。

前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプル・ホールド制御信号(φ_SH)として前記サンプル・ホールド回路に供給され、前記サンプル・ホールド回路により前記サンプル・ホールド制御信号のタイミングでホールドされたアナログ信号を前記Ａ／Ｄ変換回路がＡ／Ｄ変換によって前記デジタル出力信号(Ｄ₀〜Ｄ_N-1)として出力することを特徴とするものである(図１、図２参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明によれば、事前に予測することが困難な動作タイミングで動作するノイズ源等からのノイズを低減することができる。

図１は、本発明の実施の形態１による半導体集積回路１の構成を示す図である。 図２は、図１に示した本発明の実施の形態１の半導体集積回路１において実行されるＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための校正動作を説明するための波形を示す図である。 図３は、図１に示した本発明の実施の形態１の半導体集積回路１において実行されるＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための他の校正動作を説明するための波形を示す図である。 図４は、本発明の実施の形態２による半導体集積回路１の他の構成を示す図である。 図５は、本発明の実施の形態３によるマイクロコントーラユニット(ＭＰＵ)として構成された半導体集積回路１の具体的な構成を示す図である。

１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態は、サンプル・ホールド回路(１２１１)とＡ／Ｄ変換回路(１２１２)とを含むＡ／Ｄ変換器(１２１)と、中央処理ユニット(２１)とを半導体チップに具備する半導体集積回路(１)である。

ホールド動作期間の前記サンプル・ホールド回路から前記Ａ／Ｄ変換回路の入力端子にアナログ入力信号(Ｖin)が供給可能とされ、前記Ａ／Ｄ変換回路の出力端子からＡ／Ｄ変換によるデジタル出力信号(Ｄ₀〜Ｄ_N-1)が生成可能とされる。

前記中央処理ユニットは、前記デジタル出力信号のデータ処理が実行可能とされる。

前記半導体集積回路は前記半導体チップに、クロック生成ユニット(３０)とサンプル・ホールド信号生成回路(１２３)とを更に具備する。

前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号(φ_CLK)と、前記サンプル・ホールド信号生成回路に供給されるクロック出力信号(φ_O)とを生成する。

前記半導体集積回路の校正動作では、前記サンプル・ホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号(φ_１〜φ_８)を生成して前記サンプル・ホールド回路のサンプル・ホールド制御入力端子に順次に供給する。

前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプル・ホールド回路によってホールドされた複数のアナログ信号を、前記Ａ／Ｄ変換回路が順次に複数のデジタル信号に変換する。

前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記Ａ／Ｄ変換器の低雑音Ａ／Ｄ変換のための前記サンプル・ホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択する。

前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプル・ホールド制御信号(φ_SH)として前記サンプル・ホールド回路に供給され、前記サンプル・ホールド回路により前記サンプル・ホールド制御信号のタイミングでホールドされたアナログ信号を前記Ａ／Ｄ変換回路がＡ／Ｄ変換によって前記デジタル出力信号(Ｄ₀〜Ｄ_N-1)として出力することを特徴とするものである(図１、図２参照)。

前記実施の形態によれば、事前に予測することが困難な動作タイミングで動作するノイズ源等からのノイズを低減することができる。

好適な実施の形態では、前記サンプル・ホールド信号生成回路は、可変遅延回路(１２３３)と、前記可変遅延回路を制御する制御ユニット(１２３２)と、前記制御ユニットのための制御レジスタ(１２３１)とを含む。

前記可変遅延回路は、前記クロック出力信号に応答して相互にタイミングの相違する複数のクロック信号(φ_１〜φ_８)を生成する複数の遅延回路(ＤＬ１〜ＤＬ７)と、前記複数のクロック信号がその一端に供給されその他端が前記サンプル・ホールド回路の前記サンプル・ホールド制御入力端子に共通に接続された複数のスイッチ(ＳＷ１〜ＳＷ８)とを含む。

前記校正動作では、前記制御ユニットの制御により前記可変遅延回路の前記複数のスイッチが順次に導通状態に制御されることによって、前記複数のクロック信号が順次に前記サンプル・ホールド制御信号として前記サンプル・ホールド回路の前記サンプル・ホールド制御入力端子に供給される。

前記校正動作での前記複数のデジタル信号の前記解析の実行によって、前記低雑音Ａ／Ｄ変換のための前記ホールド動作期間の前記タイミングを前記複数のクロック信号から選択するための選択データが、前記サンプル・ホールド信号生成回路の前記制御レジスタに格納される。

前記通常動作で、前記サンプル・ホールド信号生成回路の前記制御レジスタに格納された前記選択データに応答して前記制御ユニットは前記可変遅延回路の前記複数のスイッチの選択された１つのスイッチを導通状態に制御して、前記１つのスイッチによって前記クロック信号が前記サンプル・ホールド制御信号として選択され前記サンプル・ホールド回路に供給されることを特徴とするものである(図１、図２参照)。

他の好適な実施の形態では、前記クロック生成ユニットは、前記動作クロック信号を生成する電圧制御発振器(３３)と前記動作クロック信号の分周によって前記クロック出力信号を生成する分周器(３４)とを含むフェーズロックドループ回路(３０)によって構成されたことを特徴とするものである(図１、図４参照)。

更に他の好適な実施の形態では、前記校正動作での前記複数のデジタル信号の前記解析は、前記中央処理ユニットもしくは前記半導体チップに形成されたデジタルシグナルプロセッサ(１２３４)によって実行されることを特徴とするものである(図１、図４参照)。

より好適な実施の形態による前記半導体集積回路は、前記中央処理ユニットまたは前記デジタルシグナルプロセッサによって実行される前記校正動作での前記複数のデジタル信号の前記解析のためのプログラムを格納するメモリを前記半導体チップに更に具備することを特徴とするものである。

他のより好適な実施の形態では、前記プログラムを格納する前記メモリは、不揮発性メモリであることを特徴とするものである。

更に他のより好適な実施の形態では、前記半導体集積回路の電源投入時の初期化シーケンスにおいて、前記校正動作が実行されることを特徴とするものである。

別のより好適な実施の形態では、前記半導体集積回路の通常動作においては、前記通常動作の開始の後に所定時間の動作期間が経過する都度に、前記校正動作が実行されることを特徴とするものである。

具体的な実施の形態では、前記Ａ／Ｄ変換器(１２)は、逐次比較型Ａ／Ｄ変換器とフラッシュ型Ａ／Ｄ変換器とパイプライン型Ａ／Ｄ変換器とΣΔ型Ａ／Ｄ変換器のいずれかによって構成されたことを特徴とするものである。

最も具体的な実施の形態による前記半導体集積回路は前記半導体チップに、複数のアナログ入力端子(ＡＮ０、ＡＮ１…ＡＮ７)から任意に選択された１個のアナログ入力端子の信号をその出力端子に出力可能なアナログマルチプレクサー(１１)を更に具備する。

前記アナログマルチプレクサーの前記出力端子から出力されたアナログ選択出力信号は、前記サンプル・ホールド回路の入力端子に供給可能とされたことを特徴とするものである(図５参照)。

〔２〕本発明の別の観点の代表的な実施の形態は、サンプル・ホールド回路(１２１１)とＡ／Ｄ変換回路(１２１２)とを含むＡ／Ｄ変換器(１２１)と、中央処理ユニット(２１)とを半導体チップに具備する半導体集積回路(１)の動作方法である。

ホールド動作期間の前記サンプル・ホールド回路から前記Ａ／Ｄ変換回路の入力端子にアナログ入力信号(Ｖin)が供給可能とされ、前記Ａ／Ｄ変換回路の出力端子からＡ／Ｄ変換によるデジタル出力信号(Ｄ₀〜Ｄ_N-1)が生成可能とされる。

前記中央処理ユニットは、前記デジタル出力信号のデータ処理が実行可能とされる。

前記半導体集積回路は前記半導体チップに、クロック生成ユニット(３０)とサンプル・ホールド信号生成回路(１２３)とを更に具備する。

前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号(φ_CLK)と、前記サンプル・ホールド信号生成回路に供給されるクロック出力信号(φ_O)とを生成する。

前記半導体集積回路の校正動作では、前記サンプル・ホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号(φ_１〜φ_８)を生成して前記サンプル・ホールド回路のサンプル・ホールド制御入力端子に順次に供給する。

前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプル・ホールド回路によってホールドされた複数のアナログ信号を、前記Ａ／Ｄ変換回路が順次に複数のデジタル信号に変換する。

前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記Ａ／Ｄ変換器の低雑音Ａ／Ｄ変換のための前記サンプル・ホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択する。

前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプル・ホールド制御信号(φ_SH)として前記サンプル・ホールド回路に供給され、前記サンプル・ホールド回路により前記サンプル・ホールド制御信号のタイミングでホールドされたアナログ信号を前記Ａ／Ｄ変換回路がＡ／Ｄ変換によって前記デジタル出力信号(Ｄ₀〜Ｄ_N-1)として出力することを特徴とするものである(図１、図２参照)。

前記実施の形態によれば、事前に予測することが困難な動作タイミングで動作するノイズ源等からのノイズを低減することができる。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《半導体集積回路の構成》
図１は、本発明の実施の形態１による半導体集積回路１の構成を示す図である。

図１に示した本発明の実施の形態１による半導体集積回路１は、アナログ回路１０とデジタル回路２０とフェーズロックドループ(ＰＬＬ：Phase Locked Loop)回路３０とを含んでいる。更に半導体集積回路１は、実装基板上に搭載された他の高機能デバイス１００と電気的に接続可能とされている。この高機能デバイス１００は、ユーザーロジック１１０とクロック発生回路１２０とを含んでいる。

アナログ回路１０はＡ／Ｄ変換器１２を含み、デジタル回路２０は中央処理ユニット(ＣＰＵ)２１と論理回路２２とを含み、フェーズロックドループ回路３０は位相比較器(ＰＣ)３１とチャージポンプ・ローパスフィルタ(ＣＰ＆ＬＰＦ)３２と電圧制御発振器(ＶＣＯ)３３と分周器(１／Ｍ)３４とを含んでいる。

《アナログ回路のＡ／Ｄ変換器》
図１に示すように、アナログ回路１０のＡ／Ｄ変換器１２は、Ａ／Ｄ変換回路１２１とＡ／Ｄ変換データレジスタ１２２とサンプル・ホールド制御信号生成回路１２３とを含み、Ａ／Ｄ変換回路１２１はサンプル・ホールド回路(ＳＨＣ)１２１１とＡ／Ｄ変換コア回路１２１２とを含んでいる。

《サンプル・ホールド回路》
サンプル・ホールド回路１２１１は、ＰチャンネルＭＯＳトランジスタＱｐとＮチャンネルＭＯＳトランジスタＱｎと第１ＣＭＯＳインバータＩｎｖ１と第２ＣＭＯＳインバータＩｎｖ２とサンプリング容量Ｃとを含み、ＰチャンネルＭＯＳトランジスタＱｐのソース・ドレイン電流経路とＮチャンネルＭＯＳトランジスタＱｎのドレイン・ソース電流経路とはアナログ入力端子ＡＮ０１とサンプリング容量Ｃの一端との間に並列に接続され、サンプリング容量Ｃの他端は接地電位に接続されている。

サンプル・ホールド回路１２１１のＮチャンネルＭＯＳトランジスタＱｎのゲート端子には第１ＣＭＯＳインバータＩｎｖ１の出力端子が接続され、ＮチャンネルＭＯＳトランジスタＱｎのゲート端子とＰチャンネルＭＯＳトランジスタＱｐのゲート端子に第２ＣＭＯＳインバータＩｎｖ２の入力端子と出力端子がそれぞれ接続されている。更に第１ＣＭＯＳインバータＩｎｖ１の入力端子には、サンプル・ホールド制御信号生成回路１２３の可変遅延回路(ＶＤＬ)１２３３からのサンプル・ホールド制御信号φ_SHが供給される。

サンプル・ホールド制御信号φ_SHのローレベル期間であるサンプル動作期間では、ＣＭＯＳアナログスイッチのトランジスタＱｐとトランジスタＱｎの両者が導通状態に制御されるので、アナログ入力端子ＡＮ０１のアナログ入力電圧Ｖinがサンプリング容量Ｃの両端間に供給される。このサンプル動作期間では、アナログ入力電圧Ｖinの電圧変化に、サンプリング容量Ｃの両端間のサンプリング電圧の変化が追従する。

サンプル・ホールド制御信号φ_SHのハイレベル期間であるホールド動作期間では、ＣＭＯＳアナログスイッチのトランジスタＱｐとトランジスタＱｎの両者が非導通状態に制御されるので、サンプリング容量Ｃの両端間のホールド電圧はホールド動作期間の直前のサンプル動作期間の最終サンプリング電圧によって決定される。Ａ／Ｄ変換コア回路１２１２に供給されるアナログ入力信号は、このホールド動作期間のサンプル・ホールド回路１２１１のサンプリング容量Ｃの両端間のホールド電圧とされる。

《Ａ／Ｄ変換コア回路》
図１に示すように、Ａ／Ｄ変換コア回路１２１２は、コンパレータ１２１２１と逐次変換レジスタ１２１２２と局部Ｄ／Ａ変換器１２１２３とを含んだ逐次比較型Ａ／Ｄ変換器によって構成されている。

コンパレータ１２１２１は、ホールド動作期間のサンプル・ホールド回路１２１１から非反転入力端子に供給されるアナログ入力電圧Ｖinと局部Ｄ／Ａ変換器１２１２３から反転入力端子に供給されるフィードバックアナログ出力電圧のアナログ電圧比較を実行する。逐次変換レジスタ１２１２２は比較初期値を保持する一方、コンパレータ１２１２１の電圧比較出力信号の比較結果に応答して所定のアルゴリズムに従って保持値を更新する。

更にコンパレータ１２１２１の比較出力信号はＡ／Ｄ変換のデジタル出力信号Ｄ₀〜Ｄ_N-1として逐次比較型Ａ／Ｄ変換器から出力されてＡ／Ｄ変換データレジスタ１２２に格納される一方、局部Ｄ／Ａ変換器１２１２３の入力端子に供給される。その結果、局部Ｄ／Ａ変換器１２１２３は、逐次変換レジスタ１２１２２に保持されたデジタル更新保持値に対応するフィードバックアナログ出力電圧を生成してコンパレータ１２１２１の反転入力端子に供給する。

《サンプル・ホールド制御信号生成回路》
サンプル・ホールド制御信号生成回路１２３は、サンプル・ホールド制御レジスタ１２３１とサンプル・ホールド制御ユニット(ＳＨＣ)１２３２と可変遅延回路(ＶＤＬ)１２３３とによって構成されている。

サンプル・ホールド制御レジスタ１２３１には、デジタル回路２０の中央処理ユニット(ＣＰＵ)２１から生成される制御データがバスＢｕｓを介して格納可能とされている。

サンプル・ホールド制御ユニット１２３２は選択器１２３２１と位相シフタ１２３２２とを含み、選択器１２３２１には中央処理ユニット２１から生成される制御データの遅延選択データが供給され、位相シフタ１２３２２には中央処理ユニット２１から生成される制御データの位相制御データが供給される。

可変遅延回路１２３３は、直列接続の７個のＣＭＯＳ遅延回路ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７と、８個のＣＭＯＳアナログスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８とを含んでいる。

サンプル・ホールド制御ユニット１２３２の位相シフタ１２３２２から生成される第１クロック信号φ_１は第１ＣＭＯＳ遅延回路ＤＬ１の入力端子と第１ＣＭＯＳアナログスイッチＳＷ１の一端に供給され、第１ＣＭＯＳアナログスイッチＳＷ１の他端は第２ＣＭＯＳアナログスイッチＳＷ２乃至第８ＣＭＯＳアナログスイッチＳＷ８の他端とともに可変遅延回路１２３３の出力端子に共通接続される。

第１ＣＭＯＳ遅延回路ＤＬ１の出力端子から生成される第２クロック信号φ_２は、第２ＣＭＯＳ遅延回路ＤＬ２の入力端子と第２ＣＭＯＳアナログスイッチＳＷ２の一端とに供給される。

第２ＣＭＯＳ遅延回路ＤＬ２の出力端子から生成される第３クロック信号φ_３は、第３ＣＭＯＳ遅延回路ＤＬ３の入力端子と第３ＣＭＯＳアナログスイッチＳＷ３の一端とに供給される。

第３ＣＭＯＳ遅延回路ＤＬ３の出力端子から生成される第４クロック信号φ_４は、第４ＣＭＯＳ遅延回路ＤＬ４の入力端子と第４ＣＭＯＳアナログスイッチＳＷ４の一端とに供給される。

第４ＣＭＯＳ遅延回路ＤＬ４の出力端子から生成される第５クロック信号φ_５は、第５ＣＭＯＳ遅延回路ＤＬ５の入力端子と第５ＣＭＯＳアナログスイッチＳＷ５の一端とに供給される。

第５ＣＭＯＳ遅延回路ＤＬ５の出力端子から生成される第６クロック信号φ_６は、第６ＣＭＯＳ遅延回路ＤＬ６の入力端子と第６ＣＭＯＳアナログスイッチＳＷ６の一端とに供給される。

第６ＣＭＯＳ遅延回路ＤＬ６の出力端子から生成される第７クロック信号φ_７は、第７ＣＭＯＳ遅延回路ＤＬ７の入力端子と第７ＣＭＯＳアナログスイッチＳＷ７の一端とに供給される。

第７ＣＭＯＳ遅延回路ＤＬ７の出力端子から生成される第８クロック信号φ_８は、第８ＣＭＯＳアナログスイッチＳＷ８の一端に供給される。

第２クロック信号φ_２は第１クロック信号φ_１より第１ＣＭＯＳ遅延回路ＤＬ１の遅延時間だけ遅延され、第３クロック信号φ_３は第２クロック信号φ_２よりも第２ＣＭＯＳ遅延回路ＤＬ２の遅延時間だけ遅延され、第４クロック信号φ_４は第３クロック信号φ_３よりも第３ＣＭＯＳ遅延回路ＤＬ３の遅延時間だけ遅延され、第５クロック信号φ_５は第４クロック信号φ_４よりも第４ＣＭＯＳ遅延回路ＤＬ４の遅延時間だけ遅延され、第６クロック信号φ_６は第５クロック信号φ_５よりも第５ＣＭＯＳ遅延回路ＤＬ５の遅延時間だけ遅延され、第７クロック信号φ_７は第６クロック信号φ_６よりも第６ＣＭＯＳ遅延回路ＤＬ６の遅延時間だけ遅延され、第８クロック信号φ_８は第７クロック信号φ_７よりも第７ＣＭＯＳ遅延回路ＤＬ７の遅延時間だけ遅延されたものである。また第１ＣＭＯＳ遅延回路ＤＬ１乃至第７ＣＭＯＳ遅延回路ＤＬ７の各遅延時間は、互いに略等しい遅延量に設定されている。

中央処理ユニット２１から供給される制御データとしての遅延選択データに応答してサンプル・ホールド制御信号生成回路１２３のサンプル・ホールド制御ユニット１２３２の選択器１２３２１は、可変遅延回路１２３３の８個のＣＭＯＳアナログスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８のいずれか１個のＣＭＯＳアナログスイッチをオン状態として残りの７個のＣＭＯＳアナログスイッチをオフ状態とするものである。従って、サンプル・ホールド制御信号生成回路１２３の可変遅延回路１２３３から第１クロック信号φ_１〜第８クロック信号φ_８のいずれか１個のクロック信号がサンプル・ホールド制御信号φ_SHとして、Ａ／Ｄ変換器１２のＡ／Ｄ変換コア回路１２１２のサンプル・ホールド回路１２１１の第１ＣＭＯＳインバータＩｎｖ１の入力端子に供給される。

中央処理ユニット２１から供給される制御データとしての位相制御データに応答してサンプル・ホールド制御信号生成回路１２３のサンプル・ホールド制御ユニット１２３２の位相シフタ１２３２２は、フェーズロックドループ回路３０の分周器３４から生成される分周出力信号φoの位相と所定の位相関係を有する第１クロック信号φ_１を生成する。すなわち、例えば、位相制御データがローレベル“０”の場合には、第１クロック信号φ_１の位相は分周出力信号φoの位相と略同一となり、位相制御データがハイレベル“１”の場合には、第１クロック信号φ_１の位相は分周出力信号φoの位相よりも１８０°(＝π)のシフト量分だけ進相となる。これは、分周出力信号φｏの非反転と反転とによって、容易に実現することが可能である。更に、位相シフタ１２３２２から生成される第１クロック信号φ_１のハイレベル期間は、第２クロック信号φ_２〜第８クロック信号φ_８、サンプル・ホールド制御信号φ_SHのハイレベル期間を決定するので、Ａ／Ｄ変換回路１２１のサンプル・ホールド回路１２１１のホールド動作期間を決定する。従って、位相シフタ１２３２２は、その内部に所定のハイレベル期間を有する第１クロック信号φ_１を生成するためのワンショットパルス生成回路を含むものである。

《デジタル回路》
《中央処理ユニット》
デジタル回路２０の中央処理ユニット２１は、図１で図示されていないランダムアクセスメモリ(ＲＡＭ)やフラッシュメモリ等の不揮発性メモリの格納プログラムの実行によって、Ａ／Ｄ変換データレジスタ１２２に格納されたＡ／Ｄ変換回路１２１のデジタル出力信号Ｄ₀〜Ｄ_N-1のデータ処理を実行するものである。

更に本発明の実施の形態１によれば、中央処理ユニット２１はランダムアクセスメモリ(ＲＡＭ)やフラッシュメモリ等の不揮発性メモリの格納された雑音解析プログラムの実行によって、最低ノイズレベルを実現するためのＡ／Ｄ変換器１２のサンプル・ホールド回路１２１１のホールド動作タイミングを決定するものである。すなわち、中央処理ユニット２１による雑音解析プログラムの実行は、Ａ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作を実現するための校正(キャリブレーション)動作となるものである。

《論理回路》
デジタル回路２０の論理回路２２は、種々の論理演算を実行するランダムロジック回路を含むものであり、更に浮動少数点演算ユニット(ＦＰＵ：Floating Point arithmetic Unit)等の高機能アクセラレータを必要に応じて含むものである。

《フェーズロックドループ回路》
フェーズロックドループ回路３０はデジタル回路２０の中央処理ユニット２１と論理回路２２に動作クロック信号φ_CLKを供給するとともにサンプル・ホールド制御信号生成回路１２３のサンプル・ホールド制御ユニット１２３２に分周出力信号φ_Ｏを供給するために、位相比較器３１とチャージポンプ・ローパスフィルタ３２と電圧制御発振器３３と分周器３４とを含むものである。

図１に示したようにフェーズロックドループ回路３０の位相比較器３１の一方の入力端子に実装基板上に搭載された他の高機能デバイス１００のクロック発生回路１２０からの基準クロック信号が外部端子ＴＣＫを介して供給され、位相比較器３１の他方の入力端子に電圧制御発振器３３の出力端子から生成される動作クロック信号φ_CLKが供給される。基準クロック信号と動作クロック信号φ_CLKとの位相差信号が位相比較器３１の出力端子から生成され、チャージポンプ・ローパスフィルタ３２を介して電圧制御発振器３３の制御入力端子に供給される。その結果、デジタル回路２０の中央処理ユニット２１と論理回路２２に供給される動作クロック信号φ_CLKの位相と周波数は、外部端子ＴＣＫに供給される他の高機能デバイス１００のクロック発生回路１２０の基準クロック信号の位相と周波数と一致するものとなる。

《半導体集積回路の動作》
《低雑音Ａ／Ｄ変換動作のための校正動作》
図１に示した本発明の実施の形態１の半導体集積回路１によれば、中央処理ユニット２１による雑音解析プログラムの実行によってＡ／Ｄ変換器１２のサンプル・ホールド回路１２１１が第１クロック信号φ_１〜第８クロック信号φ_８の８種類の全ての動作タイミングのホールド動作を試行して、この８種類のホールド動作によってホールドされた８種類の全てのアナログ入力電圧ＶinのＡ／Ｄ変換がＡ／Ｄ変換コア回路１２１２によって実行される。

８種類の全てのアナログ入力電圧ＶinのＡ／Ｄ変換の結果としての８種類のデジタル出力信号Ｄ₀〜Ｄ_N-1はＡ／Ｄ変換データレジスタ１２２に格納されているので、中央処理ユニット２１はＡ／Ｄ変換データレジスタ１２２に格納されている８種類のデジタル出力信号Ｄ₀〜Ｄ_N-1を相互に比較して相関関係の強いデータをノイズ源からのノイズの影響が少ないＡ／Ｄ変換デジタル出力信号Ｄ₀〜Ｄ_N-1として抽出するものである。すなわち、中央処理ユニット２１は、Ａ／Ｄ変換データレジスタ１２２に格納された８種類のデジタル出力信号の中で多数の略同一値を有するデータをノイズ源のノイズの影響が少ないＡ／Ｄ変換デジタル出力信号として抽出するものである。その一方、中央処理ユニット２１は、Ａ／Ｄ変換データレジスタ１２２に格納された８種類のデジタル出力信号の中で、少数の相互に数値の相違するデータをノイズ源のノイズの影響が大きいものとして無視するものである。

尚、Ａ／Ｄ変換データレジスタ１２２に格納された８種類のデジタル出力信号のノイズの影響を評価する際のアナログ入力電圧Ｖinは、図１に示した本発明の実施の形態１による半導体集積回路１のアナログ入力端子ＡＮ０１に供給される通常動作の各種のアナログセンサーから供給されることが可能である。その理由は、通常のアナログ入力電圧Ｖinの周波数は８種類の第１クロック信号φ_１〜第８クロック信号φ_８の周波数よりも極めて低いので、種類の第１クロック信号φ_１〜第８クロック信号φ_８のサンプリング期間のアナログ入力電圧Ｖinの振幅変化は無視できるためである。しかしながら、種類のデジタル出力信号のノイズの影響を評価する際、一定電圧に維持されたアナログ入力電圧Ｖinをアナログ入力端子ＡＮ０１に供給することもできる。

このように、中央処理ユニット２１はノイズの影響が少ないＡ／Ｄ変換デジタル出力信号Ｄ₀〜Ｄ_N-1として抽出された相関関係の強いデータが得られるホールド動作タイミングを有するクロック信号を、８種類の第１クロック信号φ_１〜第８クロック信号φ_８から選択するものである。従って、中央処理ユニット２１は、最低のノイズレベルを実現するためのＡ／Ｄ変換器１２のサンプル・ホールド回路１２１１のホールド動作タイミングを決定することが可能となる。このようにして中央処理ユニット２１による雑音解析プログラムの実行によって、Ａ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための校正動作を実行することが可能となる。

この校正動作によって決定された最低ノイズレベルの実現のためのホールド動作タイミングを有するクロック信号を８個の第１クロック信号φ_１〜第８クロック信号φ_８から選択する選択制御データは、サンプル・ホールド制御信号生成回路１２３のサンプル・ホールド制御レジスタ１２３１に格納されるものである。

図１に示した本発明の実施の形態１の半導体集積回路１によれば、半導体集積回路１の電源投入時の初期化シーケンスにおいてＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための校正動作を実行するように、ランダムアクセスメモリ(ＲＡＭ)やフラッシュメモリ等の不揮発性メモリに格納されたプログラムによって中央処理ユニット２１が制御される。

《通常動作によるＡ／Ｄ変換器》
更にその後に図１に示した本発明の実施の形態１の半導体集積回路１は、上述した校正動作によって決定された最低ノイズレベルを実現するためのクロック信号のホールド動作タイミングにおいてＡ／Ｄ変換器１２のサンプル・ホールド回路１２１１がホールド動作を実行するように、サンプル・ホールド制御信号生成回路１２３のサンプル・ホールド制御レジスタ１２３１中に格納された制御データの遅延選択データと位相制御データとに応答してサンプル・ホールド制御ユニット１２３２が可変遅延回路(ＶＤＬ)１２３３を制御するものである。

すなわち、Ａ／Ｄ変換器１２の通常動作によるＡ／Ｄ変換では、上述の校正動作により８種類の第１クロック信号φ_１〜第８クロック信号φ_８から選択されたホールド動作タイミングを有するクロック信号をサンプル・ホールド制御信号φ_SHとして使用することによって、Ａ／Ｄ変換器１２のサンプル・ホールド回路１２１１のホールド動作が実行される。

更に図１に示した本発明の実施の形態１の通常動作における半導体集積回路１では、Ａ／Ｄ変換器１２の通常動作の開始の後に所定時間の動作期間が経過する都度に、Ａ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための校正動作を実行するように、ランダムアクセスメモリ(ＲＡＭ)やフラッシュメモリの不揮発性メモリに格納されたプログラムによって中央処理ユニット２１が制御される。

《校正動作の波形図》
図２は、図１に示した本発明の実施の形態１の半導体集積回路１において実行されるＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための校正動作を説明するための波形を示す図である。

図２には、校正動作の半導体集積回路１のＰＬＬ回路３０の電圧制御発振器３３から生成される動作クロック信号φ_CLKが示され、ＰＬＬ回路３０の分周器３４から生成される分周出力信号φoが示され、更にＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の妨害となるノイズNoiseの波形が示されている。

更に図２には、校正動作の半導体集積回路１のサンプル・ホールド制御ユニット１２３２の位相シフタ１２３２２から生成される第１クロック信号φ_１、第１ＣＭＯＳ遅延回路ＤＬ１から生成される第２クロック信号φ_２、第２ＣＭＯＳ遅延回路ＤＬ２の出力端子から生成される第３クロック信号φ_３、第３ＣＭＯＳ遅延回路ＤＬ３の出力端子から生成される第４クロック信号φ_４、第４ＣＭＯＳ遅延回路ＤＬ４の出力端子から生成される第５クロック信号φ_５、第５ＣＭＯＳ遅延回路ＤＬ５の出力端子から生成される第６クロック信号φ_６、第６ＣＭＯＳ遅延回路ＤＬ６の出力端子から生成される第７クロック信号φ_７、第７ＣＭＯＳ遅延回路ＤＬ７の出力端子から生成される第８クロック信号φ_８が示されている。

図２に示した波形図の例では、分周出力信号φoのローレベルからハイレベルへの立ち上りのタイミングで極めて大きな振幅のノイズNoiseが生成される一方、分周出力信号φoのハイレベルからローレベルへの立ち下りのタイミングでも無視できない振幅のノイズNoiseが生成されている。

従って、Ａ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための校正動作では、第２クロック信号φ_２と第３クロック信号φ_３と第４クロック信号φ_４と第６クロック信号φ_６と第７クロック信号φ_７と第８クロック信号φ_８との各クロック信号のハイレベルの動作タイミングをＡ／Ｄ変換器１２のサンプル・ホールド回路１２１１がホールド期間としたＡ／Ｄ変換デジタル出力信号が、略同一値を有してノイズ源のノイズの影響が少ない多数のＡ／Ｄ変換デジタル出力信号として抽出される。その一方で、この校正動作では、第１クロック信号φ_１と第５クロック信号φ_５の各クロック信号のハイレベルの動作タイミングをＡ／Ｄ変換器１２のサンプル・ホールド回路１２１１がホールド期間としたＡ／Ｄ変換デジタル出力信号が、相互に数値が相違してノイズ源のノイズの影響が大きい少数のＡ／Ｄ変換デジタル出力信号として無視される。

従って、校正動作の後の通常動作の半導体集積回路１のＡ／Ｄ変換器１２の通常動作によるＡ／Ｄ変換では、上述の校正動作によって第２クロック信号φ_２と第３クロック信号φ_３と第４クロック信号φ_４と第６クロック信号φ_６と第７クロック信号φ_７と第８クロック信号φ_８とから選択された１つのホールド動作タイミングを有するクロック信号をサンプル・ホールド制御信号φ_SHとして使用することによって、Ａ／Ｄ変換器１２のサンプル・ホールド回路１２１１のホールド動作が実行される。その結果、Ａ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作が実現されることが可能となる。

《校正動作の他の波形図》
図３は、図１に示した本発明の実施の形態１の半導体集積回路１において実行されるＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための他の校正動作を説明するための波形を示す図である。

図３には、半導体集積回路１に集積化された種々の機能モジュールと実装基板上に搭載された他の高機能デバイス１００との動作タイミングを決定する多数のクロック信号ＣＬＫが示され、ＰＬＬ回路３０の分周器３４から生成される分周出力信号φoが示され、更にＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の妨害となるノイズNoiseの波形が示されている。

半導体集積回路１によって最初に実行される校正動作においては、分周器３４の分周出力信号φoがローレベルからハイレベルに変化する時刻Ｔ_１´より以降の時刻Ｔ_１´〜時刻Ｔ_８´の各タイミングで、ノイズの影響が解析される。しかし、時刻Ｔ_１´〜時刻Ｔ_８´の動作期間では多数のクロック信号ＣＬＫと分周出力信号φoとのレベル変化が頻繁に発生しているので、この動作期間では、大きな振幅のノイズNoiseが生成される。従って、この動作期間でホールドされてＡ／Ｄ変換された８種類のデジタル出力信号Ｄ₀〜Ｄ_N-1の全ては、相互に数値が相違するものとなる。この中央処理ユニット２１の解析結果によって、時刻Ｔ_１´〜時刻Ｔ_８´の動作期間では半導体集積回路１の通常動作におけるＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作は不可能であると中央処理ユニット２１によって判定される。

この判定結果に従って、ＰＬＬ回路３０の分周器３４から生成される分周出力信号φoの位相が１８０°(＝π)の分だけ進相となるように制御される。これは、分周出力信号φｏの非反転と反転とによって、容易に実現することが可能である。すなわち、上述した判定結果に応答して、サンプル・ホールド制御ユニット１２３２の位相シフタ１２３２２内部のＣＭＯＳインバータはＰＬＬ回路３０の分周器３４から供給される分周出力信号φoを反転することによって生成した第１クロック信号φ_１を第１ＣＭＯＳ遅延回路ＤＬ１の入力端子と第１ＣＭＯＳアナログスイッチＳＷ１の一端とに供給するものである。

その結果、図３に示すように、時刻Ｔ_１で半導体集積回路１のサンプル・ホールド制御ユニット１２３２の位相シフタ１２３２２から第１クロック信号φ_１が生成され、時刻Ｔ_２で第１ＣＭＯＳ遅延回路ＤＬ１から第２クロック信号φ_２が生成され、時刻Ｔ_３で第２ＣＭＯＳ遅延回路ＤＬ２の出力端子から第３クロック信号φ_３が生成され、時刻Ｔ_４で第３ＣＭＯＳ遅延回路ＤＬ３の出力端子から第４クロック信号φ_４が生成され、時刻Ｔ_５で第４ＣＭＯＳ遅延回路ＤＬ４の出力端子から第５クロック信号φ_５が生成され、時刻Ｔ_６で第５ＣＭＯＳ遅延回路ＤＬ５の出力端子から第６クロック信号φ_６が生成され、時刻Ｔ_７で第６ＣＭＯＳ遅延回路ＤＬ６の出力端子から第７クロック信号φ_７が生成され、時刻Ｔ_８では第７ＣＭＯＳ遅延回路ＤＬ７の出力端子から第８クロック信号φ_８が生成される。

従って、半導体集積回路１によって次に実行される校正動作では、第２クロック信号φ_２と第３クロック信号φ_３と第４クロック信号φ_４と第６クロック信号φ_６と第７クロック信号φ_７と第８クロック信号φ_８との各クロック信号のハイレベルの動作タイミングをＡ／Ｄ変換器１２のサンプル・ホールド回路１２１１がホールド期間としたＡ／Ｄ変換デジタル出力信号が、略同一値を有しノイズ源のノイズの影響が少ない多数のＡ／Ｄ変換デジタル出力信号として抽出される。その一方で、この校正動作では、第１クロック信号φ_１と第５クロック信号φ_５の各クロック信号のハイレベルの動作タイミングをＡ／Ｄ変換器１２のサンプル・ホールド回路１２１１がホールド期間としたＡ／Ｄ変換デジタル出力信号が、相互に数値が相違してノイズ源のノイズの影響が大きい少数のＡ／Ｄ変換デジタル出力信号として無視される。

従って、校正動作の後の通常動作の半導体集積回路１のＡ／Ｄ変換器１２の通常動作によるＡ／Ｄ変換では、上述の校正動作によって第２クロック信号φ_２と第３クロック信号φ_３と第４クロック信号φ_４と第６クロック信号φ_６と第７クロック信号φ_７と第８クロック信号φ_８とから選択された１つのホールド動作タイミングを有するクロック信号をサンプル・ホールド制御信号φ_SHとして使用することによって、Ａ／Ｄ変換器１２のサンプル・ホールド回路１２１１のホールド動作が実行される。その結果、Ａ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作が実現されることが可能となる。

［実施の形態２］
《半導体集積回路の他の構成》
図４は、本発明の実施の形態２による半導体集積回路１の他の構成を示す図である。

図４に示す本発明の実施の形態２による半導体集積回路１が図１に示した本発明の実施の形態１による半導体集積回路１と相違するのは、下記の点である。

すなわち、図４に示す本発明の実施の形態２による半導体集積回路１のサンプル・ホールド制御信号生成回路１２３には、デジタルシグナルプロセッサ(ＤＳＰ)１２３４が追加されている。

このデジタルシグナルプロセッサ１２３４は、中央処理ユニット２１の代わりに、Ａ／Ｄ変換データレジスタ１２２に格納されている８種類のデジタル出力信号Ｄ₀〜Ｄ_N-1を相互に比較して相関関係の強いデータをノイズ源からのノイズの影響が少ないＡ／Ｄ変換デジタル出力信号Ｄ₀〜Ｄ_N-1として抽出するものである。すなわち、デジタルシグナルプロセッサ１２３４は、Ａ／Ｄ変換データレジスタ１２２に格納された８種類のデジタル出力信号の中で多数の略同一値を有するデータをノイズの影響が少ないＡ／Ｄ変換デジタル出力信号として抽出する。その一方、デジタルシグナルプロセッサ１２３４は、Ａ／Ｄ変換データレジスタ１２２に格納された８種類のデジタル出力信号の中で、少数の相互に数値の相違するデータをノイズ源のノイズの影響が大きいものとして無視する。

その後に、デジタルシグナルプロセッサ１２３４はノイズの影響が少ないＡ／Ｄ変換デジタル出力信号Ｄ₀〜Ｄ_N-1として抽出された相関関係の強いデータが得られるホールド動作タイミングを有するクロック信号を８種類の第１クロック信号φ_１〜第８クロック信号φ_８から選択するものである。従って、デジタルシグナルプロセッサ１２３４は、最低ノイズレベルを実現するためのＡ／Ｄ変換器１２のサンプル・ホールド回路１２１１のホールド動作タイミングを決定することが可能となる。このようにデジタルシグナルプロセッサ１２３４による雑音解析プログラムの実行により、Ａ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための校正動作を実行することが可能となる。

図４に示した本発明の実施の形態２の半導体集積回路１によれば、半導体集積回路１の電源投入時の初期化シーケンスにおいてＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための校正動作を実行するように、ランダムアクセスメモリ(ＲＡＭ)やフラッシュメモリ等の不揮発性メモリに格納されたプログラムによってデジタルシグナルプロセッサ１２３４が制御される。

更に図４に示した本発明の実施の形態２の半導体集積回路１では、Ａ／Ｄ変換器１２の通常動作の開始の後に所定時間の動作期間が経過する都度にＡ／Ｄ変換器１２の低雑音Ａ／Ｄ変換動作の実現のための校正動作を実行するように、ランダムアクセスメモリ(ＲＡＭ)やフラッシュメモリの不揮発性メモリに格納されたプログラムによってデジタルシグナルプロセッサ１２３４が制御される。

［実施の形態３］
《半導体集積回路の具体的な構成》
図５は、本発明の実施の形態３によるマイクロコントーラユニット(ＭＰＵ)として構成された半導体集積回路１の具体的な構成を示す図である。

図５に示すように半導体集積回路１の半導体チップのアナログ回路コア１０は、アナログマルチプレクサー(ＭＰＸ)１１とＡ／Ｄ変換器１２とを含んでいる。

《アナログ回路コア》
図５に示すアナログマルチプレクサー(ＭＰＸ)１１の８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７を含み、８チャンネルから任意に選択されたアナログ入力信号が出力端子に出力されることが可能とされている。

図５に示すＡ／Ｄ変換器１２は、図１に示した本発明の実施の形態１による半導体集積回路１や図４に示す本発明の実施の形態２による半導体集積回路１と全く同様に構成されたＡ／Ｄ変換回路１２１とＡ／Ｄ変換データレジスタ１２２とサンプル・ホールド制御信号生成回路１２３を含み、Ａ／Ｄ変換回路１２１はサンプル・ホールド回路１２１１とＡ／Ｄ変換コア回路１２１２とを含んでいる。

更に図５に示すＡ／Ｄ変換器１２は、図１に示した本発明の実施の形態１による半導体集積回路１や図４に示す本発明の実施の形態２による半導体集積回路１と全く同様に、デジタル回路２０の中央処理ユニット２１と論理回路２２とに動作クロック信号φ_CLKを供給するとともにサンプル・ホールド制御信号生成回路１２３に分周出力信号φ_Ｏを供給するためのフェーズロックドループ回路３０を含んでいる。

尚、アナログ回路コア１０には例えば、５ボルトと比較的高い電圧に設定されたアナログ電源電圧ＡＶccが供給される一方、アナログ回路コア１０にはアナログ接地電位ＡＶssが供給される。

《デジタル回路コア》
図５に示す半導体集積回路１の半導体チップのデジタル回路コア２０は、中央処理ユニット(ＣＰＵ)２１と論理回路２２とランダムアクセスメモリ(ＲＡＭ)２４とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とランダムアクセスメモリ(ＲＡＭ)２４とリードオンリーメモリ(ＲＯＭ)２５とバススイッチコントローラ(ＢＳＣ)２６を含んでいる。尚、デジタル回路コア２０には、例えば略１ボルトと比較的低い電圧に設定されたデジタル電源電圧Ｖccが供給される一方、デジタル回路コア２０にはデジタル接地電位Ｖssが供給される。

すなわち、中央処理ユニット(ＣＰＵ)２１にはＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓとを介して、ランダムアクセスメモリ(ＲＡＭ)２４とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２５とバススイッチコントローラ(ＢＳＣ)２６とが接続されている。尚、中央処理ユニット(ＣＰＵ)２１には、ＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓと周辺バスＰｅｒｉｐｈ＿Ｂｕｓとバススイッチコントローラ(ＢＳＣ)２６とを介して、複数の周辺回路Ｐｅｒｉｐｈ＿Ｃｉｒ１、Ｐｅｒｉｐｈ Ｃｉｒ２が接続されている。従って、アナログ回路コア１０のアナログマルチプレクサー(ＭＰＸ)１１で選択されサンプルされた入力アナログ信号がＡ／Ｄ変換器１２によってデジタル信号に変換され、デジタル信号は周辺バスＰｅｒｉｐｈ＿Ｂｕｓ、バススイッチコントローラ(ＢＳＣ)２６、ＣＰＵバスＣＰＵ＿Ｂｕｓを介して中央処理ユニット(ＣＰＵ)２１によって処理されることができる。また、ランダムアクセスメモリ２４とフラッシュ不揮発性メモリデバイス２３とリードオンリーメモリ２５のいずれか１個のメモリには、Ａ／Ｄ変換器１２による最低ノイズレベルのＡ／Ｄ変換の実現のための中央処理ユニット２１もしくはデジタルシグナルプロセッサによって実行される雑音解析プログラムが格納可能とされたものである。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、Ａ／Ｄ変換器１２は、逐次比較型Ａ／Ｄ変換回路にのみ限定されるものではなく、フラッシュ型Ａ／Ｄ変換器とパイプライン型Ａ／Ｄ変換器とΣΔ型Ａ／Ｄ変換器のいずれかによって構成可能であることは言うまでもない。

また、動作クロック信号の生成についても、フェーズロックドループ回路３０にのみ限定されるものではなく、例えば、リングオシレータや周波数電圧変換回路を用いたクロック発振回路を用いて構成することも可能である。

更に中央処理ユニット２１やデジタルシグナルプロセッサによって実行されるランダムアクセスメモリやフラッシュメモリ等の不揮発性メモリの格納された雑音解析プログラムの実行は、サンプル・ホールド制御信号生成回路１２３の可変遅延回路１２３３からの８個の第１クロック信号φ_１〜第８クロック信号φ_８の各クロック信号のハイレベル期間にＡ／Ｄ変換器１２に通常動作の期間に供給されるアナログ入力電圧Ｖinの周波数成分より高い周波数信号成分を有するクロックパルスに起因する雑音成分を高速フーリエ解析等によって解析することでも可能である。

１…半導体集積回路
１０…アナログ回路
１１…アナログマルチプレクサー(ＭＰＸ)
１２…Ａ／Ｄ変換器
１２１…Ａ／Ｄ変換回路
１２１１…サンプル・ホールド回路(ＳＨＣ)
１２１２…Ａ／Ｄ変換コア回路
１２１２１…コンパレータ
１２１２２…逐次変換レジスタ
１２１２３…局部Ｄ／Ａ変換器
Ｄ₀〜Ｄ_N-1…デジタル出力信号
１２２…Ａ／Ｄ変換データレジスタ
１２３…サンプル・ホールド制御信号生成回路
１２３１…サンプル・ホールド制御レジスタ
１２３２…サンプル・ホールド制御ユニット(ＳＨＣ)
１２３３…可変遅延回路(ＶＤＬ)
ＤＬ１〜ＤＬ７…ＣＭＯＳ遅延回路
ＳＷ１〜ＳＷ８…ＣＭＯＳアナログスイッチ
１２３２１…選択器
１２３２２…位相シフタ
２０…デジタル回路
２１…中央処理ユニット(ＣＰＵ)
２２…論理回路
３０…フェーズロックドループ(ＰＬＬ)回路
３１…位相比較器(ＰＣ)
３２…チャージポンプ・ローパスフィルタ(ＣＰ＆ＬＰＦ)
３３…電圧制御発振器(ＶＣＯ)
３４…分周器(１／Ｍ)
φ_CLK…動作クロック信号
φo…分周出力信号
φ_SH…サンプル・ホールド制御信号
φ_１〜φ_８…第１〜第８クロック信号
１００…実装基板上に搭載された高機能デバイス
１１０…ユーザーロジック
１２０…クロック発生回路

Claims (20)

1. サンプル・ホールド回路とＡ／Ｄ変換回路とを含むＡ／Ｄ変換器と、中央処理ユニットとを半導体チップに具備する半導体集積回路であって、
   ホールド動作期間の前記サンプル・ホールド回路から前記Ａ／Ｄ変換回路の入力端子にアナログ入力信号が供給可能とされ、前記Ａ／Ｄ変換回路の出力端子からＡ／Ｄ変換によるデジタル出力信号が生成可能とされ、
   前記中央処理ユニットは、前記デジタル出力信号のデータ処理が実行可能とされ、
   前記半導体集積回路は前記半導体チップに、クロック生成ユニットとサンプル・ホールド信号生成回路とを更に具備して、
   前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号と、前記サンプル・ホールド信号生成回路に供給されるクロック出力信号とを生成して、
   前記半導体集積回路の校正動作では、前記サンプル・ホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号を生成して前記サンプル・ホールド回路のサンプル・ホールド制御入力端子に順次に供給して、
   前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプル・ホールド回路によってホールドされた複数のアナログ信号を、前記Ａ／Ｄ変換回路が順次に複数のデジタル信号に変換して、
   前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記Ａ／Ｄ変換器の低雑音Ａ／Ｄ変換のための前記サンプル・ホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択して、
   前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプル・ホールド制御信号として前記サンプル・ホールド回路に供給され、前記サンプル・ホールド回路により前記サンプル・ホールド制御信号のタイミングでホールドされたアナログ信号を前記Ａ／Ｄ変換回路がＡ／Ｄ変換によって前記デジタル出力信号として出力することを特徴とする半導体集積回路。
2. 請求項１において、
   前記サンプル・ホールド信号生成回路は、可変遅延回路と、前記可変遅延回路を制御する制御ユニットと、前記制御ユニットのための制御レジスタとを含み、
   前記可変遅延回路は、前記クロック出力信号に応答して相互にタイミングの相違する複数のクロック信号を生成する複数の遅延回路と、前記複数のクロック信号がその一端に供給されその他端が前記サンプル・ホールド回路の前記サンプル・ホールド制御入力端子に共通に接続された複数のスイッチとを含み、
   前記校正動作では、前記制御ユニットの制御により前記可変遅延回路の前記複数のスイッチが順次に導通状態に制御されることによって、前記複数のクロック信号が順次に前記サンプル・ホールド制御信号として前記サンプル・ホールド回路の前記サンプル・ホールド制御入力端子に供給され、
   前記校正動作での前記複数のデジタル信号の前記解析の実行によって、前記低雑音Ａ／Ｄ変換のための前記ホールド動作期間の前記タイミングを前記複数のクロック信号から選択するための選択データが、前記サンプル・ホールド信号生成回路の前記制御レジスタに格納され、
   前記通常動作で、前記サンプル・ホールド信号生成回路の前記制御レジスタに格納された前記選択データに応答して前記制御ユニットは前記可変遅延回路の前記複数のスイッチの選択された１つのスイッチを導通状態に制御して、前記１つのスイッチによって前記クロック信号が前記サンプル・ホールド制御信号として選択され前記サンプル・ホールド回路に供給されることを特徴とする半導体集積回路。
3. 請求項２において、
   前記クロック生成ユニットは、前記動作クロック信号を生成する電圧制御発振器と前記動作クロック信号の分周によって前記クロック出力信号を生成する分周器とを含むフェーズロックドループ回路によって構成されたことを特徴とする半導体集積回路。
4. 請求項２において、
   前記校正動作での前記複数のデジタル信号の前記解析は、前記中央処理ユニットもしくは前記半導体チップに形成されたデジタルシグナルプロセッサによって実行されることを特徴とする半導体集積回路。
5. 請求項４において、
   前記半導体集積回路は、前記中央処理ユニットまたは前記デジタルシグナルプロセッサによって実行される前記校正動作での前記複数のデジタル信号の前記解析のためのプログラムを格納するメモリを前記半導体チップに更に具備することを特徴とする半導体集積回路。
6. 請求項５において、
   前記プログラムを格納する前記メモリは、不揮発性メモリであることを特徴とする半導体集積回路。
7. 請求項２において、
   前記半導体集積回路の電源投入時の初期化シーケンスにおいて、前記校正動作が実行されることを特徴とする半導体集積回路。
8. 請求項７において、
   前記半導体集積回路の通常動作においては、前記通常動作の開始の後に所定時間の動作期間が経過する都度に、前記校正動作が実行されることを特徴とする半導体集積回路。
9. 請求項２において、
   前記Ａ／Ｄ変換器は、逐次比較型Ａ／Ｄ変換器とフラッシュ型Ａ／Ｄ変換器とパイプライン型Ａ／Ｄ変換器とΣΔ型Ａ／Ｄ変換器のいずれかによって構成されたことを特徴とする半導体集積回路。
10. 請求項９において、
    前記半導体集積回路は前記半導体チップに、複数のアナログ入力端子から任意に選択された１個のアナログ入力端子の信号をその出力端子に出力可能なアナログマルチプレクサーを更に具備して、
    前記アナログマルチプレクサーの前記出力端子から出力されたアナログ選択出力信号は、前記サンプル・ホールド回路の入力端子に供給可能とされたことを特徴とする半導体集積回路。
11. サンプル・ホールド回路とＡ／Ｄ変換回路とを含むＡ／Ｄ変換器と、中央処理ユニットとを半導体チップに具備する半導体集積回路の動作方法であって、
    ホールド動作期間の前記サンプル・ホールド回路から前記Ａ／Ｄ変換回路の入力端子にアナログ入力信号が供給可能とされ、前記Ａ／Ｄ変換回路の出力端子からＡ／Ｄ変換によるデジタル出力信号が生成可能とされ、
    前記中央処理ユニットは、前記デジタル出力信号のデータ処理が実行可能とされ、
    前記半導体集積回路は前記半導体チップに、クロック生成ユニットとサンプル・ホールド信号生成回路とを更に具備して、
    前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号と、前記サンプル・ホールド信号生成回路に供給されるクロック出力信号とを生成して、
    前記半導体集積回路の校正動作では、前記サンプル・ホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号を生成して前記サンプル・ホールド回路のサンプル・ホールド制御入力端子に順次に供給して、
    前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプル・ホールド回路によってホールドされた複数のアナログ信号を、前記Ａ／Ｄ変換回路が順次に複数のデジタル信号に変換して、
    前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記Ａ／Ｄ変換器の低雑音Ａ／Ｄ変換のための前記サンプル・ホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択して、
    前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプル・ホールド制御信号として前記サンプル・ホールド回路に供給され、前記サンプル・ホールド回路により前記サンプル・ホールド制御信号のタイミングでホールドされたアナログ信号を前記Ａ／Ｄ変換回路がＡ／Ｄ変換によって前記デジタル出力信号として出力することを特徴とする半導体集積回路の動作方法。
12. 請求項１１において、
    前記サンプル・ホールド信号生成回路は、可変遅延回路と、前記可変遅延回路を制御する制御ユニットと、前記制御ユニットのための制御レジスタとを含み、
    前記可変遅延回路は、前記クロック出力信号に応答して相互にタイミングの相違する複数のクロック信号を生成する複数の遅延回路と、前記複数のクロック信号がその一端に供給されその他端が前記サンプル・ホールド回路の前記サンプル・ホールド制御入力端子に共通に接続された複数のスイッチとを含み、
    前記校正動作では、前記制御ユニットの制御により前記可変遅延回路の前記複数のスイッチが順次に導通状態に制御されることによって、前記複数のクロック信号が順次に前記サンプル・ホールド制御信号として前記サンプル・ホールド回路の前記サンプル・ホールド制御入力端子に供給され、
    前記校正動作での前記複数のデジタル信号の前記解析の実行によって、前記低雑音Ａ／Ｄ変換のための前記ホールド動作期間の前記タイミングを前記複数のクロック信号から選択するための選択データが、前記サンプル・ホールド信号生成回路の前記制御レジスタに格納され、
    前記通常動作で、前記サンプル・ホールド信号生成回路の前記制御レジスタに格納された前記選択データに応答して前記制御ユニットは前記可変遅延回路の前記複数のスイッチの選択された１つのスイッチを導通状態に制御して、前記１つのスイッチによって前記クロック信号が前記サンプル・ホールド制御信号として選択され前記サンプル・ホールド回路に供給されることを特徴とする半導体集積回路の動作方法。
13. 請求項１２において、
    前記クロック生成ユニットは、前記動作クロック信号を生成する電圧制御発振器と前記動作クロック信号の分周によって前記クロック出力信号を生成する分周器とを含むフェーズロックドループ回路によって構成されたことを特徴とする半導体集積回路の動作方法。
14. 請求項１２において、
    前記校正動作での前記複数のデジタル信号の前記解析は、前記中央処理ユニットもしくは前記半導体チップに形成されたデジタルシグナルプロセッサによって実行されることを特徴とする半導体集積回路の動作方法。
15. 請求項１４において、
    前記半導体集積回路は、前記中央処理ユニットまたは前記デジタルシグナルプロセッサによって実行される前記校正動作での前記複数のデジタル信号の前記解析のためのプログラムを格納するメモリを前記半導体チップに更に具備することを特徴とする半導体集積回路の動作方法。
16. 請求項１５において、
    前記プログラムを格納する前記メモリは、不揮発性メモリであることを特徴とする半導体集積回路の動作方法。
17. 請求項１２において、
    前記半導体集積回路の電源投入時の初期化シーケンスにおいて、前記校正動作が実行されることを特徴とする半導体集積回路の動作方法。
18. 請求項１７において、
    前記半導体集積回路の通常動作においては、前記通常動作の開始の後に所定時間の動作期間が経過する都度に、前記校正動作が実行されることを特徴とする半導体集積回路の動作方法。
19. 請求項１２において、
    前記Ａ／Ｄ変換器は、逐次比較型Ａ／Ｄ変換器とフラッシュ型Ａ／Ｄ変換器とパイプライン型Ａ／Ｄ変換器とΣΔ型Ａ／Ｄ変換器のいずれかによって構成されたことを特徴とする半導体集積回路の動作方法。
20. 請求項１９において、
    前記半導体集積回路は前記半導体チップに、複数のアナログ入力端子から任意に選択された１個のアナログ入力端子の信号をその出力端子に出力可能なアナログマルチプレクサーを更に具備して、
    前記アナログマルチプレクサーの前記出力端子から出力されたアナログ選択出力信号は、前記サンプル・ホールド回路の入力端子に供給可能とされたことを特徴とする半導体集積回路の動作方法。

Images