JP4492907B2 - Ｐｌｌ回路及びそのロック判定回路並びにテスト方法と装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、位相同期ループ（Phase Locked Loop；「ＰＬＬ」という）回路に関し、特に、ＰＬＬ回路のロック検出回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路のロック検出回路として、例えば、図９に示すような構成が従来より知られている。図１０は、図９に示す回路の動作を説明するためのタイミング図である。なお、図９に示す構成としては、例えば特開昭６４−２４６３０号公報が参照される。
【０００３】
図９を参照すると、位相周波数比較器（Phase Frequency Comparator；ＰＦＣ）１０１と、位相周波数比較器１０１からのＵＰ信号、ＤＯＷＮ信号によりコンデンサ（不図示）への充電、放電電流を制御するチャージポンプ１０２と、コンデンサの電圧を平滑化する低域通過フィルタよりなるループフィルタ１０３と、ローパスフィルタ１０３の出力電圧を制御電圧として入力し発振周波数が可変される電圧制御発振器１０４と、電圧制御発振器１０４の出力をＮ分周する分周器（１／Ｎ）１０５と、を備え、位相周波数比較器１０１は、入力信号Ｘ１と分周器１０５からの分周信号との位相及び周波数を比較する。なお、位相周波数比較器１０１を、入力信号の位相差を検出する位相比較器（Phase Comparator）で置き換えた構成としてもよいことは勿論である。
【０００４】
位相周波数比較器１０１は、入力信号と分周器１０５の出力信号の位相差、周波数差に応じたパルス幅のＵＰ信号、ＤＯＷＮ信号をそれぞれ出力し、ＵＰ信号、ＤＯＷＮ信号は排他的否定論理和（ＥＸＮＯＲ）回路１０６に入力され、ＥＸＮＯＲ回路１０６の出力ＰｃはＤ型フリップフロップ１０８のクロック入力端子ＣＫに入力され、ＥＸＮＯＲ回路１０６の出力を遅延回路１０７でｔｄ遅延させた信号ＰａがＤ型フリップフロップ１０８のデータ入力端子Ｄに入力されており、Ｄ型フリップフロップ１０８は、信号ＰａをＰｃの立ち上がりエッジでサンプルした信号をデータ出力端子Ｑからロック判定信号ＳＬとして出力する。図１０にタイミング図として示したように、位相差が遅延時間ｔｄよりも大きいときは、判定信号ＳＬはＬｏｗレベルを出力して非ロック状態を示し、ロック状態になると、ＵＰパルス、ＤＯＷＮパルスはほとんど出力されないことから、信号Ｐｃのパルス幅は短くなり、このため、位相差が遅延時間ｔｄよりも小さいときは、判定信号ＳＬはＨｉｇｈレベルを出力する。
【０００５】
上記した従来の回路は、遅延時間がｔｄの遅延回路１０７を用いて、ロック状態の判定を行っている。そのため、周囲温度や製造ばらつき等により、遅延回路の遅延時間が変わると、ロックの判定基準も変化してしまい、ロック状態／非ロック状態を正確に判定することができなくなる、という問題点を有している。
【０００６】
また、上記した従来の回路においては、ＰＬＬ回路で生成された信号（入力信号と分周器の出力信号）をモニタしているのではなく、位相比較器のＵＰ／ＤＯＷＮ信号の論理演算結果を遅延時間を比較することでロックを判定しており、位相比較器への入力信号を直接比較してロックを判定しているわけではない。このため、ロック状態の判定が正確であるとは限らず、上記した回路は、ＰＬＬ回路の選別工程に適用することはできない。
【０００７】
さらに、上記した従来の回路においては、ＰＬＬ回路を動作させながら、リアルタイムで、ロック／非ロック状態の正確な判定を行うことは、困難である。
【０００８】
一方、ＰＬＬ回路の出力信号の逓倍数を正確に測定するには、測定器で、直接に、ＰＬＬ回路の出力をその近端で観測する必要があり、テスト時間の増大を招く。また、ＰＬＬ回路の出力を直接に観測するテスト手法（波形観測手法）を、ＬＳＩテスタ等で実現する場合、ＬＳＩテスタのタイミング精度、ピン間スキュー等のＡＣ特性による制約、及び、テストパタンを蓄積するローカルメモリの深さ等（例えばＰＬＬ回路のアンロック状態からロック状態へに到るまでのＰＬＬ回路の出力信号パタンをローカルメモリに取り込む場合、膨大なメモリ容量が必要とされる場合がある）の点からも、正確な判定を行うことは、困難である。
【０００９】
なお、ロック判定にカウンタを用いた技術に関する刊行物として、入力基準信号から計数期間生成回路で計数期間を生成し、ＰＬＬ回路の出力信号をカウンタで該計数期間カウントし、カウント値を比較回路で比較する位相ロック検出回路を開示した特開平１０−３２２２００号公報等の記載も参照される。
【００１０】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題の一つは、ＰＬＬ回路で生成された逓倍信号に基づき、正確に、ロック／非ロック状態を検出するＰＬＬ回路のロック判定回路並びにテスト方法と装置を提供することである。
【００１１】
本発明は、上記課題を解決する手段を提供するほか、後の説明でも明らかとされるように、ロック検出用のカウンタを利用してチャージポンプ等の電流を制御するＰＬＬ回路も提供している。
【００１２】
【課題を解決するための手段】
前記課題を解決する手段を提供する本発明は、入力信号の周波数を逓倍した出力信号を出力するＰＬＬ回路のロック判定回路において、前記入力信号のサイクルを基に定められた第１の計数期間にわたり、前記出力信号のサイクル数を計数し、その計数結果が、前記ＰＬＬ回路の逓倍数と前記計数期間とで定められる第１の値と一致するか否か比較する第１の手段と、前記計数結果から、前記第１の計数期間につづいて前記入力信号のサイクルを基に定められた第２の計数期間にわたり、前記出力信号を１サイクル計数する毎に減算していった結果があらかじめ定められた第２の値と一致するか否か比較する第２の手段と、前記第１及び第２の手段の比較結果がともに一致を示すとき、ロック状態であることを示す判定信号を出力する第３の手段と、を備えている。
【００１３】
本発明は、ＰＬＬ回路の入力信号のサイクルを基に定められた所定の計数期間にわたり、ＰＬＬ回路の出力信号のサイクル数を計数するカウンタと、前記カウンタのカウント値が、前記出力信号の逓倍数と前記計数期間とから定められる値に一致するか否かをビット毎に比較する複数の一致検出回路と、前記複数の一致検出回路に対応して設けられ、前記各一致検出回路の出力に基づき、活性化と非活性化とがそれぞれ制御され、活性状態のとき、それぞれが前記位相比較器の位相比較検出結果に基づき、前記容量を充電及び放電する複数の電流制御回路と、前記カウンタのカウント値の最上位ビットから最下位ビットのうちの任意の一のビットに対応する前記一致検出回路に対して、前記一致検出回路の出力が一致を示す場合、最上位ビット及び前記一のビットよりも上位ビットの各ビットに対応する前記一致検出回路の出力がすべて一致を示す場合にかぎり、前記一のビットに対応する前記一致検出回路の出力を有効とする制御を行う制御回路と、を備え、前記カウンタのカウント値の最上位ビットに対応する前記一致検出回路が不一致状態を示しているときは、最上位ビットから最下位ビットに対応する前記各一致検出回路に対応する前記各電流制御回路はすべて活性状態とされ、前記チャージポンプの電流値は最大値とされ、前記カウンタのカウント値の最上位ビット側から最下位ビット側への順で、逐次、各ビットに対応する前記一致検出回路の出力が一致を示す場合、前記一致検出回路に対応する前記電流制御回路は、活性状態から非活性状態に転ぜられ、非活性状態の前記電流制御回路の電流値の分だけ、前記チャージポンプの電流を下げていき、前記カウンタの最上位ビットから最下位ビットに対応するすべての前記一致検出回路が一致を示すときには、前記複数の電流制御回路はいずれも非活性状態とされ、前記一致検出回路の出力による制御を受けない、少なくとも一つの電流制御回路が前記位相比較器の位相比較結果に基づき、前記容量を充放電する構成としてもよい。
【００１４】
上記課題は、以下の実施の形態の説明からも明らかとされるように、本願特許請求の範囲の各請求項の発明によって達成される。
【００１５】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。図１は、本発明の一実施の形態の基本構成を示す図である。図１を参照すると、ＰＬＬ回路は、入力信号Ｘ１を入力とする位相周波数比較器（ＰＦＣ）（１０１）と、位相周波数比較器１０１からの比較結果信号（ＵＰ／ＤＯＷＮ）に応じて、容量（不図示）の充電／放電を行い、位相周波数差に応じた電圧を生成するチャージポンプ（ＣＰ）（１０２）と、該電圧を平滑化するループフィルタ（ＬＰＦ）（１０３）と、ループフィルタ（１０３）の出力電圧を制御電圧として入力し、該制御電圧に対応した発振周波数の出力信号φ（逓倍信号）を出力する電圧制御発振器（１０４）と、電圧制御発振器（１０４）の出力信号φを分周する分周器（ＤＩＶ）（１０５）と、を備え、位相周波数比較器（１０１）において、入力信号（Ｘ１）と分周器（１０５）の出力信号の位相周波数の差を比較する。図１において、位相周波数比較器（ＰＦＣ）（１０１）は、例えば分周器（１０５）の分周信号の周波数が入力信号（Ｘ１）の周波数より小のとき（及び、分周信号が入力信号（Ｘ１）よりも位相が遅れているとき）、ＵＰパルスを出力し、分周信号に周波数が入力信号（Ｘ１）の周波数よりも大のとき（及び、分周信号が入力信号（Ｘ１）よりも位相が進んでいるとき）、ＤＯＷＮパルスを出力する。なお、位相周波数比較器（ＰＦＣ）（１０１）は、入力信号（Ｘ１）と分周信号のエッジの位相差を検出する位相比較器（Phase Comparetor）で置き換えてもよいことは勿論である。この場合、位相比較器からは位相差に基づく比較結果信号（ＵＰ／ＤＯＷＮ）がチャージポンプ１０２に出力される。
【００１６】
ＰＬＬ回路（１０）のロック判定回路は、"０"値保持レジスタ（２１）と、逓倍数保持レジスタ（２２）と、比較回路（２３）と、アップダウンカウンタ（２４）と、を備えている。
【００１７】
アップダウンカウンタ（２４）は、入力信号（Ｘ１）（又はその分周信号）を、そのアップカウント／ダウンカウント動作を制御する制御信号として制御端子より入力し、この制御信号が第１の論理値のときに、計数信号入力端子より入力される、ＰＬＬ回路（１０）の出力信号（φ）（又はその分周信号）を受けて、カウントアップ動作し、一方、制御信号が第２の論理値のときには、ＰＬＬ回路（１０）の出力信号（φ）（又はその分周信号）を受けてカウントダウン動作する。
【００１８】
比較回路（２３）は、入力信号（Ｘ１）（又はその分周信号）よりなり、アップカウント／ダウンカウント動作を制御する前記制御信号を入力するとともに、アップダウンカウンタ（２４）のカウント値を入力し、ロック状態であるか否かの判定信号を出力するものであり、前記制御信号の第１の論理値から第２の論理値への遷移時点で、アップダウンカウンタ（２４）のカウント値を、逓倍数保持レジスタ（２２）に保持されている、あらかじめ定められた第１の値と一致するか否か比較判定し、一致した場合にアクティブとされる第１の判定信号（不図示）を生成してラッチ出力する。
【００１９】
比較回路（２３）は、つづいて制御信号の第２の論理値から第１の論理値への遷移時点で、アップダウンカウンタ（２４）のカウント値を"０"値保持レジスタ（２１）に保持されている、あらかじめ定められた第２の値と一致するか否か比較判定し、一致した場合にアクティブとされる第２の判定信号（不図示）を生成してラッチ出力し、前記第１、第２の判定信号がともにアクティブのとき、ロック状態であることを示す判定信号を出力する制御を行う。
【００２０】
図２は、本発明の一実施の形態の動作を説明するための図である。この例では、簡単なため図１のＰＬＬ回路（１０）の電圧制御発振器（１０４）は、入力信号（Ｘ１）の周波数を８逓倍した周波数の出力信号（φ）を出力するものとし、入力信号Ｘ１のデューティ比は５０％であるものとする。この場合、図１に示す構成では、デューティ比５０％の入力信号（Ｘ１）がそのまま制御信号として用いられているが、入力信号（Ｘ１）を波形整形回路（図示されない）を介して、比較回路（２３）、アップダウンカウンタ（２４）に制御信号として供給してもよいし、あるいは、入力信号（Ｘ１）を分周器（図示されない）で１／２分周した信号を、比較回路（２３）、及び、アップダウンカウンタ（２４）に、制御信号として供給するようにしてもよい。
【００２１】
図１及び図２を参照すると、アップダウンカウンタ（２４）は、入力信号（Ｘ１）がＨｉｇｈレベルのとき、ＰＬＬ回路（１０）の出力信号（φ）のＨｉｇｈレベル（第１の論理値）からＬｏｗレベル（第２の論理値）への立ち下がりエッジで、カウントアップ動作を行い、「０」、「１」、「２」、「３」、「４」とカウントアップしていく。
【００２２】
そして、入力信号（Ｘ１）がＨｉｇｈレベルからＬｏｗレベルへの立ち下がり遷移を受けて、比較回路（２３）は、アップダウンカウンタ（２４）のカウント値と、逓倍数保持レジスタ（２２）に保持される値「４」とが一致するか比較判定する（図２の「比較判定１」参照）。逓倍数保持レジスタ（２２）には、ＰＬＬ回路（１０）の出力信号の逓倍数と、ＰＬＬ回路（１０）の出力信号（φ）の計数期間とから定められる、値が格納されている。例えば逓倍数が「８」で、入力信号（Ｘ１）の半サイクル期間分、ＰＬＬ回路（１０）の出力信号（φ）の計数する場合、逓倍数保持レジスタ（２２）には、「４」が格納される。
【００２３】
つづいて、入力信号（Ｘ１）がＬｏｗレベルのとき、アップダウンカウンタ２４はカウントダウンモードとなり、ＰＬＬ回路（１０）の出力信号（φ）の立ち下がりエッジで、計数値「４」からカウントダウン動作を行い、「３」、「２」、「１」、「０」とカウントダウンしていく。そして、入力信号（Ｘ１）がＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移を受けて、比較回路（２３）は、アップダウンカウンタ（２４）のカウント値と、"０"値保持レジスタ（２１）の値「０」とが一致するか比較判定する（図２の「比較判定２」参照）。ＰＬＬ回路（１０）がロック状態にあるときは、入力信号（Ｘ１）の半サイクル期間における出力信号（φ）のアップカウント数とダウンカウント数はいずれも「４」となり、「比較判定１」と「比較判定２」はともに一致することから、比較回路（２３）は、「比較判定１」と「比較判定２」がともに、一致を示すときに、ロック状態を示す判定信号を出力する。一方、ＰＬＬ回路（１０）が非ロック（アンロック）状態にあるときは、入力信号（Ｘ１）の半サイクル期間における出力信号（φ）のアップカウント数、及び／又は、ダウンカウント数は「４」とならず、「比較判定１」、及び／又は、「比較判定２」が不一致となることから、比較回路（２３）は、非ロック状態を示す判定信号を出力する。
【００２４】
比較回路（２３）は、好ましくは、図５を参照すると、カウンタ（図１の２４）のカウント値のビットと、第１の値を格納する逓倍数保持レジスタ（２２）の対応するビット同士が互いに一致するか否かをビット毎に検出する複数の一致検出回路（３１１〜３１３）（「第１群の一致検出回路」ともいう）と、第１群の一致検出回路（３１１〜３１３）の出力を入力し、前記第１群の一致検出回路の出力が全て一致を示すときにアクティブとなる信号を出力する第１の論理回路（３２１）と、制御信号（Ｙ１）の第１の論理値から第２の論理値への遷移時点で、第１の論理回路（３２１）の出力をサンプルして前記第１の判定信号として出力する第１のラッチ回路（３３１）と、カウンタ（図１の２４）のカウント値のビットと、前記第２の値を格納する"０"値保持レジスタ（２１）の対応するビット同士が互いに一致するか否かをビット毎に検出する複数の一致検出回路（３１４〜３１６）（「第２群の一致検出回路」ともいう）と、前記第２群の一致検出回路の出力を入力し、前記第２群の一致検出回路の出力が全て一致を示すときアクティブとなる信号を出力する第２の論理回路（３２２）と、制御信号（Ｙ１）の第２の論理値から第１の論理値への遷移時点で、前記第１の論理回路の出力をサンプルして前記第２の判定信号として出力する第２のラッチ回路（３３２）と、第１と第２のラッチ回路の前記第１、及び第２の判定信号を入力とし、前記第１、及び第２の判定信号の論理積出力を判定信号として前記出力端子から出力する論理積回路（３４）よりなる。
【００２５】
本発明の一実施の形態において、比較回路（２３）は、制御信号（Ｙ１）の第１の論理値から第２の論理値への遷移時点で、アップダウンカウンタ（２４）のカウント値が逓倍数保持レジスタ（２２）と一致するか否か比較判定し、一致した場合に、アクティブとされる判定信号を出力し、アップダウンカウンタ（２４）のダウンカウント時、制御信号の第２の論理値から第１の論理値への遷移時点で（カウント値が"０"値保持レジスタ（２１）と一致するか否かの比較判定は行わず）、アップダウンカウンタ（２４）が、リセットされる（ゼロクリア）される構成としてもよい。かかる構成では、アンロック状態からロック状態への検出を行うことができる。
【００２６】
本発明は、別の実施の形態において、図６を参照すると、ＰＬＬ回路の入力信号（Ｘ１）のサイクルを基に定められた所定の計数期間にわたり、出力信号のサイクル数を計数するカウンタ（図１の２４）のカウント値が、逓倍数と計数期間とから定められる値（計数期間が１サイクルのときは、この値は逓倍数となる）に一致するか否かを、ビット毎に比較する複数の一致検出回路（３１１〜３１４）と、複数の一致検出回路（３１１〜３１４）に対応して設けられ、各一致検出回路の出力に基づき、活性化と非活性化とがそれぞれ制御され、活性状態のとき、それぞれが位相周波数比較器の比較検出結果に基づき、前記容量を充電及び放電する複数の電流制御回路（４３１〜４３４）と、を備える。
【００２７】
カウンタ（図１の２４）のカウント値の最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）のうちの任意の一のビットに対応する前記一致検出回路に対して、前記一致検出回路の出力が一致を示す場合、最上位ビット及び前記一のビットよりも上位ビットの各ビットに対応する前記一致検出回路の出力がすべて一致を示す場合にかぎり、前記一のビットに対応する前記一致検出回路の出力を有効とする逐次制御を行う制御回路（論理回路４０１〜４０３と、レジスタ４１１〜４１４）を備えている。この制御回路は、最上位ビットに対応する前記一致検出回路（３１４）の出力が不一致を示すときは、最上位ビットよりも下位のすべてのビットに対応する前記一致検出回路（３１３〜３１１）に対して、前記一致検出回路が出力が一致を示していても、これを無効化し、対応する電流制御回路には伝達しない。
【００２８】
この実施の形態においては、ＰＬＬ回路（１０）の出力信号（φ）を例えば入力信号（Ｘ１）の一周期分、カウンタ（図１の２４）でカウントすることで、カウント値を逓倍数と比較する一致検出回路の比較結果に基づき、ロック状態にどの程度近づいているかを、ＭＳＢ側から逐次比較し（一種のバイナリサーチ法）、判定結果に応じてチャージポンプの電流の大きさを可変することで、ロックに要する時間の短縮を図ることができる。すなわち、カウンタのカウント値の最上位ビット（ＭＳＢ）に対応する一致検出回路（３１４）が不一致状態を示しているときは、最上位ビットから最下位ビットに対応する前記各一致検出回路（３１４〜３１１）に対応する前記各電流制御回路（４３４〜４３１）はすべて活性状態とされ、チャージポンプの電流値は最大値とされる。カウンタ（図１の２４）のカウント値の最上位ビット（ＭＳＢ）側から最下位ビット（ＬＳＢ）側に順に、対応するビットの前記一致検出回路が一致を示すときには、ＭＳＢ側からＬＳＢ側への順で、逐次、対応する電流制御回路が活性状態から非活性状態に転ぜられ、非活性状態となった電流制御回路の電流値の分だけ、チャージポンプの電流を下げていき（図８の電流値Ｉ参照）、カウンタ（図１の２４）のカウント値のＭＳＢからＬＳＢに対応するすべての前記一致検出回路が一致を示すときには、複数の電流制御回路（４３１〜４３４）は非活性状態とされ、一致検出回路の出力による制御を受けない、少なくとも一つの電流制御回路（４２）（チャージポンプ）が、位相周波数比較器（図１の１０１）の比較結果出力（ＵＰ／ＤＯＷＮ）に応じて容量（不図示）を充放電する。
【００２９】
より詳細には、カウンタ（図１の２４）のカウント値のビットと、前記逓倍数Ｎを格納する逓倍数保持レジスタ（図６の２２）の対応するビットとが互いに一致するか否かをビット毎に検出し、一致したとき出力信号をアクティブとする一致検出回路（３１１〜３１４）を、逓倍数Ｎを２進表示したビット数であるＭビット（＝カウンタのカウント値のビット数）分備え（図６ではＭ＝４）、カウンタの第１乃至第Ｍビットに対応する第１乃至第Ｍの一致検出回路の出力を、前記入力信号の遷移エッジに基づきラッチする第１乃至第４のラッチ回路（４１１〜４１４）と、第１乃至Ｍ−１のラッチ回路に対応して設けられた論理回路（４０１〜４０３）と、を備えている。第ｉ（ただし、ｉは１乃至Ｍ−１の整数）の論理回路は、カウンタ（図１の２４）の第ｉビット（ただしｉは１乃至Ｍ−１）に対応する第ｉの一致検出回路(３１ｉ)の出力信号と、第ｉ+1ビットに対応する前記第ｉ+1の一致検出回路(３１ｉ＋１)の出力をラッチする前記第ｉ+1のラッチ回路(４１ｉ＋１)の出力信号とを入力し、前記第ｉ+1のラッチ回路の出力がアクティブであるかインアクティブであるかに応じて、前記第ｉの一致検出回路の出力信号を出力するか（有効とする）、マスクする（固定値を出力し、前記第ｉの一致検出回路の出力信号を出力せず無効とする）制御を行う。
【００３０】
さらに、第１乃至第Ｍ（ただし、図６では、Ｍ＝４）のラッチ回路（４１１〜４１４）に対応して設けられた第１乃至第Ｍの電流制御回路（４３１〜４３４）は、それぞれ、前記第１乃至第Ｍのラッチ回路（４１１〜４１４）の出力信号を制御信号として制御端子Ｃからそれぞれ入力し、制御端子Ｃの制御信号がアクティブのとき、電源ＶＤＤと出力端子Ｏとの間の充電パスに挿入された第１のスイッチ（図７（ｂ）のＰＭ１２）と、出力端子Ｏとグランドの間の放電パスに挿入された第２のスイッチ（図７（ｂ）のＮＭ１２）とを、ともにオフ状態とし、前記制御信号がインアクティブのとき、前記第１、第２のスイッチをオン状態とし、位相周波数比較器（図１の１０１）からの比較結果信号（ＵＰ／ＤＯＷＮ）に基づき、出力端子Ｏへの電源側からの定電流の供給、出力端子Ｏからグランドへの定電流による放電を行う。第１乃至第Ｍの電流制御回路（４３１〜４３４）の出力端子は共通接続され、チャージポンプの容量端子に接続されている。なお、電流制御回路（４３１〜４３４）の出力電流の和電流を、電流制御発振器（ＩＣＯ）の制御電流として用いる構成としてもよいことは勿論である。電流制御発振器（ＩＣＯ）は、例えばループフィルタ（図１の１０３）の出力電圧を、電流（制御電流）に変換し、該電流値に応じて、発振周波数を可変させる構成とされる。
【００３１】
【実施例】
上記した本発明の実施の形態の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００３２】
図３は、本発明の一実施例の構成を示す図である。図３のＰＬＬ回路は、図１に示した構成と同様とされる。ＰＬＬ回路１０の入力信号Ｘ１は、１／２分周器１１で１／２分周され、分周信号Ｙ１がＰＬＬ回路１０に入力信号として入力される。ＰＬＬ回路１０は例えば分周信号Ｙ１の周波数を「２０」逓倍した信号を出力し、ＰＬＬ回路１０の出力信号（２０逓倍）を１／２分周器１２で１／２分周した信号が、出力信号φとして出力される。結果的に、出力信号φの入力信号Ｘ１に対する周波数逓倍数は、入力信号Ｘ１の分周比と、ＰＬＬ回路１０の逓倍数と、出力信号の分周比とから、（１／２）×２０×（１／２）＝５逓倍したものとなる（逓倍数は５）。なお、入力信号Ｘ１の分周比、ＰＬＬ回路１０の逓倍数、出力信号の分周比は、上記数値に限定されるものでないことは勿論である。
【００３３】
図３を参照すると、ロック判定回路２０は、分周信号Ｙ１を、アップカウント／ダウンカウント動作を制御する制御信号Ｙ１として入力し、この制御信号がＨｉｇｈレベルのときに、ＰＬＬ回路１０の１／２分周器１２の出力信号φを受けてカウントアップ動作し、制御信号Ｙ１がＬｏｗレベルのときに、ＰＬＬ回路１０の１／２分周器１２の出力信号φを受けてカウントダウン動作するアップダウンカウンタ２４と、制御信号Ｙ１のＨｉｇｈレベルからＬｏｗレベルへの遷移時点で、アップダウンカウンタ２４のカウント値を、逓倍数保持レジスタ２２に保持されている、あらかじめ定められた第１の値（逓倍数＝５）と一致するか否か比較判定し、一致した場合にアクティブとされる第１の判定信号を生成してラッチ出力し、制御信号Ｙ１のＬｏｗレベルからＨｉｇｈレベルへの遷移時点で、アップダウンカウンタ２４のカウント値を"０"値保持レジスタ２１に保持されている、あらかじめ定められた第２の値（零値）と一致するか否か比較判定し、一致した場合にアクティブとされる第２の判定信号を生成してラッチ出力し、前記第１、第２の判定信号がともにアクティブのとき、ロック状態であることを示す判定信号を出力する制御を行う比較回路２３と、を備えている。
【００３４】
図３において、逓倍数切替信号は、ＰＬＬ回路１０と逓倍数保持レジスタ２２に入力されており、ＰＬＬ回路は、逓倍数切替信号の値に応じて、その逓倍数複数の値の中から択一的に選択され、逓倍数に応じた値が逓倍数保持レジスタ２２に設定される。
【００３５】
図５は、図３に示した比較回路２３の構成の一例を示す図である。逓倍数は「５」であるものとし、逓倍数保持レジスタ２２に保持される値は「５」（"101"：３ビット）とされる。これは、アップダウンカウンタ２４で計数する出力信号φは入力信号Ｘ１の周波数を５逓倍したものであり、入力信号Ｘ１の一サイクル期間にわたる出力信号φは５サイクルが計数されるためである。
【００３６】
図５を参照すると、この比較回路は、アップダウンカウンタ２４のカウント値（３ビット）と、逓倍数保持レジスタ２２（３ビット）の各対応するビットが一致するか否か検出する一致検出回路を構成する排他的否定論理和（ＥＸＮＯＲ）回路３１１〜３１３と、カウント値と、"０"値保持レジスタ２３（３ビット）の各対応するビットが一致するか否か検出する一致検出回路を構成する排他的否定論理和（ＥＸＮＯＲ）回路３１４〜３１６と、ＥＸＮＯＲ回路３１１〜３１３の出力を入力とする論理積（ＡＮＤ）回路３２１と、ＥＸＮＯＲ回路３１４〜３１６の出力を入力とする論理積（ＡＮＤ）回路３２２と、ＡＮＤ回路３２１の出力を、入力される信号Ｙ１の立ち上がりエッジでサンプルして出力するＤ型フリップフロップ３３１と、ＡＮＤ回路３２２の出力を信号Ｙ１の立ち下がりエッジでサンプルして出力するＤ型フリップフロップ３３２と、Ｄ型フリップフロップ３３１の出力（第１の判定信号）とＤ型フリップフロップ３３１の出力（第２の判定信号）を入力とする論理積（ＡＮＤ）回路３４と、を備えており、ＡＮＤ回路３４の出力が、ロック状態の判定信号（Ｈｉｇｈの時ロック、Ｌｏｗの時アンロック）として出力される。Ｄ型フリップフロップ３３１とＤ型フリップフロップ３３２は、好ましくは初期化時等にリセットされるリセット端子付きのフリップフロップとして構成される。
【００３７】
図４は、本発明の一実施例の動作を説明するためのタイミング図である。図４、及び図３と図５を参照して、本発明の一実施例の動作について説明する。なお、図４には、入力信号Ｘ１、制御信号Ｙ１、出力信号φ、アップダウンカウンタ２４（カウンタ）の出力と動作（アップ（ＵＰ）カウントとダウン（ＤＯＷＮ）カウント）、逓倍数保持レジスタ２４、"０"値保持レジスタ２１、比較回路２３における判定動作タイミングが示されている。入力信号Ｘ１を分周器１１で１／２分周した制御信号Ｙ１のデューティ比は５０％であるものとする。アップダウンカウンタ２４は、制御信号Ｙ１がＨｉｇｈレベルのとき、５逓倍の出力信号φのＨｉｇｈレベルからＬｏｗレベルへの立ち下がりエッジで、カウントアップ動作を行い、値「０」から、「１」、…、「５」とカウントアップしていく（φのサイクルｔ１〜ｔ５）。
【００３８】
比較回路２３では、アップダウンカウンタ２４のカウント値と、逓倍数保持レジスタ２２の値「５」とを比較するＥＸＮＯＲ回路３１１〜３１３の出力を入力とするＡＮＤ回路３２１の出力（比較結果）をＤ型フリップフロップ３３１のデータ入力端子に供給しており、制御信号Ｙ１がＨｉｇｈレベルからＬｏｗレベルへの立ち下がり遷移（サイクルｔ６の開始時点の制御信号Ｙ１の遷移）を受けて、Ｄ型フリップフロップ３３１は、アップダウンカウンタ２４のカウント値と「５」の比較結果であるＡＮＤ回路３２１の出力をラッチする。この場合、ＡＮＤ回路３２１の出力はＨｉｇｈレベルとされ、Ｄ型フリップフロップ３３１の出力ＱはＨｉｇｈレベル（ＰＡＳＳ）となる。なお、図４に示す例では、サイクルｔ１における判定結果がＰＡＳＳであることから、サイクルｔ６において、Ｄ型フリップフロップ３３２の出力ＱはＨｉｇｈレベル（ＰＡＳＳ）に保持されており、ＡＮＤ回路３４はＰＡＳＳ（ロック状態）を示すＨｉｇｈレベルを出力する。
【００３９】
そして、サイクルｔ６における制御信号Ｙ１のＨｉｇｈレベルからＬｏｗレベルへの遷移により、アップダウンカウンタ２４はカウントダウンモードとなり、出力信号φの立ち下がりエッジで、「５」からカウントダウン動作を行い、「４」、「３」、「２」、「１」、「０」とカウントダウンしていく。
【００４０】
そして、比較回路２３では、アップダウンカウンタ２４のカウント値と、"０"値保持レジスタ２１の値「０」とを比較するＥＸＮＯＲ回路３１４〜３１６の出力を入力とするＡＮＤ回路３２２の出力（比較結果）をＤ型フリップフロップ３３２のデータ入力端子に供給しており、制御信号Ｙ１がＬｏｗレベルからＨｉｇｈレベルへの立ち下がり遷移を受けて、Ｄ型フリップフロップ３３２は、アップダウンカウンタ２４のカウント値と「０」の比較結果であるＡＮＤ回路３２２の出力をラッチする。図４に示す例では、サイクルｔ１１における判定結果がＰＡＳＳであることから、Ｄ型フリップフロップ３３２の出力ＱはＨｉｇｈレベル（ＰＡＳＳ）とされ、Ｄ型フリップフロップ３３１とＤ型フリップフロップ３３２の出力を入力とするＡＮＤ回路３４は、ＰＡＳＳ（ロック状態）を示すＨｉｇｈレベルを出力する。すなわち、比較回路２３のＡＮＤ回路３４から出力される判定信号の値は、Ｄ型フリップフロップ３３１の出力（第１判定信号）と、Ｄ型フリップフロップ３３２の出力（第２判定信号）がともにＨｉｇｈレベルのとき、Ｈｉｇｈレベルとされ、Ｄ型フリップフロップ３３１、３３２の出力の一方又は双方がＬｏｗレベルのときＬｏｗレベルとされる。
【００４１】
アップダウンカウンタ２４のカウント値と、"０"値保持レジスタ２１、及び、逓倍数保持レジスタ２２との比較結果が一致状態から不一致等への変化があった場合、判定信号の値は、Ｄ型フリップフロップ３３１、３３２のラッチタイミングを規定する制御信号Ｙ１の立ち上がり、及び立ち下がりエッジで更新される。
【００４２】
なお、比較回路２３は、制御信号Ｙ１のＨｉｇｈレベルからＬｏｗレベルへの遷移時点で、アップダウンカウンタ２４のカウント値が逓倍数保持レジスタ２２と一致するか否か比較判定し、一致した場合に、アクティブとされる判定信号を出力し、アップダウンカウンタ２４のダウンカウント時、制御信号のＬｏｗレベルからＨｉｇｈレベルへの遷移時点で（カウント値が"０"値保持レジスタ２４と一致するか否かの比較判定は行わず）、アップダウンカウンタ２４が、リセットされる（ゼロクリア）構成としてもよい。かかる構成では、アンロック状態からロック状態への検出を行うことができる。
【００４３】
図３に示したロック判定回路２０は、ＰＬＬ回路１０と同一チップ上に集積化するなどして、ＰＬＬ回路１０内に組み込んでもよいし、あるいは、テスト回路として外付け回路で構成してもよい。
【００４４】
テストシステムへのアプリケーションとして、例えばＰＬＬ回路１０を被試験デバイス（Device Under Test；ＤＵＴ）としてテストするＬＳＩテスタ等の自動テスト装置（Automatic Test Equipment：ＡＴＥ）のロードボード等に付加される試験用治具として構成してもよい。この場合、ＡＴＥはドライバから入力信号Ｘ１をＤＵＴに印加し、ロック判定回路２０から出力される判定信号をコンパレータから入力してロック状態の判定を行い良否（ＰＡＳＳ／ＦＡＩＬ）の判定を行う。かかる構成によれば、ＡＴＥでは、ＰＬＬ回路の出力信号を、サイクルベースでローカルメモリ等に蓄積する必要がなく、必要なローカルメモリの容量を低減し、またテスト回路をＤＵＴのピンの直近に配置することで、ＡＴＥに要求されるタイミング精度等を緩やかなものとしており、廉価なＡＴＥで、正確かつ精度良く試験することができるという利点を有する。ロック判定回路２０をＰＬＬ回路１０内に組み込んだ場合にも、上記と同様の原理に従い、テストを容易化する。
【００４５】
次に、本発明の第２の実施例について説明する。図６は、本発明の第２の実施例の構成を示す図である。ＰＬＬ回路の構成は、図１及び図３に示した構成と同様とされる。図６には、逓倍数保持レジスタ２２のビット数を「４」とし、逓倍数保持レジスタ２２とアップダウンカウンタ２４（図３参照）のカウント値が一致するか検出する一致検出回路を４ビット分（すなわち逓倍数を２進表示した場合のビット数分）、すなわち、ＥＸＮＯＲ回路３１１〜３１４を備えている。
【００４６】
この実施例は、ＥＸＮＯＲ回路３１１〜３１４の一致検出出力に基づき、ロック状態にどれだけ近づいているか、カウンタのカウント値のＭＳＢ（最上位ビット）側からＬＳＢ（最下位ビット）側へ、逐次的に制御を行い、入力信号Ｘ１のサイクル毎に、チャージポンプＣＰ（図１の１０２）の電流を可変制御するものである。カウンタのカウント値のＭＳＢからＬＳＢのうちあるビットに対応するＥＸＮＯＲ回路の出力は、当該ビットよりも上位ビットのＥＸＮＯＲ回路の出力がすべて一致を示すとき（Ｈｉｇｈレベルのとき）、対応するラッチ回路でラッチされ、チャージポンプＣＰの電流を可変制御している。
【００４７】
すなわち、例えばＰＬＬ回路の逓倍数を「１０」とし、逓倍数保持レジスタ２２には、"1010"が保持され、カウンタ値とレジスタ２２の第１ビット（ＬＳＢ）同士は、ＥＸＮＯＲ回路３１１に入力され、カウンタ値とレジスタ２２の第４ビット（ＭＳＢ）同士は、ＥＸＮＯＲ回路３１４に入力され、カウンタ値とレジスタ２２の第２ビット、第３ビット同士は、ＥＸＮＯＲ回路３１２、３１３にそれぞれ入力されている。
【００４８】
ＥＸＮＯＲ回路３１４の出力は対応するＤ型フリップフロップ４１４のデータ入力端子Ｄに入力されている。
【００４９】
ＥＸＮＯＲ回路３１３の出力とＤ型フリップフロップ４１４の出力Ｑは、ＡＮＤ回路４０３に入力されており、ＡＮＤ回路４０３の出力は、対応するＤ型フリップフロップ４１３のデータ入力端子Ｄに入力されている。
【００５０】
ＥＸＮＯＲ回路３１２の出力とＤ型フリップフロップ４１３の出力Ｑは、ＡＮＤ回路４０２に入力されており、ＡＮＤ回路４０２の出力は、対応するＤ型フリップフロップ４１２のデータ入力端子Ｄに入力されている。
【００５１】
ＥＸＮＯＲ回路３１１の出力とＤ型フリップフロップ４１２の出力Ｑは、ＡＮＤ回路４０１に入力されており、ＡＮＤ回路４０１の出力は、対応するＤ型フリップフロップ４１１のデータ入力端子Ｄに入力されている。
【００５２】
Ｄ型フリップフロップ４１１〜４１４のクロック入力端子には、入力信号Ｘ１（図３の分周器１１への入力信号Ｘ１）が、共通入力されている。
【００５３】
Ｄ型フリップフロップ４１４、４１３、４１２、４１１の出力ａ、ｂ、ｃ、ｄは、チャージポンプの充電、放電電流をそれぞれ制御する、電流制御回路４３４、４３３、４３２、４３１の制御端子Ｃにそれぞれ入力されている。
【００５４】
電流制御回路４３１〜４３４は、後に詳細に説明されるが、位相周波数比較器（図１の１０１）から出力されるＵＰ信号、ＤＯＷＮ信号をＵ端子、Ｄ端子に入力し、制御端子ＣがＬｏｗレベルのとき、ＵＰ信号、ＤＯＷＮ信号がアクティブ期間中にそれぞれ、不図示の容量を充電、放電する。
【００５５】
ＡＮＤ回路４０３は、Ｄ型フリップフロップ４１４の出力がＨｉｇｈレベルである（逓倍数保持レジスタ２２とカウンタ（図３の２４）のカウント値のＭＳＢ同士が一致する）場合、一つ下位のビットを比較するＥＸＮＯＲ回路３１３の出力をＤ型フリップフロップ４１３のデータ入力端子に出力し、Ｄ型フリップフロップ４１４の出力がＬｏｗレベルである（逓倍数保持レジスタ２２と前記カウンタのカウント値のＭＳＢ同士が一致しない）場合、ＥＸＮＯＲ回路３１３の出力をマスクし、固定値Ｌｏｗレベルを出力する。
【００５６】
ＡＮＤ回路４０２は、Ｄ型フリップフロップ４１３の出力がＨｉｇｈレベルである（逓倍数保持レジスタ２２と前記カウンタのカウント値の第４、第３ビット同士がともに一致する）場合、第２ビットを比較するＥＸＮＯＲ回路３１２の出力をＤ型フリップフロップ４１２のデータ入力端子に出力し、Ｄ型フリップフロップ４１３の出力がＬｏｗレベルである（逓倍数保持レジスタ２２と前記カウンタのカウント値の第３ビットと第４のビットのうちの少なくとも一ビットが一致しない）場合、ＥＸＮＯＲ回路３１３の出力をマスクし、固定値Ｌｏｗレベルを出力する。
【００５７】
ＡＮＤ回路４０１は、Ｄ型フリップフロップ４１２の出力がＨｉｇｈレベルである（逓倍数保持レジスタ２２とカウンタのカウント値の第４乃至第２ビット同士がともに一致する）場合、第１ビット（ＬＳＢ）を比較するＥＸＮＯＲ回路３１１の出力をＤ型フリップフロップ４１１のデータ入力端子に出力し、Ｄ型フリップフロップ４１２の出力がＬｏｗレベルである場合（逓倍数保持レジスタ２２とアップダウンカウンタの第２乃至第４ビットのうちの少なくとも一ビットが一致しない）場合、ＥＸＮＯＲ回路３１１の出力をマスクし、Ｌｏｗレベルを出力する。
【００５８】
制御端子Ｃを有しない電流制御回路４２は、位相周波数比較器（図１の１０１）から出力されるＵＰ信号、ＤＯＷＮ信号をＵ端子、Ｄ端子に入力し、ＵＰ信号、ＤＯＷＮ信号がアクティブ期間中にそれぞれ、不図示の容量を充電、放電する。
【００５９】
電流制御回路４２と電流制御回路４３１〜４３４の出力端子Ｏは共通接続されており、出力端子とグラントとの間に接続されている不図示の容量を充電、放電する。なお、この容量は、ループフィルタ（図１の１０３）内に設ける構成としてもよい。
【００６０】
図７（ａ）は、電流制御回路４２（図６参照）の構成を示す図である。電流制御回路４２は、定電流源の電流パスにＵＰ／ＤＯＷＮ信号でオン、オフされるスイッチトランジスタを挿入したものであり、ＰＬＬ回路のチャージポンプをなす充放電制御回路を構成している。図７（ａ）を参照すると、この電流制御回路は、ＵＰ信号をゲートに入力するＰチャネルＭＯＳトランジスタＰＭ１と、ＤＯＷＮ信号をゲートに入力するＮチャネルＭＯＳトランジスタＮＭ１と、を備え、ＰチャネルＭＯＳトランジスタＰＭ１のソースと電源ＶＤＤ間には、定電流源Ｉo１が接続されており、ＮチャネルＭＯＳトランジスタＮＭ１のソースとグランド間には定電流源Ｉo２（吐出電流を供給する定電流源Ｉo１と同一の定電流Ｉoで吸い込む）が接続されており、ＰチャネルＭＯＳトランジスタＰＭ１のドレインとＮチャネルＭＯＳトランジスタＮＭ１のドレインは出力端子Ｏに接続されている。この構成では、ＵＰ信号がＬｏｗレベルの期間、ＰチャネルＭＯＳトランジスタＰＭ１が導通して電源ＶＤＤから定電流Ｉoを出力端子Ｏに出力して出力端子Ｏに接続される容量（不図示）を充電し、ＤＯＷＮ信号がＨｉｇｈレベルの期間、ＮチャネルＭＯＳトランジスタＮＭ１が導通して出力端子Ｏ側から定電流Ｉoでグランドに放電する。
【００６１】
図７（ｂ）は、制御端子Ｃを備えた電流制御回路４３１〜４３４（図６参照）の構成を示す図である。図７（ｂ）を参照すると、この電流制御回路は、ＵＰ信号の反転信号をゲートにするＰチャネルＭＯＳトランジスタＰＭ１１と、ＤＯＷＮ信号をゲートに入力するＮチャネルＭＯＳトランジスタＮＭ１１と、を備え、ＰチャネルＭＯＳトランジスタＰＭ１１のソースと電源ＶＤＤ間には、定電流源ＩＯ１とＰチャネルＭＯＳトランジスタＰＭ１２とが直列に接続されている。ＰチャネルＭＯＳトランジスタＰＭ１２のソースは電源ＶＤＤに接続され、ゲートには、制御信号Ｃの反転信号が入力され、ドレインは定電流源Ｉｏ１に接続されている。ＮチャネルＭＯＳトランジスタＮＭ１１のソースとグランド間には、定電流源Ｉｏ２（吐出電流を供給する定電流源Ｉｏ１と同一の定電流で吸い込む）とＮチャネルＭＯＳトランジスタＮＭ１２とが直列に接続されている。ＰチャネルＭＯＳトランジスタＰＭ１１のドレインとＮチャネルＭＯＳトランジスタＮＭ１１のドレインが出力端子Ｏに接続されている。ＮチャネルＭＯＳトランジスタＮＭ１２のソースはグランドに接続され、ゲートには、制御信号ＣをインバータＩＮＶで反転した信号が入力され、ドレインは定電流源Ｉｏ２に接続されている。
【００６２】
制御信号ＣがＬｏｗレベルのときは、ＰチャネルＭＯＳトランジスタＰＭ１２のゲートはＬｏｗレベルとされて導通し、ＮチャネルＭＯＳトランジスタＮＭ１２のゲートには、インバータＩＮＶで制御信号Ｃを反転したＨｉｇｈレベルの信号が入力されることからＮチャネルＭＯＳトランジスタＮＭ１２も導通状態とされ、図７（ａ）に示した回路と同様の動作を行う。ＵＰ信号がＬｏｗレベルの期間、ＰチャネルＭＯＳトランジスタＰＭ１１が導通して電源ＶＤＤから定電流Ｉｏを出力端子Ｏに出力して容量（不図示）を充電し、ＤＯＷＮ信号がＨｉｇｈレベルの期間、ＮチャネルＭＯＳトランジスタＮＭ１１が導通して出力端子Ｏ側からグランドに容量（不図示）の蓄積電荷を放電する。
【００６３】
一方、制御信号ＣがＨｉｇｈレベルのときは、ＰチャネルＭＯＳトランジスタＰＭ１２は非導通状態とされ、ＮチャネルＭＯＳトランジスタＮＭ１２のゲートには、インバータＩＮＶで制御信号Ｃを反転したＬｏｗレベルが入力されることからＮチャネルＭＯＳトランジスタＮＭ１２も非導通状態とされ、制御信号ＣがＨｉｇｈレベルとされる電流制御回路４３ｉ（ただし、ｉは１〜４）は非活性状態とされる。この場合、電流制御回路４３ｉは入力されるＵＰ、ＤＯＷＮ信号の値によらず、容量への充電放電動作は行わない。
【００６４】
図８は、この実施例の動作の一例を示すタイミング図である。初期状態で、Ｄ型フリップフロップ４１１〜４１４がリセットされているものとし、これらの出力はＬｏｗレベルである。入力信号Ｘ１の最初のサイクル（図３の制御信号Ｙ１はＨｉｇｈレベル）では、アップダウンカウンタ２４（図３参照）のカウント値は逓倍数「１０」まで達していない。この場合、入力信号Ｘ１の１サイクルあたりのＰＬＬ回路の出力信号φのサイクル数は「１０」に達していないため、ＰＬＬ回路の出力信号φの周波数を上げる必要がある。なお、図３において、１／２分周器１２を省略し、ＰＬＬ回路１０の出力をそのまま出力信号φとすることで、逓倍数「１０」が得られる。この場合、アップダウンカウンタ２４（図３参照）は、ＰＬＬ回路１０の出力信号を計数信号として入力する。
【００６５】
図６のＥＸＮＯＲ回路３１１〜３１４の出力はＬｏｗレベルであり、アップダウンカウンタ２４のカウント値のＭＳＢに対応するＤ型フリップフロップ４１４の出力ａがＬｏｗレベルであることから、いもずる式にＡＮＤ回路４０３、４０２、４０１の出力もＬｏｗレベルとなり、Ｄ型フリップフロップ４１３、４１２、４１１の出力ｂ、ｃ、ｄもＬｏｗレベルとなる。Ｌｏｗレベルの信号ａ、ｂ、ｃ、ｄを制御端子Ｃに入力とする電流制御回路４３４、４３３、４３２、４３１はいずれも活性状態とされ、この場合、チャージポンプの容量に充電される電流値Ｉは最大とされる。
【００６６】
アップダウンカウンタ２４（図３参照）のカウント値が「８」になった時点でカウンタ値の第４ビット（ＭＳＢ）は"１"となり、ＥＸＮＯＲ回路３１４の出力はＨｉｇｈレベルであり、次の入力信号Ｘ１の立ち上がりエッジ（タイミングｔ１）で、Ｄ型フリップフロップ４１４の出力ａはＬｏｗレベルからＨｉｇｈレベルとなり、Ｄ型フリップフロップ４１４の出力ａを制御端子Ｃに受ける電流制御回路４３４が非活性化する。この結果、チャージポンプの容量に充電される電流値Ｉは、電流制御回路４３４による電流値Ｉｏ分減少する（一段下がる）。
【００６７】
Ｄ型フリップフロップ４１４の出力ａがＨｉｇｈレベルとなると、ＡＮＤ回路４０３はＥＸＮＯＲ回路３１３の出力をそのまま出力し、この場合、レジスタ２２の第３ビットとカウンタ値の第３ビットはともに"０"であるため、ＥＸＮＯＲ回路３１３の出力はＨｉｇｈレベルとなり、ＡＮＤ回路４０３を通過し、入力信号Ｘ１の立ち上がりエッジで、Ｄ型フリップフロップ４１３はＥＸＮＯＲ回路３１３の出力をラッチする。図８に示す例では、カウンタ値が「９」となるタイミングｔ２において、Ｄ型フリップフロップ４１３の出力ｂはＨｉｇｈレベルに遷移している。この結果、Ｄ型フリップフロップ４１３の出力ｂを制御端子Ｃに受ける電流制御回路４３３が非活性化に転ずる。この場合、チャージポンプの容量に充電される電流値Ｉは、電流制御回路４３３による電流値Ｉｏ分減少する（一段下がる）。
【００６８】
さらに、タイミングｔ３において、カウンタ値は「１１」となり、レジスタ２２の第２ビットとカウンタ値の第２ビットはともに"１"であるため、ＥＸＮＯＲ回路３１２の出力はＨｉｇｈレベルとなり、この出力値はＡＮＤ回路４０３を通過し、入力信号Ｘ１の立ち上がりエッジでＤ型フリップフロップ４１２はＥＸＮＯＲ回路３１２の出力をラッチし、その出力がＨｉｇｈレベルに遷移している。この結果、Ｄ型フリップフロップ４１２の出力ｃを制御端子Ｃに受ける電流制御回路４３２が非活性状態に転ずる。この結果、チャージポンプの容量に充電される電流値Ｉは、電流制御回路４３２による電流値Ｉｏ分減少する（一段下がる）。
【００６９】
さらにタイミングｔ４において、カウンタ値は「１０」となり、レジスタ２２の第１ビットとカウンタ値の第１ビットはともに"０"であるため、ＥＸＮＯＲ回路３１１の出力はＨｉｇｈレベルとなり、この出力値はＡＮＤ回路４０１を通過し、信号Ｘ１の立ち上がりエッジでＤ型フリップフロップ４１１はＥＸＮＯＲ回路３１１の出力をラッチし、その出力がＨｉｇｈレベルに遷移している。この結果、Ｄ型フリップフロップ４１１の出力ｄを制御端子Ｃに受ける電流制御回路４３１が非活性化し、チャージポンプの容量に充電される電流値Ｉは、電流制御回路４３１による電流値Ｉｏ分減少する（一段下がる）。
【００７０】
この状態において、電流制御回路４３４〜４３１はすべて非活性化し、電流制御回路４２だけが、位相周波数比較器（図１の１０１）からのＵＰ信号とＤＯＷＮ信号を受けて容量（不図示）の充電、放電を行う。
【００７１】
なお、電流制御回路４３４〜４３１における電流源の電流値を変え、ＭＯＳトランジスタのＷ（ゲート幅）／Ｌ（ゲート長）比を異なる値に設定することで、電流駆動能力を、それぞれ異なるものとなるように設定してもよい。
【００７２】
電流制御回路（図１の１０２）のみによって、位相周波数比較器（図１の１０１）からのＵＰ、ＤＯＷＮ信号により容量の充電、放電が行われる通常のＰＬＬ回路の構成と相違し、この実施例によれば、カウンタのカウント値を逓倍数を格納するレジスタとビット毎に比較し、ＭＳＢが一致しない間は、位相周波数比較器（図１の１０１）からのＵＰパルス信号で充電する電流値（及びＤＯＷＮパルス信号で放電する電流値）を大きな電流値とし、ＭＳＢからＬＳＢ側の順に、逐次比較制御により、ビットが一致するたびに、位相周波数比較器（図１の１０１）からのＵＰパルス信号で充電する電流値（及びＤＯＷＮパルス信号で放電する電流値）を下げていき、このように、ロック状態に遠い場合からロック状態に近づくにしたがって、チャージポンプに供給する電流値を可変させており、ＰＬＬ回路の出力信号のサイクル数が目的とする逓倍数を超過することを抑制し、かつ、逓倍数に達する（ロック状態）までに要する時間を短縮可能としている。
【００７３】
なお、ロック判定回路（図３の２０）から出力される判定信号を、処理装置等に入力して、該判定信号の状態に基づき、該処理装置が、ＰＬＬ回路からクロック信号の供給を受ける回路等に対して必要とされる制御を行う構成としてもよく、判定信号は任意の用途に適用される。
【００７４】
ＰＬＬ回路への入力信号Ｘ１は、水晶発振回路等から供給されるクロック信号であってもよいし、その他、クロック発生器から供給される任意のリファレンスクロックであってよい。またＰＬＬ回路は、入力信号からクロックを抽出するクロックリカバリ回路であってもよいし、周波数シンセサイザに対しても適用できることは勿論である。以上説明したように、本発明は、上記実施例の構成に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、ＰＬＬの出力信号に基づき、ロック状態を判定しており、正確なテストを実現することができる、という効果を奏する。
【００７６】
本発明のロック検出回路を、ＰＬＬに内蔵するか、テスト回路として外付けすることで、ＰＬＬの量産試験を行う自動テスト装置でも、正確なテストを実現することができる。
【００７７】
また本発明によれば、ロック状態にどの程度近づいているかを逐次比較し、判定結果に応じてチャージポンプの電流の大きさを可変することで、ロックに要する時間の短縮を図ることができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態の構成を示す図である。
【図２】本発明の一実施の形態の動作原理を説明するための図である。
【図３】本発明の一実施例の構成を示す図である。
【図４】本発明の一実施例の動作を説明するためのタイミング図である。
【図５】本発明の一実施例の比較回路の構成を示す図である。
【図６】本発明の第２の実施例の構成を示す図である。
【図７】本発明の第２の実施例の電流制御回路を示す図である。
【図８】本発明の第２の実施例の動作を説明するための図である。
【図９】従来のロック検出回路の構成を示す図である。
【図１０】従来のロック検出回路の動作を説明するためのタイミング図である。
【符号の説明】
１０ ＰＬＬ回路
１１、１２ 分周器
２０ ロック判定回路
２１ "０"値保持レジスタ
２２ 逓倍数保持レジスタ
２３ 比較回路
２４ アップダウンカウンタ
３１１〜３１６ 排他的否定論理和回路
３２１、３２２、３４、４０１〜４０３ ＡＮＤ回路
３３１〜３３２、４１１〜４１４ Ｄ型フリップフロップ
４２ 電流制御回路
４３１〜４３４ 電流制御回路
１０１ 位相周波数比較器
１０２ チャージポンプ
１０３ ループフィルタ
１０４ 電圧制御発振器
１０５ 分周器
１０６ 排他的否定論理和回路
１０７ 遅延回路
１０８ Ｄ型フリップフロップ
【発明の属する技術分野】
本発明は、位相同期ループ（Phase Locked Loop；「ＰＬＬ」という）回路に関し、特に、ＰＬＬ回路のロック検出回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路のロック検出回路として、例えば、図９に示すような構成が従来より知られている。図１０は、図９に示す回路の動作を説明するためのタイミング図である。なお、図９に示す構成としては、例えば特開昭６４−２４６３０号公報が参照される。
【０００３】
図９を参照すると、位相周波数比較器（Phase Frequency Comparator；ＰＦＣ）１０１と、位相周波数比較器１０１からのＵＰ信号、ＤＯＷＮ信号によりコンデンサ（不図示）への充電、放電電流を制御するチャージポンプ１０２と、コンデンサの電圧を平滑化する低域通過フィルタよりなるループフィルタ１０３と、ローパスフィルタ１０３の出力電圧を制御電圧として入力し発振周波数が可変される電圧制御発振器１０４と、電圧制御発振器１０４の出力をＮ分周する分周器（１／Ｎ）１０５と、を備え、位相周波数比較器１０１は、入力信号Ｘ１と分周器１０５からの分周信号との位相及び周波数を比較する。なお、位相周波数比較器１０１を、入力信号の位相差を検出する位相比較器（Phase Comparator）で置き換えた構成としてもよいことは勿論である。
【０００４】
位相周波数比較器１０１は、入力信号と分周器１０５の出力信号の位相差、周波数差に応じたパルス幅のＵＰ信号、ＤＯＷＮ信号をそれぞれ出力し、ＵＰ信号、ＤＯＷＮ信号は排他的否定論理和（ＥＸＮＯＲ）回路１０６に入力され、ＥＸＮＯＲ回路１０６の出力ＰｃはＤ型フリップフロップ１０８のクロック入力端子ＣＫに入力され、ＥＸＮＯＲ回路１０６の出力を遅延回路１０７でｔｄ遅延させた信号ＰａがＤ型フリップフロップ１０８のデータ入力端子Ｄに入力されており、Ｄ型フリップフロップ１０８は、信号ＰａをＰｃの立ち上がりエッジでサンプルした信号をデータ出力端子Ｑからロック判定信号ＳＬとして出力する。図１０にタイミング図として示したように、位相差が遅延時間ｔｄよりも大きいときは、判定信号ＳＬはＬｏｗレベルを出力して非ロック状態を示し、ロック状態になると、ＵＰパルス、ＤＯＷＮパルスはほとんど出力されないことから、信号Ｐｃのパルス幅は短くなり、このため、位相差が遅延時間ｔｄよりも小さいときは、判定信号ＳＬはＨｉｇｈレベルを出力する。
【０００５】
上記した従来の回路は、遅延時間がｔｄの遅延回路１０７を用いて、ロック状態の判定を行っている。そのため、周囲温度や製造ばらつき等により、遅延回路の遅延時間が変わると、ロックの判定基準も変化してしまい、ロック状態／非ロック状態を正確に判定することができなくなる、という問題点を有している。
【０００６】
また、上記した従来の回路においては、ＰＬＬ回路で生成された信号（入力信号と分周器の出力信号）をモニタしているのではなく、位相比較器のＵＰ／ＤＯＷＮ信号の論理演算結果を遅延時間を比較することでロックを判定しており、位相比較器への入力信号を直接比較してロックを判定しているわけではない。このため、ロック状態の判定が正確であるとは限らず、上記した回路は、ＰＬＬ回路の選別工程に適用することはできない。
【０００７】
さらに、上記した従来の回路においては、ＰＬＬ回路を動作させながら、リアルタイムで、ロック／非ロック状態の正確な判定を行うことは、困難である。
【０００８】
一方、ＰＬＬ回路の出力信号の逓倍数を正確に測定するには、測定器で、直接に、ＰＬＬ回路の出力をその近端で観測する必要があり、テスト時間の増大を招く。また、ＰＬＬ回路の出力を直接に観測するテスト手法（波形観測手法）を、ＬＳＩテスタ等で実現する場合、ＬＳＩテスタのタイミング精度、ピン間スキュー等のＡＣ特性による制約、及び、テストパタンを蓄積するローカルメモリの深さ等（例えばＰＬＬ回路のアンロック状態からロック状態へに到るまでのＰＬＬ回路の出力信号パタンをローカルメモリに取り込む場合、膨大なメモリ容量が必要とされる場合がある）の点からも、正確な判定を行うことは、困難である。
【０００９】
なお、ロック判定にカウンタを用いた技術に関する刊行物として、入力基準信号から計数期間生成回路で計数期間を生成し、ＰＬＬ回路の出力信号をカウンタで該計数期間カウントし、カウント値を比較回路で比較する位相ロック検出回路を開示した特開平１０−３２２２００号公報等の記載も参照される。
【００１０】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題の一つは、ＰＬＬ回路で生成された逓倍信号に基づき、正確に、ロック／非ロック状態を検出するＰＬＬ回路のロック判定回路並びにテスト方法と装置を提供することである。
【００１１】
本発明は、上記課題を解決する手段を提供するほか、後の説明でも明らかとされるように、ロック検出用のカウンタを利用してチャージポンプ等の電流を制御するＰＬＬ回路も提供している。
【００１２】
【課題を解決するための手段】
前記課題を解決する手段を提供する本発明は、入力信号の周波数を逓倍した出力信号を出力するＰＬＬ回路のロック判定回路において、前記入力信号のサイクルを基に定められた第１の計数期間にわたり、前記出力信号のサイクル数を計数し、その計数結果が、前記ＰＬＬ回路の逓倍数と前記計数期間とで定められる第１の値と一致するか否か比較する第１の手段と、前記計数結果から、前記第１の計数期間につづいて前記入力信号のサイクルを基に定められた第２の計数期間にわたり、前記出力信号を１サイクル計数する毎に減算していった結果があらかじめ定められた第２の値と一致するか否か比較する第２の手段と、前記第１及び第２の手段の比較結果がともに一致を示すとき、ロック状態であることを示す判定信号を出力する第３の手段と、を備えている。
【００１３】
本発明は、ＰＬＬ回路の入力信号のサイクルを基に定められた所定の計数期間にわたり、ＰＬＬ回路の出力信号のサイクル数を計数するカウンタと、前記カウンタのカウント値が、前記出力信号の逓倍数と前記計数期間とから定められる値に一致するか否かをビット毎に比較する複数の一致検出回路と、前記複数の一致検出回路に対応して設けられ、前記各一致検出回路の出力に基づき、活性化と非活性化とがそれぞれ制御され、活性状態のとき、それぞれが前記位相比較器の位相比較検出結果に基づき、前記容量を充電及び放電する複数の電流制御回路と、前記カウンタのカウント値の最上位ビットから最下位ビットのうちの任意の一のビットに対応する前記一致検出回路に対して、前記一致検出回路の出力が一致を示す場合、最上位ビット及び前記一のビットよりも上位ビットの各ビットに対応する前記一致検出回路の出力がすべて一致を示す場合にかぎり、前記一のビットに対応する前記一致検出回路の出力を有効とする制御を行う制御回路と、を備え、前記カウンタのカウント値の最上位ビットに対応する前記一致検出回路が不一致状態を示しているときは、最上位ビットから最下位ビットに対応する前記各一致検出回路に対応する前記各電流制御回路はすべて活性状態とされ、前記チャージポンプの電流値は最大値とされ、前記カウンタのカウント値の最上位ビット側から最下位ビット側への順で、逐次、各ビットに対応する前記一致検出回路の出力が一致を示す場合、前記一致検出回路に対応する前記電流制御回路は、活性状態から非活性状態に転ぜられ、非活性状態の前記電流制御回路の電流値の分だけ、前記チャージポンプの電流を下げていき、前記カウンタの最上位ビットから最下位ビットに対応するすべての前記一致検出回路が一致を示すときには、前記複数の電流制御回路はいずれも非活性状態とされ、前記一致検出回路の出力による制御を受けない、少なくとも一つの電流制御回路が前記位相比較器の位相比較結果に基づき、前記容量を充放電する構成としてもよい。
【００１４】
上記課題は、以下の実施の形態の説明からも明らかとされるように、本願特許請求の範囲の各請求項の発明によって達成される。
【００１５】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。図１は、本発明の一実施の形態の基本構成を示す図である。図１を参照すると、ＰＬＬ回路は、入力信号Ｘ１を入力とする位相周波数比較器（ＰＦＣ）（１０１）と、位相周波数比較器１０１からの比較結果信号（ＵＰ／ＤＯＷＮ）に応じて、容量（不図示）の充電／放電を行い、位相周波数差に応じた電圧を生成するチャージポンプ（ＣＰ）（１０２）と、該電圧を平滑化するループフィルタ（ＬＰＦ）（１０３）と、ループフィルタ（１０３）の出力電圧を制御電圧として入力し、該制御電圧に対応した発振周波数の出力信号φ（逓倍信号）を出力する電圧制御発振器（１０４）と、電圧制御発振器（１０４）の出力信号φを分周する分周器（ＤＩＶ）（１０５）と、を備え、位相周波数比較器（１０１）において、入力信号（Ｘ１）と分周器（１０５）の出力信号の位相周波数の差を比較する。図１において、位相周波数比較器（ＰＦＣ）（１０１）は、例えば分周器（１０５）の分周信号の周波数が入力信号（Ｘ１）の周波数より小のとき（及び、分周信号が入力信号（Ｘ１）よりも位相が遅れているとき）、ＵＰパルスを出力し、分周信号に周波数が入力信号（Ｘ１）の周波数よりも大のとき（及び、分周信号が入力信号（Ｘ１）よりも位相が進んでいるとき）、ＤＯＷＮパルスを出力する。なお、位相周波数比較器（ＰＦＣ）（１０１）は、入力信号（Ｘ１）と分周信号のエッジの位相差を検出する位相比較器（Phase Comparetor）で置き換えてもよいことは勿論である。この場合、位相比較器からは位相差に基づく比較結果信号（ＵＰ／ＤＯＷＮ）がチャージポンプ１０２に出力される。
【００１６】
ＰＬＬ回路（１０）のロック判定回路は、"０"値保持レジスタ（２１）と、逓倍数保持レジスタ（２２）と、比較回路（２３）と、アップダウンカウンタ（２４）と、を備えている。
【００１７】
アップダウンカウンタ（２４）は、入力信号（Ｘ１）（又はその分周信号）を、そのアップカウント／ダウンカウント動作を制御する制御信号として制御端子より入力し、この制御信号が第１の論理値のときに、計数信号入力端子より入力される、ＰＬＬ回路（１０）の出力信号（φ）（又はその分周信号）を受けて、カウントアップ動作し、一方、制御信号が第２の論理値のときには、ＰＬＬ回路（１０）の出力信号（φ）（又はその分周信号）を受けてカウントダウン動作する。
【００１８】
比較回路（２３）は、入力信号（Ｘ１）（又はその分周信号）よりなり、アップカウント／ダウンカウント動作を制御する前記制御信号を入力するとともに、アップダウンカウンタ（２４）のカウント値を入力し、ロック状態であるか否かの判定信号を出力するものであり、前記制御信号の第１の論理値から第２の論理値への遷移時点で、アップダウンカウンタ（２４）のカウント値を、逓倍数保持レジスタ（２２）に保持されている、あらかじめ定められた第１の値と一致するか否か比較判定し、一致した場合にアクティブとされる第１の判定信号（不図示）を生成してラッチ出力する。
【００１９】
比較回路（２３）は、つづいて制御信号の第２の論理値から第１の論理値への遷移時点で、アップダウンカウンタ（２４）のカウント値を"０"値保持レジスタ（２１）に保持されている、あらかじめ定められた第２の値と一致するか否か比較判定し、一致した場合にアクティブとされる第２の判定信号（不図示）を生成してラッチ出力し、前記第１、第２の判定信号がともにアクティブのとき、ロック状態であることを示す判定信号を出力する制御を行う。
【００２０】
図２は、本発明の一実施の形態の動作を説明するための図である。この例では、簡単なため図１のＰＬＬ回路（１０）の電圧制御発振器（１０４）は、入力信号（Ｘ１）の周波数を８逓倍した周波数の出力信号（φ）を出力するものとし、入力信号Ｘ１のデューティ比は５０％であるものとする。この場合、図１に示す構成では、デューティ比５０％の入力信号（Ｘ１）がそのまま制御信号として用いられているが、入力信号（Ｘ１）を波形整形回路（図示されない）を介して、比較回路（２３）、アップダウンカウンタ（２４）に制御信号として供給してもよいし、あるいは、入力信号（Ｘ１）を分周器（図示されない）で１／２分周した信号を、比較回路（２３）、及び、アップダウンカウンタ（２４）に、制御信号として供給するようにしてもよい。
【００２１】
図１及び図２を参照すると、アップダウンカウンタ（２４）は、入力信号（Ｘ１）がＨｉｇｈレベルのとき、ＰＬＬ回路（１０）の出力信号（φ）のＨｉｇｈレベル（第１の論理値）からＬｏｗレベル（第２の論理値）への立ち下がりエッジで、カウントアップ動作を行い、「０」、「１」、「２」、「３」、「４」とカウントアップしていく。
【００２２】
そして、入力信号（Ｘ１）がＨｉｇｈレベルからＬｏｗレベルへの立ち下がり遷移を受けて、比較回路（２３）は、アップダウンカウンタ（２４）のカウント値と、逓倍数保持レジスタ（２２）に保持される値「４」とが一致するか比較判定する（図２の「比較判定１」参照）。逓倍数保持レジスタ（２２）には、ＰＬＬ回路（１０）の出力信号の逓倍数と、ＰＬＬ回路（１０）の出力信号（φ）の計数期間とから定められる、値が格納されている。例えば逓倍数が「８」で、入力信号（Ｘ１）の半サイクル期間分、ＰＬＬ回路（１０）の出力信号（φ）の計数する場合、逓倍数保持レジスタ（２２）には、「４」が格納される。
【００２３】
つづいて、入力信号（Ｘ１）がＬｏｗレベルのとき、アップダウンカウンタ２４はカウントダウンモードとなり、ＰＬＬ回路（１０）の出力信号（φ）の立ち下がりエッジで、計数値「４」からカウントダウン動作を行い、「３」、「２」、「１」、「０」とカウントダウンしていく。そして、入力信号（Ｘ１）がＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移を受けて、比較回路（２３）は、アップダウンカウンタ（２４）のカウント値と、"０"値保持レジスタ（２１）の値「０」とが一致するか比較判定する（図２の「比較判定２」参照）。ＰＬＬ回路（１０）がロック状態にあるときは、入力信号（Ｘ１）の半サイクル期間における出力信号（φ）のアップカウント数とダウンカウント数はいずれも「４」となり、「比較判定１」と「比較判定２」はともに一致することから、比較回路（２３）は、「比較判定１」と「比較判定２」がともに、一致を示すときに、ロック状態を示す判定信号を出力する。一方、ＰＬＬ回路（１０）が非ロック（アンロック）状態にあるときは、入力信号（Ｘ１）の半サイクル期間における出力信号（φ）のアップカウント数、及び／又は、ダウンカウント数は「４」とならず、「比較判定１」、及び／又は、「比較判定２」が不一致となることから、比較回路（２３）は、非ロック状態を示す判定信号を出力する。
【００２４】
比較回路（２３）は、好ましくは、図５を参照すると、カウンタ（図１の２４）のカウント値のビットと、第１の値を格納する逓倍数保持レジスタ（２２）の対応するビット同士が互いに一致するか否かをビット毎に検出する複数の一致検出回路（３１１〜３１３）（「第１群の一致検出回路」ともいう）と、第１群の一致検出回路（３１１〜３１３）の出力を入力し、前記第１群の一致検出回路の出力が全て一致を示すときにアクティブとなる信号を出力する第１の論理回路（３２１）と、制御信号（Ｙ１）の第１の論理値から第２の論理値への遷移時点で、第１の論理回路（３２１）の出力をサンプルして前記第１の判定信号として出力する第１のラッチ回路（３３１）と、カウンタ（図１の２４）のカウント値のビットと、前記第２の値を格納する"０"値保持レジスタ（２１）の対応するビット同士が互いに一致するか否かをビット毎に検出する複数の一致検出回路（３１４〜３１６）（「第２群の一致検出回路」ともいう）と、前記第２群の一致検出回路の出力を入力し、前記第２群の一致検出回路の出力が全て一致を示すときアクティブとなる信号を出力する第２の論理回路（３２２）と、制御信号（Ｙ１）の第２の論理値から第１の論理値への遷移時点で、前記第１の論理回路の出力をサンプルして前記第２の判定信号として出力する第２のラッチ回路（３３２）と、第１と第２のラッチ回路の前記第１、及び第２の判定信号を入力とし、前記第１、及び第２の判定信号の論理積出力を判定信号として前記出力端子から出力する論理積回路（３４）よりなる。
【００２５】
本発明の一実施の形態において、比較回路（２３）は、制御信号（Ｙ１）の第１の論理値から第２の論理値への遷移時点で、アップダウンカウンタ（２４）のカウント値が逓倍数保持レジスタ（２２）と一致するか否か比較判定し、一致した場合に、アクティブとされる判定信号を出力し、アップダウンカウンタ（２４）のダウンカウント時、制御信号の第２の論理値から第１の論理値への遷移時点で（カウント値が"０"値保持レジスタ（２１）と一致するか否かの比較判定は行わず）、アップダウンカウンタ（２４）が、リセットされる（ゼロクリア）される構成としてもよい。かかる構成では、アンロック状態からロック状態への検出を行うことができる。
【００２６】
本発明は、別の実施の形態において、図６を参照すると、ＰＬＬ回路の入力信号（Ｘ１）のサイクルを基に定められた所定の計数期間にわたり、出力信号のサイクル数を計数するカウンタ（図１の２４）のカウント値が、逓倍数と計数期間とから定められる値（計数期間が１サイクルのときは、この値は逓倍数となる）に一致するか否かを、ビット毎に比較する複数の一致検出回路（３１１〜３１４）と、複数の一致検出回路（３１１〜３１４）に対応して設けられ、各一致検出回路の出力に基づき、活性化と非活性化とがそれぞれ制御され、活性状態のとき、それぞれが位相周波数比較器の比較検出結果に基づき、前記容量を充電及び放電する複数の電流制御回路（４３１〜４３４）と、を備える。
【００２７】
カウンタ（図１の２４）のカウント値の最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）のうちの任意の一のビットに対応する前記一致検出回路に対して、前記一致検出回路の出力が一致を示す場合、最上位ビット及び前記一のビットよりも上位ビットの各ビットに対応する前記一致検出回路の出力がすべて一致を示す場合にかぎり、前記一のビットに対応する前記一致検出回路の出力を有効とする逐次制御を行う制御回路（論理回路４０１〜４０３と、レジスタ４１１〜４１４）を備えている。この制御回路は、最上位ビットに対応する前記一致検出回路（３１４）の出力が不一致を示すときは、最上位ビットよりも下位のすべてのビットに対応する前記一致検出回路（３１３〜３１１）に対して、前記一致検出回路が出力が一致を示していても、これを無効化し、対応する電流制御回路には伝達しない。
【００２８】
この実施の形態においては、ＰＬＬ回路（１０）の出力信号（φ）を例えば入力信号（Ｘ１）の一周期分、カウンタ（図１の２４）でカウントすることで、カウント値を逓倍数と比較する一致検出回路の比較結果に基づき、ロック状態にどの程度近づいているかを、ＭＳＢ側から逐次比較し（一種のバイナリサーチ法）、判定結果に応じてチャージポンプの電流の大きさを可変することで、ロックに要する時間の短縮を図ることができる。すなわち、カウンタのカウント値の最上位ビット（ＭＳＢ）に対応する一致検出回路（３１４）が不一致状態を示しているときは、最上位ビットから最下位ビットに対応する前記各一致検出回路（３１４〜３１１）に対応する前記各電流制御回路（４３４〜４３１）はすべて活性状態とされ、チャージポンプの電流値は最大値とされる。カウンタ（図１の２４）のカウント値の最上位ビット（ＭＳＢ）側から最下位ビット（ＬＳＢ）側に順に、対応するビットの前記一致検出回路が一致を示すときには、ＭＳＢ側からＬＳＢ側への順で、逐次、対応する電流制御回路が活性状態から非活性状態に転ぜられ、非活性状態となった電流制御回路の電流値の分だけ、チャージポンプの電流を下げていき（図８の電流値Ｉ参照）、カウンタ（図１の２４）のカウント値のＭＳＢからＬＳＢに対応するすべての前記一致検出回路が一致を示すときには、複数の電流制御回路（４３１〜４３４）は非活性状態とされ、一致検出回路の出力による制御を受けない、少なくとも一つの電流制御回路（４２）（チャージポンプ）が、位相周波数比較器（図１の１０１）の比較結果出力（ＵＰ／ＤＯＷＮ）に応じて容量（不図示）を充放電する。
【００２９】
より詳細には、カウンタ（図１の２４）のカウント値のビットと、前記逓倍数Ｎを格納する逓倍数保持レジスタ（図６の２２）の対応するビットとが互いに一致するか否かをビット毎に検出し、一致したとき出力信号をアクティブとする一致検出回路（３１１〜３１４）を、逓倍数Ｎを２進表示したビット数であるＭビット（＝カウンタのカウント値のビット数）分備え（図６ではＭ＝４）、カウンタの第１乃至第Ｍビットに対応する第１乃至第Ｍの一致検出回路の出力を、前記入力信号の遷移エッジに基づきラッチする第１乃至第４のラッチ回路（４１１〜４１４）と、第１乃至Ｍ−１のラッチ回路に対応して設けられた論理回路（４０１〜４０３）と、を備えている。第ｉ（ただし、ｉは１乃至Ｍ−１の整数）の論理回路は、カウンタ（図１の２４）の第ｉビット（ただしｉは１乃至Ｍ−１）に対応する第ｉの一致検出回路(３１ｉ)の出力信号と、第ｉ+1ビットに対応する前記第ｉ+1の一致検出回路(３１ｉ＋１)の出力をラッチする前記第ｉ+1のラッチ回路(４１ｉ＋１)の出力信号とを入力し、前記第ｉ+1のラッチ回路の出力がアクティブであるかインアクティブであるかに応じて、前記第ｉの一致検出回路の出力信号を出力するか（有効とする）、マスクする（固定値を出力し、前記第ｉの一致検出回路の出力信号を出力せず無効とする）制御を行う。
【００３０】
さらに、第１乃至第Ｍ（ただし、図６では、Ｍ＝４）のラッチ回路（４１１〜４１４）に対応して設けられた第１乃至第Ｍの電流制御回路（４３１〜４３４）は、それぞれ、前記第１乃至第Ｍのラッチ回路（４１１〜４１４）の出力信号を制御信号として制御端子Ｃからそれぞれ入力し、制御端子Ｃの制御信号がアクティブのとき、電源ＶＤＤと出力端子Ｏとの間の充電パスに挿入された第１のスイッチ（図７（ｂ）のＰＭ１２）と、出力端子Ｏとグランドの間の放電パスに挿入された第２のスイッチ（図７（ｂ）のＮＭ１２）とを、ともにオフ状態とし、前記制御信号がインアクティブのとき、前記第１、第２のスイッチをオン状態とし、位相周波数比較器（図１の１０１）からの比較結果信号（ＵＰ／ＤＯＷＮ）に基づき、出力端子Ｏへの電源側からの定電流の供給、出力端子Ｏからグランドへの定電流による放電を行う。第１乃至第Ｍの電流制御回路（４３１〜４３４）の出力端子は共通接続され、チャージポンプの容量端子に接続されている。なお、電流制御回路（４３１〜４３４）の出力電流の和電流を、電流制御発振器（ＩＣＯ）の制御電流として用いる構成としてもよいことは勿論である。電流制御発振器（ＩＣＯ）は、例えばループフィルタ（図１の１０３）の出力電圧を、電流（制御電流）に変換し、該電流値に応じて、発振周波数を可変させる構成とされる。
【００３１】
【実施例】
上記した本発明の実施の形態の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００３２】
図３は、本発明の一実施例の構成を示す図である。図３のＰＬＬ回路は、図１に示した構成と同様とされる。ＰＬＬ回路１０の入力信号Ｘ１は、１／２分周器１１で１／２分周され、分周信号Ｙ１がＰＬＬ回路１０に入力信号として入力される。ＰＬＬ回路１０は例えば分周信号Ｙ１の周波数を「２０」逓倍した信号を出力し、ＰＬＬ回路１０の出力信号（２０逓倍）を１／２分周器１２で１／２分周した信号が、出力信号φとして出力される。結果的に、出力信号φの入力信号Ｘ１に対する周波数逓倍数は、入力信号Ｘ１の分周比と、ＰＬＬ回路１０の逓倍数と、出力信号の分周比とから、（１／２）×２０×（１／２）＝５逓倍したものとなる（逓倍数は５）。なお、入力信号Ｘ１の分周比、ＰＬＬ回路１０の逓倍数、出力信号の分周比は、上記数値に限定されるものでないことは勿論である。
【００３３】
図３を参照すると、ロック判定回路２０は、分周信号Ｙ１を、アップカウント／ダウンカウント動作を制御する制御信号Ｙ１として入力し、この制御信号がＨｉｇｈレベルのときに、ＰＬＬ回路１０の１／２分周器１２の出力信号φを受けてカウントアップ動作し、制御信号Ｙ１がＬｏｗレベルのときに、ＰＬＬ回路１０の１／２分周器１２の出力信号φを受けてカウントダウン動作するアップダウンカウンタ２４と、制御信号Ｙ１のＨｉｇｈレベルからＬｏｗレベルへの遷移時点で、アップダウンカウンタ２４のカウント値を、逓倍数保持レジスタ２２に保持されている、あらかじめ定められた第１の値（逓倍数＝５）と一致するか否か比較判定し、一致した場合にアクティブとされる第１の判定信号を生成してラッチ出力し、制御信号Ｙ１のＬｏｗレベルからＨｉｇｈレベルへの遷移時点で、アップダウンカウンタ２４のカウント値を"０"値保持レジスタ２１に保持されている、あらかじめ定められた第２の値（零値）と一致するか否か比較判定し、一致した場合にアクティブとされる第２の判定信号を生成してラッチ出力し、前記第１、第２の判定信号がともにアクティブのとき、ロック状態であることを示す判定信号を出力する制御を行う比較回路２３と、を備えている。
【００３４】
図３において、逓倍数切替信号は、ＰＬＬ回路１０と逓倍数保持レジスタ２２に入力されており、ＰＬＬ回路は、逓倍数切替信号の値に応じて、その逓倍数複数の値の中から択一的に選択され、逓倍数に応じた値が逓倍数保持レジスタ２２に設定される。
【００３５】
図５は、図３に示した比較回路２３の構成の一例を示す図である。逓倍数は「５」であるものとし、逓倍数保持レジスタ２２に保持される値は「５」（"101"：３ビット）とされる。これは、アップダウンカウンタ２４で計数する出力信号φは入力信号Ｘ１の周波数を５逓倍したものであり、入力信号Ｘ１の一サイクル期間にわたる出力信号φは５サイクルが計数されるためである。
【００３６】
図５を参照すると、この比較回路は、アップダウンカウンタ２４のカウント値（３ビット）と、逓倍数保持レジスタ２２（３ビット）の各対応するビットが一致するか否か検出する一致検出回路を構成する排他的否定論理和（ＥＸＮＯＲ）回路３１１〜３１３と、カウント値と、"０"値保持レジスタ２３（３ビット）の各対応するビットが一致するか否か検出する一致検出回路を構成する排他的否定論理和（ＥＸＮＯＲ）回路３１４〜３１６と、ＥＸＮＯＲ回路３１１〜３１３の出力を入力とする論理積（ＡＮＤ）回路３２１と、ＥＸＮＯＲ回路３１４〜３１６の出力を入力とする論理積（ＡＮＤ）回路３２２と、ＡＮＤ回路３２１の出力を、入力される信号Ｙ１の立ち上がりエッジでサンプルして出力するＤ型フリップフロップ３３１と、ＡＮＤ回路３２２の出力を信号Ｙ１の立ち下がりエッジでサンプルして出力するＤ型フリップフロップ３３２と、Ｄ型フリップフロップ３３１の出力（第１の判定信号）とＤ型フリップフロップ３３１の出力（第２の判定信号）を入力とする論理積（ＡＮＤ）回路３４と、を備えており、ＡＮＤ回路３４の出力が、ロック状態の判定信号（Ｈｉｇｈの時ロック、Ｌｏｗの時アンロック）として出力される。Ｄ型フリップフロップ３３１とＤ型フリップフロップ３３２は、好ましくは初期化時等にリセットされるリセット端子付きのフリップフロップとして構成される。
【００３７】
図４は、本発明の一実施例の動作を説明するためのタイミング図である。図４、及び図３と図５を参照して、本発明の一実施例の動作について説明する。なお、図４には、入力信号Ｘ１、制御信号Ｙ１、出力信号φ、アップダウンカウンタ２４（カウンタ）の出力と動作（アップ（ＵＰ）カウントとダウン（ＤＯＷＮ）カウント）、逓倍数保持レジスタ２４、"０"値保持レジスタ２１、比較回路２３における判定動作タイミングが示されている。入力信号Ｘ１を分周器１１で１／２分周した制御信号Ｙ１のデューティ比は５０％であるものとする。アップダウンカウンタ２４は、制御信号Ｙ１がＨｉｇｈレベルのとき、５逓倍の出力信号φのＨｉｇｈレベルからＬｏｗレベルへの立ち下がりエッジで、カウントアップ動作を行い、値「０」から、「１」、…、「５」とカウントアップしていく（φのサイクルｔ１〜ｔ５）。
【００３８】
比較回路２３では、アップダウンカウンタ２４のカウント値と、逓倍数保持レジスタ２２の値「５」とを比較するＥＸＮＯＲ回路３１１〜３１３の出力を入力とするＡＮＤ回路３２１の出力（比較結果）をＤ型フリップフロップ３３１のデータ入力端子に供給しており、制御信号Ｙ１がＨｉｇｈレベルからＬｏｗレベルへの立ち下がり遷移（サイクルｔ６の開始時点の制御信号Ｙ１の遷移）を受けて、Ｄ型フリップフロップ３３１は、アップダウンカウンタ２４のカウント値と「５」の比較結果であるＡＮＤ回路３２１の出力をラッチする。この場合、ＡＮＤ回路３２１の出力はＨｉｇｈレベルとされ、Ｄ型フリップフロップ３３１の出力ＱはＨｉｇｈレベル（ＰＡＳＳ）となる。なお、図４に示す例では、サイクルｔ１における判定結果がＰＡＳＳであることから、サイクルｔ６において、Ｄ型フリップフロップ３３２の出力ＱはＨｉｇｈレベル（ＰＡＳＳ）に保持されており、ＡＮＤ回路３４はＰＡＳＳ（ロック状態）を示すＨｉｇｈレベルを出力する。
【００３９】
そして、サイクルｔ６における制御信号Ｙ１のＨｉｇｈレベルからＬｏｗレベルへの遷移により、アップダウンカウンタ２４はカウントダウンモードとなり、出力信号φの立ち下がりエッジで、「５」からカウントダウン動作を行い、「４」、「３」、「２」、「１」、「０」とカウントダウンしていく。
【００４０】
そして、比較回路２３では、アップダウンカウンタ２４のカウント値と、"０"値保持レジスタ２１の値「０」とを比較するＥＸＮＯＲ回路３１４〜３１６の出力を入力とするＡＮＤ回路３２２の出力（比較結果）をＤ型フリップフロップ３３２のデータ入力端子に供給しており、制御信号Ｙ１がＬｏｗレベルからＨｉｇｈレベルへの立ち下がり遷移を受けて、Ｄ型フリップフロップ３３２は、アップダウンカウンタ２４のカウント値と「０」の比較結果であるＡＮＤ回路３２２の出力をラッチする。図４に示す例では、サイクルｔ１１における判定結果がＰＡＳＳであることから、Ｄ型フリップフロップ３３２の出力ＱはＨｉｇｈレベル（ＰＡＳＳ）とされ、Ｄ型フリップフロップ３３１とＤ型フリップフロップ３３２の出力を入力とするＡＮＤ回路３４は、ＰＡＳＳ（ロック状態）を示すＨｉｇｈレベルを出力する。すなわち、比較回路２３のＡＮＤ回路３４から出力される判定信号の値は、Ｄ型フリップフロップ３３１の出力（第１判定信号）と、Ｄ型フリップフロップ３３２の出力（第２判定信号）がともにＨｉｇｈレベルのとき、Ｈｉｇｈレベルとされ、Ｄ型フリップフロップ３３１、３３２の出力の一方又は双方がＬｏｗレベルのときＬｏｗレベルとされる。
【００４１】
アップダウンカウンタ２４のカウント値と、"０"値保持レジスタ２１、及び、逓倍数保持レジスタ２２との比較結果が一致状態から不一致等への変化があった場合、判定信号の値は、Ｄ型フリップフロップ３３１、３３２のラッチタイミングを規定する制御信号Ｙ１の立ち上がり、及び立ち下がりエッジで更新される。
【００４２】
なお、比較回路２３は、制御信号Ｙ１のＨｉｇｈレベルからＬｏｗレベルへの遷移時点で、アップダウンカウンタ２４のカウント値が逓倍数保持レジスタ２２と一致するか否か比較判定し、一致した場合に、アクティブとされる判定信号を出力し、アップダウンカウンタ２４のダウンカウント時、制御信号のＬｏｗレベルからＨｉｇｈレベルへの遷移時点で（カウント値が"０"値保持レジスタ２４と一致するか否かの比較判定は行わず）、アップダウンカウンタ２４が、リセットされる（ゼロクリア）構成としてもよい。かかる構成では、アンロック状態からロック状態への検出を行うことができる。
【００４３】
図３に示したロック判定回路２０は、ＰＬＬ回路１０と同一チップ上に集積化するなどして、ＰＬＬ回路１０内に組み込んでもよいし、あるいは、テスト回路として外付け回路で構成してもよい。
【００４４】
テストシステムへのアプリケーションとして、例えばＰＬＬ回路１０を被試験デバイス（Device Under Test；ＤＵＴ）としてテストするＬＳＩテスタ等の自動テスト装置（Automatic Test Equipment：ＡＴＥ）のロードボード等に付加される試験用治具として構成してもよい。この場合、ＡＴＥはドライバから入力信号Ｘ１をＤＵＴに印加し、ロック判定回路２０から出力される判定信号をコンパレータから入力してロック状態の判定を行い良否（ＰＡＳＳ／ＦＡＩＬ）の判定を行う。かかる構成によれば、ＡＴＥでは、ＰＬＬ回路の出力信号を、サイクルベースでローカルメモリ等に蓄積する必要がなく、必要なローカルメモリの容量を低減し、またテスト回路をＤＵＴのピンの直近に配置することで、ＡＴＥに要求されるタイミング精度等を緩やかなものとしており、廉価なＡＴＥで、正確かつ精度良く試験することができるという利点を有する。ロック判定回路２０をＰＬＬ回路１０内に組み込んだ場合にも、上記と同様の原理に従い、テストを容易化する。
【００４５】
次に、本発明の第２の実施例について説明する。図６は、本発明の第２の実施例の構成を示す図である。ＰＬＬ回路の構成は、図１及び図３に示した構成と同様とされる。図６には、逓倍数保持レジスタ２２のビット数を「４」とし、逓倍数保持レジスタ２２とアップダウンカウンタ２４（図３参照）のカウント値が一致するか検出する一致検出回路を４ビット分（すなわち逓倍数を２進表示した場合のビット数分）、すなわち、ＥＸＮＯＲ回路３１１〜３１４を備えている。
【００４６】
この実施例は、ＥＸＮＯＲ回路３１１〜３１４の一致検出出力に基づき、ロック状態にどれだけ近づいているか、カウンタのカウント値のＭＳＢ（最上位ビット）側からＬＳＢ（最下位ビット）側へ、逐次的に制御を行い、入力信号Ｘ１のサイクル毎に、チャージポンプＣＰ（図１の１０２）の電流を可変制御するものである。カウンタのカウント値のＭＳＢからＬＳＢのうちあるビットに対応するＥＸＮＯＲ回路の出力は、当該ビットよりも上位ビットのＥＸＮＯＲ回路の出力がすべて一致を示すとき（Ｈｉｇｈレベルのとき）、対応するラッチ回路でラッチされ、チャージポンプＣＰの電流を可変制御している。
【００４７】
すなわち、例えばＰＬＬ回路の逓倍数を「１０」とし、逓倍数保持レジスタ２２には、"1010"が保持され、カウンタ値とレジスタ２２の第１ビット（ＬＳＢ）同士は、ＥＸＮＯＲ回路３１１に入力され、カウンタ値とレジスタ２２の第４ビット（ＭＳＢ）同士は、ＥＸＮＯＲ回路３１４に入力され、カウンタ値とレジスタ２２の第２ビット、第３ビット同士は、ＥＸＮＯＲ回路３１２、３１３にそれぞれ入力されている。
【００４８】
ＥＸＮＯＲ回路３１４の出力は対応するＤ型フリップフロップ４１４のデータ入力端子Ｄに入力されている。
【００４９】
ＥＸＮＯＲ回路３１３の出力とＤ型フリップフロップ４１４の出力Ｑは、ＡＮＤ回路４０３に入力されており、ＡＮＤ回路４０３の出力は、対応するＤ型フリップフロップ４１３のデータ入力端子Ｄに入力されている。
【００５０】
ＥＸＮＯＲ回路３１２の出力とＤ型フリップフロップ４１３の出力Ｑは、ＡＮＤ回路４０２に入力されており、ＡＮＤ回路４０２の出力は、対応するＤ型フリップフロップ４１２のデータ入力端子Ｄに入力されている。
【００５１】
ＥＸＮＯＲ回路３１１の出力とＤ型フリップフロップ４１２の出力Ｑは、ＡＮＤ回路４０１に入力されており、ＡＮＤ回路４０１の出力は、対応するＤ型フリップフロップ４１１のデータ入力端子Ｄに入力されている。
【００５２】
Ｄ型フリップフロップ４１１〜４１４のクロック入力端子には、入力信号Ｘ１（図３の分周器１１への入力信号Ｘ１）が、共通入力されている。
【００５３】
Ｄ型フリップフロップ４１４、４１３、４１２、４１１の出力ａ、ｂ、ｃ、ｄは、チャージポンプの充電、放電電流をそれぞれ制御する、電流制御回路４３４、４３３、４３２、４３１の制御端子Ｃにそれぞれ入力されている。
【００５４】
電流制御回路４３１〜４３４は、後に詳細に説明されるが、位相周波数比較器（図１の１０１）から出力されるＵＰ信号、ＤＯＷＮ信号をＵ端子、Ｄ端子に入力し、制御端子ＣがＬｏｗレベルのとき、ＵＰ信号、ＤＯＷＮ信号がアクティブ期間中にそれぞれ、不図示の容量を充電、放電する。
【００５５】
ＡＮＤ回路４０３は、Ｄ型フリップフロップ４１４の出力がＨｉｇｈレベルである（逓倍数保持レジスタ２２とカウンタ（図３の２４）のカウント値のＭＳＢ同士が一致する）場合、一つ下位のビットを比較するＥＸＮＯＲ回路３１３の出力をＤ型フリップフロップ４１３のデータ入力端子に出力し、Ｄ型フリップフロップ４１４の出力がＬｏｗレベルである（逓倍数保持レジスタ２２と前記カウンタのカウント値のＭＳＢ同士が一致しない）場合、ＥＸＮＯＲ回路３１３の出力をマスクし、固定値Ｌｏｗレベルを出力する。
【００５６】
ＡＮＤ回路４０２は、Ｄ型フリップフロップ４１３の出力がＨｉｇｈレベルである（逓倍数保持レジスタ２２と前記カウンタのカウント値の第４、第３ビット同士がともに一致する）場合、第２ビットを比較するＥＸＮＯＲ回路３１２の出力をＤ型フリップフロップ４１２のデータ入力端子に出力し、Ｄ型フリップフロップ４１３の出力がＬｏｗレベルである（逓倍数保持レジスタ２２と前記カウンタのカウント値の第３ビットと第４のビットのうちの少なくとも一ビットが一致しない）場合、ＥＸＮＯＲ回路３１３の出力をマスクし、固定値Ｌｏｗレベルを出力する。
【００５７】
ＡＮＤ回路４０１は、Ｄ型フリップフロップ４１２の出力がＨｉｇｈレベルである（逓倍数保持レジスタ２２とカウンタのカウント値の第４乃至第２ビット同士がともに一致する）場合、第１ビット（ＬＳＢ）を比較するＥＸＮＯＲ回路３１１の出力をＤ型フリップフロップ４１１のデータ入力端子に出力し、Ｄ型フリップフロップ４１２の出力がＬｏｗレベルである場合（逓倍数保持レジスタ２２とアップダウンカウンタの第２乃至第４ビットのうちの少なくとも一ビットが一致しない）場合、ＥＸＮＯＲ回路３１１の出力をマスクし、Ｌｏｗレベルを出力する。
【００５８】
制御端子Ｃを有しない電流制御回路４２は、位相周波数比較器（図１の１０１）から出力されるＵＰ信号、ＤＯＷＮ信号をＵ端子、Ｄ端子に入力し、ＵＰ信号、ＤＯＷＮ信号がアクティブ期間中にそれぞれ、不図示の容量を充電、放電する。
【００５９】
電流制御回路４２と電流制御回路４３１〜４３４の出力端子Ｏは共通接続されており、出力端子とグラントとの間に接続されている不図示の容量を充電、放電する。なお、この容量は、ループフィルタ（図１の１０３）内に設ける構成としてもよい。
【００６０】
図７（ａ）は、電流制御回路４２（図６参照）の構成を示す図である。電流制御回路４２は、定電流源の電流パスにＵＰ／ＤＯＷＮ信号でオン、オフされるスイッチトランジスタを挿入したものであり、ＰＬＬ回路のチャージポンプをなす充放電制御回路を構成している。図７（ａ）を参照すると、この電流制御回路は、ＵＰ信号をゲートに入力するＰチャネルＭＯＳトランジスタＰＭ１と、ＤＯＷＮ信号をゲートに入力するＮチャネルＭＯＳトランジスタＮＭ１と、を備え、ＰチャネルＭＯＳトランジスタＰＭ１のソースと電源ＶＤＤ間には、定電流源Ｉo１が接続されており、ＮチャネルＭＯＳトランジスタＮＭ１のソースとグランド間には定電流源Ｉo２（吐出電流を供給する定電流源Ｉo１と同一の定電流Ｉoで吸い込む）が接続されており、ＰチャネルＭＯＳトランジスタＰＭ１のドレインとＮチャネルＭＯＳトランジスタＮＭ１のドレインは出力端子Ｏに接続されている。この構成では、ＵＰ信号がＬｏｗレベルの期間、ＰチャネルＭＯＳトランジスタＰＭ１が導通して電源ＶＤＤから定電流Ｉoを出力端子Ｏに出力して出力端子Ｏに接続される容量（不図示）を充電し、ＤＯＷＮ信号がＨｉｇｈレベルの期間、ＮチャネルＭＯＳトランジスタＮＭ１が導通して出力端子Ｏ側から定電流Ｉoでグランドに放電する。
【００６１】
図７（ｂ）は、制御端子Ｃを備えた電流制御回路４３１〜４３４（図６参照）の構成を示す図である。図７（ｂ）を参照すると、この電流制御回路は、ＵＰ信号の反転信号をゲートにするＰチャネルＭＯＳトランジスタＰＭ１１と、ＤＯＷＮ信号をゲートに入力するＮチャネルＭＯＳトランジスタＮＭ１１と、を備え、ＰチャネルＭＯＳトランジスタＰＭ１１のソースと電源ＶＤＤ間には、定電流源ＩＯ１とＰチャネルＭＯＳトランジスタＰＭ１２とが直列に接続されている。ＰチャネルＭＯＳトランジスタＰＭ１２のソースは電源ＶＤＤに接続され、ゲートには、制御信号Ｃの反転信号が入力され、ドレインは定電流源Ｉｏ１に接続されている。ＮチャネルＭＯＳトランジスタＮＭ１１のソースとグランド間には、定電流源Ｉｏ２（吐出電流を供給する定電流源Ｉｏ１と同一の定電流で吸い込む）とＮチャネルＭＯＳトランジスタＮＭ１２とが直列に接続されている。ＰチャネルＭＯＳトランジスタＰＭ１１のドレインとＮチャネルＭＯＳトランジスタＮＭ１１のドレインが出力端子Ｏに接続されている。ＮチャネルＭＯＳトランジスタＮＭ１２のソースはグランドに接続され、ゲートには、制御信号ＣをインバータＩＮＶで反転した信号が入力され、ドレインは定電流源Ｉｏ２に接続されている。
【００６２】
制御信号ＣがＬｏｗレベルのときは、ＰチャネルＭＯＳトランジスタＰＭ１２のゲートはＬｏｗレベルとされて導通し、ＮチャネルＭＯＳトランジスタＮＭ１２のゲートには、インバータＩＮＶで制御信号Ｃを反転したＨｉｇｈレベルの信号が入力されることからＮチャネルＭＯＳトランジスタＮＭ１２も導通状態とされ、図７（ａ）に示した回路と同様の動作を行う。ＵＰ信号がＬｏｗレベルの期間、ＰチャネルＭＯＳトランジスタＰＭ１１が導通して電源ＶＤＤから定電流Ｉｏを出力端子Ｏに出力して容量（不図示）を充電し、ＤＯＷＮ信号がＨｉｇｈレベルの期間、ＮチャネルＭＯＳトランジスタＮＭ１１が導通して出力端子Ｏ側からグランドに容量（不図示）の蓄積電荷を放電する。
【００６３】
一方、制御信号ＣがＨｉｇｈレベルのときは、ＰチャネルＭＯＳトランジスタＰＭ１２は非導通状態とされ、ＮチャネルＭＯＳトランジスタＮＭ１２のゲートには、インバータＩＮＶで制御信号Ｃを反転したＬｏｗレベルが入力されることからＮチャネルＭＯＳトランジスタＮＭ１２も非導通状態とされ、制御信号ＣがＨｉｇｈレベルとされる電流制御回路４３ｉ（ただし、ｉは１〜４）は非活性状態とされる。この場合、電流制御回路４３ｉは入力されるＵＰ、ＤＯＷＮ信号の値によらず、容量への充電放電動作は行わない。
【００６４】
図８は、この実施例の動作の一例を示すタイミング図である。初期状態で、Ｄ型フリップフロップ４１１〜４１４がリセットされているものとし、これらの出力はＬｏｗレベルである。入力信号Ｘ１の最初のサイクル（図３の制御信号Ｙ１はＨｉｇｈレベル）では、アップダウンカウンタ２４（図３参照）のカウント値は逓倍数「１０」まで達していない。この場合、入力信号Ｘ１の１サイクルあたりのＰＬＬ回路の出力信号φのサイクル数は「１０」に達していないため、ＰＬＬ回路の出力信号φの周波数を上げる必要がある。なお、図３において、１／２分周器１２を省略し、ＰＬＬ回路１０の出力をそのまま出力信号φとすることで、逓倍数「１０」が得られる。この場合、アップダウンカウンタ２４（図３参照）は、ＰＬＬ回路１０の出力信号を計数信号として入力する。
【００６５】
図６のＥＸＮＯＲ回路３１１〜３１４の出力はＬｏｗレベルであり、アップダウンカウンタ２４のカウント値のＭＳＢに対応するＤ型フリップフロップ４１４の出力ａがＬｏｗレベルであることから、いもずる式にＡＮＤ回路４０３、４０２、４０１の出力もＬｏｗレベルとなり、Ｄ型フリップフロップ４１３、４１２、４１１の出力ｂ、ｃ、ｄもＬｏｗレベルとなる。Ｌｏｗレベルの信号ａ、ｂ、ｃ、ｄを制御端子Ｃに入力とする電流制御回路４３４、４３３、４３２、４３１はいずれも活性状態とされ、この場合、チャージポンプの容量に充電される電流値Ｉは最大とされる。
【００６６】
アップダウンカウンタ２４（図３参照）のカウント値が「８」になった時点でカウンタ値の第４ビット（ＭＳＢ）は"１"となり、ＥＸＮＯＲ回路３１４の出力はＨｉｇｈレベルであり、次の入力信号Ｘ１の立ち上がりエッジ（タイミングｔ１）で、Ｄ型フリップフロップ４１４の出力ａはＬｏｗレベルからＨｉｇｈレベルとなり、Ｄ型フリップフロップ４１４の出力ａを制御端子Ｃに受ける電流制御回路４３４が非活性化する。この結果、チャージポンプの容量に充電される電流値Ｉは、電流制御回路４３４による電流値Ｉｏ分減少する（一段下がる）。
【００６７】
Ｄ型フリップフロップ４１４の出力ａがＨｉｇｈレベルとなると、ＡＮＤ回路４０３はＥＸＮＯＲ回路３１３の出力をそのまま出力し、この場合、レジスタ２２の第３ビットとカウンタ値の第３ビットはともに"０"であるため、ＥＸＮＯＲ回路３１３の出力はＨｉｇｈレベルとなり、ＡＮＤ回路４０３を通過し、入力信号Ｘ１の立ち上がりエッジで、Ｄ型フリップフロップ４１３はＥＸＮＯＲ回路３１３の出力をラッチする。図８に示す例では、カウンタ値が「９」となるタイミングｔ２において、Ｄ型フリップフロップ４１３の出力ｂはＨｉｇｈレベルに遷移している。この結果、Ｄ型フリップフロップ４１３の出力ｂを制御端子Ｃに受ける電流制御回路４３３が非活性化に転ずる。この場合、チャージポンプの容量に充電される電流値Ｉは、電流制御回路４３３による電流値Ｉｏ分減少する（一段下がる）。
【００６８】
さらに、タイミングｔ３において、カウンタ値は「１１」となり、レジスタ２２の第２ビットとカウンタ値の第２ビットはともに"１"であるため、ＥＸＮＯＲ回路３１２の出力はＨｉｇｈレベルとなり、この出力値はＡＮＤ回路４０３を通過し、入力信号Ｘ１の立ち上がりエッジでＤ型フリップフロップ４１２はＥＸＮＯＲ回路３１２の出力をラッチし、その出力がＨｉｇｈレベルに遷移している。この結果、Ｄ型フリップフロップ４１２の出力ｃを制御端子Ｃに受ける電流制御回路４３２が非活性状態に転ずる。この結果、チャージポンプの容量に充電される電流値Ｉは、電流制御回路４３２による電流値Ｉｏ分減少する（一段下がる）。
【００６９】
さらにタイミングｔ４において、カウンタ値は「１０」となり、レジスタ２２の第１ビットとカウンタ値の第１ビットはともに"０"であるため、ＥＸＮＯＲ回路３１１の出力はＨｉｇｈレベルとなり、この出力値はＡＮＤ回路４０１を通過し、信号Ｘ１の立ち上がりエッジでＤ型フリップフロップ４１１はＥＸＮＯＲ回路３１１の出力をラッチし、その出力がＨｉｇｈレベルに遷移している。この結果、Ｄ型フリップフロップ４１１の出力ｄを制御端子Ｃに受ける電流制御回路４３１が非活性化し、チャージポンプの容量に充電される電流値Ｉは、電流制御回路４３１による電流値Ｉｏ分減少する（一段下がる）。
【００７０】
この状態において、電流制御回路４３４〜４３１はすべて非活性化し、電流制御回路４２だけが、位相周波数比較器（図１の１０１）からのＵＰ信号とＤＯＷＮ信号を受けて容量（不図示）の充電、放電を行う。
【００７１】
なお、電流制御回路４３４〜４３１における電流源の電流値を変え、ＭＯＳトランジスタのＷ（ゲート幅）／Ｌ（ゲート長）比を異なる値に設定することで、電流駆動能力を、それぞれ異なるものとなるように設定してもよい。
【００７２】
電流制御回路（図１の１０２）のみによって、位相周波数比較器（図１の１０１）からのＵＰ、ＤＯＷＮ信号により容量の充電、放電が行われる通常のＰＬＬ回路の構成と相違し、この実施例によれば、カウンタのカウント値を逓倍数を格納するレジスタとビット毎に比較し、ＭＳＢが一致しない間は、位相周波数比較器（図１の１０１）からのＵＰパルス信号で充電する電流値（及びＤＯＷＮパルス信号で放電する電流値）を大きな電流値とし、ＭＳＢからＬＳＢ側の順に、逐次比較制御により、ビットが一致するたびに、位相周波数比較器（図１の１０１）からのＵＰパルス信号で充電する電流値（及びＤＯＷＮパルス信号で放電する電流値）を下げていき、このように、ロック状態に遠い場合からロック状態に近づくにしたがって、チャージポンプに供給する電流値を可変させており、ＰＬＬ回路の出力信号のサイクル数が目的とする逓倍数を超過することを抑制し、かつ、逓倍数に達する（ロック状態）までに要する時間を短縮可能としている。
【００７３】
なお、ロック判定回路（図３の２０）から出力される判定信号を、処理装置等に入力して、該判定信号の状態に基づき、該処理装置が、ＰＬＬ回路からクロック信号の供給を受ける回路等に対して必要とされる制御を行う構成としてもよく、判定信号は任意の用途に適用される。
【００７４】
ＰＬＬ回路への入力信号Ｘ１は、水晶発振回路等から供給されるクロック信号であってもよいし、その他、クロック発生器から供給される任意のリファレンスクロックであってよい。またＰＬＬ回路は、入力信号からクロックを抽出するクロックリカバリ回路であってもよいし、周波数シンセサイザに対しても適用できることは勿論である。以上説明したように、本発明は、上記実施例の構成に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、ＰＬＬの出力信号に基づき、ロック状態を判定しており、正確なテストを実現することができる、という効果を奏する。
【００７６】
本発明のロック検出回路を、ＰＬＬに内蔵するか、テスト回路として外付けすることで、ＰＬＬの量産試験を行う自動テスト装置でも、正確なテストを実現することができる。
【００７７】
また本発明によれば、ロック状態にどの程度近づいているかを逐次比較し、判定結果に応じてチャージポンプの電流の大きさを可変することで、ロックに要する時間の短縮を図ることができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態の構成を示す図である。
【図２】本発明の一実施の形態の動作原理を説明するための図である。
【図３】本発明の一実施例の構成を示す図である。
【図４】本発明の一実施例の動作を説明するためのタイミング図である。
【図５】本発明の一実施例の比較回路の構成を示す図である。
【図６】本発明の第２の実施例の構成を示す図である。
【図７】本発明の第２の実施例の電流制御回路を示す図である。
【図８】本発明の第２の実施例の動作を説明するための図である。
【図９】従来のロック検出回路の構成を示す図である。
【図１０】従来のロック検出回路の動作を説明するためのタイミング図である。
【符号の説明】
１０ ＰＬＬ回路
１１、１２ 分周器
２０ ロック判定回路
２１ "０"値保持レジスタ
２２ 逓倍数保持レジスタ
２３ 比較回路
２４ アップダウンカウンタ
３１１〜３１６ 排他的否定論理和回路
３２１、３２２、３４、４０１〜４０３ ＡＮＤ回路
３３１〜３３２、４１１〜４１４ Ｄ型フリップフロップ
４２ 電流制御回路
４３１〜４３４ 電流制御回路
１０１ 位相周波数比較器
１０２ チャージポンプ
１０３ ループフィルタ
１０４ 電圧制御発振器
１０５ 分周器
１０６ 排他的否定論理和回路
１０７ 遅延回路
１０８ Ｄ型フリップフロップ
Claims (16)
- 入力信号の周波数を逓倍した出力信号を出力するＰＬＬ（位相同期ループ）回路のロック判定回路において、
前記入力信号のサイクルを基に定められた第１の計数期間にわたり、前記出力信号、又は前記出力信号を所定の分周比で分周した信号のサイクル数を計数し、その計数結果が、前記ＰＬＬ回路の逓倍数と前記計数期間、又は前記ＰＬＬ回路の逓倍数と前記計数期間と前記分周比とから定められる第１の値と一致するか否か比較する第１の手段と、
前記計数結果から、前記第１の計数期間につづいて前記入力信号のサイクルを基に定められた第２の計数期間にわたり、前記出力信号を１サイクル計数する毎に減算していった結果があらかじめ定められた第２の値と一致するか否か比較する第２の手段と、
前記第１及び第２の手段の比較結果がともに一致を示すとき、ロック状態であることを示す判定信号を出力する第３の手段と、
を備えている、ことを特徴とする、ＰＬＬ回路のロック判定回路。 - 入力信号の周波数を逓倍した出力信号を出力する発振器と、
前記発振器の前記出力信号を分周する分周器と、
前記分周器の分周信号と前記入力信号とを入力する位相比較器と、
前記位相比較器による位相比較結果に基づき容量を充電及び放電し、前記分周信号と前記入力信号の位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するフィルタと、
を備え、
前記発振器が前記フィルタの出力に基づき発振周波数を可変するＰＬＬ（位相同期ループ）回路のロック検出回路において、
前記入力信号の少なくとも半サイクル分の計数期間にわたり、前記出力信号、又は前記出力信号を所定の分周比で分周した信号のサイクル数を計数した計数結果が、前記ＰＬＬ回路の逓倍数と前記計数期間、又は、前記ＰＬＬ回路の逓倍数と前記計数期間と前記分周比とから定められる第１の値と一致するか否か比較する第１の手段と、
前記計数結果から、前記入力信号の次の前記計数期間にわたり、前記出力信号を１サイクル計数する毎に減算していった結果が、零値と一致するか否か比較する第２の手段と、
前記第１及び第２の手段の比較結果がともに一致を示すとき、ロック状態であることを示す判定信号を出力する第３の手段と、
を備えている、ことを特徴とする、ＰＬＬ回路のロック判定回路。 - 入力信号の周波数を逓倍した出力信号を出力する発振器と、
前記発振器の前記出力信号を分周する分周器と、
前記分周器の分周信号と前記入力信号とを入力する位相比較器と、
前記位相比較器による位相比較結果に基づき容量を充電及び放電し、前記分周信号と前記入力信号の位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するフィルタと、
を備え、前記発振器が前記フィルタの出力に基づき発振周波数を可変するＰＬＬ（位相同期ループ）回路のロック判定回路において、
計数対象信号を入力する第１の入力端子と、アップカウントとダウンカウント動作を制御する制御信号を入力する第２の入力端子と、カウント値を出力する出力端子と、を少なくとも有するカウンタであって、
前記ＰＬＬ回路の前記出力信号又は前記出力信号を所定の分周比で分周した信号を前記計数対象信号として前記第１の入力端子より入力し、前記ＰＬＬ回路への前記入力信号又は前記入力信号を所定の分周比で分周した信号をアップカウントとダウンカウント動作を制御する前記制御信号として前記第２の入力端子より入力し、前記制御信号が第１の論理値のときに、前記計数対象信号を受けてカウントアップ動作し、前記制御信号が第２の論理値のときに、前記計数対象信号を受けてカウントダウン動作するカウンタと、
前記制御信号を入力とする第１の入力端子と、前記カウンタの前記出力端子からのカウント値を入力とする第２の入力端子と、ロック判定結果を出力する出力端子を少なくとも有する比較回路であって、
前記制御信号の前記第１の論理値から前記第２の論理値への遷移時点で、前記カウンタのカウント値があらかじめ定められた第１の値と一致するか否か比較判定し、一致した場合に、アクティブとされる第１の判定信号を出力する第１の比較部と、
前記制御信号の前記第２の論理値から前記第１の論理値への遷移時点で、前記カウンタのカウント値があらかじめ定められた第２の値と一致するか否か比較判定し、一致した場合に、アクティブとされる第２の判定信号を出力する第２の比較部と、
前記第１、及び第２の比較部からの前記第１、及び第２の判定信号を入力し、前記第１、及び第２の判定信号がともにアクティブのとき、ロック状態であることを示す値の判定信号を前記出力端子から出力する論理回路と、
を有する比較回路と、
を備えている、ことを特徴とするＰＬＬ回路のロック判定回路。 - 入力信号の周波数を逓倍した出力信号を出力する発振器と、
前記発振器の前記出力信号を分周する分周器と、
前記分周器の分周信号と前記入力信号とを入力する位相比較器と、
前記位相比較器による位相比較結果に基づき容量を充電及び放電し、前記分周信号と前記入力信号の位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するフィルタと、
を備え、前記発振器が前記フィルタの出力に基づき発振周波数を可変するＰＬＬ（位相同期ループ）回路のロック判定回路において、
計数対象信号を入力する第１の入力端子と、アップカウントとダウンカウント動作を制御する制御信号を入力する第２の入力端子と、カウント値を出力する出力端子と、を少なくとも有するカウンタであって、
前記ＰＬＬ回路の前記出力信号又は前記出力信号を所定の分周比で分周した信号を前記計数対象信号として前記第１の入力端子より入力し、前記ＰＬＬ回路への前記入力信号又は前記入力信号を所定の分周比で分周した信号をアップカウントとダウンカウント動作を制御する前記制御信号として前記第２の入力端子より入力し、前記制御信号が第１の論理値のときに、前記計数対象信号を受けてカウントアップ動作し、前記制御信号が第２の論理値のときに、前記計数対象信号を受けてカウントダウン動作するカウンタと、
前記制御信号を入力とする第１の入力端子と、前記カウンタの前記出力端子からのカウント値を入力とする第２の入力端子と、ロック判定結果を出力する出力端子を少なくとも有し、前記制御信号の前記第１の論理値から前記第２の論理値への遷移時点で、前記カウンタのカウント値があらかじめ定められた第１の値と一致するか否か比較判定し、一致した場合に、アクティブとされる判定信号を前記出力端子から出力する比較回路を備え、
前記制御信号の前記第２の論理値から前記第１の論理値への遷移時点で、前記カウンタは、そのカウント値がリセットされる、ことを特徴とするＰＬＬ回路のロック判定回路。 - 前記ＰＬＬ回路の前記出力信号又は前記出力信号を所定の分周比で分周した信号の前記第２の論理値から前記第１の論理値への遷移エッジと、前記ＰＬＬ回路への前記入力信号の前記第２の論理値から前記第１の論理値への遷移エッジが互いに重なるものである場合、前記カウンタは、前記ＰＬＬ回路の前記出力信号又は前記出力信号を所定の分周比で分周した信号よりなる前記計数対象信号の前記第１の論理値から前記第２の論理値への遷移エッジで、カウント動作を行う、ことを特徴とする請求項３又は４記載のＰＬＬ回路のロック回路。
- 前記比較回路において、
前記第１の比較部が、前記カウンタのカウント値のビットと、前記第１の値を格納する第１のレジスタの対応するビット同士が互いに一致するか否かをビット毎に検出する複数の一致検出回路（「第１群の一致検出回路」という）と、
前記第１群の一致検出回路の出力を入力し、前記第１群の一致検出回路の出力が全て一致を示すときにアクティブとなる信号を出力する第１の論理回路と、
前記制御信号の前記第１の論理値から前記第２の論理値への遷移時点で、前記第１の論理回路の出力をサンプルして前記第１の判定信号として出力する第１のラッチ回路と、を備え、
前記第２の比較部が、前記カウンタのカウント値のビットと、前記第２の値を格納する第２のレジスタの対応するビット同士が互いに一致するか否かをビット毎に検出する複数の一致検出回路（「第２群の一致検出回路」という）と、
前記第２群の一致検出回路の出力を入力し、前記第２群の一致検出回路の出力が全て一致を示すときアクティブとなる信号を出力する第２の論理回路と、
前記制御信号の前記第２の論理値から前記第１の論理値への遷移時点で、前記第２の論理回路の出力をサンプルして前記第２の判定信号として出力する第２のラッチ回路と、を備え、
前記判定信号を前記出力端子から出力する前記論理回路が、前記第１と第２のラッチ回路の前記第１、及び第２の判定信号を入力とし、前記第１、及び第２の判定信号の論理積出力を前記出力端子から出力する論理積回路よりなる、ことを特徴とする請求項３記載のＰＬＬ回路のロック判定回路。 - 請求項６記載のＰＬＬ回路のロック判定回路を備え、
前記カウンタのカウント値における前記第１の値の２進表示のビット数をＭビットとし、
前記比較回路において、前記第１群の一致検出回路が、前記カウンタの第１乃至第Ｍビットに対応する第１乃至第Ｍの一致検出回路を備え、
前記第１乃至第Ｍの一致検出回路の出力を、前記入力信号の遷移エッジに基づきラッチする第１乃至第Ｍのラッチ回路と、
前記第１乃至第Ｍ−１の一致検出回路のそれぞれに対応して設けられる第１乃至第Ｍ−１の論理回路であって、第ｉ（ただし、ｉは１乃至Ｍ−１の整数）の前記論理回路は、前記カウンタの第ｉビット（ただし、ｉは１乃至Ｍ−１の整数）に対応する第ｉの一致検出回路の出力信号と、第ｉ+1ビットに対応する前記第ｉ+1の一致検出回路の出力をラッチする前記第ｉ+1のラッチ回路の出力信号とを入力し、前記第ｉ+1のラッチ回路の出力がアクティブであるかインアクティブであるかに応じて前記第ｉの一致検出回路の出力信号を出力するか、マスクする制御を行う構成とされている、第１乃至Ｍ−１の論理回路と、
前記第１乃至第Ｍのラッチ回路に対応して設けられた第１乃至第Ｍの電流制御回路であって、前記第１乃至第Ｍのラッチ回路の出力信号を活性化制御信号としてそれぞれ入力し、前記活性化制御信号がアクティブのとき、電源と出力端子との間の充電パスに挿入された第１のスイッチと、前記出力端子とグランドとの間の放電パスに挿入された第２のスイッチとをともにオフし、前記活性化制御信号がインアクティブのときは、前記第１及び第２のスイッチをオンし、前記位相比較器からの比較結果信号に基づき、前記出力端子への充電、放電をそれぞれ行い、前記出力端子が共通に前記容量に接続されている第１乃至第Ｍの電流制御回路と、
を備えた、ことを特徴とするＰＬＬ回路。 - 入力信号の周波数を逓倍した出力信号を出力する発振器と、
前記発振器の前記出力信号を分周する分周器と、
前記分周器の分周信号と前記入力信号とを入力する位相比較器と、
前記位相比較器による位相比較結果に基づき容量を充電及び放電し、前記分周信号と前記入力信号の位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するフィルタと、
を備え、前記発振器が前記フィルタの出力に基づき発振周波数を可変するＰＬＬ（位相同期ループ）回路において、
前記入力信号のサイクルを基に定められた所定の計数期間にわたり、前記出力信号のサイクル数を計数するカウンタと、
前記カウンタのカウント値が、前記出力信号の逓倍数と前記計数期間とから定められる値に一致するか否かをビット毎に比較する複数の一致検出回路と、
前記複数の一致検出回路に対応して設けられ、前記各一致検出回路の出力に基づき、活性化と非活性化とがそれぞれ制御され、活性状態のとき、それぞれが前記位相比較器の位相比較検出結果に基づき、前記容量を充電及び放電する複数の電流制御回路と、
前記カウンタのカウント値の最上位ビットから最下位ビットのうちの任意の一のビットに対応する前記一致検出回路に対して、前記一致検出回路の出力が一致を示す場合、最上位ビット及び前記一のビットよりも上位ビットの各ビットに対応する前記一致検出回路の出力がすべて一致を示す場合にかぎり、前記一のビットに対応する前記一致検出回路の出力を有効として、前記一致検出回路の出力を対応する前記電流制御回路に伝達させる制御を行う制御回路と、
を備え、
前記カウンタのカウント値の最上位ビットに対応する前記一致検出回路が不一致状態を示しているときは、最上位ビットから最下位ビットに対応する前記各一致検出回路に対応する前記各電流制御回路はすべて活性状態とされ、前記チャージポンプの電流値は最大値とされ、
前記カウンタのカウント値の最上位ビット側から最下位ビット側への順で、逐次、前記カウント値の各ビットに対応する前記一致検出回路の出力が一致を示す場合、前記一致検出回路に対応する前記電流制御回路は、活性状態から非活性状態に転ぜられ、非活性状態の前記電流制御回路の電流値の分だけ、前記チャージポンプの電流を下げていき、
前記カウンタのカウント値の最上位ビットから最下位ビットに対応するすべての前記一致検出回路が一致を示すときには、前記複数の電流制御回路はいずれも非活性状態とされ、前記一致検出回路の出力による制御を受けない、少なくとも一つの電流制御回路が前記位相比較器の位相比較結果に基づき、前記容量を充放電する、ことを特徴とするＰＬＬ回路。 - 位相比較器と、
前記位相比較器からの位相比較結果に基づき容量を充電又は放電し位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するフィルタと、
前記フィルタの出力電圧に基づき発振周波数が可変される電圧制御発振器と、
前記電圧制御発振器からの出力信号を入力して分周して出力する分周器と、
を備え、前記位相比較器は、入力信号と前記分周器で分周された分周信号との位相差を検出し、前記出力信号は、前記入力信号の周波数をＮ逓倍したものとされるＰＬＬ（位相同期ループ）回路において、
前記入力信号の１サイクル期間、前記ＰＬＬ回路から出力される出力信号に基づきカウントアップするカウンタと、
前記入力信号の１サイクル期間経過時点での前記カウンタのカウント値が逓倍数Ｎと一致するか否かを検出する回路であって、
前記カウンタのカウント値のビットと、前記逓倍数Ｎを格納する第１のレジスタの対応するビットとが互いに一致するか否かをビット毎に検出し、一致したとき出力信号をアクティブとする一致検出回路を、前記逓倍数Ｎの２進表示分のビット数分（Ｍ個）備え、
前記カウンタの第１乃至第Ｍビットに対応する第１乃至第Ｍの一致検出回路の出力を、前記入力信号の遷移エッジに基づきラッチする第１乃至第Ｍのラッチ回路と、
前記第１乃至第Ｍ−１の一致検出回路のそれぞれに対応して設けられる第１乃至第Ｍ−１の論理回路であって、第ｉ（ただし、ｉは１乃至Ｍ−１の整数）の前記論理回路は、前記カウンタの第ｉビット（ただし、ｉは１乃至Ｍ−１の整数）に対応する第ｉの一致検出回路の出力信号と、第ｉ+1ビットに対応する前記第ｉ+1の一致検出回路の出力をラッチする前記第ｉ+1のラッチ回路の出力信号とを入力し、前記第ｉ+1のラッチ回路の出力がアクティブであるかインアクティブであるかに応じて前記第ｉの一致検出回路の出力信号を出力するか、マスクする制御を行う構成とされている、第１乃至Ｍ−１の論理回路と、
前記第１乃至第Ｍのラッチ回路に対応して設けられた第１乃至第Ｍの電流制御回路であって、前記第１乃至第Ｍのラッチ回路の出力信号を活性化制御信号としてそれぞれ入力し、前記制御信号がアクティブのとき、電源と出力端子との間の充電パスに挿入された第１のスイッチと、前記出力端子とグランドとの間の放電パスに挿入された第２のスイッチとをともにオフし、前記活性化制御信号がインアクティブのとき、前記第１、第２のスイッチをオンし、前記位相比較器からの比較結果信号に基づき、前記出力端子への前記電源側からの定電流の供給、前記出力端子からグランドへの定電流による放電を行う第１乃至第Ｍの電流制御回路と、
を備え、前記第１乃至第Ｍの電流制御回路の出力端子が共通接続され、前記チャージポンプの容量端子に接続されている、ことを特徴とするＰＬＬ回路。 - 位相比較器と、
前記位相比較器からの比較結果信号に基づき容量を充電又は放電し位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するフィルタと、
前記フィルタの出力電圧を電流に変換した制御電流に基づき発振周波数が可変される電流制御発振器と、
前記電流制御発振器からの出力信号を入力して分周して出力する分周器と、
を備え、
前記位相比較器は、入力信号と前記分周器で分周された信号との位相差を検出し、前記出力信号は、前記入力信号の周波数をＮ逓倍したものとされるＰＬＬ（位相同期ループ）回路において、
前記入力信号の１サイクル期間、前記ＰＬＬ回路から出力される出力信号に基づきカウントアップするカウンタと、
前記入力信号の１サイクル期間経過時点での前記カウンタのカウント値が逓倍数Ｎと一致するか否かを検出する回路であって、
前記カウンタのカウント値のビットと、前記逓倍数Ｎを格納する第１のレジスタの対応するビットとが互いに一致するか否かをビット毎に検出し、一致したとき出力信号をアクティブとする一致検出回路を、前記逓倍数Ｎを２進表示したビット数分（Ｍ個）備え、
前記カウンタの第１乃至第Ｍビットに対応する第１乃至第Ｍの一致検出回路の出力を、前記入力信号の遷移エッジに基づきラッチする第１乃至第Ｍのラッチ回路を備え、
前記第１乃至第Ｍ−１の一致検出回路のそれぞれに対応して設けられる第１乃至第Ｍ−１の論理回路であって、第ｉ（ただし、ｉは１乃至Ｍ−１の整数）の前記論理回路は、前記カウンタの第ｉビット（ただし、ｉは１乃至Ｍ−１の整数）に対応する第ｉの一致検出回路の出力信号と、第ｉ+1ビットに対応する前記第ｉ+1の一致検出回路の出力をラッチする前記第ｉ+1のラッチ回路の出力信号とを入力し、前記第ｉ+1のラッチ回路の出力がアクティブであるかインアクティブであるかに応じて前記第ｉの一致検出回路の出力信号を出力するか、マスクする制御を行う構成とされている、第１乃至Ｍ−１の論理回路と、
前記第１乃至第Ｍのラッチ回路に対応して設けられた第１乃至第Ｍの電流制御回路であって、前記第１乃至第Ｍのラッチ回路の出力信号を活性化制御信号としてそれぞれ入力し、前記制御信号がアクティブのとき、電源と出力端子との間の充電パスに挿入された第１のスイッチと、前記出力端子とグランドとの間の放電パスに挿入された第２のスイッチとをともにオフし、前記活性化制御信号がインアクティブのとき、前記第１、第２のスイッチをオンし、前記位相比較器からの比較結果信号に基づき、前記出力端子への前記電源側からの定電流の供給、前記出力端子からグランドへの定電流による放電を行う第１乃至第Ｍの電流制御回路と、
を備え、前記第１乃至第Ｍの電流制御回路の出力端子が共通接続され、前記電流制御発振器への制御電流として供給される、ことを特徴とするＰＬＬ回路。 - 前記位相比較器を、前記入力信号と前記分周器の分周信号の位相と周波数を比較する位相周波数比較器で構成してなる、ことを特徴とする請求項２乃至６のいずれか一に記載のＰＬＬ回路のロック判定回路。
- 前記位相比較器を、前記入力信号と前記分周器の分周信号の位相と周波数を比較する位相周波数比較器で構成してなる、ことを特徴とする請求項７乃至１０のいずれか一に記載のＰＬＬ回路。
- 前記ＰＬＬ回路の逓倍数が、入力される逓倍数切替信号の値により可変に制御され、前記第１のレジスタの値が前記逓倍数切替信号により可変される、ことを特徴とする請求項６記載のＰＬＬ回路のロック判定回路。
- 前記ＰＬＬ回路の逓倍数が、入力される逓倍数切替信号の値により可変に制御され、前記第１のレジスタの値が、前記逓倍数切替信号により可変されることを特徴とする請求項９又は１０記載のＰＬＬ回路。
- 入力信号の周波数を逓倍した出力信号を出力するＰＬＬ（位相同期ループ）回路を試験するテスト方法において、
前記入力信号のサイクルを基に定められた第１の計数期間にわたり、前記出力信号、又は前記出力信号を所定の分周比で分周した信号のサイクル数を計数し、その計数結果が、前記ＰＬＬ回路の逓倍数と前記計数期間、又は前記ＰＬＬ回路の逓倍数と前記計数期間と前記分周比とから定められる第１の値と一致するか否か比較する第１の工程と、
前記計数結果から、前記第１の計数期間につづいて前記入力信号のサイクルを基に定められた第２の計数期間にわたり、前記出力信号を１サイクル計数する毎に減算していった結果があらかじめ定められた第２の値と一致するか否か比較する第２の工程と、
前記第１及び第２の手段の比較結果がともに一致を示すとき、ロック状態であることを示す判定信号を出力する第３の工程と、
を含む、ことを特徴とする、ＰＬＬ回路のテスト方法。 - 入力信号の周波数を逓倍した出力信号を出力するＰＬＬ（位相同期ループ）回路を被試験デバイスとして試験するためのテスト装置において、
前記入力信号のサイクルを基に定められた第１の計数期間にわたり、前記出力信号、又は前記出力信号を所定の分周比で分周した信号のサイクル数を計数し、その計数結果が、前記ＰＬＬ回路の逓倍数と前記計数期間、又は前記ＰＬＬ回路の逓倍数と前記計数期間と前記分周比とから定められる第１の値と一致するか否か比較する第１の手段と、
前記計数結果から、前記第１の計数期間につづいて前記入力信号のサイクルを基に定められた第２の計数期間にわたり、前記出力信号を１サイクル計数する毎に減算していった結果があらかじめ定められた第２の値と一致するか否か比較する第２の手段と、
前記第１及び第２の手段の比較結果がともに一致を示すとき、ロック状態であることを示す判定信号を出力する第３の手段と、
を備え、前記判定信号が、前記テスト装置に入力されて前記ＰＬＬ回路の良否判定に用いられる、ことを特徴とする、テスト装置。
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