KR100341580B1 - 위상 고정 루프를 위한 락 디텍터 회로 - Google Patents

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Abstract

본 발명은 PFD의 2개 출력 신호(up 및 down) 및 PLL의 출력 클럭 신호(Fout)를 이용하여 지연값에 대한 별도의 고려가 필요없는 락 디텍터 회로를 제공하고, 락 상태에서 벗어나는 경우에 즉시 언락 상태를 출력하도록 구성함으로써 잘못된 클럭 신호에 의한 전체 칩의 오동작을 방지한 락 디텍터 회로를 제공하기 위한 것으로, 이를 위한 본 발명의 락 디텍터 회로는, 주파수 분주기와, 상기 주파수 분주기의 출력신호인 제1 클럭신호와 외부로부터의 입력클럭신호를 입력받아 위상을 비교하여 제1 및 제2 제어 신호를 출력하는 위상 검출기를 구비하는 위상 고정 루프 회로의 위상 락 디텍터 회로에 있어서, 상기 입력클럭신호 및 상기 제1 클럭신호 및 상기 위상고정루프 회로의 출력신호를 입력받고, 상기 위상검출기의 상기 제1 제어신호 및 상기 제2 제어신호에 응답하여 상기 입력클럭신호 및 상기 제1 클럭신호의 위상 락 상태를 검출하는 락인디케이트 신호를 출력하는 락 디텍팅 수단과, 상기 락인디케이트 신호에 응답하여 상기 외부클럭신호의 각 주기별로 상기 입력클럭신호 및 상기 제1 클럭신호의 위상 락 상태를 파악하는 인지신호를 상기 주기별로 생성하고, 상기 인지신호의 일치여부를 검출하여 위상 락 상태가 소정의 주기동안 유지되는지를 판단하기 위한 락유지 판정수단을 포함하여 이루어진다.

Description

위상 고정 루프를 위한 락 디텍터 회로{LOCK DETECTOR CIRCUIT FOR PHASE LOCKED LOOP}
본 발명은 위상 고정 루프(phase locked loop, 이하 PLL이라 함)에 관한 것으로, 특히 PLL이 정상 동작하여 주파수 락(lock)되어 원하는 클럭(clock)이 생성되었음을 알려주는 락 디텍터 회로(lock detector circuit)에 관한 것이다.
잘 알려진 바와 같이, PLL은 외부로부터 입력되는 클럭 신호에 응답하여 임의의 주파수를 발생시키는 주파수 궤환형 회로로서, 주파수 합성 회로나 데이터 프로세싱 회로의 클럭 복원회로 등에 많이 사용되어진다.
도 1은 일반적인 PLL의 구성도로서, 도면에서 1은 위상 주파수 검출기(Phase Frequency Detector, 이하 PFD라 함), 2는 차지 펌프(charge pump), 3은 전압 제어 발진기(Voltage-Controlled oscillator, 이하 VCO라 함), 4는 분주기(Divider), 5는 루프 필터(loop filter)를 각각 나타낸다.
도면에 도시된 바와 같이, 종래의 PLL은 출력 주파수(Fout)를 피드백 입력받아 임의의 주파수로 분주하기 위한 분주기(4)와, 외부로부터 입력되는 기준 주파수 및 분주기(4)로부터 출력되는 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 PFD(1)와, PFD(1)로부터 출력되는 위상차 및 주파수 차이를 입력받아 루프 필터(5)를 충방전하는 차지 펌프(2)와, 차지 펌프(2)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 루프 필터(5)와, 루프 필터(5)의 전압에 비례하는 출력 주파수(Fout)를 생성시키기 위한 VCO(3)로 이루어지며, 루프 필터(5)는 저항(R1) 및 커패시터(C1, C2)를 구비하여 이루어진다.
통상의 PFD는 분주기(4)로부터 출력되는 임의의 주파수를 가지는 클럭신호(FB)와 기준이 되는 입력 클럭 신호(REF)의 위상 및 주파수에 대한 락 여부를 알려주는 락 디텍터 회로를 구비한다.
도 2는 종래 기술에 따른 락 디텍터 회로도로서, 입력 클럭 신호(REF)를 입력받아 소정 시간 지연하는 지연부(10)와, 분주기(4)로부터 피드백 입력되는 클럭 신호(FB)를 소정 시간 지연하는 2개의 지연부(12, 14)와, 클럭 신호(FB)의 상승 에지에 응답하여 지연부(10)로부터 출력되는 지연된 입력 클럭 신호(REF_D)를 에지 트리거링하는 D 플립플롭(16)과, 지연부(14)로부터 출력되는 지연된 클럭 신호(FB_2D)의 상승 에지에 응답하여 지연부(10)로부터 출력되는 지연된 입력 클럭 신호(REF_D)를 에지 트리거링하는 D 플립플롭(18)과, 2개의 D 플립플롭(16, 18)의 부출력단(QB)으로부터 각각 출력되는 신호(A, B)를 입력받아 논리곱하기 위한 논리곱 게이트(20)와, 입력 클럭 신호(REF)의 상승 에지에 응답하여 각각 구동하고 최초 D 플립플롭(22)의 데이터 입력단으로 논리곱 게이트(20)의 출력 신호(Y)를 입력받으며 D 플립플롭의 정출력단(Q)과 그 다음번의 D 플립플롭의 데이터 입력단이 서로 연결되는 다수개의 직렬연결된 D 플립플롭(22 내지 26)으로 이루어지며, 최종 D 플립플롭(26)의 정출력단(Q)으로부터 락 신호(LOCK)가 출력된다.
상기와 같이 구성된 종래의 락 디텍터 회로는 PFD로 입력되는 두 신호, 즉 분주기(4)로부터 출력되는 임의의 주파수를 가지는 클럭 신호(FB)와 기준이 되는 입력 클럭 신호(REF)를 이용하여 두 신호의 위상 차이가 일정한 채 입력 클럭 신호(REF)의 일정 주기 동안 그 상태를 유지하는 경우에 위상이 고정되었음을 알리는 락 신호(LOCK)를 출력하게 된다.
상기의 이러한 락 디텍터 회로는, 설계 시 설계자가 PLL이 락되었을 때 PFD로 입력되는 두 입력 신호(FB, REF)의 위상 차이를 미리 예측하고 이에 대응되는 지연값을 가지도록 지연부(10, 12, 14)를 설계하여야만 정상 동작이 가능하다. 그러나, 피드백 분주기(4)의 값이 커짐에 따라 PLL의 위상 에러 수정 시간이 길어지고, 그로 인해 PLL이 락되었을 때 PFD의 두 입력 신호(FB, REF)의 위상 차이가 크게 달라질 수 있어 설계자가 미리 지연값을 정확하게 설정하여 설계하는 것이 실제 불가능하다.
만약, 설계자가 지연값을 원하는 값보다 크게 설정하는 경우에는 실제 두 신호(FB, REF)가 락이 되지 않았음에도 불구하고 락이 되었다고 잘못 인식하여 PLL을 구비한 칩으로 잘못된 클럭 신호를 공급하게 된다. 그리고, 설계자가 지연값을 원하는 값보다 작게 설정하는 경우에는 실제 PFD의 두 입력 신호(FB, REF)가 일정한 위상 차이를 가져 실제 락이 이루어졌음에도 불구하고 락 신호를 생성하지 못하여 칩으로 클럭 신호를 공급하지 못하게 된다.
또한, 종래의 락 디텍터 회로는 입력 클럭 신호(REF)의 일정 주기 동안 두 신호의 위상 차이가 유지되어야만 락 신호(LOCK)가 발생하도록 구성되어 있고, 락 상태에서 벗어나는 경우에 대해서는 고려하지 않는다. 따라서, 락 상태에서 벗어나는 상황이 발생하는 경우, 입력 신호(REF)의 일정 주기 동안에 락으로 잘못 인식하고 소정 시간 후에 언락(unlock)인 상태로 됨으로써 상기의 소정 시간 동안에 잘못된 클럭 신호를 전체 칩으로 공급하여 칩의 오동작을 유발하게 된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, PFD의 2개 출력 신호(up 및 down) 및 PLL의 출력 클럭 신호(Fout)를 이용하여 지연값에 대한 별도의 고려가 필요없는 락 디텍터 회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 락 상태에서 벗어나는 경우에 즉시 언락 상태를 출력하도록 구성함으로써 잘못된 클럭 신호에 의한 전체 칩의 오동작을 방지한 락 디텍터 회로를 제공하고자 한다.
도 1은 일반적인 PLL의 구성도.
도 2는 종래 기술에 따른 락 디텍터 회로도.
도 3은 본 발명에 따른 락 디텍팅부의 일실시 회로도.
도 4는 본 발명에 따른 락 유지 검출부의 일실시 회로도.
* 도면의 주요 부분에 대한 설명
100, 102, 104 : 2배 분주기
106, 108, 110, 112, 114, 116, 122, 124, 126 : D 플립플롭
118 : 부정논리합 게이트
120 : 분주기
128 : 논리곱 게이트
상기 목적을 달성하기 위한 본 발명의 락 디텍터 회로는, 주파수 분주기와, 상기 주파수 분주기의 출력신호인 제1 클럭신호와 외부로부터의 입력클럭신호를 입력받아 위상을 비교하여 제1 및 제2 제어 신호를 출력하는 위상 검출기를 구비하는 위상 고정 루프 회로의 위상 락 디텍터 회로에 있어서, 상기 입력클럭신호 및 상기 제1 클럭신호 및 상기 위상고정루프 회로의 출력신호를 입력받고, 상기 위상검출기의 상기 제1 제어신호 및 상기 제2 제어신호에 응답하여 상기 입력클럭신호 및 상기 제1 클럭신호의 위상 락 상태를 검출하는 락인디케이트 신호를 출력하는 락 디텍팅 수단과, 상기 락인디케이트 신호에 응답하여 상기 외부클럭신호의 각 주기별로 상기 입력클럭신호 및 상기 제1 클럭신호의 위상 락 상태를 파악하는 인지신호를 상기 주기별로 생성하고, 상기 인지신호의 일치여부를 검출하여 위상 락 상태가 소정의 주기동안 유지되는지를 판단하기 위한 락유지 판정수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명의 락 디텍터 회로는 락 디텍팅부(도 3) 및 락 유지 검출부(도 4)로 이루어진다.
도 3은 본 발명에 따른 락 디텍팅부의 일실시 회로도로서, 입력 클럭 신호(REF)를 입력받아 그 주파수를 2배 분주하는 2배 분주기(100)와, 분주기(도 1의 도면 부호 4)로부터 클럭 신호(FB)를 입력받아 그 주파수를 2배 분주하는 2배 분주기(102)와, VCO(도 1에서 도면부호 3)로부터 출력되는 PLL의 출력 클럭 신호(Fout)를 M배 분주한 신호(Fout/M)를 입력받아 그 주파수를 2배 분주하는 2배 분주기(104)와, 2배 분주기(104)로부터 출력되는 2배 분주된 출력 클럭 신호(FoutM_Div)의 상승 에지에 응답하여 2배 분주기(100)로부터 출력되는 2배 분주된 입력 클럭 신호(REF_Div)를 에지 트리거링하는 D 플립플롭(106)과, 2배 분주기(104)로부터 출력되는 2배 분주된 출력 클럭 신호(FoutM_Div)의 하강 에지에 응답하여 2배 분주기(102)로부터 출력되는 2배 분주된 클럭 신호(FB_Div)를 에지 트리거링하는 D 플립플롭(108)과, D 플립플롭(106)의 정출력단(Q)으로부터 출력되는 신호(D_REF)의 상승 에지에 응답하여 PFD(도 1의 도면 부호 1)의 일출력 신호인 업 신호(UP)를 에지 트리거링하는 D 플립플롭(110)과, D 플립플롭(106)의 정출력단(Q)으로부터 출력되는 신호(D_REF)의 하강 에지에 응답하여 PFD(도 1의 도면 부호 1)의 일출력 신호인 업 신호(UP)를 에지 트리거링하는 D 플립플롭(112)과, D 플립플롭(108)의 정출력단(Q)으로부터 출력되는 신호(D_FB)의 상승 에지에 응답하여 PFD(도 1의 도면 부호 1)의 일출력 신호인 다운 신호(DOWN)를 에지 트리거링하는 D 플립플롭(114)과, D 플립플롭(108)의 정출력단(Q)으로부터 출력되는 신호(D_FB)의 하강 에지에 응답하여 PFD(도 1의 도면 부호 1)의 일출력 신호인 다운 신호(DOWN)를 에지 트리거링하는 D 플립플롭(116)과, 4개의 D 플립플롭(110, 112, 114, 116)의 정출력단(Q)으로부터 각각 출력되는 신호(C, D, E, F)를 입력받아 부정논리합하여 락 인디케이터 신호(LOCK INDICATOR)를 출력하기 위한 부정논리합 게이트(118)로 이루어진다.
상기와 같이 구성되는 락 디텍팅부의 동작을 아래에 설명한다.
먼저, 입력 클럭 신호(REF), 분주기(도 1의 도면 부호 4)로부터 클럭 신호(FB) 및 PLL의 출력 클럭 신호(Fout)를 M배 분주한 신호(Fout/M)는 각각이 50%의 듀티(duty)를 가지지 않기 때문에 각각의 클럭 신호를 2배 분주하는 2배 분주기(100, 102, 104)를 거쳐 2배 분주되면서 50% 듀티를 가지는 각각의 클럭 신호(REF_Div, FB_Div, FoutM_Div)로 변환된다. 여기서 2배 분주된 출력 클럭 신호(FoutM_Div)는 2배 분주기(100)로부터 출력되는 2배 분주된 입력 클럭 신호(REF_Div)와 2배 분주기(102)로부터 출력되는 2배 분주된 클럭 신호(FB_Div)보다 빠른 주파수를 가져야 한다.
상기 2배 분주된 2개의 클럭 신호(REF_Div, FB_Div)는 2배 분주된 출력 클럭 신호(FoutM_Div)를 클럭단으로 입력받는 2개의 D 플립플롭(106, 108)의 데이터 입력단(D)으로 보내져, 클럭 신호(REF_Div)는 2배 분주된 출력 클럭 신호(FoutM_Div)의 1/2 주기만큼 지연된 신호(D_REF)로 변환되고, 다른 클럭 신호(FB_Div)는 2배 분주된 출력 클럭 신호(FoutM_Div)의 1 주기만큼 지연된 신호(D_FB)로 변환된다.
상기에서 지연된 두 신호(D_REF, D_FB)는 다음 단의 각각 2개의 D 플립플롭(110, 112, 114, 116)으로 입력되고, 2개의 D 플립플롭(110, 112)은 데이터단으로 입력받은 PFD(도 1의 도면부호 1)의 일출력 신호인 업 신호(UP)를 지연된 신호(D_REF)에 클럭킹하고, 나머지 2개의 D 플립플롭(114, 116)은 데이터단으로 입력받은 PFD(도 1의 도면부호 1)의 나머지 한 출력 신호인 다운 신호(DOWN)를 지연된 또하나의 신호(D_FB)에 클럭킹한다. 이때, D 플립플롭(110, 114)은 상승 에지에서 트리거링하고, 나머지 D 플립플롭(112, 116)은 하강 에지에서 트리거링한다.
따라서, D 플립플롭(110)은 지연된 신호(D_REF)의 상승에지에서 업 신호(UP)를 출력하고, D 플립플롭(112)은 지연된 신호(D_REF)의 하강에지에서 업 신호(UP)를 출력한다. 이와 동일하게, D 플립플롭(114)은 지연된 신호(D_FB)의 상승에지에서 다운 신호(DOWN)를 출력하고, D 플립플롭(116)은 지연된 신호(D_FB)의 하강에지에서 다운 신호(DOWN)를 출력한다. 이때, PLL이 락된 상태에서는 4개의 D 플립플롭(110, 112, 114, 116)으로부터 출력되는 신호(C, D, E, F)가 전부 '로우'의 값을 가지게 되며, 락이 안된 상태일 경우에는 신호(C, D, E, F) 중 적어도 어느 하나의 신호가 '하이'값을 가지게 된다.
결국, PLL이 락된 상태에서는 부정논리합 게이트(118)를 통해 '하이'의 락 인디케이터 신호(LOCK INDICATOR)가 출력되고, PLL이 락이 안된 상태일 경우에는부정논리합 게이트(118)를 통해 '로우'의 락 인디케이터 신호(LOCK INDICATOR)를 출력하게 된다.
도 4는 본 발명에 따른 락 유지 검출부의 일실시 회로도로서, 입력 클럭 신호(REF)를 입력받아 그 주파수를 소정 레벨의 낮은 주파수로 분주하는 분주기(120)와, 상기 분주기(120)로부터 출력되는 소정 레벨의 낮은 주파수로 분주된 입력 클럭 신호(REF_LDiv)의 상승 에지에 응답하여 각각 구동하고 최초 D 플립플롭(122)의 데이터 입력단으로 상기 락 디텍팅부(도 3)로부터 출력되는 락 인디케이터 신호(LOCK INDICATOR)를 입력받으며 D 플립플롭의 정출력단(Q)과 그 다음번의 D 플립플롭의 데이터 입력단이 서로 연결되는 다수개의 직렬연결된 D 플립플롭(122 내지 126)과, 상기 다수개의 D 플립플롭(122 내지 126)의 정출력단(Q)으로부터 각각 출력되는 신호들을 입력받아 논리곱하기 위한 논리곱 게이트(128)로 이루어지며, 상기 논리곱 게이트(128)의 출력단으로부터 락 신호(LOCK)가 출력된다.
상기와 같이 구성되는 락 유지 검출부의 동작을 아래에 설명한다.
락 디텍팅부로부터 출력되는 락 인디케이터 신호(LOCK INDICATOR)를 이용하여 PLL의 락된 상태가 일정한 주기 동안 유지가 되는 지를 알아 보기 위하여 분주기(120)에서 입력 클럭 신호(REF)를 소정 레벨의 낮은 주파수로 분주하고, 분주된 입력 클럭 신호(REF_LDiv)에 응답하여 제1 D 플립플롭(122)의 데이터 입력단(D)으로 인가되는 락 인디케이터 신호(LOCK INDICATOR)를 클럭킹한다. 제2 D 플립플롭(124)은 제1 D 플립플롭(122)의 정출력단(Q)으로부터 출력되는 신호를 데이터 입력단(D)으로 인가받고 제3 D 플립플롭은 제2 D 플립플롭(124)의정출력단(Q)으로부터 출력되는 신호를 데이터 입력단(D)으로 인가받는다. 동일 방식으로 계속 직렬 연결되는 D 플립플롭에 의해 락 인디케이터 신호(LOCK INDICATOR)가 차례로 클럭킹되며, 이러한 D 플립플롭의 개수는 PLL의 락된 상태의 유지 시간을 결정하는 것으로 설계자에 의해 프로그램된다.
그리고, 상기와 같이 연결된 다수의 D 플립플롭의 정출력단(Q)으로부터 각기 출력되는 신호들이 논리곱 게이트(128)로 입력되어 논리곱됨으로써 최종 락 여부를 알리는 락 신호(LOCK)를 출력하게 된다. 이때, 논리곱 게이트(128)는 PLL이 락이 안된 상태로 되는 경우 다수의 D 플립플롭으로부터 출력되는 신호(G 내지 L) 중 적어도 어느 하나의 신호가 '로우'값을 가져 '로우'의 락 신호(LOCK)를 출력하게 된다. 따라서, 락 상태를 벗어나는 즉시 언락인 상태를 출력하게 되어 전체 칩으로 공급되어지는 클럭 신호를 끊어버림으로써 오동작을 막는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 공정 변화나 PLL의 정적 위상 오차(Static Phase Error) 변화에도 보다 안정되고 정확한 락 디텍션 동작이 가능함으로써 정확한 클럭 신호를 전체 칩으로 공급하여 칩의 오동작을 막을 수 있다.

Claims (8)

  1. 주파수 분주기와, 상기 주파수 분주기의 출력신호인 제1 클럭신호와 외부로부터의 입력클럭신호를 입력받아 위상을 비교하여 제1 및 제2 제어 신호를 출력하는 위상 검출기를 구비하는 위상 고정 루프 회로의 위상 락 디텍터 회로에 있어서,
    상기 입력클럭신호 및 상기 제1 클럭신호 및 상기 위상고정루프 회로의 출력신호를 입력받고, 상기 위상검출기의 상기 제1 제어신호 및 상기 제2 제어신호에 응답하여 상기 입력클럭신호 및 상기 제1 클럭신호의 위상 락 상태를 검출하는 락인디케이트 신호를 출력하는 락 디텍팅 수단과,
    상기 락인디케이트 신호에 응답하여 상기 외부클럭신호의 각 주기별로 상기 입력클럭신호 및 상기 제1 클럭신호의 위상 락 상태를 파악하는 인지신호를 상기 주기별로 생성하고, 상기 인지신호의 일치여부를 검출하여 위상 락 상태가 소정의 주기동안 유지되는지를 판단하기 위한 락유지 판정수단
    을 포함하는 락 디텍터 회로
  2. 제 1 항에 있어서, 상기 락 디텍팅 수단은,
    상기 입력 클럭 신호를 입력받아 그 신호의 주파수를 2배 분주하기 위한 제1 2배 분주 수단;
    상기 제1 클럭 신호를 입력받아 그 신호의 주파수를 2배 분주하기 위한 제2 2배 분주 수단;
    상기 위상 고정 루프의 출력 클럭 신호를 M배(M은 자연수) 분주한 신호를 입력받아 그 신호의 주파수를 2배 분주하기 위한 제3 2배 분주 수단;
    상기 제3 2배 분주 수단으로부터 출력되는 2배 분주된 상기 출력 클럭 신호의 제1 에지에 응답하여 상기 제1 2배 분주 수단으로부터 출력되는 2배 분주된 상기 입력 클럭 신호를 에지 트리거링하기 위한 제1 D 플립플롭;
    상기 제3 2배 분주 수단으로부터 출력되는 2배 분주된 상기 출력 클럭 신호의 제2 에지에 응답하여 상기 제2 2배 분주 수단으로부터 출력되는 2배 분주된 상기 제1 클럭 신호를 에지 트리거링하기 위한 제2 D 플립플롭;
    상기 제1 D 플립플롭의 정출력단으로부터 출력되는 신호의 상기 제1 에지에 응답하여 상기 위상 주파수 검출 수단으로부터의 상기 제1 제어신호를 에지 트리거링하기 위한 제3 D 플립플롭;
    상기 제1 D 플립플롭의 정출력단으로부터 출력되는 신호의 상기 제2 에지에 응답하여 상기 위상 주파수 검출 수단으로부터의 상기 제1 제어신호를 에지 트리거링하기 위한 제4 D 플립플롭;
    상기 제2 D 플립플롭의 정출력단으로부터 출력되는 신호의 상기 제1 에지에 응답하여 상기 위상 주파수 검출 수단으로부터의 상기 제2 제어신호를 에지 트리거링하기 위한 제5 D 플립플롭;
    상기 제2 D 플립플롭의 정출력단으로부터 출력되는 신호의 상기 제2 에지에응답하여 상기 위상 주파수 검출 수단으로부터의 상기 제2 제어신호를 에지 트리거링하기 위한 제6 D 플립플롭; 및
    상기 제3 내지 제6 D 플립플롭의 정출력단으로부터 각각 출력되는 신호를 입력받아 부정논리합하여 상기 락 인디케이터 신호를 출력하기 위한 부정논리합 수단
    을 포함하여 이루어지는 락 디텍터 회로.
  3. 제 2 항에 있어서, 상기 제3 2배 분주 수단으로부터 출력되는 2배 분주된 상기 출력 클럭 신호는,
    상기 제1 2배 분주 수단으로부터 출력되는 2배 분주된 상기 입력 클럭 신호 및 상기 제2 2배 분주 수단으로부터 출력되는 2배 분주된 상기 제1 클럭 신호의 주파수 보다 빠른 주파수를 가지는 것을 특징으로 하는 락 디텍터 회로.
  4. 제 2 항에 있어서, 상기 제1 D 플립플롭의 정출력단으로부터 출력되는 신호는,
    상기 제1 2배 분주 수단으로부터 출력되는 2배 분주된 상기 입력 클럭 신호가 상기 제3 2배 분주 수단으로부터 출력되는 2배 분주된 상기 출력 클럭 신호의 1/2 주기만큼 지연된 신호인 것을 특징으로 하는 락 디텍터 회로.
  5. 제 2 항에 있어서, 상기 제2 D 플립플롭의 정출력단으로부터 출력되는 신호는,
    상기 제2 2배 분주 수단으로부터 출력되는 2배 분주된 상기 제1 클럭 신호가 상기 제3 2배 분주 수단으로부터 출력되는 2배 분주된 상기 출력 클럭 신호의 1 주기만큼 지연된 신호인 것을 특징으로 하는 락 디텍터 회로.
  6. 제 2 항에 있어서,
    상기 위상 고정 루프가 락된 경우에 상기 제3 내지 제6 D 플립플롭으로부터 출력되는 신호가 모두 '로우'의 값을 가지며,
    상기 위상 고정 루프가 락이 안된 경우 상기 제3 내지 제6 D 플립플롭으로부터 출력되는 신호 중 적어도 어느 하나의 신호가 '하이'의 값을 가지는 것을 특징으로 하는 락 디텍터 회로.
  7. 제 1 항에 있어서, 상기 락 유지 검출 수단은,
    상기 입력 클럭 신호를 입력받아 그 신호의 주파수를 소정 레벨의 낮은 주파수로 분주하기 위한 분주 수단;
    상기 분주 수단으로부터 출력되는 소정 레벨의 낮은 주파수로 분주된 상기 입력 클럭 신호의 제1 에지에 응답하여 각각 구동하고 정출력단 및 데이터 입력단이 서로 연결되는 다수의 직렬 연결된 D 플립플롭; 및
    상기 D 플립플롭 각각의 정출력단으로부터 출력되는 신호들을 입력받아 논리곱하기 위한 논리곱 수단을 포함하며,
    상기 다수의 D 플립플롭 중 제1 D 플립플롭의 데이터 입력단으로 상기 락 인디케이터 신호를 입력받고,
    상기 논리곱 수단의 출력단으로부터 상기 위상 고정 루프의 최종 락 여부를 알리는 락 신호를 출력하는 것을 특징으로 하는 락 디텍터 회로.
  8. 제 7 항에 있어서, 상기 다수의 D 플립플롭의 개수는,
    상기 위상 고정 루프의 락 유지 시간에 응답하여 프로그램되는 것을 특징으로 하는 락 디텍터 회로.
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