KR101645281B1 - 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법 - Google Patents

분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법 Download PDF

Info

Publication number
KR101645281B1
KR101645281B1 KR1020150009967A KR20150009967A KR101645281B1 KR 101645281 B1 KR101645281 B1 KR 101645281B1 KR 1020150009967 A KR1020150009967 A KR 1020150009967A KR 20150009967 A KR20150009967 A KR 20150009967A KR 101645281 B1 KR101645281 B1 KR 101645281B1
Authority
KR
South Korea
Prior art keywords
output
lock
frequency
fractional
frequency clock
Prior art date
Application number
KR1020150009967A
Other languages
English (en)
Other versions
KR20160090438A (ko
Inventor
문제철
황명운
Original Assignee
(주)에프씨아이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)에프씨아이 filed Critical (주)에프씨아이
Priority to KR1020150009967A priority Critical patent/KR101645281B1/ko
Priority to US14/714,400 priority patent/US9407275B1/en
Publication of KR20160090438A publication Critical patent/KR20160090438A/ko
Application granted granted Critical
Publication of KR101645281B1 publication Critical patent/KR101645281B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법을 개시한다.
본 실시예의 일 측면에 의하면, 분수형 주파수 합성기(Fractional-N Frequency Synthesizer)의 락 디텍터(Lock Detector)에 있어서, 상기 락 디텍터는, 분수비율 모듈레이터의 출력값을 이용하여 N분주기 출력주파수 클럭을 지연시키는 지연부; 기준주파수 클럭과 상기 지연부에 의해 지연된 N분주기 출력주파수 클럭을 비교하여 락 검출 신호를 출력하는 락 검출부; 상기 락 검출 신호를 입력받을 때마다 카운팅을 수행하는 카운터; 및 상기 카운터의 카운팅 횟수를 근거로 하여 락 확인 신호를 출력하도록 지시하는 제어부를 포함하는 것을 특징으로 하는 락 디텍터를 제공한다.

Description

분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법{Apparatus and Method for Lock Detecting Suitable for Fractional-N Frequency Synthesizer}
본 실시예는 주파수 합성기의 락 디텍팅 장치 및 방법에 관한 것으로서, 특히 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
주파수 합성기(Frequency Synthesizer)란 정해진 범위 내에서 원하는 주파수의 신호를 만들어 내보내는 장치이다. 주파수 합성기는 위상 동기 루프(Phase Locked Loop, 이하 PLL이라 함)를 이용하여 설계하는 것이 일반적이다.
PLL을 이용한 주파수 합성기는 출력주파수를 N(N은 양의 정수)값으로 분주(Divide)한 후, 온도 등 주위 환경의 영향을 적게 받는 안정적인 기준주파수와 비교함으로써 원하는 주파수를 출력한다.
PLL을 이용한 주파수 합성기는 N값의 고정 여부에 따라 정수형(Integer-N) 주파수 합성기와 분수형(Fractional-N) 주파수 합성기로 나뉜다.
출력주파수를 분주하는 N값이 고정되어 있는 경우 분주비는 정수가 되며, 이를 이를 정수형 주파수 합성기라고 한다. 정수형 주파수 합성기와 달리, 출력주파수를 분주하는 N값이 N과 인접한 둘 이상의 값으로 가변적으로 변하는 경우, 여러 번의 분주를 통해 보간이 이루어진 결과 분주비가 실수가 되며, 이를 분수형 주파수 합성기라고 한다.
저주파에서는 정수형 주파수 합성기를 사용해도 원하는 출력주파수를 얻을 수 있다. 그러나 고주파를 출력하고자 하는 경우 정수형 주파수 합성기를 사용하면 출력주파수의 미세 조절이 어려우므로 원하는 출력주파수를 얻는 것이 어렵다.
주파수 합성기의 노이즈는 20logN[dB]이다. 기준주파수(Fref)와 출력주파수(FVCO)의 관계에서 'FVCO = Fref×N'이므로 기준주파수를 낮추어도 출력주파수의 미세 조절이 가능하다. 그러나 이 경우 N의 값이 커져야 하므로 20logN[dB] 공식에 의해 노이즈가 많이 발생한다. 분주비를 정수가 아닌 실수로 하면 기준주파수를 낮추지 않고서도 출력주파수의 미세 조절이 가능하며, 이것이 분수형 주파수 합성기의 주된 목적이다. 또한 분수형 주파수 합성기를 이용하면 출력주파수의 대역폭이 넓어지고 채널 간격을 좁게 구현할 수 있으므로 다양한 통신 규격을 만족시킬 수 있다.
주파수 합성기가 '락(Lock)'되었다는 것은 분주된 출력주파수가 기본주파수와 동일하고 단지 위상만 차이가 있는 것을 의미한다. 주파수 합성기가 락이 된 후에라야 주파수 합성기에서 나오는 출력주파수를 통신, 멀티미디어 등 다양한 전자장치에 사용할 수 있다. 따라서 주파수 합성기는 현재 출력주파수가 락 상태인지 아닌지를 판단하는 락 디텍터를 구비하고 있다.
기존의 락 디텍터는 한국공개특허 제2001-0005039호, 한국공개특허 제2006-0010032호 등에 개시되어 있다. 기존의 락 디텍터는 N값이 고정된 정수형 주파수 합성기에 적합하였고, N값이 가변적인 분수형 주파수 합성기에 사용할 경우 정확한 락 검출이 되지 않는 문제가 있었다.
본 실시예는 분수형 주파수 합성기에 있어서 PLL이 정상 동작하여 출력주파수가 원하는 주파수에 락되었음을 빠르고 정확하게 알려주는 락 디텍팅 장치 및 방법에 관한 것이다.
본 실시예는 분수형 주파수 합성기에 사용되는 기존의 락 디텍팅 방법보다 빠르고 정확하게 락 디텍팅을 수행하는 락 디텍팅 장치 및 방법을 제공함에 그 목적이 있다.
본 실시예의 일 측면에 의하면, 분수형 주파수 합성기(Fractional-N Frequency Synthesizer)의 락 디텍터(Lock Detector)에 있어서, 상기 락 디텍터는, 분수비율 모듈레이터의 출력값을 이용하여 N분주기 출력주파수 클럭을 지연시키는 지연부; 기준주파수 클럭과 상기 지연부에 의해 지연된 N분주기 출력주파수 클럭을 비교하여 락 검출 신호를 출력하는 락 검출부; 상기 락 검출 신호를 입력받을 때마다 카운팅을 수행하는 카운터; 및 상기 카운터의 카운팅 횟수를 근거로 하여 락 확인 신호를 출력하도록 지시하는 제어부를 포함하는 것을 특징으로 하는 락 디텍터를 제공한다.
본 실시예의 다른 측면에 의하면, 분수형 주파수 합성기(Fractional-N Frequency Synthesizer)의 락 디텍팅(Lock Detecting) 방법에 있어서, 분수비율 모듈레이터의 출력값을 이용하여 N분주기 출력주파수 클럭을 지연시키는 단계; 기준주파수 클럭과 지연된 N분주기 출력주파수 클럭을 비교하여 락 검출 횟수를 카운팅하는 단계; 및 상기 락 검출 횟수가 기 설정된 횟수 이상이 되면 락 확인 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 락 디텍팅 방법을 제공한다.
본 실시예에 의하면 분수형 주파수 합성기에 있어서, 출력주파수가 원하는 주파수에 락되었음을 빠르고 정확하게 알려줌으로써 주파수 합성기의 성능을 향상시킬 수 있다.
도 1은 정수형 주파수 합성기를 예시한 블록도이다.
도 2는 정수형 주파수 합성기에서 기존의 락 디텍터를 사용할 경우 출력되는 파형을 시간축에서 나타낸 도면이다.
도 3은 정수형 주파수 합성기에서 기존의 락 디텍터를 사용할 경우 락 확인 신호가 출력되는 시점을 시간축에서 나타낸 도면이다.
도 4는 분수형 주파수 합성기를 예시한 블록도이다.
도 5는 분수형 주파수 합성기에서 기존의 락 디텍터를 사용할 경우 출력되는 파형을 시간축에서 나타낸 도면이다.
도 6은 분수형 주파수 합성기에서 기존의 락 디텍터를 사용할 경우 락 확인 신호가 출력되는 시점을 시간축에서 나타낸 도면이다.
도 7, 8은 본 실시예에 따른 락 디텍터를 예시한 블록도이다.
도 9는 분수형 주파수 합성기에서 본 실시예에 따른 락 디텍터를 사용할 경우 출력되는 파형을 시간축에서 나타낸 도면이다.
도 10은 본 실시예에 따른 락 디텍팅 방법을 예시한 순서도이다.
이하 본 발명의 일부 실시예를 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 본 실시예를 설명함에 있어서 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 실시예의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
본 실시예의 구성요소를 설명하는 데 있어서 제1, 제2, i), ii), a), b) 등의 부호를 사용할 수 있다. 이러한 부호는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 부호에 의해 해당 구성요소의 본질 또는 차례 또는 순서 등이 한정되지 않는다. 또한 명세서에서 어떤 부분이 어떤 구성요소를 '포함' 또는 '구비'한다고 할 때, 이는 명시적으로 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한 명세서에 기재된 '~부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 '하드웨어' 또는 '소프트웨어' 또는 '하드웨어 및 소프트웨어의 결합'으로 구현될 수 있다.
도 1은 정수형 주파수 합성기를 예시한 블록도이다.
정수형 주파수 합성기는 크리스탈 발진기(미도시, Temperature Compensated Crystal Oscillator, TCXO), 위상 주파수 검출기(110, Phase Frequency Detector, PFD라 함), 전하 펌프(120, Charge Pump, CP), 루프 필터(130, Loop Filter, LF), 전압 제어 발진기(140, Voltage-Controlled oscillator, VCO), 분주기(150, Divider) 및 락 디텍터(160, Lock Detector)를 포함한다.
크리스탈 발진기(미도시)는 주위 온도 변화 등 외부 환경 변화에 영향을 적게 받는 정확하고 안정된 주파수 소스로서, 기준주파수를 생성한다.
분주기(150)는 출력주파수를 피드백 받아 특정 분주비로 분주시킨다. 크리스탈 발진기(미도시)로부터 생성되는 기준주파수는 전형적으로 낮은 주파수이므로, 출력주파수를 N분주하여 기준주파수와 비교하여야 한다. 출력주파수가 분주기(150)에 피드백되어 입력되면 분주기(150)에서 N분주된 주파수를 출력하는데, 이를 N분주기 출력주파수라고 한다. 정수형 주파수 합성기는 N분주기(150)의 분주비가 고정되어 있다.
위상 주파수 검출기(110)는 기준주파수와 N분주기 출력주파수를 비교하여 그 차이에 해당하는 펄스열을 출력한다. 전하 펌프(120)는 위상 주파수 검출기(110)에서 출력된 펄스폭에 비례하는 출력을 공급하거나 방전시킨다.
루프 필터(130)는 전하 펌프(120)의 출력에서 고주파 성분을 제거한 후 전압 제어 발진기(140)에 공급하고, 전압 제어 발진기(140)는 입력 전압에 비례하는 주파수를 출력한다.
락 디텍터(160)는 기준주파수 입력과 N분주기 출력주파수 입력을 받아 정수형 주파수 합성기의 락 여부를 판단한다.
도 2는 정수형 주파수 합성기에서 기존의 락 디텍터를 사용할 경우 출력되는 파형을 시간축에서 나타낸 도면이다.
도 2에 나타난 것과 같이, 기존의 락 디텍터는 기준주파수 클럭과 소정 시간 지연시킨 N분주기 출력주파수 클럭을 비교하여 출력주파수의 락 여부를 판단한다. 구체적으로, 기준주파수 클럭을 소정 시간 지연시키고, N분주기 출력주파수 클럭을 기준주파수 클럭보다 좀 더 지연시킨 후, 두 신호의 위상 차이가 일정한 채 기준주파수의 일정 주기 동안 그 상태를 유지하는 경우에 위상이 고정되었음을 알리는 락 확인 신호를 출력하게 된다.
도 3은 정수형 주파수 합성기에서 기존의 락 디텍터를 사용할 경우 락 확인 신호가 출력되는 시점을 시간축에서 나타낸 도면이다.
락 디텍터는 기준주파수 클럭이 1인 상태에서 N분주기 출력주파수 클럭의 상승 에지(Rising Edge)가 들어오면 플립플롭 등의 회로를 이용하여 락 검출 신호를 발생시킨다.
도 3에 나타난 것과 같이, 기 설정된 시간 안에 기 설정된 횟수 이상의 락 검출 신호가 카운팅되면 락 디텍터는 주파수 합성기가 락되었다고 판단하고, 락 확인 신호를 출력한다. 도 3의 경우, 기 설정된 시간 안에 4번의 락 검출 신호가 출력되면 락 확인 신호를 출력하는 락 디텍터를 예시하고 있다.
그러나 분수형 주파수 합성기에서 기존의 락 디텍터를 사용하면 정확한 락 시점을 감지하지 못할 수 있어 문제된다.
도 4는 분수형 주파수 합성기를 예시한 블록도이다.
분수형 주파수 합성기는 크리스탈 발진기(미도시, Temperature Compensated Crystal Oscillator, TCXO), 위상 주파수 검출기(410, Phase Frequency Detector, PFD라 함), 전하 펌프(420, Charge Pump, CP), 루프 필터(430, Loop Filter, LF), 전압 제어 발진기(440, Voltage-Controlled oscillator, VCO) 및 분주기(450, Divider)를 포함한다. 락 디텍터(470)는 기준주파수 입력과 N분주기 출력주파수 입력을 받아 정수형 주파수 합성기의 락 여부를 판단한다.
분수형 주파수 합성기는 정수형 주파수 합성기의 구성에서 분수비율 모듈레이터(460, Fractional Ratio Modulator)를 더 포함한다. 분수비율 모듈레이터(460)는 분주기(450)의 분주비를 동적으로 변동시킴으로써 소숫점 이하의 정밀한 분주비를 실현시킨다.
크리스탈 발진기(미도시)는 주위 온도 변화 등 외부 환경 변화에 영향을 적게 받는 정확하고 안정된 주파수 소스로서, 기준주파수를 생성한다.
분주기(450)는 출력주파수를 피드백 받아 특정 분주비로 분주시킨다. 크리스탈 발진기(미도시)로부터 생성되는 기준주파수는 전형적으로 낮은 주파수이므로, 출력주파수를 N분주하여 기준주파수와 비교하여야 한다. 출력주파수가 분주기(450)에 피드백되어 입력되면 분주기(450)에서 N분주된 주파수를 출력하는데, 분수형 주파수 합성기는 분수비율 모듈레이터(460)의 입력을 받아 분주기의 분주비를 동적으로 변화시킴으로써 분주비를 대략적인 실수비로 만들 수 있다.
분주기(450)는 출력주파수를 정수비로만 분주할 수 있다. 예컨대 N = 2000인 경우, 분주기(450)는 출력주파수를 2000으로 나눈 주파수를 출력한다. 필요에 의해 출력주파수를 실수비로 분주하고자 할 때, 분수비율 모듈레이터(460)를 이용하게 된다.
예컨대 출력주파수를 2000.125로 나눈 주파수를 출력하고자 할 경우, N = 2000으로 하고, 분수비율 모듈레이터(460)가 N의 값 전후의 정수를 선택함으로써, 2000.125에 근접한 분주비를 만들어낼 수 있다.
16(24)번의 사이클에서 분주비 2000.125을 만들고자 할 때, 분주비 2000으로 14번 분주시키고, 분주비 2001로 2번 분주시키면 (2000×14 + 2001×2)/16 = 2000.125가 되어 분주비가 근사적으로 2000.125가 된다.
분수비율 모듈레이터(460)는 출력주파수를 N의 값 전후의 분주비로 분주시킴으로써 실수 분주비를 만든다. 분수비율 모듈레이터(460)는 원하는 실수 분주비를 만들기 위한 값 m(m은 정수)을 가변적으로 출력하고, 분주기(450)는 N+m의 분주비로 출력주파수를 분주한다. N+m에서 N은 고정된 값이고, m은 분수비율 모듈레이터(460)에 의해 가변적으로 변하는 값이다.
분수비율 모듈레이터(460)는 시그마-델타 모듈레이터(ΣΔ Modulator)일 수 있다.
시그마-델타 모듈레이터는 나이퀴스트 율(Nyquist Rate)보다 훨씬 빠른 오버샘플링을 수행하여 양자화 노이즈를 신호 대역보다 훨씬 높은 고주파 대역으로 옮긴다. 그로 인하여 시그마-델타 모듈레이터의 신호 전달 함수의 크기는 1이지만 양자화에 의하여 발생하는 노이즈의 전달 함수는 고역통과 필터의 특성을 가지게 된다.
분수형 주파수 합성기에서 시그마-델타 모듈레이터를 사용하면 시그마-델타 모듈레이터의 노이즈 특성으로 인하여 주파수 합성기 전체의 노이즈를 줄여 신호 전달의 오류를 최소화할 수 있다. 따라서 분수형 주파수 합성기에서 분수비율 모듈레이터(460)로 주로 사용되는 것은 시그마-델타 모듈레이터(ΣΔ Modulator)이다.
위상 주파수 검출기(410)는 기준주파수와 N분주기 출력주파수를 비교하여 그 차이에 해당하는 펄스열을 출력한다. 전하 펌프(420)는 위상 주파수 검출기(410)에서 출력된 펄스폭에 비례하는 출력을 공급하거나 방전시킨다.
루프 필터(430)는 전하 펌프(420)의 출력에서 고주파 성분을 제거한 후 전압 제어 발진기(440)에 공급하고, 전압 제어 발진기(440)는 입력 전압에 비례하는 주파수를 출력한다.
락 디텍터(470)는 기준주파수 입력과 N분주기 출력주파수 입력을 받아 정수형 주파수 합성기의 락 여부를 판단한다.
도 5는 분수형 주파수 합성기에서 기존의 락 디텍터를 사용할 경우 출력되는 파형을 시간축에서 나타낸 도면이다.
도 5에 나타난 것과 같이, 분수형 주파수 합성기에서는 N분주기 출력주파수 클럭이 분수비율 모듈레이터(460)의 출력값(m 값)에 따라 계속 변한다.
도 6은 분수형 주파수 합성기에서 기존의 락 디텍터를 사용할 경우 락 확인 신호가 출력되는 시점을 시간축에서 나타낸 도면이다.
락 디텍터는 기준주파수 클럭이 1인 상태에서 N분주기 출력주파수 클럭의 상승 에지(Rising Edge)가 들어오면 플립플롭 등의 회로를 이용하여 락 검출 신호를 발생시킨다.
기 설정된 시간 안에 기 설정된 횟수 이상의 락 검출 신호가 카운팅되면 락 디텍터는 주파수 합성기가 락되었다고 판단하고, 락 확인 신호를 출력한다. 도 6의 경우, 기 설정된 시간 안에 4번의 락 검출 신호가 출력되면 락 확인 신호를 출력하는 것으로 예시하고 있다.
정수형 주파수 합성기에서 분주비가 고정되어 있는 것과 달리 분수형 주파수 합성기에서는 분주비가 고정되어 있지 않으므로, 분수형 주파수 합성기에서 기존의 락 디텍터를 사용하면 정확한 락 시점을 감지하지 못할 수 있다.
분수형 주파수 합성기에서는 N분주기 출력주파수 클럭이 분수비율 모듈레이터(460)의 출력값에 따라 계속 변한다. 따라서 기존의 락 디텍터를 사용할 경우, 락 상태임에도 불구하고 N분주기 출력주파수 클럭이 기준주파수 클럭의 락 윈도우(Lock Window)를 벗어나서 락 검출 신호가 출력되지 않을 수 있다.
도 6의 락 디텍터에서, 4번의 락 검출 신호가 출력된 후 L1 시점에서 락 확인 신호가 출력되는 것이 정상이지만, 분수비율 모듈레이터(460)의 출력값에 의해 N분주기 출력주파수 클럭이 기준주파수 클럭의 락 윈도우(Lock Window)를 벗어남으로 인해 L2 시점에서 락 확인 신호가 출력된다.
본 실시예의 락 디텍터는 분수형 주파수 합성기에서 정확한 락 시점을 포착하기 위하여, 분수비율 모듈레이터(460)의 출력값을 이용하여 N분주기 출력주파수 클럭을 시프트(Shift)한다.
도 7, 8은 본 실시예에 따른 락 디텍터를 예시한 블록도이다.
도 7에 나타난 것과 같이, 본 실시예에 따른 락 디텍터는 제1 락 윈도우 출력부(710), 제2 락 윈도우 출력부(720), 락 검출부(730), 카운터(740) 및 제어부(750)를 포함한다.
도 8에 나타난 것과 같이, 제2 락 윈도우 출력부(720)는 고정 지연부(721) 및 가변 지연부(722)를 포함한다.
제1 락 윈도우 출력부(710)는 기준주파수 클럭을 락 윈도우로 출력한다. 제1 락 윈도우 출력부(710)가 기준주파수 클럭을 락 윈도우로 출력할 때, 락 윈도우 출력을 T1(T1는 상수) 동안 지연시킬 수 있다.
제2 락 윈도우 출력부(720)는 N분주기 출력주파수 클럭을 락 윈도우로 출력한다. 제2 락 윈도우 출력부(720)가 N분주기 출력주파수 클럭을 락 윈도우로 출력할 때, 락 윈도우 출력을 일정 시간 동안 지연시킬 수 있다.
제2 락 윈도우 출력부(720)는 고정 지연부(721)과 가변 지연부(722)를 포함한다.
고정 지연부(721)는 N분주기 출력주파수 클럭을 T2(T2는 상수) 동안 지연시킨다. 기준주파수 클럭의 고정 지연 시간 T1과 N분주기 출력주파수 클럭의 고정 지연 시간 T2를 적절하게 조절함으로써, 기준주파수 클럭이 1인 상태에서 N분주기 출력주파수 클럭의 상승 에지(Rising Edge)가 들어오는 것을 플립플롭 등의 회로를 이용하여 용이하게 검출할 수 있다.
가변 지연부(722)는 N분주기 출력주파수 클럭을 (D-m)×k (D, k는 상수, m은 분수비율 모듈레이터의 출력값) 동안 지연시킨다. 가변 지연부(722)는 분수비율 모듈레이터(460)의 출력값에 따라 N분주기 출력주파수 클럭을 가변적으로 지연시킴으로써, 분수형 주파수 합성기에서 N분주기 출력주파수가 락(Lock)되었음에도 불구하고 N분주기 출력주파수 클럭이 기준주파수 클럭의 락 윈도우를 벗어나서 락이 검출되지 않는 것을 방지한다.
락 검출부(730)는 플립플롭 등의 회로를 이용하여, 기준주파수 클럭이 1인 상태에서 N분주기 출력주파수 클럭의 상승 에지(Rising Edge)가 들어오면 락 검출 신호를 발생시킨다.
카운터(740)는 락 검출부(730)로부터 락 검출 신호를 입력받을 때마다 카운팅을 수행한다.
제어부(750)는 카운터(740)의 카운팅 횟수가 기 설정된 시간 안에 기 설정된 횟수 이상이 되면 락 확인 신호를 출력하도록 지시한다.
본 실시예에 따른 락 디텍터를 사용할 때의 출력 파형을 이용하여 본 실시예에 따른 락 디텍터를 좀 더 자세히 설명한다.
도 9는 분수형 주파수 합성기에서 본 실시예에 따른 락 디텍터를 사용할 경우 출력되는 파형을 시간축에서 나타낸 도면이다.
도 9에서 -3, +3, -2, +2, -3, +1은 분수비율 모듈레이터(460)의 출력값을 나타낸다.
도 9에서 N, N-3, N+3, N-2, N+2, N-3은 분수비율 모듈레이터(460)의 출력값에 따라 분주기(450)의 분주비가 동적으로 변하는 것을 나타낸다.
도 9에 나타난 것과 같이, 분수형 주파수 합성기에서 기존의 락 디텍터를 사용하는 경우, N분주기 출력주파수 클럭의 락 윈도우 출력(930)이 분수비율 모듈레이터(460)의 출력값에 따라 동적으로 변하므로, N분주기 출력주파수가 락(Lock)되었음에도 불구하고 N분주기 출력주파수 클럭이 기준주파수 클럭의 락 윈도우를 벗어나서 락이 검출되지 않을 수 있다.
본 실시예에 따른 락 디텍터는 가변 지연부(722)에서 분수비율 모듈레이터(460)의 출력값에 따라 지연 시간을 달리 함으로써, 분수비율 모듈레이터(460)의 출력값에 따라 N분주기 출력주파수 클럭의 락 윈도우 출력 시점이 변동되는 것을 보정하여 정확한 락 시점을 검출할 수 있도록 한다.
구체적으로 가변 지연부(722)는 N분주기 출력주파수 클럭을 (D-m)×k (D, k는 상수, m은 분수비율 모듈레이터의 출력값) 동안 지연시킨다. 예컨대 D가 3이고, 분수비율 모듈레이터(460)의 출력값(m)이 -3, +3, -2, +2, -3, +1인 경우, 가변 지연부(722)의 지연 시간은 6, 0, 5, 1, 6, 2가 된다.
가변 지연부(722)는 가변 지연부(722)의 지연 시간을 계산하기 위한 정수 옵셋 보정기(미도시)를 포함할 수 있다. 정수 옵셋 보정기(미도시)는 D가 3이고, '분수비율 모듈레이터(460)의 출력값(m)'이 -3, +3, -2, +2, -3, +1인 경우, '보정된 분수비율 모듈레이터 출력값'으로서 6, 0, 5, 1, 6, 2를 출력한다. 가변 지연부(722)는 '보정된 분수비율 모듈레이터 출력값'만큼 N분주기 출력주파수 클럭을 지연시킨다.
도 9에 가변 지연부(722)에 의한 N분주기 출력주파수 클럭의 락 윈도우 출력 시점의 지연 시간이 도시되어 있다.
분수형 주파수 합성기에서 본 실시예에 따른 락 디텍터를 사용하는 경우, N분주기 출력주파수 클럭의 락 윈도우 출력(940)이 분수비율 모듈레이터(460)의 출력값에 따라 동적으로 지연됨으로써, N분주기 출력주파수가 락(Lock)되었음에도 불구하고 N분주기 출력주파수 클럭이 기준주파수 클럭의 락 윈도우를 벗어나서 락이 검출되지 않는 것을 방지할 수 있다.
도 10은 본 실시예에 따른 락 디텍팅 방법을 예시한 순서도이다.
본 실시예에 따른 락 디텍팅 방법은 지연 단계(S1010), 락 검출 신호 출력 단계(S1020), 락 검출 신호 카운팅 단계(S1030), 락 여부 판단 단계(S1040) 및 락 확인 신호 출력 단계(S1050)를 포함한다.
지연 단계(S1010)에서는 분수비율 모듈레이터(460)의 출력값을 이용하여 N분주기 출력주파수 클럭의 락 윈도우 출력을 지연시킨다. 구체적으로, N분주기 출력주파수 클럭을 T2만큼 고정 지연시키고, 분수비율 모듈레이터(460)의 출력값에 따라 N분주기 출력주파수 클럭을 (D-m)×k (D, k는 상수, m은 분수비율 모듈레이터의 출력값)만큼 가변 지연시킨다.
락 검출 신호 출력 단계(S1020)에서는 기준주파수 클럭과 상기 지연 단계(S1010)에서 지연된 N분주기 출력주파수 클럭을 비교하여 락 검출 신호를 출력한다. 구체적으로 기준주파수 클럭이 1인 상태에서 N분주기 출력주파수 클럭의 상승 에지(Rising Edge)가 들어오면 플립플롭 등의 회로를 이용하여 락 검출 신호를 발생시킨다.
락 검출 신호 카운팅 단계(S1030)에서는 상기 지연 단계(S1010)에서 출력된 락 검출 신호의 출력 횟수를 카운팅한다.
락 여부 판단 단계(S1040)에서는 상기 락 검출 신호 카운팅 단계(S1030)에서 카운팅된 락 검출 신호의 출력 횟수가 기 설정된 횟수 P 이상인지를 판단하고,
락 검출 신호의 출력 횟수가 기 설정된 횟수 P 이상이면 락 확인 신호 출력 단계(S1050)을 수행하여, 락 확인 신호를 출력한다.
분수비율 모듈레이터의 출력값을 이용하여 N분주기 출력주파수 클럭을 가변적으로 지연시켜 정확한 락 검출 신호를 발생시키는 방법은 상술한 것과 같다.
본 실시예는 본 발명의 기술 사상을 예시적으로 설명한 것에 불과하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 본 실시예의 다양한 수정 및 변형이 가능할 것이다.
본 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 따라서 본 실시예에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 보호범위는 청구범위에 의하여 해석되어야 하며, 그와 동등하거나 균등하다고 인정되는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 한다.
110: 위상 주파수 검출기 120: 전하 펌프
130: 루프 필터 140: 전압 제어 발진기
150: 분주기 160: 락 디텍터
410: 위상 주파수 검출기 420: 전하 펌프
430: 루프 필터 440: 전압 제어 발진기
450: 분주기 460: 분수비율 모듈레이터
470: 락 디텍터
710: 제1 락 윈도우 출력부 720: 제2 락 윈도우 출력부
721: 고정 지연부 722: 가변 지연부
730: 락 검출부 740: 카운터
750: 제어부

Claims (12)

  1. 분수형 주파수 합성기(Fractional-N Frequency Synthesizer)의 락 디텍터(Lock Detector)에 있어서,
    기 설정된 시간(이하, '고정 딜레이'라 함) 동안 N분주기 출력주파수 클럭을 지연시키는 고정 지연부 및 분수비율 모듈레이터의 출력값에 의해 결정되는 시간(이하, '가변 딜레이'라 함) 동안 상기 N분주기 출력주파수 클럭을 지연시키는 가변 지연부를 포함하는 지연부;
    기준주파수 클럭과 상기 지연부에 의해 지연된 N분주기 출력주파수 클럭을 비교하여 락 검출 신호를 출력하는 락 검출부;
    상기 락 검출 신호를 입력받을 때마다 카운팅을 수행하는 카운터; 및
    상기 카운터의 카운팅 횟수를 근거로 하여 락 확인 신호를 출력하도록 지시하는 제어부를 포함하는 것을 특징으로 하는 락 디텍터.
  2. 제1항에 있어서,
    상기 분수비율 모듈레이터는, 시그마-델타 모듈레이터인 것을 특징으로 하는 락 디텍터.
  3. 삭제
  4. 제1항에 있어서,
    상기 가변 딜레이는, (D-m)×k (D, k는 상수, m은 분수비율 모듈레이터의 출력값)인 것을 특징으로 하는 락 디텍터.
  5. 제1항에 있어서,
    상기 락 검출부는, 상기 기준주파수 클럭이 1인 구간에서 상기 지연부에 의해 지연된 N분주기 출력주파수 클럭의 상승 에지(Rising Edge)가 들어올 때 상기 락 검출 신호를 출력하는 것을 특징으로 하는 락 디텍터.
  6. 제1항에 있어서,
    상기 제어부는, 상기 기준주파수의 반 주기 내에 상기 락 검출 신호가 기 설정된 횟수 이상 출력되면 상기 락 확인 신호를 출력하도록 지시하는 것을 특징으로 하는 락 디텍터.
  7. 분수형 주파수 합성기(Fractional-N Frequency Synthesizer)의 락 디텍팅(Lock Detecting) 방법에 있어서,
    기 설정된 시간(이하, '고정 딜레이'라 함) 동안 N분주기 출력주파수 클럭을 지연시키는 단계;
    분수비율 모듈레이터의 출력값에 의해 결정되는 시간(이하, '가변 딜레이'라 함) 동안 상기 N분주기 출력주파수 클럭을 지연시키는 단계;
    기준주파수 클럭과 지연된 N분주기 출력주파수 클럭을 비교하여 락 검출 신호를 출력하는 단계;
    상기 락 검출 신호의 출력 횟수를 카운팅하는 단계; 및
    상기 락 검출 신호의 출력 횟수가 기 설정된 횟수 이상이 되면 락 확인 신호를 출력하는 단계
    를 포함하는 것을 특징으로 하는 락 디텍팅 방법.
  8. 제7항에 있어서,
    상기 분수비율 모듈레이터는, 시그마-델타 모듈레이터인 것을 특징으로 하는 락 디텍팅 방법.
  9. 삭제
  10. 제7항에 있어서,
    상기 가변 딜레이는, D - m(D는 상수, m은 분수비율 모듈레이터의 출력값)의 배수인 것을 특징으로 하는 락 디텍팅 방법.
  11. 제7항에 있어서,
    상기 카운팅하는 단계는, 상기 기준주파수 클럭이 1인 구간에서 상기 지연된 N분주기 출력주파수 클럭의 라이징 에지(Rising Edge)가 들어올 때 상기 락 검출 횟수를 카운팅하는 것을 특징으로 하는 락 디텍팅 방법.
  12. 제7항에 있어서,
    상기 출력하는 단계는, 상기 기준주파수의 반 주기 내에 상기 락 검출 횟수가 기 설정된 횟수 이상이 되면 상기 락 확인 신호를 출력하도록 지시하는 것을 특징으로 하는 락 디텍팅 방법.
KR1020150009967A 2015-01-21 2015-01-21 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법 KR101645281B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150009967A KR101645281B1 (ko) 2015-01-21 2015-01-21 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법
US14/714,400 US9407275B1 (en) 2015-01-21 2015-05-18 Apparatus for lock detection suitable for fractional-N frequency synthesizer and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150009967A KR101645281B1 (ko) 2015-01-21 2015-01-21 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20160090438A KR20160090438A (ko) 2016-08-01
KR101645281B1 true KR101645281B1 (ko) 2016-08-05

Family

ID=56408592

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150009967A KR101645281B1 (ko) 2015-01-21 2015-01-21 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법

Country Status (2)

Country Link
US (1) US9407275B1 (ko)
KR (1) KR101645281B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164783A (ja) 2000-11-24 2002-06-07 Toshiba Corp 周波数シンセサイザ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100341580B1 (ko) 1999-06-30 2002-06-22 박종섭 위상 고정 루프를 위한 락 디텍터 회로
KR20020042161A (ko) * 2000-11-30 2002-06-05 박종섭 피엘엘(ｐｌｌ) 회로의 록 검출 회로
US20030007585A1 (en) * 2001-06-28 2003-01-09 Dalton Declan M. Fractional-n frequency synthesizer
KR100630342B1 (ko) 2004-07-27 2006-09-29 삼성전자주식회사 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164783A (ja) 2000-11-24 2002-06-07 Toshiba Corp 周波数シンセサイザ

Also Published As

Publication number Publication date
US9407275B1 (en) 2016-08-02
KR20160090438A (ko) 2016-08-01
US20160211854A1 (en) 2016-07-21

Similar Documents

Publication Publication Date Title
US9634678B1 (en) Feedback control system with rising and falling edge detection and correction
KR100682279B1 (ko) 주파수 합성기의 적응 주파수 조정장치
US9553714B2 (en) Frequency multiplier for a phase-locked loop
US8446194B2 (en) Spread spectrum clock generating circuit
US8988121B2 (en) Method and apparatus for generating a reference signal for a fractional-N frequency synthesizer
KR101206436B1 (ko) 위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법
US9941889B1 (en) Circuit and method for compensating noise
US10374617B2 (en) Injection-locked digital bang-bang phase-locked loop with timing calibration
US20100327912A1 (en) Digital phase-locked loop and digital phase-frequency detector thereof
US8779817B2 (en) Spur suppression in a phase-locked loop
US7965143B2 (en) Digital phase detector and phase-locked loop
US20100329388A1 (en) Frequency synthesizer and polar transmitter having the same
US6943598B2 (en) Reduced-size integrated phase-locked loop
EP2153523B1 (en) Frequency synchronization
US7724093B2 (en) Phase locked loop with two-step control
US9356612B2 (en) Method and apparatus to calibrate frequency synthesizer
US10218367B2 (en) Frequency synthesizing device and automatic calibration method thereof
US10018970B2 (en) Time-to-digital system and associated frequency synthesizer
KR101645281B1 (ko) 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법
KR20170083957A (ko) 위상 고정 루프, 이를 동작시키는 방법, 및 디스플레이
TWI795035B (zh) 小數-n鎖相環及其電荷泵控制方法
US10998911B1 (en) Fractional N PLL with sigma-delta noise cancellation
US10230382B2 (en) Oscillator calibration
KR20150130644A (ko) 디지털 보상기를 갖는 스프레드 스펙트럼 클록 생성기 및 이를 이용한 클록생성 방법
TWI495267B (zh) 一種具備用於除去可編程分頻器抖動之重定時部之鎖相環

Legal Events

Date Code Title Description
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190703

Year of fee payment: 4