KR20170083957A - 위상 고정 루프, 이를 동작시키는 방법, 및 디스플레이 - Google Patents

위상 고정 루프, 이를 동작시키는 방법, 및 디스플레이 Download PDF

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Abstract

위상 고정 루프가 개시된다. 위상 고정 루프는 제어 입력과 클록 출력을 갖는 전압-제어 발진기, 및 기준 클록 입력, 피드백 클록 입력, 설정 상태 또는 재설정 상태가 되도록 구성된 업(up) 출력, 및 설정 상태 또는 재설정 상태가 되도록 구성된 다운(down) 출력을 갖는 위상 주파수 검출기를 포함한다. 업 출력 및 다운 출력은 제어 입력에 연결된다. 클록 출력은 피드백 클록 입력에 연결된다. 위상 주파수 검출기는 조정가능한 지연 시간에 의해 설정 상태에서 재설정 상태로의 업 출력의 전이 및 설정 상태에서 재설정 상태로의 다운 출력의 전이를 지연하는 조정가능한 지연 블록을 포함한다.

Description

위상 고정 루프, 이를 동작시키는 방법, 및 디스플레이{PHASE-LOCKED LOOP, METHOD FOR OPERATING THEREOF, AND DISPLAY}
본 발명에 따른 실시예들은 위상 고정 루프, 이를 동작시키는 방법, 및 디스플레이에 관한 것이다.
통신 애플리케이션에서 클록 신호에 대한 요구가 있을 수 있다. 이러한 신호는 위상 고정 루프(PLL: phase-locked loop)를 사용하여 기준 주파수에서 생성될 수 있다. 입력 기준 클록(incoming reference clock) 주파수와 PLL 주파수 간의 관계는 PLL의 피드백 경로에서 디바이더(divider)의 분주 비(division ratio)에 의해 결정될 수 있다. 정수-N PLL에서, 출력 주파수는 기준 주파수의 정수 배이다. 이러한 PLL에서, 출력 주파수의 해상도(또는 분해능)는 기준 주파수 해상도의 N 배로 제한될 수 있다. 여러 애플리케이션에서, 더 정밀한 해상도를 달성하는 것이 바람직할 수 있다. 출력 주파수가 기준 주파수의 정수 배가 아닐 수 있는 분수-N PLL을 사용하기 위한 하나의 해결책이 있다. 이러한 PLL은 피드백 경로에서 이중-모드 디바이더를 사용할 수 있고, 분주 비의 변조에 따른 지터(jitter) 저하를 개선하기 위해 시그마-델타 변조기를 필요로 할 수 있다. 디바이더의 복잡성과 전력 오버헤드, 및 시그마-델타 변조기의 필요성은 이 방법의 단점일 수 있다.
따라서, 시그마-델타 변조기를 사용하지 않으면서 복잡하지 않은 분수-N PLL에 대한 필요성이 있다.
본 발명의 일 실시예에 따른 위상 고정 루프는 제어 입력과 클록 출력을 갖는 전압-제어 발진기, 그리고 기준 클록 입력, 피드백 클록 입력, 설정 상태 또는 재설정 상태가 되도록 구성된 업(up) 출력, 및 설정 상태 또는 재설정 상태가 되도록 구성된 다운(down) 출력을 갖는 위상 주파수 검출기를 포함하고, 위상 주파수 검출기의 업 출력 및 다운 출력은 전압-제어 발진기의 제어 입력에 동작 가능하게 연결되고, 전압-제어 발진기의 클록 출력은 위상 주파수 검출기의 피드백 클록 입력에 동작 가능하게 연결되며, 위상 주파수 검출기는 조정가능한 지연 시간에 의해 설정 상태에서 재설정 상태로의 업 출력의 전이 및 설정 상태에서 재설정 상태로의 다운 출력의 전이를 지연시킴으로써 위상 고정 루프의 출력 주파수를 조정하도록 구성된 조정가능한 지연 블록을 포함한다.
일 실시예에서, 위상 주파수 검출기는 기준 클록 입력에 동작 가능하게 연결되는 제1 플립-플롭, 기준 클록 입력에 동작 가능하게 연결되는 제2 플립-플롭, 제1 플립-플롭과 제2 플립-플롭의 각 리셋 입력에 동작 가능하게 연결되는 조정가능한 지연 블록, 그리고 제1 플립-플롭과 제2 플립-플롭의 각 출력에 동작 가능하게 연결되는 AND 게이트를 포함하고, AND 게이트의 출력은 조정가능한 지연 블록의 입력에 동작 가능하게 연결될 수 있다.
일 실시예에서, 조정가능한 지연 블록은 조정가능한 대역폭을 갖는 전류 모드 로직 스테이지를 포함할 수 있다.
일 실시예에서, 조정가능한 지연 블록은 전류-결핍(current-starved) 인버터를 포함할 수 있다.
일 실시예에서, 조정가능한 지연 블록은 캐스케이드(cascade)로 동작 가능하게 연결된 복수의 제1 인버터를 포함할 수 있다.
일 실시예에서, 복수의 제1 인버터 중의 하나의 인버터는 전류-결핍 CMOS(complementary metal-oxide semiconductor) 인버터일 수 있다.
일 실시예에서, 조정가능한 지연 블록은 복수의 인버터 각각의 출력에 동작 가능하게 각각 연결되는 복수의 입력을 갖는 멀티플렉서를 더 포함할 수 있다.
일 실시예에서, 조정가능한 지연 블록은 캐스케이드로 동작 가능하게 연결된 복수의 제2 인버터를 더 포함하고, 복수의 제2 인버터 각각은 복수의 제1 인버터의 대응하는 인버터와 상이한 전달 지연을 가질 수 있다.
일 실시예에서, 스위치 어레이를 더 포함하고, 스위치 어레이의 각 스위치는 복수의 제1 인버터의 출력과 복수의 제2 인버터의 출력 사이에 동작 가능하게 연결될 수 있다.
일 실시예에서, 조정가능한 지연 블록의 제어 입력에 동작 가능하게 연결된 출력을 갖는 지연 컨트롤러를 더 포함할 수 있다.
일 실시예에서, 지연 컨트롤러는 기준 클록 입력에 동작 가능하게 연결된 제1 입력 및 피드백 클록 입력에 동작 가능하게 연결된 제2 입력을 더 가질 수 있다.
일 실시예에서, 지연 컨트롤러는 기준 클록 입력과 피드백 클록 입력에서 각 신호의 엣지를 카운트하도록 구성될 수 있다.
일 실시예에서, 지연 컨트롤러는 조정가능한 지연 블록을 포함하는 제어 루프의 일부이고, 제어 루프는 전압-제어 발진기를 포함하는 위상 고정 루프의 제어 루프의 제어 대역폭보다 작은 대역폭을 가질 수 있다.
일 실시예에서, 전압-제어 발진기의 제어 입력에 선택적으로 동작 가능하게 연결되는 전압 소스를 더 포함할 수 있다.
일 실시예에서, 조정가능한 지연 블록은 캐스케이드로 동작 가능하게 연결된 복수의 제1 인버터를 포함할 수 있다.
일 실시예에서, 조정가능한 지연 블록은 복수의 인버터 각각의 출력에 동작 가능하게 각각 연결되는 복수의 입력을 갖는 멀티플렉서를 더 포함할 수 있다.
일 실시예에서, 조정가능한 지연 블록은 캐스케이드로 동작 가능하게 연결된 복수의 제2 인버터를 더 포함하고, 복수의 제2 인버터 각각은 복수의 제1 인버터의 대응하는 인버터와 상이한 전달 지연을 가질 수 있다.
일 실시예에서, 스위치 어레이를 더 포함하고, 스위치 어레이의 각 스위치는 복수의 제1 인버터의 출력과 복수의 제2 인버터의 출력 사이에 동작 가능하게 연결될 수 있다.
본 발명의 일 실시예에 따른 디스플레이는 기준 발진기, 그리고 타이밍 컨트롤러를 포함하고, 타이밍 컨트롤러는, 제어 입력과 클록 출력을 갖는 전압-제어 발진기, 그리고 기준 발진기에 동작 가능하게 연결된 기준 클록 입력, 피드백 클록 입력, 설정 상태 또는 재설정 상태가 되도록 구성된 업(up) 출력, 및 설정 상태 또는 재설정 상태가 되도록 구성된 다운(down) 출력을 갖는 위상 주파수 검출기를 포함하는 위상 고정 루프를 포함하고, 위상 주파수 검출기의 업 출력과 다운 출력은 전압-제어 발진기의 제어 입력에 동작 가능하게 연결되고, 전압-제어 발진기의 클록 출력은 위상 주파수 검출기의 피드백 클록 입력에 동작 가능하게 연결되고, 위상 주파수 검출기는 조정가능한 지연 시간에 의해 설정 상태에서 재설정 상태로의 업 출력의 전이 및 설정 상태에서 재설정 상태로의 다운 출력의 전이를 지연하는 조정가능한 지연 블록을 포함한다.
본 발명의 일 실시예에 따른 위상 고정 루프를 동작시키는 방법으로서, 위상 고정 루프는 제어 입력과 클록 출력을 갖는 전압-제어 발진기, 그리고 기준 클록 입력, 피드백 클록 입력, 설정 상태 또는 재설정 상태가 되도록 구성된 업(up) 출력, 및 설정 상태 또는 재설정 상태가 되도록 구성된 다운(down) 출력을 갖는 위상 주파수 검출기를 포함하고, 위상 주파수 검출기의 업 출력과 다운 출력은 전압-제어 발진기의 제어 입력에 동작 가능하게 연결되고, 전압-제어 발진기의 클록 출력은 위상 주파수 검출기의 피드백 클록 입력에 동작 가능하게 연결되고, 위상 주파수 검출기는 조정가능한 지연 블록을 포함하고, 방법은, 조정가능한 지연 블록에 의해, 조정가능한 지연 시간에 의해, 설정 상태에서 재설정 상태로의 업 출력의 전이를 지연시키는 단계, 그리고 조정가능한 지연 블록에 의해, 조정가능한 지연 시간에 의해, 설정 상태에서 재설정 상태로의 다운 출력의 전이를 지연시키는 단계를 포함한다.
본 발명의 실시예는 시그마-델타 변조기를 사용하지 않으면서 복잡하지 않은 분수-N PLL을 제공할 수 있는 장점이 있다.
본 발명의 상기 및 다른 특징들 및 장점들은 명세서, 청구항들 및 첨부 도면들을 참조하여 인식 및 이해될 것이다.
도 1은 종래 기술의 정수-N 위상 고정 루프의 블록도이다.
도 2는 종래 기술의 위상 주파수 검출기의 개략도이다.
도 3a는 본 발명의 일 실시예에 따른 위상 주파수 검출기에서 잠금 해제 상태의 신호 파형도이다.
도 3b는 본 발명의 일 실시예에 따른 위상 주파수 검출기에서 잠금 상태의 신호 파형도이다.
도 4는 본 발명의 일 실시예에 따른 출력 주파수 대 리셋 간격 길이의 그래프이다.
도 5는 본 발명의 일 실시예에 따른 위상 주파수 검출기에서의 신호 파형도이다.
도 6은 본 발명의 일 실시예에 따른 위상 고정 루프의 블록도이다.
도 7은 본 발명의 일 실시예에 따른 위상 주파수 검출기의 개략도이다.
도 8은 본 발명의 일 실시예에 따른 조정가능한 지연 블록의 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 조정가능한 지연 블록의 블록도이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이의 블록도이다.
첨부 도면들과 관련하여 아래에서 진술되는 상세한 발명은 본 발명에 따라 제공되는 조정가능한 지연을 갖는 선형 PFD를 사용하는 분수 PLL의 예시적인 실시예들에 대한 설명으로서 의도되고 본 발명이 구성되거나 활용될 수 있는 유일한 형태들만을 표현하는 것으로 의도되지 않는다. 상세한 설명은 예시되는 실시예들과 관련되는 본 발명의 특징들을 기술한다. 그러나, 본 발명의 사상 및 범위 내에 포함되도록 의도되는 상이한 실시예들에 의해 동일하거나 동등의 기능들 및 구조들이 달성될 수 있음이 이해될 수 있다. 본원의 다른 곳에서 언급되는 바와 같이, 동일한 참조 번호들은 동일한 구성 요소들 또는 특징들을 표시하도록 의도된다.
본 발명의 실시예들은 정수-N PLL의 구성과 유사하여, 결과적으로 이중-모드 디바이더와 시그마-델타 변조기 루프가 없는 위상 고정 루프(PLL)에 관한 것이다. 피드백 경로를 통해 비-정수비(non-integer ratio)를 성취하는 대신에, 비-정수비는 출력 주파수를 변조하기 위해 PLL의 순방향 경로에 있을 수 있는 선형 위상/주파수 검출기를 사용함으로써 성취될 수 있다.
도 1을 참조하면, 종래 기술의 정수-N PLL에 있어서, 위상 주파수 검출기(PFD: phase frequency detector)(105)는 루프 필터(115)를 통해 전압 제어 발진기(VCO)(120)에 연결된 전하 펌프 회로(110)를 위한 업(up) 신호와 다운(down) 신호를 생성한다. 주파수를 m(m은 정수, fout/fref = m, fout는 출력 주파수, fref는 기준 주파수)으로 분할하는 디바이더(125)는 VCO(120)의 출력에 연결되고, PFD(105)의 피드백 클록 입력에 연결된다. 잠금 조건에서, 업 신호와 다운 신호는 본질적으로 동일하고, 이에 따라 주파수는 본질적으로 일정하다.
도 2에 도시된 바와 같이, PFD(105)는 제1 플립-플롭(205), 제2 플립-플롭(210), 및 AND 게이트(215)를 포함할 수 있다. 리셋(“RST”)이 어서팅되지(asserted) 않았을 때, 플립 플롭(205, 210) 중의 어느 한 클록 입력에서의 상승 클록 엣지는 플립-플롭 출력(예를 들어, “Q” 출력)이 설정 상태(예를 들어, 논리 1)로 전이(재설정 상태로부터)하도록 한다. 플립-플롭의 양쪽 출력이 설정 상태이면, AND 게이트는 리셋 신호를 어서팅하여 두 플립 플립의 출력이 재설정 상태(예; 논리 0)로 전이하도록 한다. 플립-플롭의 리셋 신호가 어서팅되는 초기 구간과 리셋 신호가 디어서팅되는(de-asserted) 종료 구간 동안, 한쪽의 플립 플롭에 수신된 어느 클록 엣지도 효과가 없다.
도 3a 및 도 3b를 참조하면, PFD의 출력은 2 입력 클록 사이의 위상차에 의해 결정되는 폭을 갖는 펄스이다. 잠금 해제 조건(도 3a) 하에서, 업 신호(UP)와 다운 신호(DOWN)는 상이한 폭의 펄스를 갖는다. PLL이 로킹(lock)되면, 즉, 기준 클록(CKref)과 피드백 클록(CKFB)의 위상과 주파수가 매칭되면, 업 신호(UP)와 다운 신호(DOWN)는 실질적으로 동일하게 된다(도 3b). 업 펄스 또는 다운 펄스 각각의 최소 폭은 (i) 플립-플롭 리셋에서 플립-플롭 출력까지의 지연과 (ii) AND 게이트 지연의 합이다. 도 3a 및 도 3b의 타이밍도에서, 각 플립-플롭을 통과하는 순방향 전달 지연은 무시할 수 있지만, 이것은 필수적이 아니고, 몇몇 실시예에서 순방향 전달 지연은 중요할 수 있다.
전술한 바와 같이, 리셋 신호가 어서팅되는 동안, PFD는 입력 클록 엣지를 무시하고, 미싱된(missed) 엣지로 나아간다. 이 현상은 사이클 슬립으로 지칭될 수 있고, PLL의 과도 거동(transient behavior) 시에 발생할 수 있다. 정상 상태에서, 충분히 넓은 리셋 신호는 엣지들의 규칙적인 미싱(missing)을 유발할 수 있다. 예를 들면, 기준 클록의 매 10개 엣지들에서 하나의 엣지가 리셋 구간에서 하강하면, PLL은 마치 10개의 업 펄스와 9개의 다운 펄스가 수신된 것처럼 거동할 수 있고, 이에 따라 전하 펌프는 VCO 제어 신호를 증가시키거나 감소시킬 수 있다. 이러한 미싱 엣지가 정상 상태 조건 하에서 주기적으로 생기면, PLL은 업 펄스 또는 다운 펄스가 미싱되었는지 여부에 따라 기준 주파수의 분수, 예를 들어, 기준 주파수의 9/10 또는 10/11에 로킹될 수 있다.
미싱 업 또는 다운 펄스가 발생하는 주파수(따라서, 평균 전하 펌프 출력이 제로일 때 기준 클록 주파수에 대한 피드백 클록 주파수의 비율)는 리셋 펄스의 폭뿐만 아니라 루프 대역폭에도 의존한다. 도 4는 1.5 GHz PLL에 대한 시뮬레이션을 사용하여 산출되는 바와 같은 리셋 펄스 폭의 함수로서 출력 주파수를 도시한다. 도 5는 기준 클록의 매 6개 엣지들 중의 하나가 리셋 구간 동안 발생하고 미싱되며, 그 결과로 대응하는 업 펄스(만일 리셋 구간의 길이가 제로이면 존재할 수 있는 것)가 주기적으로 부재되는(absent) 예에 대한 타이밍도를 도시한다. 몇몇 실시예(예를 들어 도 5의 타이밍도에 대응하는)에서, 플립-플롭의 리셋 입력은 액티브 로우(active low)일 수 있고, NAND 게이트는 도 2의 실시예의 AND 게이트(215) 대신에 사용될 수 있다.
도 6을 참조하면, 도 6의 실시예의 PLL은, PFD(105)가 리셋 신호 경로에, 예를 들면, (도 2에 더 상세하게 도시된) 게이트(215)의 출력과 제1 플립-플롭(205) 및 제2 플립-플롭(210)의 리셋 입력 사이에 연결된 조정가능한 지연 블록(600)(또는 “가변 지연”)을 포함하는 점에서 도 1에 도시된 PLL과 상이하다. 조정가능한 지연 블록(600)은 리셋 경로에 조정가능한 지연, 즉 엣지가 미싱되는 윈도우를 형성하는 조정가능한 리셋 폭을 제공한다.
도 7을 참조하면, 도 7의 일 실시예의 피드백 루프는 바람직한 비율이 성취되도록 지연을 조정하는데 사용된다. 피드백 컨트롤러(700)(주파수 비교를 수행할 수 있고 도 7에서 “주파수 비교”로 표시됨)는 조정가능한 지연 블록(600)의 제어 입력(이 제어 입력은 도 6에 미도시됨)에 연결된 출력(ctrl)을 가질 수 있다. 피드백 컨트롤러(700)는 두 신호(CKref, CKfb)의 엣지 개수를 카운트한 다음, PFD(105)의 가변 지연 라인을 조정하는 회로 또는 프로세스로 구현될 수 있다. 예를 들어, 만일 목표 비가 5/6이면(1.25의 비, 예를 들어, 만일 기준 클록이 1.5GHz이면 피드백 클록 주파수 fout = 1.25 GHz), 회로로 구현된 피드백 컨트롤러(700)는 기준 클록의 엣지를 300개 카운트할 때까지 두 클록 신호의 엣지들을 카운트할 수 있다. 이런 점에서, 만일 피드백 클록의 엣지 개수가 300의 5/6, 즉, 250보다 크면, 회로로 구현된 피드백 컨트롤러(700)는 지연을 증가시킬 수 있고, 만일 피드백 클록의 엣지 개수가 250보다 작으면, 회로로 구현된 피드백 컨트롤러(700)는 지연을 감소시킬 수 있다.
PLL(도 6)은 제1 대역폭(예를 들어, 제1 단위-이득 주파수)을 갖는 제1 제어 루프(위상 주파수 검출기(105), 전하 펌프 회로(110), 루프 필터(115), 전압 제어 발진기(120), 디바이더(125)를 포함하는)를 포함할 수 있다. 피드백 컨트롤러(700)(도 7)는 조정가능한 지연 블록 주위에 제2 대역폭(예를 들어, 제2 단위-이득 주파수)을 갖는 제2 제어 루프의 일부를 형성할 수 있다. 일 실시예에서, 제2 대역폭은 제1 대역폭 보다 작다(예를 들어, 많아도 10분 1이다).
1 보다 큰 비율, 즉, (N+1)/N 비는 기준 클록 보다 더 높은 주파수로 VCO(120)를 리셋함으로써 생성될 수 있다. 예를 들어, 고정 전압 기준 또는 제어가능한 전압 소스(예를 들어, 전압-모드 아날로그/디지털 컨버터)와 같은 전압 소스(610)(도 6)는 루프 필터에 연결되어 루프가 동작을 시작하기 전(예를 들어, 디세이블된(disabled) 전하 펌프) 루프 필터를 설정된 전압까지 충전할 수 있다. 시작 시, 루프가 이네이블되면, 제어가능한 전압 소스는 루프 필터에서 연결 해제될 수 있고, 이때 루프 필터에 충전된 전압은 VCO(120)의 초기 제어 전압 및 초기 주파수를 결정할 수 있다. 전압 소스(610)의 연결 해제된 상태가 도 6에 도시되었다. 초기 VCO 제어 전압이, 디바이더(125)에 의해 분할될 때 기준 클록 주파수보다 더 높은 피드백 클록 주파수가 되는 출력 주파수에 대응할 때, 평형 동작 주파수는 피드백 클록 주파수가 기준 클록 주파수의 (N+1)/N 배인 것일 수 있다. 초기 VCO 제어 전압이, 디바이더(125)에 의해 분할될 때 기준 클록 주파수보다 더 낮은 피드백 클록 주파수가 되는 출력 주파수에 대응할 때, 평형 동작 주파수는 피드백 클록 주파수가 기준 클록 주파수의 N/(N+1) 배인 것일 수 있다. 각각의 경우에, 출력 주파수는 피드백 클록 주파수의 정수 배일 수 있고, 따라서 출력 주파수는 기준 클록 주파수의 mN/(N+1) 배이거나 또는 m(N+1)/N 배일 수 있다(m과 N은 모두 정수).
2개 이상의 캐스케이딩(cascading) PLL은 기준 클록의 상이한 비율을 생성할 수 있다. 이러한 캐스케이드(cascade) 메커니즘은 유도된 지터를 필터링하는데 또한 사용될 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 분수 PLL은 기준 주파수의 mN/(N+1) 주파수의 출력을 생성할 수 있고, 제1 PLL과 캐스케이드된 제2 PLL은 주파수에 k(k는 정수)를 곱할 수 있고, 이에 따라 제2 PLL의 출력 주파수는 기준 주파수의 kmN/(N+1) 배일 수 있다. 만일 디바이더가 제1 PLL에서 생략되면, 비율은 kN/(N+1)일 수 있다.
일 실시예에서, 고정 지연 블록(예를 들어, 캐스케이드로 연결된 인터버들의 체인으로 구성된)이 조정가능한 지연 블록(600) 대신 사용된다. 조정가능한 지연 블록(600)은 다양한 회로 구성을 사용하여 구현될 수 있다. 일 실시예에서, 조정가능한 지연 블록은 가변(예를 들어, 전압-제어 또는 전류-제어) 대역폭을 갖도록 된 전류-모드 로직(CML) 스테이지이고(또는 스테이지를 포함하고), 이로써 가변 지연을 제공할 수 있다. 도 8을 참조하면, 일 실시예에서, 다른 모든 인버터의 출력이 멀티플렉서에 연결될 수 있도록, 캐스케이드된 인버터 체인은 멀티플렉서에 연결된다. 멀티플렉서의 제어 입력은 어느 인버터 출력이 출력에 연결되는지를 선택하고, 이에 따라 인버터의 개수가 라우팅되기 전에 멀티플렉서를 통해 출력에 전달되는 신호를 쌍으로 묶는다. 부가적인 조정가능성을 위해, 하나 이상의 인버터가 (제어 가능한) 전류 제한에 의존하는 전달 지연을 갖는 전류-결핍 CMOS(complementary metal-oxide semiconductor) 인버터일 수 있고. 일 실시예에서, 캐스케이드로 연결된 고정 길이의 인버터 체인이 (멀티플렉서 없이) 사용되고, 체인의 하나 이상의 인버터는 전류-결핍되고, 이에 따라 조정가능한 전달 지연을 갖는다. 도 9를 참조하면, 베르니에(Vernier) 조정가능한 지연 블록을 구현하는 일 실시예에서, 인버터의 제1 체인(인버터 체인 A)는 인버터 마다 제1 전달 지연을 갖고, 인버터의 제2 체인(인버터 체인 B)는 인버터 마다 제1 전달 지연과 약간 상이한 제2 전달 지연을 갖는다. 스위치 어레이는 인버터 제1 체인의 각 출력과 인버터 제2 체인에서 대응하는 인버터를 즉시 따르는 인버터 입력 사이의 스위치를 포함한다. 스위치 어레이의 한 스위치는 임의의 시간에 턴-온되고, 어느 스위치가 턴 온되었는지는 인버터의 제2 체인 내의 대응하는 나머지 인버터를 통해 전달되기 전에 신호가 전달되는 인버터의 제1 체인 내의 인버터의 개수를 결정한다. 예를 들어, 만일 인버터의 제1 체인이 10개의 인버터를 포함하고, 인버터의 제2 체인이 다소 더 느린 지연을 갖는 10개의 인버터를 포함하며, 제4 스위치가 턴온되면, 신호는 인버터 제1 체인의 4개 인버터와 인버터 제2 체인의 6개 인버터를 통해 전달할 수 있다. 제5 스위치가 제4 스위치 대신 턴 온되면, 신호는 인버터 제1 체인의 5개 인버터와 인버터 제2 체인의 5개 인버터를 통해 전달되고, 두 체인의 제5 인버터의 각 전달 지연 간의 차이와 동일한 총 전달 지연에서의 감소가 초래된다.
도 10를 참조하면, 도 10의 실시예의 디스플레이(1010)는 타이밍 컨트롤러 (TCON)(1020)와 기준 발진기(1030)를 포함한다. TCON(1020)은 본 발명의 일 실시예에 따른 PLL(1040)을 포함한다. PLL(1040)은 기준 발진기(1030)에서 제1 클록 신호를 수신하여, TCON(1020) 내에서 동기화에 이용되는 제2 클록 신호를 생성한다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는 것을 이해할 수 있다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 발명 개념의 사상 및 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 좀더 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90°회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다. 나아가, 하나의 층이 두 개의 층들 “사이”에 있다고 하는 것은 그 하나의 층이 두 개의 층들 사이의 유일한 층이거나, 그 사이에 하나 이상의 또 다른 층이 개재하여 있는 것으로 이해될 것이다.
여기서 사용되는 전문용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명의 개념을 한정하는 것을 의도하지 않는다. 본원에서 사용되는 바와 같이, 용어들 "실질적으로", "약" 및 유사한 용어들은 근사의 용어들로서 사용되고 정도의 용어들로서 사용되지 않으며 당업자에 의해 인정될 측정 또는 계산 값들에서의 내재하는 편차들을 설명하도록 의도된다. 본원에서 사용되는 바와 같이, 용어 "주 구성요소"는 중량의, 조성의 적어도 절반을 이루고 있는 구성요소를 의미하고, 용어 "주 부분"은 복수의 아이템들에 적용될 때, 아이템들 중 적어도 절반을 의미한다.
본원에서 사용되는 바와 같이, 단수 형태들 "하나, 한(a, an)" 및 "그(the)"는 컨텍스트가 명확하게 달리 나타내지 않으면 또한 복수 형태들을 포함하는 것으로 의도된다. 용어들 "포함하다" 및/또는 "포함하는"이 본 명세서에서 사용될 때, 진술된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 구성요소들의 존재를 명시하지만 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성요소들 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않음이 더 이해될 것이다. 본원에서 사용되는 바와 같이, "및/또는"은 연관되는 목록의 아이템들 중 하나 이상의 임의의 또는 모든 결합들을 포함한다. "중 적어도 하나(at least one of)"와 같은 용어들은 요소들의 목록에 선행할 때에는, 요소들의 전체 목록을 수식하고 목록들이 개별 요소들을 수식하지 않는다. 더욱이, "일 수 있다"를 사용하는 것은 본 발명의 개념의 실시예들을 설명할 때, "본 발명의 하나 이상의 실시예들"을 칭한다”. 또한, 용어 "예시적인"은 예 또는 실례를 칭하는 것으로 의도된다. 본원에서 사용되는 바와 같이, 용어들 "사용하다(use)", "사용하는(using)" 및 "사용된(used)"는 각각 용어들 "이용하다(utilize)", "이용하는(utilizing)" 및 "이용된(utilized)"과 동의어로 간주될 수 있다.
요소 또는 층이 다른 요소 또는 측 "위에", "에 접속되는", "에 결합되는" 또는 "에 인접하는"으로 칭해지면, 이 요소 또는 층이 다른 요소 또는 층 상에 직접적으로 위에 있거나, 직접적으로 접속되거나, 직접적으로 결합되거나 직접적으로 인접할 수 있거나, 또한 하나 이상의 개재하는 요소들 또는 층이 존재할 수 있음이 이해될 것이다. 대조적으로, 요소 또는 층이 다른 요소 또는 층 "위에 직접적으로 있는", "에 직접적으로 접속되는", "직접적으로 결합되는" 또는 "바로 인접하는"으로 칭해지면, 어떠한 개재하는 요소들 또는 층도 존재하지 않는다.
본원에 인용된 임의의 수치 범위는 인용된 범위 내에 포함된 동일한 수치 정밀도의 모든 하위 범위를 포함하고자 의도된다. 예를 들어, 예를 들어, "1.0-10.0"의 범위는 인용된 1.0의 최솟값과 인용된 10.0의 최댓값 사이, 즉, 예를 들어, 2.4-7.6의 범위와 같이 1.0보다 같거나 큰 최솟값과 10.0보다 같거나 작은 최댓값을 가지는 모든 하위 범위들을 포함하는 것으로 의도된다. 여기에 인용 된 임의의 최대 수치 제한은 그 안에 포함 된 모든 낮은 수치 제한을 포함하고, 이 명세서에 있어서 최소한의 숫자 제한은 여기에 포함 된 모든 더 높은 수치 제한을 포함하는 것으로 의도된다.
조정가능한 지연을 갖는 선형 PFD를 사용하는 분수 PLL의 예시적인 실시예들이 본원에서 구체적으로 기술되고 설명되었을지라도, 당업자에게는 많은 수정들 및 변형들이 자명할 것이다. 이에 따라, 본 발명의 원리들에 따라 구성되는 조정가능한 지연을 갖는 선형 PFD를 사용하는 분수 PLL이 본원에서 구체적으로 설명되는 것과는 다르게 구현될 수 있음이 이해될 수 있다. 본 발명은 또한 다음의 청구항들 및 이의 균등물들에서 규정된다.

Claims (20)

  1. 제어 입력과 클록 출력을 갖는 전압-제어 발진기, 그리고
    기준 클록 입력, 피드백 클록 입력, 설정 상태 또는 재설정 상태가 되도록 구성된 업(up) 출력, 및 설정 상태 또는 재설정 상태가 되도록 구성된 다운(down) 출력을 갖는 위상 주파수 검출기
    를 포함하고,
    상기 위상 주파수 검출기의 상기 업 출력 및 상기 다운 출력은 상기 전압-제어 발진기의 상기 제어 입력에 동작 가능하게 연결되고,
    상기 전압-제어 발진기의 상기 클록 출력은 상기 위상 주파수 검출기의 상기 피드백 클록 입력에 동작 가능하게 연결되며,
    상기 위상 주파수 검출기는 조정가능한 지연 시간에 의해 상기 설정 상태에서 상기 재설정 상태로의 상기 업 출력의 전이 및 상기 설정 상태에서 상기 재설정 상태로의 상기 다운 출력의 전이를 지연시킴으로써 상기 위상 고정 루프의 출력 주파수를 조정하도록 구성된 조정가능한 지연 블록을 포함하는,
    위상 고정 루프.
  2. 제1항에 있어서,
    상기 위상 주파수 검출기는
    상기 기준 클록 입력에 동작 가능하게 연결되는 제1 플립-플롭,
    상기 기준 클록 입력에 동작 가능하게 연결되는 제2 플립-플롭,
    상기 제1 플립-플롭과 상기 제2 플립-플롭의 각 리셋 입력에 동작 가능하게 연결되는 상기 조정가능한 지연 블록, 그리고
    상기 제1 플립-플롭과 상기 제2 플립-플롭의 각 출력에 동작 가능하게 연결되는 AND 게이트를 포함하고,
    상기 AND 게이트의 출력은 상기 조정가능한 지연 블록의 입력에 동작 가능하게 연결되는,
    위상 고정 루프.
  3. 제1항에 있어서,
    상기 조정가능한 지연 블록은 조정가능한 대역폭을 갖는 전류 모드 로직 스테이지를 포함하는,
    위상 고정 루프.
  4. 제1항에 있어서,
    상기 조정가능한 지연 블록은 전류-결핍(current-starved) 인버터를 포함하는,
    위상 고정 루프.
  5. 제1항에 있어서,
    상기 조정가능한 지연 블록은 캐스케이드(cascade)로 동작 가능하게 연결된 복수의 제1 인버터를 포함하는,
    위상 고정 루프.
  6. 제5항에 있어서,
    상기 복수의 제1 인버터 중의 하나의 인버터는 전류-결핍 CMOS(complementary metal-oxide semiconductor) 인버터인,
    위상 고정 루프.
  7. 제5항에 있어서,
    상기 조정가능한 지연 블록은 상기 복수의 인버터 각각의 출력에 동작 가능하게 각각 연결되는 복수의 입력을 갖는 멀티플렉서를 더 포함하는,
    위상 고정 루프.
  8. 제5항에 있어서,
    상기 조정가능한 지연 블록은 캐스케이드로 동작 가능하게 연결된 복수의 제2 인버터를 더 포함하고, 상기 복수의 제2 인버터 각각은 상기 복수의 제1 인버터의 대응하는 인버터와 상이한 전달 지연을 갖는,
    위상 고정 루프.
  9. 제8항에 있어서,
    스위치 어레이를 더 포함하고,
    상기 스위치 어레이의 각 스위치는 상기 복수의 제1 인버터의 출력과 상기 복수의 제2 인버터의 출력 사이에 동작 가능하게 연결되는,
    위상 고정 루프.
  10. 제1항에 있어서,
    상기 조정가능한 지연 블록의 제어 입력에 동작 가능하게 연결된 출력을 갖는 지연 컨트롤러를 더 포함하는,
    위상 고정 루프.
  11. 제10항에 있어서,
    상기 지연 컨트롤러는 상기 기준 클록 입력에 동작 가능하게 연결된 제1 입력 및 상기 피드백 클록 입력에 동작 가능하게 연결된 제2 입력을 더 갖는,
    위상 고정 루프.
  12. 제11항에 있어서,
    상기 지연 컨트롤러는 상기 기준 클록 입력과 상기 피드백 클록 입력에서 각 신호의 엣지를 카운트하도록 구성된,
    위상 고정 루프.
  13. 제10항에 있어서,
    상기 지연 컨트롤러는 상기 조정가능한 지연 블록을 포함하는 제어 루프의 일부이고, 상기 제어 루프는 상기 전압-제어 발진기를 포함하는 상기 위상 고정 루프의 제어 루프의 제어 대역폭보다 작은 대역폭을 갖는,
    위상 고정 루프.
  14. 제10항에 있어서,
    상기 전압-제어 발진기의 상기 제어 입력에 선택적으로 동작 가능하게 연결되는 전압 소스를 더 포함하는,
    위상 고정 루프.
  15. 제10항에 있어서,
    상기 조정가능한 지연 블록은 캐스케이드로 동작 가능하게 연결된 복수의 제1 인버터를 포함하는,
    위상 고정 루프.
  16. 제15항에 있어서,
    상기 조정가능한 지연 블록은 상기 복수의 인버터 각각의 출력에 동작 가능하게 각각 연결되는 복수의 입력을 갖는 멀티플렉서를 더 포함하는,
    위상 고정 루프.
  17. 제15항에 있어서,
    상기 조정가능한 지연 블록은 캐스케이드로 동작 가능하게 연결된 복수의 제2 인버터를 더 포함하고, 상기 복수의 제2 인버터 각각은 상기 복수의 제1 인버터의 대응하는 인버터와 상이한 전달 지연을 갖는,
    위상 고정 루프.
  18. 제17항에 있어서,
    스위치 어레이를 더 포함하고,
    상기 스위치 어레이의 각 스위치는 상기 복수의 제1 인버터의 출력과 상기 복수의 제2 인버터의 출력 사이에 동작 가능하게 연결되는,
    위상 고정 루프.
  19. 기준 발진기, 그리고
    타이밍 컨트롤러
    를 포함하고,
    상기 타이밍 컨트롤러는,
    제어 입력과 클록 출력을 갖는 전압-제어 발진기, 그리고 상기 기준 발진기에 동작 가능하게 연결된 기준 클록 입력, 피드백 클록 입력, 설정 상태 또는 재설정 상태가 되도록 구성된 업(up) 출력, 및 설정 상태 또는 재설정 상태가 되도록 구성된 다운(down) 출력을 갖는 위상 주파수 검출기를 포함하는 위상 고정 루프를 포함하고,
    상기 위상 주파수 검출기의 상기 업 출력과 상기 다운 출력은 상기 전압-제어 발진기의 상기 제어 입력에 동작 가능하게 연결되고,
    상기 전압-제어 발진기의 상기 클록 출력은 상기 위상 주파수 검출기의 상기 피드백 클록 입력에 동작 가능하게 연결되고,
    상기 위상 주파수 검출기는 조정가능한 지연 시간에 의해 상기 설정 상태에서 상기 재설정 상태로의 상기 업 출력의 전이 및 상기 설정 상태에서 상기 재설정 상태로의 상기 다운 출력의 전이를 지연하는 조정가능한 지연 블록을 포함하는,
    디스플레이.
  20. 위상 고정 루프를 동작시키는 방법으로서,
    상기 위상 고정 루프는
    제어 입력과 클록 출력을 갖는 전압-제어 발진기, 그리고 기준 클록 입력, 피드백 클록 입력, 설정 상태 또는 재설정 상태가 되도록 구성된 업(up) 출력, 및 설정 상태 또는 재설정 상태가 되도록 구성된 다운(down) 출력을 갖는 위상 주파수 검출기를 포함하고, 상기 위상 주파수 검출기의 상기 업 출력과 상기 다운 출력은 상기 전압-제어 발진기의 상기 제어 입력에 동작 가능하게 연결되고, 상기 전압-제어 발진기의 상기 클록 출력은 상기 위상 주파수 검출기의 상기 피드백 클록 입력에 동작 가능하게 연결되고, 상기 위상 주파수 검출기는 조정가능한 지연 블록을 포함하고,
    상기 방법은,
    상기 조정가능한 지연 블록에 의해, 조정가능한 지연 시간에 의해, 상기 설정 상태에서 상기 재설정 상태로의 상기 업 출력의 전이를 지연시키는 단계, 그리고
    상기 조정가능한 지연 블록에 의해, 조정가능한 지연 시간에 의해, 상기 설정 상태에서 상기 재설정 상태로의 상기 다운 출력의 전이를 지연시키는 단계
    를 포함하는 방법.
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