KR101621382B1 - 위상 고정 루프 및 그 인젝션 락킹 방법 - Google Patents

위상 고정 루프 및 그 인젝션 락킹 방법 Download PDF

Info

Publication number
KR101621382B1
KR101621382B1 KR1020140075912A KR20140075912A KR101621382B1 KR 101621382 B1 KR101621382 B1 KR 101621382B1 KR 1020140075912 A KR1020140075912 A KR 1020140075912A KR 20140075912 A KR20140075912 A KR 20140075912A KR 101621382 B1 KR101621382 B1 KR 101621382B1
Authority
KR
South Korea
Prior art keywords
phase
locked loop
frequency signal
delay
voltage
Prior art date
Application number
KR1020140075912A
Other languages
English (en)
Other versions
KR20150146063A (ko
Inventor
김철우
최창성
황세욱
Original Assignee
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고려대학교 산학협력단 filed Critical 고려대학교 산학협력단
Priority to KR1020140075912A priority Critical patent/KR101621382B1/ko
Publication of KR20150146063A publication Critical patent/KR20150146063A/ko
Application granted granted Critical
Publication of KR101621382B1 publication Critical patent/KR101621382B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명의 일 실시예에 따른 위상 고정 루프는 기준 주파수 신호와 피드백 된 지연고정루프 주파수 신호에 기초하여 다중 위상신호를 발생하고, 상기 발생된 다중 위상신호에 대응되는 적어도 하나의 펄스를 생성하는 인젝션 락킹부; 및 상기 기준 주파수 신호와 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이에 기초하여 상기 위상고정루프 주파수 신호를 제어하는 위상 고정 루프부를 포함하고, 상기 위상 고정 루프부는 상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 위상을 제어할 수 있다.

Description

위상 고정 루프 및 그 인젝션 락킹 방법{PHASE LOCKED LOOP AND INJECTION LOCKING METHOD FOR THE SAME}
본 발명의 실시예들은 위상 고정 루프 및 상기 위상 고정 루프의 인젝션 락킹 방법에 관한 것이다.
송신기(Transmitter: Tx)의 성능을 결정하는 가장 핵심적인 구조는 PLL(Phase Locked Loop)이다. PLL의 성능 지표는 생성한 클록(Clock)의 위상 노이즈(Phase Noise)와 지터(Jitter)이다.
Phase Noise는 입력 주파수를 출력 주파수로 만들면서 시스템이 자체적으로 얼마나 많은 양의 Noise 를 추가하는지, 또는 외부적으로 얼마나 많은 양의 Noise 가 추가되는지를 확인하는 수치이다.
Jitter는 PLL에 의해 생성된 Clock의 위상이 시간 축에 대해 얼마나 흔들리는지를 확인하는 수치이다.
따라서, PLL은 Phase Noise와 Jitter 가 작을수록 좋은 Clock Source 로 사용될 수 있다.
관련 선행기술로는 등록특허공보 제10-0905440호(발명의 명칭: 클럭 동기화 회로와 그의 구동 방법, 등록일자: 2009년 6월 24일)가 있다.
본 발명의 일 실시예는 지연 고정 루프(DLL)의 다중 위상을 이용한 인젝션 기법을 통해 위상 고정 루프(PLL)에 의해 생성된 클록의 저 Accumulated Jitter 및 저 In-band Phase Noise 특성을 이룰 수 있는 위상 고정 루프 및 그 인젝션 락킹 방법을 제공한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 위상 고정 루프는 기준 주파수 신호와 피드백 된 지연고정루프 주파수 신호에 기초하여 다중 위상신호를 발생하고, 상기 발생된 다중 위상신호에 대응되는 적어도 하나의 펄스를 생성하는 인젝션 락킹부; 및 상기 기준 주파수 신호와 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이에 기초하여 상기 위상고정루프 주파수 신호를 제어하는 위상 고정 루프부를 포함하고, 상기 위상 고정 루프부는 상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 위상을 제어할 수 있다.
상기 위상 고정 루프부는 상기 기준 주파수 신호와 상기 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이, 및 상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 위상을 변화시키는 전압 제어 발진기를 포함할 수 있다.
상기 전압 제어 발진기는 포지티브 노드와 네거티브 노드 사이에 형성된 NMOS(N-channel Metal Oxide Semiconductor)를 통해 상기 인젝션 락킹부로부터 상기 펄스를 입력받아 상기 NMOS를 온 또는 오프시키는 딜레이 셀(delay cell) 회로를 포함할 수 있다.
상기 인젝션 락킹부는 상기 기준 주파수 신호와 상기 피드백 된 지연고정루프 주파수 신호에 기초하여 상기 다중 위상신호를 발생하는 지연 고정 루프부; 및 상기 다중 위상신호에 대응되는 상기 적어도 하나의 펄스를 생성하는 펄스 생성부를 포함할 수 있다.
상기 지연 고정 루프부는 상기 지연고정루프 주파수 신호를 출력하는 전압 제어 지연 라인; 상기 기준 주파수 신호 및 상기 전압 제어 지연 라인으로부터 피드백 된 지연고정루프 주파수 신호를 입력받고, 입력된 두 신호의 위상 및 주파수를 비교하여 차이를 검출하는 위상 주파수 검출기; 및 상기 위상 주파수 검출기에 의해 검출된 위상 및 주파수의 차이에 기초하여 상기 전압 제어 지연 라인의 제어 전압을 생성하는 전하 펌프를 포함할 수 있다.
상기 지연 고정 루프부는 상기 전하 펌프에 의해 생성된 상기 제어 전압을 필터링하는 로우 패스 필터를 더 포함할 수 있다.
상기 지연 고정 루프부는 상기 전압 제어 지연 라인과 상기 펄스 생성부 사이의 접속 라인들을 스위칭하여 상기 전압 제어 발진기에 주입되는, 펄스 형태의 위상 신호의 개수를 조절하는 복수의 스위치를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 위상 고정 루프는 기준 주파수 신호와 피드백 된 지연고정루프 주파수 신호에 기초하여 다중 위상신호를 발생하는 지연 고정 루프부; 상기 다중 위상신호에 대응되는 적어도 하나의 펄스를 생성하는 펄스 생성부; 및 상기 기준 주파수 신호와 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이에 기초하여 상기 위상고정루프 주파수 신호를 제어하는 위상 고정 루프부를 포함하고, 상기 위상 고정 루프부는 상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 위상을 제어할 수 있다.
본 발명의 일 실시예에 따른 위상 고정 루프의 인젝션 락킹 방법은 위상 고정 루프의 지연 고정 루프부에서, 기준 주파수 신호와 피드백 된 지연고정루프 주파수 신호에 기초하여 다중 위상신호를 발생하는 단계; 상기 위상 고정 루프의 펄스 생성부에서, 상기 다중 위상신호에 대응되는 적어도 하나의 펄스를 생성하는 단계; 및 상기 위상 고정 루프의 위상 고정 루프부에서, 상기 기준 주파수 신호와 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이, 및 상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 주파수 및 위상을 제어하는 단계를 포함한다.
상기 위상고정루프 주파수 신호의 주파수 및 위상을 제어하는 단계는 상기 위상 고정 루프부의 전압 제어 발진기에서, 포지티브 노드와 네거티브 노드 사이에 형성된 NMOS를 통해 상기 펄스 생성부로부터 상기 펄스를 입력받아 상기 NMOS를 온 또는 오프시키는 단계를 포함할 수 있다.
상기 다중 위상신호를 발생하는 단계는 상기 지연 고정 루프부의 전압 제어 지연 라인에서, 상기 지연고정루프 주파수 신호를 출력하는 단계; 상기 지연 고정 루프부의 위상 주파수 검출기에서, 상기 기준 주파수 신호 및 상기 전압 제어 지연 라인으로부터 피드백 된 지연고정루프 주파수 신호를 입력받고, 입력된 두 신호의 위상 및 주파수를 비교하여 차이를 검출하는 단계; 및 상기 지연 고정 루프부의 전하 펌프에서, 상기 위상 주파수 검출기에 의해 검출된 위상 및 주파수의 차이에 기초하여 상기 전압 제어 지연 라인의 제어 전압을 생성하는 단계를 포함할 수 있다.
상기 다중 위상신호를 발생하는 단계는 상기 지연 고정 루프부의 로우 패스 필터에서, 상기 전하 펌프에 의해 생성된 상기 제어 전압을 필터링하는 단계를 더 포함할 수 있다.
상기 다중 위상신호를 발생하는 단계는 상기 지연 고정 루프부의 복수의 스위치에서, 상기 전압 제어 지연 라인과 상기 펄스 생성부 사이의 접속 라인들을 스위칭하여 상기 전압 제어 발진기에 주입되는, 펄스 형태의 위상 신호의 개수를 조절하는 단계를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
본 발명의 일 실시예에 따르면, 지연 고정 루프(DLL)의 다중 위상을 이용한 인젝션 기법을 통해 위상 고정 루프(PLL)에 의해 생성된 클록의 저 Accumulated Jitter 및 저 In-band Phase Noise 특성을 이룰 수 있다.
도 1은 본 발명의 일 실시예에 따른 위상 고정 루프를 설명하기 위해 도시한 블록도이다.
도 2는 도 1의 위상 고정 루프의 상세 구성을 도시한 회로도이다.
도 3은 도 1의 펄스 생성부의 상세 구성을 도시한 회로도이다.
도 4는 도 1의 전압 제어 발진기에 구비된 딜레이 셀 회로를 도시한 도면이다.
도 5는 m=2, n=2 일 때, Reference Clock 과 Pulser를 통과한 지연 고정 루프부의 출력 및 전압 제어 발진기의 출력 Clock의 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 위상 고정 루프의 인젝션 락킹 방법을 설명하기 위해 도시한 흐름도이다.
도 7은 본 발명의 일 실시예에 따라 다중 위상신호를 발생하는 과정을 설명하기 위해 도시한 흐름도이다.
본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 위상 고정 루프를 설명하기 위해 도시한 블록도이고, 도 2는 도 1의 위상 고정 루프(100)의 상세 구성을 도시한 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 위상 고정 루프(100)는 인젝션 락킹부(110) 및 위상 고정 루프부(120)를 포함한다.
상기 인젝션 락킹부(110)는 다중 위상신호를 발생하여 그에 상응하는 적어도 하나의 펄스를 생성한다. 이를 위해, 상기 인젝션 락킹부(110)는 지연 고정 루프부(112) 및 펄스 생성부(114)를 포함할 수 있다.
상기 지연 고정 루프부(112)는 기준 주파수 신호(ClockREF)와 상기 피드백 된 지연고정루프 주파수 신호(CLKfeedback _ dll)에 기초하여 다중 위상신호를 발생시킨다.
상기 지연 고정 루프부(112)는 전압 제어 지연 라인(VCDL)(211), 위상 주파수 검출기(PFD)(212), 전하 펌프(CP)(213), 로우 패스 필터(LPF)(214), 및 복수의 스위치(215)를 포함할 수 있다.
상기 전압 제어 지연 라인(211)은 상기 지연고정루프 주파수 신호를 출력할 수 있다. 즉, 상기 전압 제어 지연 라인(211)은 초기 입력 신호로서 상기 기준 주파수 신호를 입력받으며, 그 이후에는 상기 기준 주파수 신호와 더불어 상기 피드백 된 지연고정루프 주파수 신호를 입력받아 상기 지연고정루프 주파수 신호를 출력할 수 있다.
상기 위상 주파수 검출기(212)는 상기 기준 주파수 신호 및 상기 전압 제어 지연 라인(211)으로부터 피드백 된 지연고정루프 주파수 신호를 입력받을 수 있다. 상기 위상 주파수 검출기(212)는 상기 입력된 두 신호(ClockREF, CLKfeedback _ dll)의 위상 및 주파수를 비교하여 그 차이를 검출할 수 있다.
상기 전하 펌프(213)는 상기 위상 주파수 검출기(212)에 의해 검출된 위상 및 주파수의 차이에 기초하여 상기 전압 제어 지연 라인(211)의 제어 전압을 생성할 수 있다.
상기 로우 패스 필터(214)는 상기 전하 펌프(213)에 의해 생성된 제어 전압을 필터링(filtering)한다.
상기 복수의 스위치(215)는 상기 전압 제어 지연 라인(211)과 상기 펄스 생성부(114) 사이의 접속 라인들을 스위칭(switching)하여 상기 전압 제어 발진기(221)에 주입되는, 펄스 형태의 위상 신호의 개수를 조절할 수 있다.
즉, 지연 고정 루프부(112)는 상기 복수의 스위치(215)가 턴온(turn on) 된 개수만큼의 다중 위상신호를 출력함으로써, 상기 펄스 생성부(114)를 통해 출력되는 펄스 형태의 위상 신호의 개수를 상기 다중 위상신호의 개수에 맞게 조절할 수 있다.
상기 펄스 생성부(114)는 상기 지연 고정 루프부(112)에 의해 출력된 상기 다중 위상신호에 대응되는 적어도 하나의 펄스를 생성할 수 있다. 이하에서는 상기 펄스 생성부(114)에 대해 도 3을 참조하여 설명하기로 한다. 참고로, 도 3은 도 1의 펄스 생성부(114)의 상세 구성을 도시한 회로도이다.
도 3에 도시된 바와 같이, 상기 펄스 생성부(114)는 PMOS(310), AND 게이트(320), 버퍼(330), 및 NMOS(340)를 포함하여 구성될 수 있다.
상기 펄스 생성부(114)는 기준 주파수(Fref)가 0에서 1로 될 때마다 일정 너비를 갖는 펄스를 생성하는 회로이다.
상기 기준 주파수가 0일 때, A=0, B=1, C=0 이 된다. 여기서, B=1인 것은 PMOS(310)에 의해 프리-차지(Pre-charge)가 되었기 때문이다. C는 A, B를 입력으로 받는 AND 게이트(320)의 출력이다. 상기 AND 게이트(320)의 출력 C는 상기 버퍼(330)에 임시 저장된다.
상기 기준 주파수가 1로 바뀔 때, A=1, B=1->0, C=1->0 이 된다. 즉, A가 1로 바뀌는 순간 C도 1로 바뀐다. 그리고, C는 NMOS(340)를 켜고 B의 Charge는 그라운드(groud)로 빠져나가게 된다.
따라서, B는 0으로 바뀌게 되고, C 또한 0으로 바뀌게 된다. 이러한 과정에서 상기 펄스 생성부(114)는 상기 버퍼(330)를 통해 생성된 펄스를 출력하게 된다.
다시 도 1 및 도 2를 참조하면, 상기 위상 고정 루프부(120)는 상기 기준 주파수 신호와 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이에 기초하여 상기 위상고정루프 주파수 신호를 제어한다.
이때, 상기 위상 고정 루프부(120)는 상기 펄스 생성부(114)에 의해 출력된 적어도 하나의 펄스에 기초하여, 상기 위상고정루프 주파수 신호의 위상을 제어할 수 있다.
이러한 위상 고정 루프부(120)는 전압 제어 발진기(VC0)(221), 주파수 분주기(222), 위상 주파수 검출기(PFD)(223), 전하 펌프(CP)(224), 및 로우 패스 필터(LPF)(225)를 포함할 수 있다.
상기 전압 제어 발진기(221)는 상기 기준 주파수 신호와 상기 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이, 및 상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 위상을 변화시킬 수 있다.
이를 위해, 상기 전압 제어 발진기(221)는 도 4에 도시된 바와 같이, 포지티브 노드(PN)와 네거티브 노드(NN) 사이에 형성된 NMOS(N-channel Metal Oxide Semiconductor)(410)를 통해 상기 인젝션 락킹부(110)로부터 상기 펄스를 입력받아 상기 NMOS(410)를 온(On) 또는 오프(Off)시키는 딜레이 셀(delay cell) 회로(400)를 포함할 수 있다. 참고로, 도 4는 도 1의 전압 제어 발진기(221)에 구비된 딜레이 셀 회로(400)를 도시한 도면이다.
상기 기준 주파수 신호(Reference Clock)과 주파수 분주기(Feedback Divider)(222)의 출력 주파수(CLK feedback _ pll )가 위상 주파수 검출기(223)로 입력된다. 상기 위상 주파수 검출기(223)가 두 입력 Clock(Reference Clock, CLK feedback _ pll )의 위상과 주파수를 비교하여 그 차이를 검출한다.
상기 위상 주파수 검출기(223)의 출력은 전하 펌프(224)에 인가되어 상기 전압 제어 발진기(221)의 제어 전압(Vctrl _ pll)을 생성한다. 상기 전압 제어 발진기(221)의 출력 주파수(ClockOUT)는 상기 주파수 분주기(222)(Dividing ratio: 2m*2n)에 의해 나눠지고, 나눠진 출력은 상기 위상 주파수 검출기(223)로 입력되어 루프를 형성한다.
여기서, m, n은 정수이고, 2m은 상기 전압 제어 지연 라인(211)의 출력 가능한 위상의 개수이다. n은 출력주파수/입력주파수 = 2m*2n이 만족하도록 정해진다. 2의 제곱 형태로 상기 지연 고정 루프부(112)의 다중 위상신호의 개수와 분주율(Dividing ratio)가 정해지는 이유는, 인젝션(Injection) 기법을 사용하여 상기 위상 고정 루프부(120)를 위상 고정하기 위해서는, 상기 지연 고정 루프부(112)의 다중 위상신호에 대한 주파수 및 Reference Clock의 주파수가 상기 전압 제어 발진기(221)의 출력 주파수의 저조파(Sub-harmonic) 성분이어야 하기 때문이다.
한편, 앞에서 설명한 상기 지연 고정 루프부(112)의 경우, Reference Clock과 상기 전압 제어 지연 라인(211)의 출력 주파수(CLK feedback _ dll )가 상기 위상 주파수 검출기(212)로 입력된다. 상기 위상 주파수 검출기(212)가 두 입력 Clock의 위상과 주파수를 비교하여 그 차이를 검출하고, 상기 검출된 위상과 주파수의 차이 값은 상기 전하 펌프(213)에 인가되어 상기 전압 제어 지연 라인(211)의 제어 전압(Vctrl_dll)이 생성된다. 상기 전압 제어 지연 라인(211)의 출력 위상은 상기 펄스 생성부(Pulsesr)(114)를 통과하여 펄스 형태로 상기 전압 제어 발진기(221)에 주입된다. 이때, 상기 지연 고정 루프부(112)는 상기 복수의 스위치(215)를 사용하여 상기 전압 제어 발진기(221)에 주입되는 인젝션(Injection) 위상의 개수를 정할 수 있다.
도 5는 m=2, n=2 일 때, Reference Clock 과 Pulser(도 2의 "114" 참조)를 통과한 지연 고정 루프부(도 2의 "112" 참조)의 출력 및 전압 제어 발진기(도 2의 "221" 참조)의 출력 Clock의 타이밍 다이어그램이다.
도 5에 도시된 바와 같이, Reference Clock의 한 주기마다 상기 지연 고정 루프부의 위상은 22개가 출력된다. 상기 Pulser를 통과한 후에는 도식과 같은 펄스 형태로 출력된다. 펄스 형태의 위상 각각은 합성(Synthesize) 과정 없이 차례대로 상기 전압 제어 발진기로 인젝션 된다. 분주율은 22*22=16이므로, 상기 전압 제어 발진기의 출력 Clock은 Reference Clock의 한 주기마다 16개의 위상을 갖는다.
본 발명의 일 실시예에서는 상기 지연 고정 루프부의 출력 가능한 위상의 개수를 4개로, 분주율을 16로 하여 발명을 수행하였다. 하지만, 이 기술을 응용하면 상기 지연 고정 루프부의 출력 가능한 위상 개수를 2m개, 분주율을 2m*2n개 (단, m, n 은 정수)로 변경할 수 있다. 시스템이 요구하는 사양에 따라 구조를 택할 수 있다. 또한, 인젝션 경로(Injection Path)의 스위치(도 2의 "215" 참조)를 사용하면 Injection 하는 위상의 개수 조절이 가능하다.
도 6은 본 발명의 일 실시예에 따른 위상 고정 루프의 인젝션 락킹 방법을 설명하기 위해 도시한 흐름도이다.
도 1 및 도 6을 참조하면, 단계(610)에서 상기 위상 고정 루프(100)의 지연 고정 루프부(112)는 기준 주파수 신호와 피드백 된 지연고정루프 주파수 신호에 기초하여 다중 위상신호를 발생한다.
다음으로, 단계(620)에서 상기 위상 고정 루프(100)의 펄스 생성부(114)는 상기 다중 위상신호에 대응되는 적어도 하나의 펄스를 생성한다.
다음으로, 단계(630)에서 상기 위상 고정 루프(100)의 위상 고정 루프부(120)는 상기 기준 주파수 신호와 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이, 및 상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 주파수 및 위상을 제어한다.
도 7은 본 발명의 일 실시예에 따라 다중 위상신호를 발생하는 과정을 설명하기 위해 도시한 흐름도이다.
도 1, 도 2 및 도 7을 참조하면, 단계(710)에서 상기 지연 고정 루프부(112)의 전압 제어 지연 라인(211)은 상기 지연고정루프 주파수 신호를 출력한다.
다음으로, 단계(720)에서 상기 지연 고정 루프부(112)의 위상 주파수 검출기(212)는 상기 기준 주파수 신호 및 상기 전압 제어 지연 라인(211)으로부터 피드백 된 지연고정루프 주파수 신호를 입력받는다.
다음으로, 단계(730)에서 상기 지연 고정 루프부(112)의 위상 주파수 검출기(212)는 상기 입력된 두 신호의 위상 및 주파수를 비교하여 차이를 검출한다.
다음으로, 단계(740)에서 상기 지연 고정 루프부(112)의 전하 펌프(213)는 상기 위상 주파수 검출기(212)에 의해 검출된 위상 및 주파수의 차이에 기초하여 상기 전압 제어 지연 라인(211)의 제어 전압을 생성한다.
다음으로, 단계(750)에서 상기 지연 고정 루프부(112)의 로우 패스 필터(214)는 상기 전하 펌프(213)에 의해 생성된 상기 제어 전압을 필터링한다.
다음으로, 단계(760)에서 상기 지연 고정 루프부(112)의 복수의 스위치(215)는 상기 전압 제어 지연 라인(211)과 상기 펄스 생성부(114) 사이의 접속 라인들을 스위칭하여 상기 전압 제어 발진기(221)에 주입되는, 펄스 형태의 위상 신호의 개수를 조절한다.
이와 같이, 본 발명의 일 실시예에서는 지연 고정 루프를 이용한 Injection Locked 위상 고정 루프 구조에 대해 개시함으로써, 지연 고정 루프를 보조 구조로 사용하여 낮은 입력 주파수 대비 높은 출력 주파수에 대해서도 Injection 위상의 개수를 많이 입력할 수 있으므로, Injection Locked 위상 고정 루프에 의해 생성된 Clock의 저 Accumulated Jitter, 저 In-band Phase Noise를 갖는 장점을 이룰 수 있다.
지금까지 본 발명에 따른 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허 청구의 범위뿐 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.
110: 인젝션 락킹부
112: 지연 고정 루프부
114: 펄스 생성부
120: 위상 고정 루프부
211: 전압 제어 지연 라인
212, 223: 위상 주파수 검출기
213, 224: 전하 펌프
214, 225: 로우 패스 필터
221: 전압 제어 발진기
222: 주파수 분주기

Claims (13)

  1. 기준 주파수 신호와 피드백 된 지연고정루프 주파수 신호에 기초하여 다중 위상신호를 발생하는 지연 고정 루프부, 및 상기 발생된 다중 위상신호에 대응되는 적어도 하나의 펄스를 생성하는 펄스 생성부를 포함하는 인젝션 락킹부; 및
    상기 기준 주파수 신호와 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이에 기초하여 상기 위상고정루프 주파수 신호를 제어하는 위상 고정 루프부
    를 포함하고,
    상기 펄스 생성부는
    소스 및 드레인이 각각 VDD 전원 및 NMOS에 연결되고, 게이트 전압으로 기준 주파수를 입력받아 동작하는 PMOS;
    상기 기준 주파수와 상기 PMOS의 출력 신호를 논리곱 연산하여 출력하는 AND 게이트;
    상기 AND 게이트의 출력 신호를 임시 저장하는 버퍼; 및
    소스 및 드레인이 각각 그라운드 및 상기 PMOS에 연결되고, 게이트 전압으로 상기 AND 게이트의 출력 신호를 입력받아 동작하는 NMOS
    를 포함하는 것을 특징으로 하는 위상 고정 루프.
  2. 제1항에 있어서,
    상기 위상 고정 루프부는
    상기 기준 주파수 신호와 상기 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이, 및 상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 위상을 변화시키는 전압 제어 발진기
    를 포함하는 것을 특징으로 하는 위상 고정 루프.
  3. 제2항에 있어서,
    상기 전압 제어 발진기는
    포지티브 노드와 네거티브 노드 사이에 형성된 NMOS(N-channel Metal Oxide Semiconductor)를 통해 상기 인젝션 락킹부로부터 상기 펄스를 입력받아 상기 NMOS를 온 또는 오프시키는 딜레이 셀(delay cell) 회로
    를 포함하는 것을 특징으로 하는 위상 고정 루프.
  4. 삭제
  5. 제1항에 있어서,
    상기 지연 고정 루프부는
    상기 지연고정루프 주파수 신호를 출력하는 전압 제어 지연 라인;
    상기 기준 주파수 신호 및 상기 전압 제어 지연 라인으로부터 피드백 된 지연고정루프 주파수 신호를 입력받고, 입력된 두 신호의 위상 및 주파수를 비교하여 차이를 검출하는 위상 주파수 검출기; 및
    상기 위상 주파수 검출기에 의해 검출된 위상 및 주파수의 차이에 기초하여 상기 전압 제어 지연 라인의 제어 전압을 생성하는 전하 펌프
    를 포함하는 것을 특징으로 하는 위상 고정 루프.
  6. 제5항에 있어서,
    상기 지연 고정 루프부는
    상기 전하 펌프에 의해 생성된 상기 제어 전압을 필터링하는 로우 패스 필터
    를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  7. 제5항에 있어서,
    상기 지연 고정 루프부는
    상기 전압 제어 지연 라인과 상기 펄스 생성부 사이의 접속 라인들을 스위칭하여 상기 전압 제어 발진기에 주입되는, 펄스 형태의 위상 신호의 개수를 조절하는 복수의 스위치
    를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  8. 기준 주파수 신호와 피드백 된 지연고정루프 주파수 신호에 기초하여 다중 위상신호를 발생하는 지연 고정 루프부;
    상기 다중 위상신호에 대응되는 적어도 하나의 펄스를 생성하는 펄스 생성부; 및
    상기 기준 주파수 신호와 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이에 기초하여 상기 위상고정루프 주파수 신호를 제어하는 위상 고정 루프부
    를 포함하고,
    상기 펄스 생성부는
    소스 및 드레인이 각각 VDD 전원 및 NMOS에 연결되고, 게이트 전압으로 기준 주파수를 입력받아 동작하는 PMOS;
    상기 기준 주파수와 상기 PMOS의 출력 신호를 논리곱 연산하여 출력하는 AND 게이트;
    상기 AND 게이트의 출력 신호를 임시 저장하는 버퍼; 및
    소스 및 드레인이 각각 그라운드 및 상기 PMOS에 연결되고, 게이트 전압으로 상기 AND 게이트의 출력 신호를 입력받아 동작하는 NMOS
    를 포함하고,
    상기 위상 고정 루프부는
    상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 위상을 제어하는 것을 특징으로 하는 위상 고정 루프.
  9. 위상 고정 루프의 지연 고정 루프부에서, 기준 주파수 신호와 피드백 된 지연고정루프 주파수 신호에 기초하여 다중 위상신호를 발생하는 단계;
    상기 위상 고정 루프의 펄스 생성부에서, 상기 다중 위상신호에 대응되는 적어도 하나의 펄스를 생성하는 단계; 및
    상기 위상 고정 루프의 위상 고정 루프부에서, 상기 기준 주파수 신호와 피드백 된 위상고정루프 주파수 신호 사이의 위상 차이, 및 상기 적어도 하나의 펄스에 기초하여 상기 위상고정루프 주파수 신호의 주파수 및 위상을 제어하는 단계
    를 포함하고,
    상기 펄스 생성부는
    소스 및 드레인이 각각 VDD 전원 및 NMOS에 연결되고, 게이트 전압으로 기준 주파수를 입력받아 동작하는 PMOS;
    상기 기준 주파수와 상기 PMOS의 출력 신호를 논리곱 연산하여 출력하는 AND 게이트;
    상기 AND 게이트의 출력 신호를 임시 저장하는 버퍼; 및
    소스 및 드레인이 각각 그라운드 및 상기 PMOS에 연결되고, 게이트 전압으로 상기 AND 게이트의 출력 신호를 입력받아 동작하는 NMOS
    를 포함하는 것을 특징으로 하는 위상 고정 루프의 인젝션 락킹 방법.
  10. 제9항에 있어서,
    상기 위상고정루프 주파수 신호의 주파수 및 위상을 제어하는 단계는
    상기 위상 고정 루프부의 전압 제어 발진기에서, 포지티브 노드와 네거티브 노드 사이에 형성된 NMOS를 통해 상기 펄스 생성부로부터 상기 펄스를 입력받아 상기 NMOS를 온 또는 오프시키는 단계
    를 포함하는 것을 특징으로 하는 위상 고정 루프의 인젝션 락킹 방법.
  11. 제9항에 있어서,
    상기 다중 위상신호를 발생하는 단계는
    상기 지연 고정 루프부의 전압 제어 지연 라인에서, 상기 지연고정루프 주파수 신호를 출력하는 단계;
    상기 지연 고정 루프부의 위상 주파수 검출기에서, 상기 기준 주파수 신호 및 상기 전압 제어 지연 라인으로부터 피드백 된 지연고정루프 주파수 신호를 입력받고, 입력된 두 신호의 위상 및 주파수를 비교하여 차이를 검출하는 단계; 및
    상기 지연 고정 루프부의 전하 펌프에서, 상기 위상 주파수 검출기에 의해 검출된 위상 및 주파수의 차이에 기초하여 상기 전압 제어 지연 라인의 제어 전압을 생성하는 단계
    를 포함하는 것을 특징으로 하는 위상 고정 루프의 인젝션 락킹 방법.
  12. 제11항에 있어서,
    상기 다중 위상신호를 발생하는 단계는
    상기 지연 고정 루프부의 로우 패스 필터에서, 상기 전하 펌프에 의해 생성된 상기 제어 전압을 필터링하는 단계
    를 더 포함하는 것을 특징으로 하는 위상 고정 루프의 인젝션 락킹 방법.
  13. 제11항에 있어서,
    상기 다중 위상신호를 발생하는 단계는
    상기 지연 고정 루프부의 복수의 스위치에서, 상기 전압 제어 지연 라인과 상기 펄스 생성부 사이의 접속 라인들을 스위칭하여 상기 전압 제어 발진기에 주입되는, 펄스 형태의 위상 신호의 개수를 조절하는 단계
    를 더 포함하는 것을 특징으로 하는 위상 고정 루프의 인젝션 락킹 방법.
KR1020140075912A 2014-06-20 2014-06-20 위상 고정 루프 및 그 인젝션 락킹 방법 KR101621382B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140075912A KR101621382B1 (ko) 2014-06-20 2014-06-20 위상 고정 루프 및 그 인젝션 락킹 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140075912A KR101621382B1 (ko) 2014-06-20 2014-06-20 위상 고정 루프 및 그 인젝션 락킹 방법

Publications (2)

Publication Number Publication Date
KR20150146063A KR20150146063A (ko) 2015-12-31
KR101621382B1 true KR101621382B1 (ko) 2016-05-17

Family

ID=55128816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140075912A KR101621382B1 (ko) 2014-06-20 2014-06-20 위상 고정 루프 및 그 인젝션 락킹 방법

Country Status (1)

Country Link
KR (1) KR101621382B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094373A (ja) * 2000-08-07 2002-03-29 Samsung Electronics Co Ltd 位相同期回路および位相同期化方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094373A (ja) * 2000-08-07 2002-03-29 Samsung Electronics Co Ltd 位相同期回路および位相同期化方法

Also Published As

Publication number Publication date
KR20150146063A (ko) 2015-12-31

Similar Documents

Publication Publication Date Title
KR101183626B1 (ko) 클럭 신호 생성 회로
KR100806117B1 (ko) 전압제어 발진기, 이를 구비한 위상동기루프 회로, 및위상동기루프 회로의 제어방법
US8878614B2 (en) Phase-locked loop
US8536915B1 (en) Low-noise and low-reference spur frequency multiplying delay lock-loop
TWI460998B (zh) 數位鎖相迴路系統及方法
US9998128B2 (en) Frequency synthesizer with injection locked oscillator
US20100214031A1 (en) Spectrum spread clock generation device
US8232822B2 (en) Charge pump and phase-detecting apparatus, phase-locked loop and delay-locked loop using the same
US8890626B2 (en) Divider-less phase locked loop (PLL)
JP2009165109A (ja) 半導体素子、クロック同期化回路、及び、クロック同期化回路の駆動方法
US8803575B2 (en) Charge pump circuit
EP2359469B1 (en) A phase frequency detector
JPH09270704A (ja) 位相同期回路
US9973195B2 (en) Local phase detection in realigned oscillator
Patel et al. Phase Frequency Detector and Charge Pump For DPLL Using 0.18 µm CMOS Technology
KR101480621B1 (ko) 지연 고정 루프를 이용하는 클럭 발생기
US7113014B1 (en) Pulse width modulator
KR101621382B1 (ko) 위상 고정 루프 및 그 인젝션 락킹 방법
KR100665006B1 (ko) 위상 동기 루프 장치
US7564315B2 (en) System and method for pre-charged linear phase-frequency detector
KR20140090455A (ko) 위상 고정 루프 회로
KR101656759B1 (ko) 주파수 미세 조정이 가능한 인젝션 락킹 기반 주파수 체배기 및 그 구동방법
KR20080014440A (ko) 위상고정 주파수 합성회로 및 방법
KR101327100B1 (ko) 주파수 분주기, 이를 포함하는 위상 동기 루프 회로 및 그 제어 방법
TWI411236B (zh) 相位鎖定迴路電路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant