KR101183626B1 - 클럭 신호 생성 회로 - Google Patents

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Abstract

내부 클럭 신호를 생성하는 내부 클럭 신호 생성 회로에 관한 것으로, 기준 클럭 신호와 내부 클럭 신호를 각각 반전하기 위한 클럭 반전부, 상기 기준 클럭 신호와 상기 내부 클럭 신호를 비교하여 검출하기 위한 제1 클럭 검출부, 상기 클럭 반전부의 출력 신호를 서로 비교하여 검출하기 위한 제2 클럭 검출부, 상기 제1 및 제2 클럭 검출부의 출력 신호 각각에 대응하는 충전 전류 또는 방전 전류를 생성하기 위한 제1 및 제2 차지 펌핑부, 상기 충전 전류 또는 방전 전류에 대응하는 제어 전압을 생성하기 위한 루프 필터링부, 및 상기 제어 전압에 응답하여 상기 내부 클럭 신호를 생성하기 위한 내부 클럭 신호 출력부를 구비하는 내부 클럭 신호 생성 회로를 제공한다.

Description

클럭 신호 생성 회로{CLOCK SIGNAL GENERATION CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 클럭 신호 생성 회로에 관한 것이다.
일반적으로 반도체 장치는 외부 클럭 신호를 입력받아 내부 클럭 신호를 생성하고, 이를 내부 회로의 동작 타이밍을 맞추기 위한 기준으로 사용한다. 그래서, 반도체 장치 내부에는 내부 클럭 신호를 생성하기 위한 내부 클럭 신호 생성 회로가 구비된다. 이러한 내부 클럭 신호 생성 회로에는 대표적으로 위상 고정 루프(Phase Locked Loop : PLL)와 지연 고정 루프(Delay Locked Loop : DLL)가 있다.
한편, 위상 고정 루프와 지연 고정 루프는 제어 방식에 따라 아날로그 방식과 디지털 방식으로 나뉠 수 있다. 일반적으로 아날로그 방식의 경우 위상 고정 루프는 전압 제어 발진기(Voltage Controlled Oscillator : VCO)를 사용하고 지연 고정 루프는 전압 제어 지연 라인(Voltage Controlled Delay Line : VCDL)을 사용한다.
도 1 은 일반적인 위상 고정 루프를 설명하기 위한 블록도이다.
도 1 을 참조하면, 위상 고정 루프는 위상 주파수 검출부(110)와 차지 펌핑부(120)와, 루프 필터링부(130)와, 전압 제어 발진부(140), 및 클럭 분주부(150)를 구비한다.
위상 주파수 검출부(110)는 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 위상 및 주파수를 검출하여 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 생성하고, 차지 펌핑부(120)는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 대응하여 충전 전류 또는 방전 전류를 생성한다. 그리고, 루프 필터링부(130)는 차지 펌핑부(120)에서 생성되는 충전 전류 또는 방전 전류를 입력받아 이에 대응하는 전압 레벨을 가지는 제어 전압(V_CTR)을 생성하고, 전압 제어 발진부(140)는 제어 전압(V_CTR)에 대응하는 주파수의 PLL 클럭 신호(CLK_PLL)를 생성한다. 이어서, 클럭 분주부(150)는 PLL 클럭 신호(CLK_PLL)를 분주하여 피드백 클럭 신호(CLK_FB)를 생성하고, 이렇게 생성된 피드백 클럭 신호(CLK_FB)는 다시 위상 주파수 검출부(110)로 피드백된다.
도 2 는 도 1 의 위상 주파수 검출부(110)를 설명하기 위한 회로도이다.
도 2 를 참조하면, 위상 주파수 검출부(110)는 기준 클럭 신호(CLK_REF)와 리셋 제어 신호(RST)에 응답하여 업 검출 신호(DET_UP)를 생성하기 위한 업 제어 신호 생성부(210)와, 피드백 클럭 신호(CLK_FB)와 리셋 제어 신호(RST)에 응답하여 다운 검출 신호(DET_DN)를 생성하기 위한 다운 제어 신호 생성부(220), 및 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 응답하여 리셋 제어 신호(RST)를 생성하기 위한 리셋부(230)를 구비한다.
도 3 은 도 2 의 위상 주파수 검출부(110)의 회로 동작을 설명하기 위한 파형도이다. 여기서, 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 주파수는 동일하며, 서로 위상이 틀린 경우를 일례로 하였다.
도 2 및 도 3 을 참조하면, 기준 클럭 신호(CLK_REF)의 라이징 에지(rising edge)에 응답하여 업 검출 신호(DET_UP)는 논리'하이(high)'로 천이하고, 피드백 클럭 신호(CLK_FB)의 라이징 에지에 응답하여 다운 검출 신호(DET_DN)는 논리'하이'로 천이하며, 리셋 제어 신호(RST)에 응답하여 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)는 논리'로우'로 천이한다. 결국, 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)는 기준 클럭 신호(CLK_REF)의 라이징 에지와 피드백 클럭 신호(CLK_FB)의 라이징 에지에 응답하여 천이하며, 이 두 클럭 신호의 위상 차이에 대응하는 펄스 폭을 가지게 된다.
다시 도 1 를 참조하면, 이렇게 생성된 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)는 차지 펌핑부(120)에 입력되며, 차지 펌핑부(120)는 업 검출 신호(DET_UP)의 펄스 폭과 다운 검출 신호(DET_DN)의 펄스 폭의 차이에 대응하는 시간 동안 충전 전류 또는 방전 전류를 생성한다. 이어서, 루프 필터링부(130)는 충전 전류 또는 방전 전류에 대응하는 전압 레벨을 가지는 제어 전압(V_CTR)을 생성하며, 전압 제어 발진부(140)는 제어 전압(V_CTR)에 대응하는 주파수의 PLL 클럭 신호(CLK_PLL)를 생성한다. 이렇게 생성된 PLL 클럭 신호(CLK_PLL)는 클럭 분주부(480)를 거쳐 위상 주파수 검출부(110)로 피드백된다.
위상 고정 루프는 위와 같은 일련의 동작을 반복하여 원하는 주파수의 PLL 클럭 신호(CLK_PLL)를 생성하며, 일반적으로 이와 같은 동작을 '락킹(locking) 동작'이라 한다.
위에서 설명한 바와 같이, 기존의 위상 고정 루프의 락킹 동작은 기준 클럭 신호(CLK_REF)의 라이징 에지에 대응하는 업 검출 신호(DET_UP)의 펄스 폭 구간과 피드백 클럭 신호(CLK_FB)의 라이징 에지에 대응하는 다운 검출 신호(DET_DN)의 펄스 폭 구간에 차지 펌핑부(120)가 동작하고, 이에 따라 루프 필터링부(130)와 전압 제어 발진부(140)가 동작함으로써 이루어진다.
한편, 위상 고정 루프가 최종적으로 원하는 주파수의 PLL 클럭 신호(CLK_PLL)를 생성하기 위해서는 락킹 동작을 위한 일정 시간이 소요되며, 일반적으로 이러한 시간을 '락킹 시간'이라고 한다. 즉, 위상 고정 루프는 락킹 시간 이후에 원하는 주파수의 PLL 클럭 신호(CLK_PLL)를 생성하는 것이 가능하며, 이렇게 PLL 클럭 신호(CLK_PLL)가 생성된 이후에야 반도체 장치는 비로소 PLL 클럭 신호(CLK_PLL)를 이용하는 것이 가능하다. 따라서, 만약 락킹 시간을 줄일 수 있다면 반도체 장치의 빠른 회로 동작을 보장해 주는 것이 가능할 것이다.
본 발명의 실시 예는 보다 빠른 락킹 동작을 하는 클럭 생성 회로를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 클럭 신호 생성 회로는, 기준 클럭 신호와 내부 클럭 신호를 각각 반전하기 위한 클럭 반전부; 상기 기준 클럭 신호와 상기 내부 클럭 신호를 비교하여 검출하기 위한 제1 클럭 검출부; 상기 클럭 반전부의 출력 신호를 서로 비교하여 검출하기 위한 제2 클럭 검출부; 상기 제1 및 제2 클럭 검출부의 출력 신호 각각에 대응하는 충전 전류 또는 방전 전류를 생성하기 위한 제1 및 제2 차지 펌핑부; 상기 충전 전류 또는 방전 전류에 대응하는 제어 전압을 생성하기 위한 루프 필터링부; 및 상기 제어 전압에 응답하여 상기 내부 클럭 신호를 생성하기 위한 내부 클럭 신호 출력부를 구비한다.
특히, 상기 제1 클럭 검출부는 상기 기준 클럭 신호와 상기 내부 클럭 신호의 제1 활성화 에지에 응답하여 검출 동작을 수행하고, 상기 제2 클럭 검출부는 상기 기준 클럭 신호와 상기 내부 클럭 신호의 제2 활성화 에지에 응답하여 검출 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 클럭 신호 생성 회로는, 기준 클럭 신호와 내부 클럭 신호를 각각 반전하기 위한 클럭 반전부; 상기 기준 클럭 신호와 상기 내부 클럭 신호를 비교하여 검출하기 위한 제1 클럭 검출부; 상기 클럭 반전부의 출력 신호를 서로 비교하여 검출하기 위한 제2 클럭 검출부; 상기 제1 클럭 검출부의 출력 신호에 응답하여 상기 제1 제어 전압을 생성하기 위한 제1 차지 펌핑부; 상기 제2 클럭 검출부의 출력 신호에 응답하여 제2 제어 전압을 생성하기 위한 제2 차지 펌핑부; 및 상기 제2 제어 전압에 응답하여 상기 내부 클럭 신호를 생성하기 위한 내부 클럭 신호 출력부를 구비한다.
특히, 상기 제1 클럭 검출부와 상기 제1 차지 펌핑부와 상기 증폭부 및 상기 내부 클럭 신호 출력부가 제1 루프를 구성하고, 상기 클럭 반전부와 상기 제2 클럭 검출부와 상기 제2 차지 펌핑부 및 상기 내부 클럭 신호 출력부가 제2 루프를 구성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 내부 클럭 신호 생성 회로는 위상 또는 주파수를 검출하기 위하여 사용되는 클럭 신호의 모든 활성화 에지에 응답하여 검출 신호를 생성하고, 이를 이용하여 락킹 동작을 수행함으로써 락킹 시간을 줄여 주는 것이 가능하다.
본 발명은 락킹 시간을 줄여 주어 원하는 내부 클럭 신호를 보다 빠르게 생성함으로써, 이 내부 클럭 신호를 사용해야 하는 회로의 동작 시점을 앞당길 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 위상 고정 루프를 설명하기 위한 블록도.
도 2 는 도 1 의 위상 주파수 검출부(110)를 설명하기 위한 회로도.
도 3 은 도 2 의 위상 주파수 검출부(110)의 회로 동작을 설명하기 위한 파형도.
도 4 는 본 발명의 실시 예에 따른 내부 클럭 신호 생성 회로인 위상 고정 루프를 설명하기 위한 블록도.
도 5 는 도 4 의 제1 위상 주파수 검출부(420)의 동작 파형을 설명하기 위한 파형도.
도 6 은 도 4 의 제2 위상 주파수 검출부(430)의 동작 파형을 설명하기 위한 파형도.
도 7 은 본 발명의 실시 예에 따른 내부 클럭 신호 생성 회로인 지연 고정 루프를 설명하기 위한 블록도.
도 8 은 본 발명의 실시 예에 따른 위상 고정 루프의 다른 실시 예를 설명하기 위한 블록도.
도 9 는 도 8 의 제1 및 제2 차지 펌핑부(840, 850)를 설명하기 위한 회로도.
도 10 은 도 8 의 증폭부(860)를 설명하기 위한 회로도.
도 11 은 본 발명의 실시 예에 따른 지연 고정 루프의 다른 실시 예를 설명하기 위한 블록도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명의 실시 예에 따른 내부 클럭 신호 생성 회로인 위상 고정 루프를 설명하기 위한 블록도이다.
도 4 를 참조하면, 위상 고정 루프는 클럭 반전부(410)와, 제1 및 제2 위상 주파수 검출부(420, 430)와, 제1 및 제2 차지 펌핑부(440, 450)와, 루프 필터링부(460)와, 전압 제어 발진부(470), 및 클럭 분주부(480)를 구비한다.
클럭 반전부(410)는 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)를 각각 반전하여 반전 기준 클럭 신호(/CLK_REF)와 반전 피드백 클럭 신호(/CLK_FB)를 생성하기 위한 것으로, 제1 및 제2 인버터(INV1, INV2)를 구비한다. 다음으로, 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)를 비교하여 검출하기 위한 클럭 검출부인 제1 위상 주파수 검출부(420)는 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 위상 및 주파수를 비교하여 제1 업/다운 검출 신호(DET_UP1, DET_DN1)로 검출하고, 제2 위상 주파수 검출부(430)는 반전 기준 클럭 신호(/CLK_REF)와 반전 피드백 클럭 신호(/CLK_FB)의 위상 및 주파수를 비교하여 제2 업/다운 검출 신호(DET_UP2, DET_DN2)로 검출한다.
이어서, 제1 차지 펌핑부(440)는 제1 업 검출 신호(DET_UP1)와 제1 다운 검출 신호(DET_DN1)에 대응하여 충전 전류 또는 방전 전류를 생성하고, 제2 차지 펌핑부(450)는 제2 업 검출 신호(DET_UP2)와 제2 다운 검출 신호(DET_DN2)에 대응하여 충전 전류 또는 방전 전류를 생성한다. 그리고, 루프 필터링부(460)는 제1 및 제2 차지 펌핑부(440, 450)에서 생성되는 충전 전류 또는 방전 전류를 입력받아 이에 대응하는 전압 레벨을 가지는 제어 전압(V_CTR)을 생성하고, 내부 클럭 신호 출력부인 전압 제어 발진부(470)는 제어 전압(V_CTR)의 전압 레벨에 대응하는 위상 및 주파수의 PLL 클럭 신호(CLK_PLL)를 생성한다. 이어서, 클럭 분주부(480)는 PLL 클럭 신호(CLK_PLL)의 주파수를 분배하여 피드백 클럭 신호(CLK_FB)를 생성한다. 이렇게 생성된 피드백 클럭 신호(CLK_FB)는 다시 클럭 반전부(410)와 제1 위상 주파수 검출부(420)로 피드백되고, 위상 고정 루프는 이러한 일련의 동작을 통해 원하는 주파수의 PLL 클럭 신호(CLK_PLL)를 생성한다.
도면에서 볼 수 있듯이, 제1 위상 주파수 검출부(420)와, 제1 차지 펌핑부(440)와, 루프 필터링부(460)와, 전압 제어 발진부(470), 및 클럭 분주부(480)가 하나의 루프를 구성하며, 클럭 반전부(410)와, 제2 위상 주파수 검출부(430)와, 제2 차지 펌핑부(450)와, 루프 필터링부(460)와, 전압 제어 발진부(470), 및 클럭 분주부(480)가 또 다른 하나의 루프를 구성한다. 이후 다시 설명하겠지만, 본 발명의 실시 예에 따른 위상 고정 루프는 이러한 구성을 통해 보다 빠른 락킹 시간을 보장받는 것이 가능하다.
참고로, 클럭 반전부(410)와, 제2 위상 주파수 검출부(430), 및 제2 차지 펌핑부(450)는 락킹 동작 이후 비활성화될 수 있으며, 이를 통해 락킹 동작 이후 소모되는 전류를 줄여주는 것이 가능하다.
도 5 는 도 4 의 제1 위상 주파수 검출부(420)의 동작 파형을 설명하기 위한 파형도이다. 여기서, 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 주파수는 동일하며, 서로 위상이 틀린 경우를 일례로 하였다.
도 5 를 참조하면, 기준 클럭 신호(CLK_REF)의 라이징 에지에 응답하여 제1 업 검출 신호(DET_UP1)는 논리'하이'로 천이하고, 피드백 클럭 신호(CLK_FB)의 라이징 에지에 응답하여 제1 다운 검출 신호(DET_DN)는 논리'하이'로 천이한다. 결국, 제1 업 검출 신호(DET_UP1)와 제1 다운 검출 신호(DET_DN1)는 기준 클럭 신호(CLK_REF)의 라이징 에지와 피드백 클럭 신호(CLK_FB)의 라이징 에지에 응답하여 천이하며, 이 두 클럭 신호의 위상 차이에 대응하는 펄스 폭을 가진다.
도 6 은 도 4 의 제2 위상 주파수 검출부(430)의 동작 파형을 설명하기 위한 파형도이다.
도 6 을 참조하면, 반전 기준 클럭 신호(/CLK_REF)의 라이징 에지에 응답하여 제2 업 검출 신호(DET_UP2)는 논리'하이'로 천이하고, 반전 피드백 클럭 신호(/CLK_FB)의 라이징 에지에 응답하여 제2 다운 검출 신호(DET_DN2)는 논리'하이'로 천이한다. 결국, 제2 업 검출 신호(DET_UP2)와 제2 다운 검출 신호(DET_DN2)는 반전 기준 클럭 신호(/CLK_REF)의 라이징 에지와 반전 피드백 클럭 신호(/CLK_FB)의 라이징 에지에 응답하여 천이하며, 이 두 클럭 신호의 위상 차이에 대응하는 펄스 폭을 가진다.
도 5 와 도 6 에서 살펴본 바와 같이, 본 발명의 실시 예에 따른 내부 클럭 신호 생성 회로는 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 라이징 에지에 응답하여 제1 업 검출 신호(DET_UP1)와 제1 다운 검출 신호(DET_DN1)를 천이시키고, 반전 기준 클럭 신호(/CLK_REF)와 반전 피드백 클럭 신호(/CLK_FB)의 라이징 에지에 응답하여 제2 업 검출 신호(DET_UP2)와 제2 다운 검출 신호(DET_DN2)를 천이시킨다.
다시 말하면, 본 발명의 실시 예에 따른 내부 클럭 신호 생성 회로는 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 라이징 에지에 대응하는 제1 업 검출 신호(DET_UP1)와 제1 다운 검출 신호(DET_DN1)를 생성할 뿐만 아니라 반전 기준 클럭 신호(/CLK_REF)와 반전 피드백 클럭 신호(/CLK_FB)의 라이징 에지 즉, 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 폴링 에지(falling edge)에 대응하는 제2 업 검출 신호(DET_UP2)와 제2 다운 검출 신호(DET_DN2)를 생성하는 것이 가능하다. 이는 본 발명의 실시 예에 따른 위상 고정 루프가 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 라이징 에지 뿐만 아니라 폴링 에지에서도 락킹 동작을 수행할 수 있음을 의미하며, 이는 곧 기존보다 두 배 이상 빠른 락킹 시간을 보장할 수 있음을 의미한다.
결국, 본 발명의 실시 예에 따른 위상 고정 루프는 기존의 라이징 에지에 응답하여 동작하는 것에 비하여 락킹 시간을 두 배 이상 줄여주는 것이 가능하다. 여기서, 락킹 시간을 줄여준다는 것은 원하는 위상 및 주파수의 PLL 클럭 신호(CLK_PLL)를 그만큼 빠르게 생성할 수 있음을 의미하며, 이는 곧 이 PLL 클럭 신호(CLK_PLL)를 사용해야 하는 회로의 동작 시점을 앞당길 수 있는 효과를 얻을 수 있다.
도 7 은 본 발명의 실시 예에 따른 내부 클럭 신호 생성 회로인 지연 고정 루프를 설명하기 위한 블록도이다.
도 7 을 참조하면, 지연 고정 루프는 클럭 반전부(710)와, 제1 및 제2 위상 검출부(720, 730)와, 제1 및 제2 차지 펌핑부(740, 750)와, 루프 필터링부(760), 및 전압 제어 지연 라인(770)을 구비한다.
클럭 반전부(710)는 기준 클럭 신호(CLK_REF)와 DLL 클럭 신호(CLK_DLL)를 각각 반전하여 반전 기준 클럭 신호(/CLK_REF)와 반전 DLL 클럭 신호(/CLK_DLL)를 생성한다. 제1 위상 검출부(720)는 기준 클럭 신호(CLK_REF)와 DLL 클럭 신호(CLK_DLL)의 위상을 비교하여 제1 업/다운 검출 신호(DET_UP1, DET_DN1)로 검출하고, 제2 위상 검출부(730)는 반전 기준 클럭 신호(/CLK_REF)와 반전 DLL 클럭 신호(/CLK_DLL)의 위상을 비교하여 제2 업/다운 검출 신호(DET_UP2, DET_DN2)로 검출한다.
이어서, 제1 차지 펌핑부(740)는 제1 업 검출 신호(DET_UP1)와 제1 다운 검출 신호(DET_DN1)에 대응하여 충전 전류 또는 방전 전류를 생성하고, 제2 차지 펌핑부(750)는 제2 업 검출 신호(DET_UP2)와 제2 다운 검출 신호(DET_DN2)에 대응하여 충전 전류 또는 방전 전류를 생성한다. 그리고, 루프 필터링부(760)는 제1 및 제2 차지 펌핑부(740, 750)에서 생성되는 충전 전류 또는 방전 전류를 입력받아 이에 대응하는 전압 레벨을 가지는 제어 전압(V_CTR)을 생성하고, 내부 클럭 신호 출력부인 전압 제어 지연 라인(770)는 제어 전압(V_CTR)의 전압 레벨에 대응하는 시간을 기준 클럭 신호(CLK_REF)에 반영하여 DLL 클럭 신호(CLK_DLL)를 생성한다. 이렇게 생성된 DLL 클럭 신호(CLK_DLL)는 다시 클럭 반전부(710)와 제1 위상 검출부(720)로 피드백되고, 지연 고정 루프는 이러한 일련의 동작을 통해 원하는 위상의 DLL 클럭 신호(CLK_DLL)를 생성한다.
도면에서 볼 수 있듯이, 제1 위상 검출부(720)와, 제1 차지 펌핑부(740)와, 루프 필터링부(760), 및 전압 제어 지연 라인(770)이 하나의 루프를 구성하며, 클럭 반전부(710)와, 제2 위상 검출부(730)와, 제2 차지 펌핑부(750)와, 루프 필터링부(760), 및 전압 제어 지연 라인(770)이 또 다른 하나의 루프를 구성한다. 본 발명의 실시 예에 따른 지연 고정 루프는 이와 같은 구성을 통해 기준 클럭 신호(CLK_REF)와 DLL 클럭 신호(CLK_DLL)의 라이징 에지 뿐 아니라 폴링 에지에서도 락킹 동작을 수행할 수 있으며, 이를 통해 기존보다 두 배 이상 빠른 락킹 시간을 보장할 수 있다.
도 8 은 본 발명의 실시 예에 따른 위상 고정 루프의 다른 실시 예를 설명하기 위한 블록도이다.
도 8 을 참조하면, 위상 고정 루프는 클럭 반전부(810)와, 제1 및 제2 위상 주파수 검출부(820, 830)와, 제1 및 제2 차지 펌핑부(840, 850)와, 증폭부(860)와, 전압 제어 발진부(870), 및 클럭 분주부(480)를 구비한다. 여기서, 클럭 반전부(810)와, 제1 및 제2 위상 주파수 검출부(820, 830)와, 전압 제어 발진부(870), 및 주파수 분주부(880)는 도 4 와 동일한 구성이다. 제1 및 제2 차지 펌핑부(840, 850)와 증폭부(860)에 대한 보다 자세한 설명은 도 9 및 도 10 을 통해 살펴보기로 한다.
한편, 도면에서 볼 수 있듯이, 제1 위상 주파수 검출부(820)와, 제1 차지 펌핑부(840)와, 증폭부(860)와, 전압 제어 발진부(870), 및 클럭 분주부(880)가 하나의 루프를 구성하며, 클럭 반전부(810)와, 제2 위상 주파수 검출부(830)와, 제2 차지 펌핑부(850)와, 전압 제어 발진부(870), 및 클럭 분주부(880)가 또 다른 하나의 루프를 구성한다. 이후 다시 설명하겠지만, 본 발명의 실시 예에 따른 위상 고정 루프는 이러한 구성을 통해 보다 빠른 락킹 시간을 보장받는 것이 가능하다.
도 9 는 도 8 의 제1 및 제2 차지 펌핑부(840, 850)를 설명하기 위한 회로도이다. 이하, 설명의 편의를 위하여 제2 차지 펌핑부(850)를 대표로 설명하기로 한다.
도 8 및 도 9 를 참조하면, 제2 차지 펌핑부(850)는 인에이블 신호(EN)에 응답하여 차지 펌핑 동작 여부가 결정된다. 그리고, 제1 차지 펌핑부(840)에서 생성되는 제1 제어 전압(V_CTR1)를 바이어스 전압(vias voltage)으로 입력받으며, 제2 업 검출 신호(DET_UP2)와 제2 다운 검출 신호(DET_DN2)에 응답하여 제2 제어 전압(V_CTR2)단으로 충전 전류 또는 방전 전류를 출력한다. 이렇게 출력된 충전 전류 또는 방전 전류는 도 9 의 커패시터(C)를 통해 제2 제어 전압(V_CTR2)이 된다. 다시 말하면, 커패시터(C)는 제2 제어 전압(V_CTR2)을 생성하기 위한 전압 생성부가 될 수 있다. 참고로, 제1 제어 전압(V_CTR1)은 제2 제어 전압(V_CTR2)의 풀 업 구동력과 풀 다운 구동력을 제어하기 위한 것이다.
한편, 제1 차지 펌핑부(840)는 도 9 에 도시된 제2 차지 펌핑부(850)의 구성과 매우 유사하다. 다시 말하면, 제1 차지 펌핑부(840)는 제2 업 검출 신호(DET_UP2)와 제2 다운 검출 신호(DET_DN2) 대신에 제1 업 검출 신호(DET_UP1)와 제1 다운 검출 신호(DET_DN1)를 입력받으며, 제2 제어 전압(V_CTR2) 대신에 제1 제어 전압(V_CTR)을 생성한다. 참고로, 제1 제어 전압(V_CTR1)을 바이어스 전압으로 인가받는 것은 서로 동일하다.
도 10 은 도 8 의 증폭부(860)를 설명하기 위한 회로도이다.
도 10 을 참조하면, 증폭부(860)는 제1 제어 전압(V_CTR1)를 입력받아 버퍼링하여 제1 제어 전압(V_CTR1)의 전압 레벨과 동일한 제2 제어 전압(V_CTR2)을 생성한다. 여기서, 증폭부(860)는 유닛 게인 버퍼(unit gain buffer)로 구성될 수 있다.
한편, 도 9 와 도 10 과 같은 구성을 가지는 도 8 의 위상 고정 루프는 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 라이징 에지 뿐만 아니라 폴링 에지에 대응하는 제1 및 제2 업 검출 신호(DET_UP1, DET_UP2)와 제1 및 제2 다운 검출 신호(DET_DN1, DET_DN2)를 생성하고, 이렇게 생성된 제1 및 제2 업 검출 신호(DET_UP1, DET_UP2)와 제1 및 제2 다운 검출 신호(DET_DN1, DET_DN2)에 응답하여 락킹 동작을 수행한다. 다시 말하면, 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 라이징 에지 뿐 아니라 폴링 에지에 응답하여 락킹 동작을 수행하며, 이에 따라 락킹 시간을 줄여주는 것이 가능하다.
도 11 은 본 발명의 실시 예에 따른 지연 고정 루프의 다른 실시 예를 설명하기 위한 블록도이다.
도 11 을 참조하면, 지연 고정 루프는 클럭 반전부(1110)와, 제1 및 제2 위상 검출부(1120, 1130)와, 제1 및 제2 차지 펌핑부(1140, 1150), 및 전압 제어 지연 라인(1160)을 구비한다. 여기서, 클럭 반전부(1110)와, 제1 및 제2 위상 검출부(1120, 1130)와, 전압 제어 지연 라인(1160)은 도 7 과 동일한 구성이며, 제1 및 제2 차지 펌핑부(1140, 1150)는 도 8 과 동일한 구성이다.
도면에서 볼 수 있듯이, 제1 위상 검출부(1120)와, 제1 차지 펌핑부(1140), 및 전압 제어 지연 라인(1160)이 하나의 루프를 구성하며, 클럭 반전부(1110)와, 제2 위상 검출부(1130)와, 제2 차지 펌핑부(1150), 및 전압 제어 지연 라인(1160)이 또 다른 하나의 루프를 구성한다. 본 발명의 실시 예에 따른 지연 고정 루프는 이와 같은 구성을 통해 기준 클럭 신호(CLK_REF)와 DLL 클럭 신호(CLK_DLL)의 라이징 에지 뿐 아니라 폴링 에지에서도 락킹 동작을 수행할 수 있으며, 이를 통해 기존보다 두 배 이상 빠른 락킹 시간을 보장할 수 있다.
전술한 바와 같이, 본 발명의 실시 예에 따른 내부 클럭 신호 생성 회로는 위상 또는 주파수를 검출하는데 사용되는 클럭 신호의 라이징 에지와 폴링 에지 즉, 모든 활성화 에지에 응답하여 락킹 동작을 수행한다. 따라서, 원하는 내부 클럭 신호를 생성하는데 소요되는 락킹 시간을 줄여 주는 것이 가능하며, 이는 이 내부 클럭 신호를 사용해야 하는 회로의 동작 시점을 앞당길 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
410 : 클럭 반전부 420 : 제1 위상 주파수 검출부
430 : 제2 위상 주파수 검출부 440 : 제1 차지 펌핑부
450 : 제2 차지 펌핑부 460 : 루프 필터링부
470 : 전압 제어 발진부 480 : 클럭 분주부

Claims (21)

  1. 기준 클럭 신호와 내부 클럭 신호를 각각 반전하기 위한 클럭 반전부;
    상기 기준 클럭 신호와 상기 내부 클럭 신호를 비교하여 검출하기 위한 제1 클럭 검출부;
    상기 클럭 반전부의 출력 신호를 서로 비교하여 검출하기 위한 제2 클럭 검출부;
    상기 제1 및 제2 클럭 검출부의 출력 신호 각각에 대응하는 충전 전류 또는 방전 전류를 생성하기 위한 제1 및 제2 차지 펌핑부;
    상기 충전 전류 또는 방전 전류에 대응하는 제어 전압을 생성하기 위한 루프 필터링부; 및
    상기 제어 전압에 응답하여 상기 내부 클럭 신호를 생성하기 위한 내부 클럭 신호 출력부
    를 구비하는 클럭 신호 생성 회로.
  2. 제1항에 있어서,
    상기 제1 클럭 검출부는 상기 기준 클럭 신호와 상기 내부 클럭 신호의 제1 활성화 에지에 응답하여 검출 동작을 수행하고, 상기 제2 클럭 검출부는 상기 기준 클럭 신호와 상기 내부 클럭 신호의 제2 활성화 에지에 응답하여 검출 동작을 수행하는 것을 특징으로 하는 클럭 신호 생성 회로.
  3. 제1항에 있어서,
    상기 제1 클럭 검출부와 상기 제1 차지 펌핑부와 상기 루프 필터링부 및 상기 내부 클럭 신호 출력부가 제1 루프를 구성하고, 상기 클럭 반전부와 상기 제2 클럭 검출부와 상기 제2 차지 펌핑부와 상기 루프 필터링부 및 상기 내부 클럭 신호 출력부가 제2 루프를 구성하는 것을 특징으로 하는 클럭 신호 생성 회로.
  4. 제1항에 있어서,
    상기 내부 클럭 신호 출력부는 상기 제어 전압에 대응하는 주파수를 가지는 상기 내부 클럭 신호를 생성하는 것을 특징으로 하는 클럭 신호 생성 회로.
  5. 제1항에 있어서,
    상기 내부 클럭 신호의 주파수를 분주하여 피드백 클럭 신호를 생성하기 위한 클럭 분주부를 더 구비하는 클럭 신호 생성 회로.

  6. 제5항에 있어서,
    상기 제1 클럭 검출부는 상기 내부 클럭 신호에 대응하는 상기 피드백 클럭 신호와 상기 기준 클럭 신호의 위상 및 주파수 차이를 검출하고, 상기 클럭 반전부는 상기 기준 클럭 신호와 상기 피드백 클럭 신호를 반전하여 출력하는 것을 특징으로 하는 클럭 신호 생성 회로.
  7. 제1항에 있어서,
    상기 내부 클럭 신호 출력부는 상기 제어 전압에 대응하는 시간을 상기 기준 클럭 신호에 반영하여 상기 내부 클럭 신호를 생성하는 것을 특징으로 하는 클럭 신호 생성 회로.
  8. 제1항에 있어서,
    상기 클럭 반전부는,
    상기 기준 클럭 신호를 입력받아 반전하여 상기 제2 클럭 검출부로 출력하기 위한 제1 인버터; 및
    상기 내부 클럭 신호를 입력받아 반전하여 상기 제2 클럭 검출부로 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 클럭 신호 생성 회로.
  9. 기준 클럭 신호와 내부 클럭 신호를 각각 반전하기 위한 클럭 반전부;
    상기 기준 클럭 신호와 상기 내부 클럭 신호를 비교하여 검출하기 위한 제1 클럭 검출부;
    상기 클럭 반전부의 출력 신호를 서로 비교하여 검출하기 위한 제2 클럭 검출부;
    상기 제1 클럭 검출부의 출력 신호에 응답하여 제1 제어 전압을 생성하기 위한 제1 차지 펌핑부;
    상기 제2 클럭 검출부의 출력 신호에 응답하여 제2 제어 전압을 생성하기 위한 제2 차지 펌핑부; 및
    상기 제1 및 제2 제어 전압에 대응하는 제어 전압에 응답하여 상기 내부 클럭 신호를 생성하기 위한 내부 클럭 신호 출력부
    를 구비하는 클럭 신호 생성 회로.
  10. 제9항에 있어서,
    상기 제1 및 제2 차지 펌핑부는 상기 제1 제어 전압을 바이어스 전압으로 입력받는 것을 특징으로 하는 클럭 신호 생성 회로.

  11. 제9항에 있어서,
    상기 제1 및 제2 차지 펌핑부의 펌핑 동작을 통해 생성되는 충전 전류 또는 방전 전류에 응답하여 상기 제1 및 제2 제어 전압을 생성하기 위한 제1 및 제2 제어 전압 생성부를 더 구비하는 클럭 신호 생성 회로.
  12. 제9항에 있어서,
    상기 제1 클럭 검출부는 상기 기준 클럭 신호와 상기 내부 클럭 신호의 제1 활성화 에지에 응답하여 검출 동작을 수행하고, 상기 제2 클럭 검출부는 상기 기준 클럭 신호와 상기 내부 클럭 신호의 제2 활성화 에지에 응답하여 검출 동작을 수행하는 것을 특징으로 하는 클럭 신호 생성 회로.
  13. 제9항에 있어서,
    상기 제1 클럭 검출부와 상기 제1 차지 펌핑부 및 상기 내부 클럭 신호 출력부가 제1 루프를 구성하고, 상기 클럭 반전부와 상기 제2 클럭 검출부와 상기 제2 차지 펌핑부 및 상기 내부 클럭 신호 출력부가 제2 루프를 구성하는 것을 특징으로 하는 클럭 신호 생성 회로.
  14. 제9항에 있어서,
    상기 내부 클럭 신호 출력부는 상기 제어 전압에 대응하는 주파수를 가지는 상기 내부 클럭 신호를 생성하는 것을 특징으로 하는 클럭 신호 생성 회로.
  15. 제9항에 있어서,
    상기 내부 클럭 신호의 주파수를 분주하여 피드백 클럭 신호를 생성하기 위한 클럭 분주부를 더 구비하는 클럭 신호 생성 회로.
  16. 제15항에 있어서,
    상기 제1 클럭 검출부는 상기 내부 클럭 신호에 대응하는 상기 피드백 클럭 신호와 상기 기준 클럭 신호의 위상 및 주파수 차이를 검출하고, 상기 클럭 반전부는 상기 기준 클럭 신호와 상기 피드백 클럭 신호를 반전하여 출력하는 것을 특징으로 하는 클럭 신호 생성 회로.
  17. 제9항에 있어서,
    상기 내부 클럭 신호 출력부는 상기 제어 전압에 대응하는 시간을 상기 기준 클럭 신호에 반영하여 상기 내부 클럭 신호를 생성하는 것을 특징으로 하는 클럭 신호 생성 회로.
  18. 제9항에 있어서,
    상기 클럭 반전부는,
    상기 기준 클럭 신호를 입력받아 반전하여 상기 제2 클럭 검출부로 출력하기 위한 제1 인버터; 및
    상기 내부 클럭 신호를 입력받아 반전하여 상기 제2 클럭 검출부로 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 클럭 신호 생성 회로.
  19. 제9항에 있어서,
    상기 제2 차지 펌핑부의 출력단과 연결되어 있으며, 상기 제1 제어 전압을 버퍼링하여 상기 출력단으로 출력하는 증폭부를 더 구비하는 것을 특징으로 하는 클럭 신호 생성 회로.
  20. 제19항에 있어서,
    상기 증폭부는 유닛 게인 버퍼를 구비하는 것을 특징으로 하는 클럭 신호 생성 회로.
  21. 제19항에 있어서,
    상기 제1 클럭 검출부와 상기 제1 차지 펌핑부와 상기 증폭부 및 상기 내부 클럭 신호 출력부가 제1 루프를 구성하고, 상기 클럭 반전부와 상기 제2 클럭 검출부와 상기 제2 차지 펌핑부 및 상기 내부 클럭 신호 출력부가 제2 루프를 구성하는 것을 특징으로 하는 클럭 신호 생성 회로.
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