KR100910863B1 - 차지 펌핑 회로와 이를 이용한 클럭 동기화 회로 - Google Patents

차지 펌핑 회로와 이를 이용한 클럭 동기화 회로 Download PDF

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Abstract

본 발명은 제1 펌핑제어신호에 응답하여 그 출력단에 대해 차지 펌핑 동작을 수행하기 위한 제1 차지펌핑수단과, 상기 제1 펌핑제어신호의 활성화 구간의 제한된 구간 동안 활성화되는 제2 펌핑제어신호를 생성하기 위한 보조 차지펌핑 제어수단, 및 상기 제2 펌핑제어신호에 응답하여 상기 출력단에 대해 차지 펌핑 동작을 수행하기 위한 제2 차지펌핑수단을 구비하는 차지 펌핑 회로를 제공한다.
차지 펌핑 동작, 락킹 타임, 위상 마진

Description

차지 펌핑 회로와 이를 이용한 클럭 동기화 회로{CHARGE PUMPING CIRCUIT AND CLOCK SYNCHRONIZATION CIRCUIT USING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 차지 펌핑(charge pumping) 동작을 수행하는 차지 펌핑 회로와 이를 이용한 클럭 동기화 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자의 경우 외부클럭신호를 입력받아 내부클럭신호를 생성하고, 이를 반도체 소자 내에 여러 가지 동작 타이밍을 맞추기 위한 기준(reference)으로 사용한다. 그래서, 반도체 소자 내에는 외부클럭신호와 동작 타이밍이 동기화된 내부클럭신호를 생성하기 위하여 클럭 동기화 회로가 구비되어야 한다. 이러한 클럭 동기화 회로에는 대표적으로 위상 고정 루프(Phase Locked Loop : PLL)와 지연 고정 루프(Delay Locked Loop : DLL)등이 있다.
위상 고정 루프(PLL)와 지연 고정 루프(DLL)는 서로 유사한 구성을 가지고 있으며, 위상 고정 루프의 경우 내부클럭신호을 생성하는데 있어서 전압 제어 발진기(Voltage Controlled Oscillator : VCO)를 사용하고, 지연 고정 루프의 경우 내부클럭신호를 생성하는데 있어서 전압 제어 지연 라인(Voltage Controlled Delay Line : VCDL)을 사용하는 것이 다르다.
도 1은 일반적인 위상 고정 루프를 설명하기 위한 블록도이다.
도 1을 참조하면, 아날로그 방식의 위상 고정 루프는 위상/주파수 검출부(110)와, 차지펌핑부(130)와, 제어전압 생성부(150), 및 전압제어 발진부(170)를 구비한다.
위상/주파수 검출부(110)는 기준클럭신호(CLK_REF)와 피드백(feedback)되는 피드백클럭신호(CLK_FED)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다. 여기서, 기준클럭신호(CLK_REF)는 외부클럭신호에 대응되는 신호이고, 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)는 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상/주파수 관계에 따라 활성화되는 펄스 신호로 뒤에서 이야기할 동작설명에서 다시 설명하기로 한다.
차지펌핑부(130)는 업 검출신호(DET_UP)에 응답하여 포지티브(positive) 차지 펌핑 동작을 수행하고, 다운 검출신호(DET_DN)에 응답하여 네가티브(negative) 차지 펌핑 동작을 수행한다. 즉, 업 검출신호(DET_UP)에 응답하여 출력단(I_CP)을 통해 전하를 제어전압 생성부(150)에 공급해주고, 다운 검출신호(DET_DN)에 응답하여 제어전압 생성부(150)에 충전된 전하를 출력단(I_CP)을 통해 빼준다.
제어전압 생성부(150)는 차지펌핑부(130)의 포지티브 차지 펌핑 동작에 의해 공급된 전류만큼 충전하여 그에 대응하는 발진 제어전압(V_CTR)을 생성하고, 네가티브 차지 펌핑 동작에 의해 빠져나간 전류만큼 방전하여 그에 대응하는 발진 제어전압(V_CTR)을 생성한다. 다시 말하면, 발진 제어전압(V_CTR)은 차지펌핑부(130)의 포지티브 차지 펌핑 동작에 의해 전압레벨이 높아지고, 네가티브 차지 펌핑 동작에 의해 전압레벨이 낮아지게 된다.
전압제어 발진부(170)는 발진 제어전압(V_CTR)의 전압레벨에 대응하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 이렇게 생성된 PLL 클럭신호(CLK_PLL)는 위상/주파수 검출부(110)로 피드백되는 피드백클럭신호(CLK_FED)가 되며, 위상/주파수 검출부(110)는 또 다시 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다.
이어서, 간단한 위상 고정 루프의 동작을 알아보기로 하자.
위상/주파수 검출부(110)는 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상/주파수 차이를 검출하여 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)를 생성한다. 이때, 업 검출신호(DET_UP)는 피드백클럭신호(CLK_FED)의 위상이 기준클럭신호(CLK_REF)의 위상보다 뒤서는 경우에 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 펄스(pulse) 신호이고, 다운 검출신호(DET_DN)는 피드백클럭신호(CLK_FED)의 위상이 기준클럭신호(CLK_REF)의 위상보다 앞서는 경우에 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 펄스 신호이다.
차지펌핑부(130)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)에 대응하는 차지 펌핑 동작을 통해 제어전압 생성부(150)를 충전 또는 방전시키며, 이에 따라 제어전압 생성부(150)에서 출력되는 발진 제어전압(V_CTR)의 전압레벨이 달라지게 된다. 다시 말하면, 업 검출신호(DET_UP)에 응답하여 발진 제어전압(V_CTR)의 전압레벨은 높아지고 다운 검출신호(DET_DN)에 응답하여 발진 제어전압(V_CTR)의 전압레벨은 낮아진다.
전압제어 발진부(170)는 높은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 낮은 주파수의 PLL 클럭신호(CLK_PLL)를 생성하고 낮은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 높은 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 발진 제어전압(V_CTR)의 전압레벨과 PLL 클럭신호(CLK_PLL)의 주파수 관계는 설계에 따라 달라질 수 있다. 즉, 낮은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 낮은 주파수의 PLL 클럭신호(CLK_PLL)를 생성하고, 높은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 높은 주파수의 PLL 클럭신호(CLK_PLL)를 생성하는 것도 가능하다.
피드백클럭신호(CLK_FED)는 위상/주파수 검출부(110)로 피드백되는 PLL 클럭신호(CLK_PLL)로서, 위상/주파수 검출부(110)는 기준클럭신호(CLK_REF)와 주파수가 바뀐 피드백클럭신호(CLK_FED)의 위상/주파수 차이를 다시 검출한다.
위상 고정 루프(PLL)는 위와 같은 동작을 반복적으로 수행하면서 기준클럭신호(CLK_REF)와 동작 타이밍이 동기화된 PLL 클럭신호(CLK_PLL)를 출력한다. 이렇게 기준클럭신호(CLK_REF)와 PLL 클럭신호(CLK_PLL)의 동작 타이밍이 동기화되는 것을 "락킹"이라 하며, 위상 고정 루프가 초기 상태에서 락킹이 되는데 걸리는 시간을 "락킹 타임"이라 한다. 위상 고정 루프는 락킹 이전에 기준클럭신호(CLK_REF)와 PLL 클럭신호(CLK_PLL)의 동작 타이밍이 동기화되지 않는다. 다시 말하면, 위상 고정 루프는 락킹 타임 이후에 비로소 안정적인 PLL 클럭신호(CLK_PLL)를 생성할 수 있고, 반도체 소자는 락킹 타임 이후에 안정적인 PLL 클럭신호(CLK_PLL)를 사용할 수 있다.
도 2는 도 1의 차지펌핑부(130)를 설명하기 위한 회로도이다.
도 2를 참조하면, 차지펌핑부(130)는 제1 전류원(210)과, 제2 전류원(230)을 구비한다.
제1 전류원(210)은 업 검출신호(DET_UP)에 응답하여 포지티브 차지 펌핑 동작을 수행한다. 포지티브 차지 펌핑 동작시 제1 전류원(210)은 전원전압단(VDD)으로부터 공급받은 전하를 출력단(I_CP)에 전달하여 제어전압 생성부(150)를 충전시킨다.
제2 전류원(230)은 다운 검출신호(DET_DN)에 응답하여 네거티브 차지 펌핑 동작을 수행한다. 네거티브 차지 펌핑 동작시 제2 전류원(230)은 출력단(I_CP)을 통해 제어전압 생성부(150)로부터 방출된 전하를 접지전압단(VSS)으로 빼준다.
여기서, 제1 전류원(210)의 포지티브 차지 펌핑 동작시 출력단(I_CP)을 통해 흐르는 전류량과 제2 전류원(230)의 네가티브 차지 펌핑 동작시 출력단(I_CP)을 통해 흐르는 전류량은 락킹 타임을 결정하는 중요한 요소가 된다. 즉, 출력단(I_CP)을 통해 흐르는 전류량이 많을수록 락킹 타임은 줄어들고, 흐르는 전류량이 적을수 록 락킹 타임은 길어진다.
한편, 요즈음 반도체 소자는 사용자의 요구에 따라 점점 빠른 속도로 동작을 수행하게끔 설계되고 있다. 이러한 상황에서 락킹 타임을 줄이는 것은 큰 이슈가 된다. 하지만, 락킹 타임을 줄이기 위하여 차지펌핑부(130)가 구동할 수 있는 전류량을 늘려 설계하는 것은 아래와 같은 이유로 어렵다.
우선, 위상 고정 루프는 주파수 영역(s-domain) 상의 원점에 두 개의 극점(pole)을 가지는 폐쇄형 루프 시스템(closed-loop system)으로써, 락킹 과정에서 원하는 위상 마진(phase margin)을 확보하기 어렵다.
참고로, 극점은 어떤 시스템의 전달함수의 분모를 '0'으로 만들어 주는 값이고, 반대 개념인 영점(zero)은 전달함수의 분자를 '0'으로 만들어 주는 값이다. 극점과 영점은 그 시스템의 위상 마진을 결정하는 요소가 되며, 이는 곧 그 시스템의 안정한(stable) 정도 또는 불안정한(unstable) 정도를 측정하는 척도가 된다.
다음으로, 위상 마진에 대하여 알아보기로 하자.
어떤 시스템의 위상 마진이 60˚인 경우 시간 영역(time-domain)에서 발진하는 신호가 정상 상태(steady state)로 돌아오는데 걸리는 시간이 최소화될 수 있다. 그 시스템의 위상 마진이 60˚보다 작은 경우 응답 속도(response time)는 빠를 수 있으나 불안정한 정도가 높아져 발진하는 신호가 정상 상태로 되는데 오랜 시간이 걸릴 수 있다. 이와 반대로, 그 시스템의 위상 마진이 60˚보다 긴 경우 안정도는 높으나 응답 속도가 느려 마찬가지로 발진하는 신호가 정상 상태로 되는데 오랜 시간이 걸릴 수 있다.
한편, 차지펌핑부(130)에서 구동되는 전류량의 경우 위상 고정 루프(PLL)의 위상 마진을 결정하는 중요한 요소가 된다. 즉, 락킹 타임을 줄이기 위하여 차지펌핑부(130)에서 구동되는 전류량을 크게 하면, 위상 고정 루프의 위상 마진이 줄어들어 안정도가 떨어지는 문제점이 발생한다. 또한, 위상 고정 루프의 지터에 대한 동작 특성 즉, 대역폭(bandwidth)이 나빠지는 문제점이 발생한다. 이러한 문제점은 위상 고정 루프가 일반적으로 가지고 있는 문제점이기에 그 원인에 대한 자세한 설명은 생략하기로 한다.
이하, 본 명세서에서는 개선된 차지 펌핑 회로를 제시함으로써, 위와 같은 문제점을 개선하고자 한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 위상 마진이나 지터에 대한 동작 특성의 손해 없이 보다 빠른 락킹 타임을 가지는 클럭 동기화 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 차지 펌핑 회로는, 제1 펌핑제어신호에 응답하여 그 출력단에 대해 차지 펌핑 동작을 수행하기 위한 제1 차지펌핑수단; 상기 제1 펌핑제어신호의 활성화 구간의 제한된 구간 동안 활성화되는 제2 펌핑제어신호를 생성하기 위한 보조 차지펌핑 제어수단; 및 상기 제2 펌핑제어신호에 응답하여 상기 출력단에 대해 차지 펌핑 동작을 수행하기 위한 제2 차지펌핑수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 클럭 동기화 회로는 기준클럭신호와 피드백클럭신호의 위상 차이에 대응하는 검출신호를 출력하는 위상검출수단; 상기 검출신호에 응답하여 그 출력단에 대해 차지 펌핑 동작을 수행하는 제1 차지펌핑수단; 상기 검출신호의 활성화 구간의 제한된 구간 동안 활성화되는 펌핑제어신호를 생성하는 보조 차지펌핑 제어수단; 상기 펌핑제어신호에 응답하여 상기 출력단에 대해 차지 펌핑 동작을 수행하는 제2 차지펌핑수단; 상기 제1 및 제2 차지펌핑수단의 차지 펌핑 동작에 응답하여 발진 제어전압을 생성하는 제어 전압 생성수단; 및 상기 발진 제어전압에 대응하는 내부클럭신호를 생성하고, 상기 피드백클럭신호를 상기 위상검출수단에 제공하는 내부클럭신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 클럭 동기화 회로의 구동 방법은, 기준클럭신호와 내부클럭신호의 위상 차이만큼에 대응하는 활성화 구간동안 출력단에 대해 제1 전류로 제1 차지 펌핑 동작을 수행하는 단계; 상기 활성화 구간의 제한된 구간 동안 상기 출력단에 대해 상기 제1 전류보다 많은 제2 전류로 제2 차지 펌핑 동작을 수행하는 단계; 및 상기 제1 및 제2 차지 펌핑 동작에 대응하여 상기 내부클럭신호를 생성하는 단계를 포함한다.
요즈음 클럭 동기화 회로는 락킹 타임을 줄이기 위한 노력이 진행 중이다. 락킹 타임을 줄이기 위한 일환으로 차지펌핑부가 구동할 수 있는 전류량을 늘려 설계하는 방법이 있으나 이는 위상 마진과 대역폭이 나빠지는 문제점을 가지고 있어서, 설계하기가 어렵다. 본 발명에서는 이를 극복하기 위하여 두 개의 차지펌핑부를 구비하였다. 그래서, 기준클럭신호와 피드백클럭신호의 위상 차이가 많이 나는 경우 두 개의 차지펌핑부가 동작하여 락킹 타임을 줄여 주고, 기준클럭신호와 피드백클럭신호의 위상 차이가 작게 나는 경우 한 개의 차지펌핑부가 동작하여 원하는 위상 마진과 지터에 대한 동작 특성을 얻을 수 있다.
본 발명은 락킹 동작시 차지펌핑부가 구동할 수 있는 전류량을 가변해 줌으 로써, 위상 마진이나 지터에 대한 동작 특성의 손해 없이 빠른 락킹 타임을 확보할 수 있고, 빠른 락킹 타임으로 인하여 보다 빠르게 안정적인 회로 동작 상태를 확보할 수 있는 효과를 얻을 수 있다.
또한, 클럭 동기화 회로가 원하는 위상 마진을 가짐으로써, 그 회로의 안정도를 높일 수 있는 효과를 얻을 수 있다.
또한, 클럭 동기화 회로가 원하는 지터에 대한 동작 특성을 가짐으로써, 로우 지터(low jitter)의 내부클럭신호를 생성할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 개선된 차지 펌핑 회로를 설명하기 위한 블록도이다. 설명의 편의를 위해 출력단(I_CP)과 접지전압단(VSS) 사이에 연결된 커패시터(C)를 도시하였다.
도 3을 참조하면, 개선된 차지 펌핑 회로는 기본 차지펌핑 제어부(310)와, 제1 차지펌핑부(330)와, 보조 차지펌핑 제어부(350), 및 제2 차지펌핑부(370)를 구비할 수 있다.
기본 차지펌핑 제어부(310)는 예정된 구간보다 긴 활성화 구간을 가지는 펄스(pulse) 신호인 제1 업/다운 펌핑제어신호(CTR_UP1, CTR_DN1)를 생성하기 위한 것으로, 제1 업 펌핑제어신호(CTR_UP1)는 제1 차지펌핑부(330)의 포지티브 차지 펌핑 동작을 수행하게 하기 위한 신호이고, 제1 다운 펌핑제어신호(CTR_DN1)는 제1 차지펌핑부(330)의 네거티브 차지 펌핑 동작을 수행하게 하기 위한 신호이다. 이상적으로 제1 업 펌핑제어신호(CTR_UP1)의 활성화 구간과 제1 다운 펌핑제어신호(CTR_DN1)의 활성화 구간은 오버-랩(overlap)구간이 없어야 한다. 즉, 제1 차지펌핑부(330)의 포지티브 차지 펌핑 동작과 네거티브 차지 펌핑 동작은 서로 독립적으로 수행되어야 한다.
제1 차지펌핑부(330)는 제1 업/다운 펌핑제어신호(CTR_UP1, CTR_DN1)에 응답하여 출력단(I_CP)에 대해 차지 펌핑 동작을 수행하기 위한 것으로, 제1 전류원(332)과 제2 전류원(334)을 구비할 수 있다.
여기서, 제1 전류원(332)은 제1 업 펌핑제어신호(CTR_UP1)에 응답하여 포지티브 차지 펌핑 동작을 수행한다. 포지 티브 차지 펌핑 동작시 제1 전류원(332)은 전원전압단(VDD)으로부터 공급받는 전하를 출력단(I_CP)에 전달하여 커패시터(C)를 충전시킨다.
제2 전류원(334)은 제1 다운 펌핑제어신호(CTR_DN1)에 응답하여 네거티브 차지 펌핑 동작을 수행한다. 네거티브 차지 펌핑동작시 제2 전류원(334)은 출력단(I_CP)을 통해 커패시터(C)로부터 방출된 전하를 접지전압단(VSS)으로 빼준다.
한편, 보조 차지펌핑 제어부(350)는 제1 업/다운 펌핑제어신호(CTR_UP1, CTR_DN1)의 활성화 구간의 제한된 구간 동안 활성화되는 제2 업/다운 펌핑제어신호(CTR_UP2, CTR_DN2)를 생성하기 위한 것으로, 제2 업 펌핑제어신호(CTR_UP2)는 제2 차지펌핑부(370)의 포지티브 차지 펌핑 동작을 수행하게 하기 위한 신호이고, 제2 다운 펌핑제어신호(CTR_DN2)는 제2 차지펌핑부(370)의 네거티브 차지 펌핑 동작을 수행하게 하기 위한 신호이다. 이에 대한 자세한 회로 구성은 도 4를 통해 다시 하기로 한다.
제2 차지펌핑부(370)는 제2 업/다운 펌핑제어신호(CTR_UP2, CTR_DN2)에 응답하여 출력단(I_CP)에 대해 차지 펌핑 동작을 수행하기 위한 것으로, 제3 전류원(372)과 제4 전류원(374)을 구비할 수 있다.
여기서, 제3 전류원(372)은 제2 업 펌핑제어신호(CTR_UP2)에 응답하여 포지티브 차지 펌핑 동작을 수행한다. 포지 티브 차지 펌핑 동작시 제3 전류원(372)은 전원전압단(VDD)으로부터 공급받는 전하를 출력단(I_CP)에 전달하여 커패시터(C)를 충전시킨다.
제4 전류원(374)은 제2 다운 펌핑제어신호(CTR_DN2)에 응답하여 네거티브 차지 펌핑 동작을 수행한다. 네거티브 차지 펌핑동작시 제4 전류원(374)은 출력단(I_CP)을 통해 커패시터(C)로부터 방출된 전하를 접지전압단(VSS)으로 빼준다.
본 발명에 따르면, 제1 업/다운 펌핑제어신호(CTR_UP1, CTR_DN1)의 활성화 구간에 제1 차지펌핑부(330)가 차지 펌핑 동작을 수행하고, 제1 업/다운 펌핑제어신호(CTR_UP1, CTR_DN1)의 활성화 구간의 제한된 구간 동안 제2 차지펌핑부(370)가 차지 펌핑 동작을 수행한다. 즉, 제1 차지펌핑부(330)의 활성화 구간이 예정된 구 간보다 긴 경우 제2 차지펌핑부(370)가 활성화되어 커패시터(C)에 대하여 더 많은 전류량의 차지 펌핑 동작을 수행하게 된다.
도 4는 도 3의 보조 차지펌핑 제어부(350)를 설명하기 위한 회로도이다.
도 4를 참조하면, 보조 차지펌핑 제어부(350)는 제1 펄스발생부(410)와, 제2 펄스발생부(430)를 구비한다.
제1 펄스발생부(410)는 제1 업 펌핑제어신호(CTR_UP1)의 활성화 구간의 제한된 구간 동안 활성화되는 제2 업 펌핑제어신호(CTR_UP2)를 생성하기 위한 것으로, 제1 지연부(412)와, 제1 출력부(414)를 구비할 수 있다.
여기서, 제1 지연부(412)는 제1 업 펌핑제어신호(CTR_UP1)를 예정된 구간에 대응하는 만큼 지연시키기 위한 것으로 제1 및 제2 인버터(INV1, INV2)를 구비할 수 있다.
제1 출력부(414)는 제1 업 펌핑제어신호(CTR_UP1)와 지연부(412)의 출력신호를 입력받아 제2 업 펌핑제어신호(CTR_UP2)를 생성하기 위한 것으로, 제1 NAND 게이트(NAND1)와, 제3 인버터(INV3)를 구비할 수 있다.
여기서, 제2 업 펌핑제어신호(CTR_UP2)는 제1 업 펌핑제어신호(CTR_UP1)의 활성화 구간이 제1 지연부(412)에서 반영하는 예정된 구간보다 긴 경우 활성화되는 신호로서, 제1 업 펌핑제어신호(CTR_UP1)와 지연부(412)의 출력신호의 오버랩 구간에 대응하는 펄스 신호이다.
한편, 제2 펄스발생부(430)는 제1 다운 펌핑제어신호(CTR_DN1)의 활성화 구간의 제한된 구간 동안 활성화되는 제2 다운 펌핑제어신호(CTR_DN2)를 생성하기 위 한 것으로, 제2 지연부(432)와, 제2 출력부(434)를 구비할 수 있다.
여기서, 제2 지연부(432)는 제1 다운 펌핑제어신호(CTR_DN1)를 예정된 구간에 대응하는 만큼 지연시키기 위한 것으로 제4 및 제5 인버터(INV4, INV5)를 구비할 수 있다.
제2 출력부(434)는 제1 다운 펌핑제어신호(CTR_DN1)와 지연부(432)의 출력신호를 입력받아 제2 다운 펌핑제어신호(CTR_DN2)를 생성하기 위한 것으로, 제2 NAND 게이트(NAND2)와, 제6 인버터(INV6)를 구비할 수 있다.
여기서, 제2 다운 펌핑제어신호(CTR_DN2)는 제1 다운 펌핑제어신호(CTR_DN1)의 활성화 구간이 제2 지연부(432)에서 반영하는 예정된 구간보다 긴 경우 활성화되는 신호로서, 제1 다운 펌핑제어신호(CTR_DN1)와 지연부(432)의 출력신호의 오버랩 구간에 대응하는 펄스 신호이다.
본 발명에 따르면, 우선 예정된 구간보다 긴 펄스 폭으로 활성화되는 제1 업 펌핑제어신호(CTR_UP1)에 응답하여 제1 차지펌핑부(330)는 포지티브 차지 펌핑 동작을 수행한다. 이때, 제1 업 펌핑제어신호(CTR_UP1)의 예정된 구간 이후 제한된 구간 동안 활성화되는 제2 업 펌핑제어신호(CTR_UP2)에 응답하여 제2 차지펌핑부(370)도 포지티브 차지 펌핑동작을 수행한다.
또한, 마찬가지로 예정된 구간보다 긴 펄스 폭으로 활성화되는 제1 다운 펌핑제어신호(CTR_DN1)에 응답하여 제1 차지펌핑부(330)는 네가티브 차지 펌핑 동작을 수행한다. 이때, 제1 다운 펌핑제어신호(CTR_DN1)의 예정된 구간 이후 제한된 구간 동안 활성화되는 제2 다운 펌핑제어신호(CTR_DN2)에 응답하여 제2 차지펌핑부(370)도 네가티브 차지 펌핑동작을 수행한다.
도 5a와 도 5b는 도 3의 각 신호들을 설명하기 위한 파형도이다.
도 5a에는 포지티브 차지 펌핑 동작과 관련하여 제1 업 펌핑제어신호(CTR_UP1)와 제2 업 펌핑제어신호(CTR_UP2)가 도시되어 있고, 도 5b는 네가티브 차지 펌핑 동작과 관련하여 제1 다운 펌핑제어신호(CTR_DN1)와 제2 다운 펌핑제어신호(CTR_DN2)가 도시되어 있다. 설명의 편의를 위해, 도 5a를 중심으로 설명하기로 하며 당업자라면 도 5a의 설명을 참조하여 도 5b를 이해하는 것이 가능할 것이다.
도 5a를 참조하면, 제1 업 펌핑제어신호(CTR_UP1)는 예정된 구간(D)보다 긴 활성화 구간을 가지는 A 경우와 예정된 구간(D)보다 짧은 활성화 구간을 가지는 B 경우을 가질 수 있다.
A 경우, 제2 업 펌핑제어신호(CTR_UP2)는 제1 업 펌핑제어신호(CTR_UP1)의 활성화 구간의 제한된 구간 동안 활성화된다. 때문에, 제1 차지펌핑부(330, 도 3 참조)는 제1 업 펌핑제어신호(CTR_UP1)에 응답하여 포지티브 차지 펌핑 동작을 수행하고, 예정된 구간(D) 이후, 제2 차지펌핑부(370)도 제2 업 펌핑제어신호(CTR_UP2)에 응답하여 추가로 포지티브 차지 펌핑 동작을 수행한다. 도면에서 알 수 있듯이, 제2 업 펌핑제어신호(CTR_UP2)는 제1 업 펌핑제어신호(CTR_UP1)의 활성화 시점에서 예정된 구간(D) 이후 활성화되고, 제1 펌핑제어신호(CTR_UP1)의 비활성화 시점에서 비활성화되는 것을 알 수 있다. 결국 출력단(I_CP)에는 예정된 구간(D) 동안 제1 업 펌핑제어신호(CTR_UP1)에 의한 전류 가 공급되고, 이후, 제1 업 펌핑제어신호(CTR_UP1)와 제2 업 펌핑제어신호(CTR_UP2)에 의한 더 많은 전류가 공급된다.
한편 B 경우, 제2 업 펌핑제어신호(CTR_UP2)는 활성화되지 않는다. 때문에, 제1 업 펌핑제어신호(CTR_UP1)에 응답하여 제1 차지펌핑부(330)만 포지티브 차지 펌핑 동작을 수행한다. 결국, 출력단(I_CP)에는 제1 업 펌핑제어신호(CTR_UP1)에 의한 전류만 공급된다.
본 발명에 따른 차지 펌핑 회로는 제1 업 펌핑제어신호(CTR_UP1)의 활성화 구간과 예정된 구간(D)을 비교하여, 제1 업 펌핑제어신호(CTR_UP1)가 예정된 구간(D)보다 긴 활성화 구간을 가지는 경우 제2 업 펌핑제어신호(CTR_UP2)를 활성화시켜 추가로 포지티브 차지 펌핑 동작을 수행할 수 있다.
이어서 도 5b를 참조하면, 도 5a와 마찬가지로 제1 다운 펌핑제어신호(CTR_DN1)의 활성화 구간과 예정된 구간(D)을 비교하여, 제1 다운 펌핑제어신호(CTR_DN1)가 예정된 구간(D)보다 긴 활성화 구간을 가지는 경우(A) 제2 다운 펌핑제어신호(CTR_DN2)를 활성화시켜 추가로 네가티브 차지 펌핑 동작을 수행할 수 있다. 또한, 제1 업/다운 펌핑제어신호(CTR_UP1, CTR_DN1)의 활성화 구간이 예정된 구간(D)보다 작은 경우(B) 제2 업/다운 펌핑제어신호(CTR_UP2, CTR_DN2)는 활성화되지 않으므로 제1 차지펌핑부(330)에 의한 네가티브 차지 펌핑 동작만 수행할 수 있다.
이러한 본 발명에 따른 차지 펌핑 회로는 클럭 동기화 회로에 적용하여 위상 마진이나 지터에 대한 동작 특성의 손해 없이 보다 빠른 락킹 타임을 보장해 주는 것이 가능하다. 즉, 락킹 이전에는 차지 펌핑 동작시 흐르는 전류량을 더 늘려줌으로써, 보다 빠른 락킹 타임을 보장해 주는 것이 가능하고, 이후에는 차지 펌핑 동작시 안정적인 전류량을 흐르게 하여 위상 마진이나 지터에 대한 동작 특성을 보장해 주는 것이 가능하다.
도 6은 본 발명에 따른 도 3의 차지 펌핑 회로를 적용한 위상 고정 루프를 설명하기 위한 블록도이다. 참고로, 도 6의 제1 차지펌핑부(620)와, 보조 차지펌핑 제어부(630), 제2 차지펌핑부(640)는 도 3의 보조 제1 차지펌핑부(330)와, 차지펌핑 제어부(350), 및 제2 차지펌핑부(370)와 각각 대응하는 회로로서, 회로 구성 및 동작이 서로 동일하다. 때문에 각 회로 구성 및 동작 설명은 자세히 하지 않기로 한다. 또한, 도 6의 업/다운 검출신호(DET_UP, DET_DN)는 도 3의 제1 업/다운 펌핑제어신호(CTR_UP1, CTR_DN1)와 펄스 신호라는 것에 대하여 동일하지만, 위상/주파수 검출부(610)와 기본 차지펌핑 제어부(310)의 회로적 구성은 서로 다르다고 할 수 있다.
도 6을 참조하면, 위상 고정 루프는 위상/주파수 검출부(610)와, 제1 차지펌핑부(620)와, 보조 차지펌핑 제어부(630)와, 제2 차지펌핑부(640)와, 제어전압 생성부(650), 및 전압제어 발진부(660)를 구비할 수 있다.
위상/주파수 검출부(610)는 기준클럭신호(CLK_REF)와 피드백되는 피드백클럭신호(CLK_FED)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다. 여기서, 기준클럭신호(CLK_REF)는 외부클럭신호에 대응되는 신호이고, 업 검출신호(DET_UP)는 피드백클럭신호(CLK_FED)의 위상이 기준클 럭신호(CLK_REF)의 위상보다 뒤서는 경우 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 신호이고, 다운 검출신호(DET_DN)는 피드백클럭신호(CLK_FED)의 위상이 기준클럭신호(CLK_REF)의 위상보다 앞서는 경우 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 신호이다. 참고로, 업 검출신호(DET_UP)의 활성화 구간과 다운 검출신호(DET_DN)의 활성화 구간은 이상적(ideal)으로 오버-랩 구간이 없어야 한다. 하지만 회로 동작의 안정성을 높이기 위하여 약간의 오버-랩 구간을 허용하여 설계하기도 한다.
제1 차지펌핑부(620)는 업 검출신호(DET_UP)에 응답하여 출력단(I_CP)에 대해 포지티브 차지 펌핑 동작을 수행하고, 다운 검출신호(DET_DN)에 응답하여 출력단(I_CP)에 대해 네가티브 차지 펌핑 동작을 수행한다. 즉, 업 검출신호(DET_UP)에 응답하여 전하를 제어전압 생성부(150)에 공급해주고, 다운 검출신호(DET_DN)에 응답하여 제어전압 생성부(150)에 충전된 전하를 빼준다.
보조 차지펌핑 제어부(630)는 업/다운 검출신호(DET_UP, DET_DN)의 활성화 구간의 제한된 구간 동안 활성화되는 업/다운 펌핑제어신호(CTR_UP, CTR_DN)를 생성하기 위한 것으로, 업 펌핑제어신호(CTR_UP)는 업 검출신호(DET_UP)의 활성화 구간의 제한된 구간(즉, 업 검출신호(DET_UP)의 활성화 구간이 예정된 구간보다 긴 시점에서 부터 업 검출신호(DET_UP)가 비활성화되는 시점까지)에서 활성화되는 펄스 신호이고, 다운 펌핑제어신호(CTR_DN)는 다운 검출신호(DET_DN)의 활성화 구간의 제한된 구간(즉, 업 검출신호(DET_UP)의 활성화 구간이 예정된 구간보다 긴 시점에서 부터 업 검출신호(DET_UP)가 비활성화되는 시점까지)에서 활성화되는 펄스 신호이다.
제2 차지펌핑부(640)는 업/다운 펌핑제어신호(CTR_UP, CTR_DN)에 응답하여 출력단(I_CP)에 대해 차지 펌핑 동작을 수행하기 위한 것으로, 업 펌핑제어신호(CTR_UP)에 응답하여 출력단(I_CP)에 대한 포지티브 차지 펌핑 동작을 수행하고, 다운 펌핑제어신호(CTR_DN)에 응답하여 출력단(I_CP)에 대한 네가티브 차지 펌핑 동작을 수행한다.
제어전압 생성부(650)는 제1 및 제2 차지펌핑부(620, 640)의 차지 펌핑 동작에 응답하여 이에 대응하는 전압레벨을 가지는 발진 제어전압(V_CTR)을 생성하기 위한 것으로, 포지티브 차지 펌핑 동작에 의해 전하를 공급받아 높은 전압레벨의 발진 제어전압(V_CTR)을 생성하고, 네가티브 차지 펌핑 동작에 의해 충전된 전하를 방전하여 낮은 전압레벨의 발진 제어전압(V_CTR)을 생성한다.
전압제어 발진부(660)는 발진 제어전압(V_CTR)의 전압레벨에 대응하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 이렇게 생성된 PLL 클럭신호(CLK_PLL)는 위상/주파수 검출부(610)로 피드백되는 피드백클럭신호(CLK_FED)가 되며, 위상/주파수 검출부(610)는 또 다시 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다.
본 발명에 따르면, 위상 고정 루프(PLL)는 락킹 이전(특히, 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상 차가 많이 나는 경우)에 제1 및 제2 차지펌핑부(620, 640)의 차지 펌핑 동작에 의해 출력단(I_CP)으로 많은 전류가 흐르며, 이후에는 제1 차지펌핑부(620)의 차지 펌핑 동작에 의해 출력단(I_CP)으로 안정적인 전류가 흐르게 된다. 결국, 본 발명에 따른 위상 고정 루프는 위상 마진이나 지터에 대한 동작 특성의 손해 없이 보다 빠른 락킹 타임을 보장해 주는 것이 가능하다.
도 7은 도 6의 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상 차이에 따라 출력단(I_CP)에 흐르는 전류량(I_CP_SUM)을 설명하기 위한 그래프로서, ①, ②, ③ 그래프 모두 가로 축은 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상차를 나타낸 것이다.
우선, ① 그래프는 제1 차지펌핑부(620)만 차지 펌핑 동작을 수행하는 경우로 세로 축은 제1 차지펌핑부(620)의 차지 펌핑 동작에 따른 전류량(I_CP1)을 나타낸다. 이는 종래와 동일한 것으로 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상차가 많이 날수록 출력단(I_CP)을 통해 흐르는 전류량(I_CP1)이 증가하게 된다.
② 그래프는 제2 차지펌핑부(640)만 차지 펌핑 동작을 수행하는 경우로 세로 축은 제2 차지펌핑부(640)의 차지 펌핑 동작에 따른 전류량(I_CP2)을 나타낸다. 도면에서 볼 수 있듯이 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상차가 예정된 구간(D) 내에 포함하는 경우에는 출력단(I_CP)을 통해 흐르는 전류량(I_CP2)이 없으며, 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상차가 예정된 구간(D)을 벗어나 위상차가 많이 날수록 출력단(I_CP)을 통해 흐르는 전류량(I_CP2)이 증가하게 된다. 이때, 전류량(I_CP2)의 기울기는 제2 차지펌핑 부(640)의 설계에 따라 달라질 수 있다.
③ 그래프는 제1 및 제2 차지펌핑부(620, 640) 모두 차지 펌핑 동작을 수행하는 경우로, 세로 축은 제1 및 제2 차지펌핑부(620, 640)의 차지 펌핑 동작에 따라 출력단(I_CP)을 통해 흐르는 전류량(I_CP_SUM : I_CP_SUM = I_CP1 + I_CP2)을 나타낸다. 도면에서 알 수 있듯이 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 락킹이 이루어지는 노말동작구간(NOR_SEC)에서는 제1 차지펌핑부(620)에 의한 안정적인 전류량(I_CP1)만 출력단(I_CP)에 흐르고, 그 외 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상 차가 많이 나는 페스트동작구간(FST_SEC)에서는 제1 및 제2 차지펌핑부(620, 640)에 의한 보다 많은 전류량(I_CP1+I_CP2, I_CP_SUM)이 출력단(I_CP)에 흐른다.
도 8은 도 6의 위상 고정 루프의 락킹에 따른 락킹 타임을 설명하기 위한 타이밍도이다. 참고로, 위상 고정 루프는 최종적으로 출력하고자 하는 PLL 클럭신호(CLK_PLL)의 목표주파수가 존재한다.
도 8에서 알 수 있듯이, 종래의 PLL 클럭신호(OLD_CLK_PLL)가 목표주파수에 위치하는데 걸리는 시간이 본 발명의 PLL 클럭신호(NEW_CLK_PLL)가 목표주파수에 위치하는데 걸리는 시간보다 오래 걸리는 것을 알 수 있다. 본 발명의 PLL 클럭신호(NEW_CLK_PLL)는 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상차가 많이 나는 경우 제1 및 제2 차지펌핑부(620, 640)가 동시에 차지 펌핑 동작을 하기 때문에 급격하게 목표주파수에 다가가는 것이 가능하다. 즉, 본 발명의 락킹 타임은 종래의 락킹 타임보다 빠르게 가져갈 수 있다. 락킹 타임이 빠르다는 것은 반도 체 소자가 안정적인 회로 동작을 할 수 있는 상태를 보다 빠르게 확보할 수 있음을 의미한다.
도 9는 본 발명에 따른 도 3의 차지 펌핑 회로를 적용한 지연 고정 루프(DLL)를 설명하기 위한 블록도이다.
도 9를 참조하면, 지연 고정 루프(DLL)는 위상 검출부(710)와, 제1 차지펌핑부(920)와, 보조 차지펌핑 제어부(930)와, 제2 차지펌핑부(940)와, 제어전압 생성부(950)와, 전압제어 지연라인(960), 및 지연복제모델부(970)를 구비할 수 있다.
위상 검출부(910)는 기준클럭신호(CLK_REF)와 피드백되는 피드백클럭신호(CLK_FED)의 위상 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다. 여기서, 기준클럭신호(CLK_REF)는 외부클럭신호에 대응되는 신호이고, 업 검출신호(DET_UP)는 피드백클럭신호(CLK_FED)의 위상이 기준클럭신호(CLK_REF)의 위상보다 뒤서는 경우 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 신호이고, 다운 검출신호(DET_DN)는 피드백클럭신호(CLK_FED)의 위상이 기준클럭신호(CLK_REF)의 위상보다 앞서는 경우 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 신호이다.
제1 차지펌핑부(920)는 업 검출신호(DET_UP)에 응답하여 출력단(I_CP)에 대해 포지티브 차지 펌핑 동작을 수행하고, 다운 검출신호(DET_DN)에 응답하여 출력단(I_CP)에 대해 네가티브 차지 펌핑 동작을 수행한다. 즉, 업 검출신호(DET_UP)에 응답하여 전하를 제어전압 생성부(950)에 공급해주고, 다운 검출신호(DET_DN)에 응답하여 제어전압 생성부(950)에 충전된 전하를 빼준다.
보조 차지펌핑 제어부(930)는 업/다운 검출신호(DET_UP, DET_DN)의 활성화 구간의 제한된 구간 동안 활성화되는 업/다운 펌핑제어신호(CTR_UP, CTR_DN)를 생성하기 위한 것으로, 업 펌핑제어신호(CTR_UP)는 업 검출신호(DET_UP)의 활성화 구간의 제한된 구간(즉, 업 검출신호(DET_UP)의 활성화 구간이 예정된 구간보다 긴 시점에서 부터 업 검출신호(DET_UP)가 비활성화되는 시점까지)에서 활성화되는 펄스 신호이고, 다운 펌핑제어신호(CTR_DN)는 다운 검출신호(DET_DN)의 활성화 구간의 제한된 구간(즉, 업 검출신호(DET_UP)의 활성화 구간이 예정된 구간보다 긴 시점에서 부터 업 검출신호(DET_UP)가 비활성화되는 시점까지)에서 활성화되는 펄스 신호이다.
제2 차지펌핑부(940)는 업/다운 펌핑제어신호(CTR_UP, CTR_DN)에 응답하여 출력단(I_CP)에 대해 차지 펌핑 동작을 수행하기 위한 것으로, 업 펌핑제어신호(CTR_UP)에 응답하여 출력단(I_CP)에 대한 포지티브 차지 펌핑 동작을 수행하고, 다운 펌핑제어신호(CTR_DN)에 응답하여 출력단(I_CP)에 대한 네가티브 차지 펌핑 동작을 수행한다.
제어전압 생성부(950)는 제1 및 제2 차지펌핑부(620, 640)의 차지 펌핑 동작에 응답하여 이에 대응하는 전압레벨을 가지는 제어전압(V_CTR)을 생성하기 위한 것으로, 포지티브 차지 펌핑 동작에 의해 전하를 공급받아 높은 전압레벨의 제어전압(V_CTR)을 생성하고, 네가티브 차지 펌핑 동작에 의해 충전된 전하를 방전하여 낮은 전압레벨의 제어전압(V_CTR)을 생성한다.
전압제어 지연라인(960)은 제어전압(V_CTR)의 전압레벨에 대응하는 지연 시 간만큼 기준클럭신호(CLK_REF)를 지연시켜 DLL 클럭신호(CLK_DLL)를 생성하여 지연복제모델부(970)에 제공한다.
지연복제모델부(970)는 DLL 클럭신호(CLK_DLL)에 실제 클럭 경로의 지연을 반영하여 피드백클럭신호(CLK_FED)로서 출력한다.
이렇게 출력된 DLL 클럭신호(CLK_DLL)는 위상 검출부(910)로 피드백되어 또 다시 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다.
본 발명에 따르면, 지연 고정 루프(DLL)는 락킹 이전(특히, 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상 차가 많이 나는 경우)에 제1 및 제2 차지펌핑부(920, 940)의 차지 펌핑 동작에 의해 출력단(I_CP)으로 많은 전류가 흐르며, 이후에는 제1 차지펌핑부(620)의 차지 펌핑 동작에 의해 출력단(I_CP)으로 안정적인 전류가 흐르게 된다. 결국, 본 발명에 따른 지연 고정 루프는 위상 마진이나 지터에 대한 동작 특성의 손해 없이 보다 빠른 락킹 타임을 보장해 주는 것이 가능하다.
전술한 바와 같이, 본 발명에서는 두 개의 차지펌핑부를 구비하였다. 그래서, 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상 차이가 많이 나는 경우인 페스트동작구간(FST_SEC, 도 7참조)에서 두 개의 차지펌핑부가 동작하여 락킹 타임을 줄여 줌으로써, 반도체 소자가 보다 빠르게 정상적인 동작을 수행할 수 있다. 또한, 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상 차이가 작게 나는 경우인 노말동작구간(NOR_SEC)에서 한 개의 차지펌핑부가 동작하여 원하는 위상 마진과 지터에 대한 동작 특성을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 도 4의 제1 및 제2 지연부(412, 432)에 두 개의 인버터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 지연 소자로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 개선된 차지 펌핑 회로를 위상 고정 루프(PLL)나 지연 고정 루프(DLL)에 적용한 경우를 일례로 들어 설명하였으나, 본 발명은 차지 펌핑 동작을 하는데 있어서 상황에 따라 차지 펌핑되는 전류량을 다르게 하고자하는 모든 회로에 적용할 수 있다.
도 1은 일반적인 위상 고정 루프를 설명하기 위한 블록도,
도 2는 도 1의 차지펌핑부(130)를 설명하기 위한 회로도.
도 3은 본 발명에 따른 개선된 차지 펌핑 회로를 설명하기 위한 블록도.
도 4는 도 3의 보조 차지펌핑 제어부(350)를 설명하기 위한 회로도.
도 5a와 도 5b는 도 3의 각 신호들을 설명하기 위한 파형도.
도 6은 본 발명에 따른 도 3의 차지 펌핑 회로를 적용한 위상 고정 루프를 설명하기 위한 블록도.
도 7은 도 6의 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상 차이에 따라 출력단(I_CP)에 흐르는 전류량(I_CP_SUM)을 설명하기 위한 그래프.
도 8은 도 6의 위상 고정 루프의 락킹에 따른 락킹 타임을 설명하기 위한 타이밍도.
도 9는 본 발명에 따른 도 3의 차지 펌핑 회로를 적용한 지연 고정 루프(DLL)를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 기본 차지펌핑 제어부 330 : 제1 차지펌핑부
350 : 보조 차지펌핑 제어부 370 : 제2 차지펌핑부

Claims (19)

  1. 삭제
  2. 제1 펌핑제어신호에 응답하여 그 출력단에 대해 차지 펌핑 동작을 수행하기 위한 제1 차지펌핑수단;
    상기 제1 펌핑제어신호의 활성화 구간의 제한된 구간 동안 활성화되는 제2 펌핑제어신호를 생성하기 위한 보조 차지펌핑 제어수단; 및
    상기 제2 펌핑제어신호에 응답하여 상기 출력단에 대해 차지 펌핑 동작을 수행하기 위한 제2 차지펌핑수단을 구비하되,
    상기 보조 차지펌핑 제어수단은 상기 제1 펌핑제어신호의 활성화 구간이 예정된 구간보다 긴 경우에 상기 제2 펌핑제어신호를 활성화시키는 것을 특징으로 하는 차지 펌핑 회로.
  3. 제2항에 있어서,
    상기 보조 차지펌핑 제어수단은,
    상기 제1 펌핑제어신호의 활성화 시점에서 상기 예정된 구간 이후 활성화되 고, 상기 제1 펌핑제어신호의 비활성화 시점에 비활성화되는 상기 제2 펌핑제어신호를 생성하는 펄스발생부를 구비하는 것을 특징으로 하는 차지 펌핑 회로.
  4. 제2항에 있어서,
    상기 제2 차지펌핑수단은 상기 제2 펌핑제어신호에 응답하여 상기 출력단에 대해 포지티브(positive) 차지 펌핑 동작 또는 네가티브(negative) 차지 펌핑 동작을 수행하는 것을 특징으로 하는 차지 펌핑 회로.
  5. 제2항에 있어서,
    상기 제1 차지펌핑수단은 상기 제1 펌핑제어신호에 응답하여 상기 출력단에 대해 포지티브 차지 펌핑 동작 또는 네가 티브 차지 펌핑 동작을 수행하는 것을 특징으로 하는 차지 펌핑 회로.
  6. 기준클럭신호와 피드백클럭신호의 위상 차이에 대응하는 검출신호를 출력하는 위상검출수단;
    상기 검출신호에 응답하여 그 출력단에 대해 차지 펌핑 동작을 수행하는 제1 차지펌핑수단;
    상기 검출신호의 활성화 구간의 제한된 구간 동안 활성화되는 펌핑제어신호를 생성하는 보조 차지펌핑 제어수단;
    상기 펌핑제어신호에 응답하여 상기 출력단에 대해 차지 펌핑 동작을 수행하는 제2 차지펌핑수단;
    상기 제1 및 제2 차지펌핑수단의 차지 펌핑 동작에 응답하여 발진 제어전압을 생성하는 제어전압 생성수단; 및
    상기 발진 제어전압에 대응하는 내부클럭신호를 생성하고, 상기 피드백클럭신호를 상기 위상검출수단에 제공하는 내부클럭신호 생성수단
    을 구비하는 클럭 동기화 회로.
  7. 제6항에 있어서,
    상기 보조 차지펌핑 제어수단은 상기 검출신호의 활성화 구간이 예정된 구간보다 긴 경우에 상기 펌핑제어신호를 활성화시키는 것을 특징으로 하는 클럭 동기화 회로.
  8. 제7항에 있어서,
    상기 검출신호는 상기 출력단에 대해 포지티브(positive) 차지 펌핑 동작을 수행하기 위한 업 검출신호와, 네가티브(negative) 차지 펌핑 동작을 수행하기 위 한 다운 검출신호를 포함하고,
    상기 펌핑제어신호는 상기 출력단에 대해 포지티브 차지 펌핑 동작을 수행하기 위한 업 펌핑제어신호와, 네가티브 차지 펌핑 동작을 수행하기 위한 다운 펌핑제어신호를 포함하는 것을 특징으로 하는 클럭 동기화 회로.
  9. 제8항에 있어서,
    상기 보조 차지펌핑 제어수단은,
    상기 업 검출신호의 활성화 시점에서 상기 예정된 구간 이후 활성화되고, 상기 업 검출신호의 비활성화 시점에 비활성화되는 상기 업 펌핑제어신호를 생성하는 제1 펄스발생부와,
    상기 다운 검출신호의 활성화 시점에서 상기 예정된 구간 이후 활성화되고, 상기 다운 검출신호의 비활성화 시점에 비활성화되는 상기 다운 펌핑제어신호를 생성하는 제2 펄스발생부를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  10. 제9항에 있어서,
    상기 제1 및 제2 펄스발생부 각각은,
    해당 검출신호를 상기 예정된 구간에 대응하는 만큼 지연시키는 지연부와,
    상기 해당 검출신호와 상기 지연부의 출력신호에 응답하여 해당 펌핑제어신 호를 출력하는 출력부를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  11. 제8항에 있어서,
    상기 제2 차지펌핑수단은,
    상기 업 펌핑제어신호에 응답하여 상기 출력단에 대해 포지티브(positive) 차지 펌핑 동작을 수행하는 제1 전류원과,
    상기 다운 펌핑제어신호에 응답하여 상기 출력단에 대해 네가티브(negative) 차지 펌핑 동작을 수행하는 제2 전류원을 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  12. 제8항에 있어서,
    상기 업/다운 검출신호는 상기 기준클럭신호와 상기 피드백클럭신호의 위상 차이에 대응하는 펄스 폭을 가지는 펄스 신호인 것을 특징으로 하는 클럭 동기화 회로.
  13. 제8항에 있어서,
    상기 업 펌핑제어신호는 상기 업 검출신호의 활성화 구간이 상기 예정된 구 간보다 긴 경우 활성화되고, 상기 다운 펌핑제어신호는 상기 다운 검출신호의 활성화 구간이 상기 예정된 구간보다 긴 경우 활성화되는 것을 특징으로 하는 클럭 동기화 회로.
  14. 제6항에 있어서,
    상기 내부클럭신호 생성수단은,
    상기 발진 제어전압에 대응하는 주파수를 가지는 상기 내부클럭신호를 생성하고, 이를 상기 피드백클럭신호로서 제공하는 전압 제어 발진기(Voltage Controlled Oscillator : VCO)를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  15. 제6항에 있어서,
    상기 내부클럭신호 생성수단은,
    상기 기준클럭신호에 상기 발진 제어전압에 대응하는 지연 시간만큼 지연하여 상기 내부클럭신호를 생성하는 전압 제어 지연 라인(Voltage Controlled Delay Line : VCDL)과,
    상기 내부클럭신호에 실제 클럭 경로의 지연 시간을 반영하여 상기 피드백클럭신호로서 출력하는 지연복제모델부를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  16. 기준클럭신호와 내부클럭신호의 위상 차이만큼에 대응하는 활성화 구간동안 출력단에 대해 제1 전류로 제1 차지 펌핑 동작을 수행하는 단계;
    상기 활성화 구간의 제한된 구간 동안 상기 출력단에 대해 상기 제1 전류보다 많은 제2 전류로 제2 차지 펌핑 동작을 수행하는 단계; 및
    상기 제1 및 제2 차지 펌핑 동작에 대응하여 상기 내부클럭신호를 생성하는 단계
    를 포함하는 클럭 동기화 회로의 구동 방법.
  17. 제16항에 있어서,
    상기 제2 차지 펌핑 동작을 수행하는 단계는 상기 활성화 구간이 예정된 구간보다 긴 경우 동작을 수행하는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
  18. 제17항에 있어서,
    상기 제2 차지 펌핑 동작을 수행하는 단계는 상기 제1 차지 펌핑 동작을 수행하는 단계의 활성화 시점에서 상기 예정된 구간 이후 활성화되고, 상기 제1 차지 펌핑 동작을 수행하는 단계의 비활성화 시점에 비활성화되는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
  19. 제16항에 있어서,
    상기 제1 및 제2 차지 펌핑 동작을 수행하는 단계 각각은,
    상기 출력단에 대해 포지티브(positive) 차지 펌핑 동작 수행하는 단계와
    상기 출력단에 대해 네가티브(negative) 차지 펌핑 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
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