KR100935606B1 - 반도체 집적 회로 - Google Patents

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KR100935606B1
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장재민
박창근
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Abstract

본 발명의 반도체 집적 회로는, 기준 클럭의 주파수에 응답하여 제어 전압을 생성하고, 상기 제어 전압의 레벨에 대응하는 주파수를 갖는 PLL 클럭을 생성하는 PLL(Phase Locked Loop) 회로; 상기 PLL 클럭을 전송하는 전송 라인; 상기 전송 라인을 통해 전송되는 상기 PLL 클럭에 응답하여 출력 클럭을 발진시키되, 상기 출력 클럭의 주파수가 상기 제어 전압의 레벨에 대응하도록 하는 전압 제어 발진기; 및 상기 출력 클럭을 공급 받아 입출력 데이터에 대한 버퍼링 동작을 수행하는 복수 개의 데이터 입출력 버퍼;를 포함한다.
Figure R1020080089555
반도체 집적 회로, PLL 회로, 다위상

Description

반도체 집적 회로{Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로의 클럭 제어 장치에 관한 것이다.
일반적으로 반도체 집적 회로는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로와 같은 클럭 생성 회로를 구비하여, 외부 클럭보다 소정 시간 앞선 위상을 갖는 내부 클럭을 생성한다. 이렇게 생성된 내부 클럭은 데이터 입출력 동작시 데이터를 버퍼링하는 타이밍을 동기시키기 위한 목적으로 사용된다. 상기 내부 클럭의 주파수는 반도체 집적 회로의 동작 속도를 결정 짓는 중요한 요인이므로, 최근의 반도체 집적 회로는 그 동작 속도를 향상시키기 위해 보다 높은 주파수를 갖는 내부 클럭을 생성하기 위한 클럭 생성 회로를 구현하고자 하였다. 이를 위해, 반도체 집적 회로는 PLL 회로를 이용하여 고주파의 클럭을 발진시키는 기술을 채택하였고, 멀티 페이즈(Multi-Phase) DLL 회로를 개발하여 하나의 클럭을 복수의 주파수로 분할하는 기술을 구현하였다.
종래의 반도체 집적 회로는 클럭 입력 버퍼를 통해 입력된 기준 클럭을 이용하여 PLL 클럭을 발진시키는 PLL 회로를 구비하고, 이후 데이터 입출력 회로까지 긴 전송 라인을 통해 전송한 후, DLL 회로를 이용하여 내부 클럭을 생성하는 구성을 구비하였다. 이 때, 상기 DLL 회로는 멀티 페이즈 DLL 회로로서 구현되고, 상기 내부 클럭은 복수 개의 위상을 갖는 클럭들의 집합으로서 구현된다. 그런데, 이처럼 하나의 반도체 집적 회로 칩 내에 PLL 회로와 DLL 회로가 모두 구비되는 형태의 구성은 반도체 집적 회로 내부의 면적 효율을 저하시켰고, 이에 따라 반도체 집적 회로의 고집적화 구현에 기술적 어려움을 제공하였다. 또한, PLL 회로와 DLL 회로가 모두 구비됨에 따라 소비 전력이 크게 요구되었고, 결과적으로 반도체 집적 회로의 저전력화 구현을 저해하는 요인으로서 작용하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 면적 효율 및 전력 효율을 향상시키는 반도체 집적 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로는, 기준 클럭의 주파수에 응답하여 제어 전압을 생성하고, 상기 제어 전압의 레벨에 대응하는 주파수를 갖는 PLL 클럭을 생성하는 PLL 회로; 상기 PLL 클럭을 전송하는 전송 라인; 상기 전송 라인을 통해 전송되는 상기 PLL 클럭에 응답하여 출력 클럭을 발진시키되, 상기 출력 클럭의 주파수가 상기 제어 전압의 레벨에 대응하도록 하는 전압 제어 발진기; 및 상기 출력 클럭을 공급 받아 입출력 데이터에 대한 버퍼링 동작을 수행하는 복수 개의 데이터 입출력 버퍼;를 포함한다.
또한 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 외부 클럭을 버퍼링하여 기준 클럭을 생성하는 클럭 입력 버퍼; 상기 기준 클럭의 주파수에 응답하여 PLL 클럭을 생성하는 PLL 회로; 상기 PLL 클럭을 전송하는 전송 라인; 상기 전송 라인을 통해 전송되는 상기 PLL 클럭에 응답하여 출력 클럭을 발진시키는 전압 제어 발진기; 및 상기 출력 클럭을 공급 받아 입출력 데이터에 대한 버퍼링 동작을 수행하는 복수 개의 데이터 입출력 버퍼;를 포함하며, 상기 전송 라인의 길이는 상기 클럭 입력 버퍼로부터 상기 PLL 회로까지의 상기 기준 클럭의 전송 거리와 상기 전압 제어 발진기로부터 상기 데이터 입출력 버퍼까지의 상기 출력 클럭의 전송 거리의 합보다 더 긴 것을 특징으로 한다.
본 발명의 반도체 집적 회로는, PLL 회로와 같은 주파수의 클럭을 생성하는 전압 제어 발진기를 데이터 입출력 버퍼와 가까운 위치에 배치하고 다위상의 클럭을 생성하도록 함으로써, DLL 회로를 구비하지 않고도 고속의 데이터 입출력 버퍼의 동작을 지원함에 따라 면적 효율 및 전력 효율을 향상시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(10); 상기 기준 클럭(clk_ref)의 주파수에 응답하여 PLL 클럭(clk_pll)을 생성하는 PLL 회로(20); 상기 PLL 클럭(clk_pll)을 전송하는 전송 라인(30); 상기 전송 라인(30)을 통해 전송되는 상기 PLL 클럭(clk_pll)에 응답하여 출력 클럭(clk_out)을 발진시키는 전압 제어 발진기(40); 및 상기 출력 클럭(clk_out)을 공급 받아 입출력 데이터에 대한 버퍼링 동작을 수행하는 복수 개의 데이터 입출력 버퍼(50);를 포함한다.
여기에서, 상기 PLL 회로(20)는 상기 기준 클럭(clk_ref)의 주파수에 응답하여 제어 전압(Vctrl)을 생성하고, 상기 제어 전압(Vctrl)의 레벨에 대응하는 주파수를 갖는 상기 PLL 클럭(clk_pll)을 생성한다. 상기 제어 전압(Vctrl)은 상기 전압 제어 발진기(40)에 공급되며, 상기 전압 제어 발진기(40)는 상기 출력 클럭(clk_out)의 주파수가 상기 제어 전압(Vctrl)의 레벨에 대응하도록 한다. 이에 따라, 상기 출력 클럭(clk_out)은 상기 PLL 클럭(clk_pll)과 같은 주파수를 갖게 된다.
상기 출력 클럭(clk_out)은 다위상의 클럭으로서 구현된다. 즉, 상기 출력 클럭(clk_out)은 상기 PLL 클럭(clk_pll)의 위상을 분할하여 생성한 복수 개의 클럭들의 조합으로서 이해되어야 한다. 이렇게 생성되는 복수 개의 클럭들은 각각 기 할당된 데이터 입출력 버퍼(50)에 전달된다.
한편, 상기 전송 라인(30)의 길이는 상기 클럭 입력 버퍼(10)로부터 상기 PLL 회로(20)까지의 상기 기준 클럭(clk_ref)의 전송 거리와, 상기 전압 제어 발진기(40)로부터 상기 데이터 입출력 버퍼(50)까지의 상기 출력 클럭(clk_out)의 전송 거리의 합보다 더 길다. 즉, 상기 PLL 회로(20)는 외부 클럭(clk_ext)을 입력 받는 상기 클럭 입력 버퍼(10)와 가까운 곳에 배치되고, 상기 전압 제어 발진기(40)는 데이터 입출력 버퍼(50)들과 가까운 곳에 배치된다.
종래의 반도체 집적 회로는, 이처럼 긴 전송 라인(30)을 통해 다위상의 클럭을 전송함에 따라 노이즈의 영향을 받는 등의 부작용을 방지하기 위해 상기 전압 제어 발진기(40)의 위치에 DLL 회로를 배치하였다. 그리고, PLL 회로는 단일한 위 상의 클럭을 공급하고, 이를 이용하여 DLL 회로는 다위상의 클럭을 생성하였다. 그러나, 이는 반도체 집적 회로 내의 면적 효율 및 전력 효율 문제를 야기시키는 결과를 초래하였다.
이에, 본 발명에서는 종래의 DLL 회로를 제거하고, 여기에 상기와 같이 전압 제어 발진기(40)를 배치하였다. 상기 전압 제어 발진기(40)는 상기 PLL 클럭(clk_pll)에 응답하여 동작하며, 상기 PLL 클럭과 동일한 주파수를 갖는 다위상의 출력 클럭(clk_out)을 생성하도록 구현된다. 따라서, 상기 전압 제어 발진기(40)는 종래의 DLL 회로의 기능을 대체하면서도, 점유 면적 및 소비 전류를 감소시키는 이점을 창출한다.
도 2는 도 1에 도시한 전압 제어 발진기의 상세 구성도로서, 상기 PLL 클럭(clk_pll) 및 상기 출력 클럭(clk_out)은 각각 클럭 쌍으로서 구현되며, 상기 출력 클럭(clk_out)은 4 위상의 클럭 쌍인 것을 예시적으로 나타낸 것이다.
도시한 바와 같이, 상기 전압 제어 발진기(40)는, 상기 PLL 클럭 쌍(clk_pll, /clk_pll) 및 상기 제어 전압(Vctrl)에 응답하여 4개의 발진 클럭 쌍(clk_osc<1:4>, /clk_osc<1:4>)을 생성하는 발진부(410); 및 상기 4개의 발진 클럭 쌍(clk_osc<1:4>, /clk_osc<1:4>)을 각각 버퍼링하여 상기 4 위상의 출력 클럭 쌍(clk_out, /clk_out)을 출력하는 버퍼링부(420);를 포함한다.
상기 발진부(410)는 상기 제어 전압(Vctrl)에 응답하여 상기 PLL 클럭 쌍(clk_pll, /clk_pll)과 제 4 발진 클럭 쌍(clk_osc4, /clk_osc4)을 버퍼링하여 제 1 발진 클럭 쌍(clk_osc1, /clk_osc1)을 생성하는 4입력 지연 셀(4DC); 상기 제 1 발진 클럭 쌍(clk_osc1, /clk_osc1)을 버퍼링하여 제 2 발진 클럭 쌍(clk_osc2, /clk_osc2)을 생성하는 제 1 2입력 지연 셀(2DC1); 상기 제 2 발진 클럭 쌍(clk_osc2, /clk_osc2)을 버퍼링하여 제 3 발진 클럭 쌍(clk_osc3, /clk_osc3)을 생성하는 제 2 2입력 지연 셀(2DC2); 및 상기 제 3 발진 클럭 쌍(clk_osc3, /clk_osc3)을 버퍼링하여 상기 제 4 발진 클럭 쌍(clk_osc4, /clk_osc4)을 생성하는 제 3 2입력 지연 셀(2DC3);을 포함한다.
상기 버퍼링부(420)는 상기 제 1 발진 클럭 쌍(clk_osc1, /clk_osc1)을 버퍼링하여 제 1 출력 클럭 쌍(clk_out1, /clk_out1)을 출력하는 제 1 클럭 버퍼(BUF1); 상기 제 2 발진 클럭 쌍(clk_osc2, /clk_osc2)을 버퍼링하여 제 2 출력 클럭 쌍(clk_out2, /clk_out2)을 출력하는 제 2 클럭 버퍼(BUF2); 상기 제 3 발진 클럭 쌍(clk_osc3, /clk_osc3)을 버퍼링하여 제 3 출력 클럭 쌍(clk_out3, /clk_out3)을 출력하는 제 3 클럭 버퍼(BUF3); 및 상기 제 4 발진 클럭 쌍(clk_osc4, /clk_osc4)을 버퍼링하여 제 4 출력 클럭 쌍(clk_out4, /clk_out4)을 출력하는 제 4 클럭 버퍼(BUF4);를 포함한다.
이와 같은 구성에 의해, 상기 전압 제어 발진기(40)는 상기 PLL 클럭 쌍(clk_pll, /clk_pll)에 대응되는 위상을 갖는 상기 출력 클럭 쌍(clk_out<1:4>, /clk_out<1:4>)을 생성할 수 있다. 이 때, 상기 발진부(410)의 상기 4입력 지연 셀(4DC)는 상기 제어 전압(Vctrl)을 입력 받고, 그 전위 레벨에 대응되는 주파수를 갖는 상기 제 1 발진 클럭 쌍(clk_osc1, /clk_osc1)을 생성한다. 따라서, 상기 출력 클럭 쌍(clk_out<1:4>, /clk_out<1:4>)은 상기 PLL 클럭 쌍(clk_pll, /clk_pll) 과 같은 주파수를 갖게 된다. 상기 발진부(410)의 상기 제 1 내지 제 3 2입력 지연 셀(2DC1 ~ 2DC3)과 상기 버퍼링부(420)의 상기 제 1 내지 제 4 클럭 버퍼(BUF1 ~ BUF4)의 구성은 일반적인 발진기에 구비되는 구성으로서, 당업자라면 용이하게 실시할 수 있는 구성이다.
도 3은 도 2에 도시한 4입력 지연 셀의 상세 구성도로서, 여기에서는 상기 제어 전압(Vctrl) 또한 정 제어 전압(Vctrl)과 부 제어 전압(/Vctrl)으로 구분된다.
도시한 바와 같이, 상기 4입력 지연 셀(4DC)은, 정 제 1 발진 클럭(clk_osc1)을 출력하는 정 출력 노드(Nout); 부 제 1 발진 클럭(/clk_osc1)을 출력하는 부 출력 노드(/Nout); 상기 부 제어 전압(/Vctrl)에 응답하여 상기 출력 노드 쌍(Nout, /Nout)을 풀업하는 풀업부(4DC-1); 및 상기 PLL 클럭 쌍(clk_pll, /clk_pll), 상기 제 4 발진 클럭 쌍(clk_osc4, /clk_osc4) 및 상기 정 제어 전압(Vctrl)에 응답하여 상기 출력 노드 쌍(Nout, /Nout)을 풀다운하는 풀다운부(4DC-2);를 포함한다.
상기 풀업부(4DC-1)는 게이트 단과 드레인 단이 상기 부 출력 노드(/Nout)에 접속되고 소스 단에 외부 공급전원(VDD)이 인가되는 제 1 트랜지스터(TR1); 게이트 단에 상기 부 제어 전압(/Vctrl)이 인가되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 부 출력 노드(/Nout)에 접속되는 제 2 트랜지스터(TR2); 게이트 단에 상기 부 제어 전압(/Vctrl)이 인가되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 정 출력 노드(Nout)에 접속되는 제 3 트랜지스터(TR3); 및 게이트 단과 드레인 단이 상기 정 출력 노드(Nout)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 4 트랜지스터(TR4);를 포함한다.
상기 풀다운부(4DC-2)는 게이트 단에 정 제 4 발진 클럭(clk_osc4)이 입력되고 드레인 단이 상기 부 출력 노드(/Nout)에 접속되며 소스 단이 제 1 노드(N1)에 접속되는 제 5 트랜지스터(TR5); 게이트 단에 상기 정 PLL 클럭(clk_pll)이 입력되고 드레인 단이 상기 부 출력 노드(/Nout)에 접속되며 소스 단이 상기 제 1 노드(N1)에 접속되는 제 6 트랜지스터(TR6); 게이트 단에 상기 부 PLL 클럭(/clk_pll)이 입력되고 드레인 단이 상기 정 출력 노드(Nout)에 접속되며 소스 단이 상기 제 1 노드(N1)에 접속되는 제 7 트랜지스터(TR7); 게이트 단에 상기 제 4 발진 클럭(/clk_osc4)이 입력되고 드레인 단이 상기 정 출력 노드(Nout)에 접속되며 소스 단이 상기 제 1 노드(N1)에 접속되는 제 8 트랜지스터(TR8); 및 게이트 단에 상기 정 제어 전압(Vctrl)이 인가되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 9 트랜지스터(TR9);를 포함한다.
이와 같은 구성에 의해, 상기 4입력 지연 셀(4DC)은 상기 정 제어 전압(Vctrl)과 상기 부 제어 전압(/Vctrl)의 레벨에 대응되는 주파수의 상기 제 1 발진 클럭 쌍(clk_osc1, /clk_osc1)을 생성한다. 이 때, 상기 정 제어 전압(Vctrl)은 상기 부 제어 전압(/Vctrl)보다 높은 레벨을 가지며, 두 전압의 레벨 차이가 클수록 상기 제 1 발진 클럭 쌍(clk_osc1, /clk_osc1)의 주파수는 높아진다. 상기 풀다운부(4DC-2)의 상기 제 6 트랜지스터(TR6)와 상기 제 7 트랜지스터(TR7)는 상기 제 5 트랜지스터(TR5) 및 상기 제 8 트랜지스터(TR8)보다 더 강한 구동력을 갖도록 설계되며, 이에 따라 상기 제 1 발진 클럭 쌍(clk_osc1, /clk_osc1)의 위상은 상기 PLL 클럭 쌍(clk_pll, /clk_pll)의 위상에 가까워질 수 있다.
상술한 바와 같이, 본 발명의 반도체 집적 회로는, 복수 개의 데이터 입출력 버퍼들과 가까운 위치에서 다위상의 출력 클럭을 공급하는 용도로서 전압 제어 발진기를 구비한다. 그리고 PLL 회로 내부에서 생성되는 제어 전압을 이용하여 상기 전압 제어 발진기로부터 출력되는 다위상의 출력 클럭의 주파수를 제어한다. 따라서, 상기 전압 제어 발진기는 상기 복수 개의 데이터 입출력 버퍼에 PLL 클럭과 같은 주파수를 갖는 클럭들을 제공할 수 있다. 이처럼, 점유 면적이 큰 DLL 회로 대신에, DLL 회로에 비해 점유 면적이 현격히 작은 전압 제어 발진기가 구비됨에 따라, 반도체 집적 회로의 면적 효율이 증가하게 된다. 게다가, 상기 전압 제어 발진기는 DLL 회로에 비해 전력 소비가 적으므로, 반도체 집적 회로는 전력 효율 또한 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 전압 제어 발진기의 상세 구성도,
도 3은 도 2에 도시한 4입력 지연 셀의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 입력 버퍼 20 : PLL 회로
30 : 전송 라인 40 : 전압 제어 발진기
60 : 데이터 입출력 버퍼

Claims (8)

  1. 기준 클럭의 주파수에 응답하여 제어 전압을 생성하고, 상기 제어 전압의 레벨에 대응하는 주파수를 갖는 PLL 클럭을 생성하는 PLL(Phase Locked Loop) 회로;
    상기 PLL 클럭을 전송하는 전송 라인;
    상기 전송 라인을 통해 전송되는 상기 PLL 클럭에 응답하여 출력 클럭을 발진시키되, 상기 출력 클럭의 주파수가 상기 제어 전압의 레벨에 대응하도록 하는 전압 제어 발진기; 및
    상기 출력 클럭을 공급 받아 입출력 데이터에 대한 버퍼링 동작을 수행하는 복수 개의 데이터 입출력 버퍼;
    를 포함하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 출력 클럭은 다위상의 클럭으로서 구현되며, 상기 출력 클럭에 포함된 각각의 위상을 갖는 클럭들은 서로 다른 데이터 입출력 버퍼에 전달되는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1 항에 있어서,
    외부 클럭을 버퍼링하여 상기 기준 클럭을 생성하는 클럭 입력 버퍼를 추가로 포함하며,
    상기 전송 라인의 길이는 상기 클럭 입력 버퍼로부터 상기 PLL 회로까지의 상기 기준 클럭의 전송 거리와 상기 전압 제어 발진기로부터 상기 데이터 입출력 버퍼까지의 상기 출력 클럭의 전송 거리의 합보다 긴 것을 특징으로 하는 반도체 집적 회로.
  4. 제 2 항에 있어서,
    상기 전압 제어 발진기는,
    상기 PLL 클럭 및 상기 제어 전압에 응답하여 복수 개의 발진 클럭을 생성하는 발진부; 및
    상기 복수 개의 발진 클럭을 각각 버퍼링하여 상기 다위상의 출력 클럭을 출력하는 버퍼링부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  5. 외부 클럭을 버퍼링하여 기준 클럭을 생성하는 클럭 입력 버퍼;
    상기 기준 클럭의 주파수에 응답하여 PLL 클럭을 생성하는 PLL(Phase Locked Loop) 회로;
    상기 PLL 클럭을 전송하는 전송 라인;
    상기 전송 라인을 통해 전송되는 상기 PLL 클럭에 응답하여 출력 클럭을 발진시키는 전압 제어 발진기; 및
    상기 출력 클럭을 공급 받아 입출력 데이터에 대한 버퍼링 동작을 수행하는 복수 개의 데이터 입출력 버퍼;
    를 포함하며,
    상기 전송 라인의 길이는 상기 클럭 입력 버퍼로부터 상기 PLL 회로까지의 상기 기준 클럭의 전송 거리와 상기 전압 제어 발진기로부터 상기 데이터 입출력 버퍼까지의 상기 출력 클럭의 전송 거리의 합보다 더 긴 것을 특징으로 하는 반도체 집적 회로.
  6. 제 5 항에 있어서,
    상기 출력 클럭은 다위상의 클럭으로서 구현되며, 상기 출력 클럭에 포함된 각각의 위상을 갖는 클럭들은 서로 다른 데이터 입출력 버퍼에 전달되는 것을 특징으로 하는 반도체 집적 회로.
  7. 제 6 항에 있어서,
    상기 전압 제어 발진기는 상기 PLL 회로 내부에서 생성되어 상기 PLL 클럭의 주파수를 제어하는 제어 전압을 상기 PLL 회로로부터 공급 받으며, 상기 제어 전압에 응답하여 상기 출력 클럭의 주파수를 제어하도록 구성됨을 특징으로 하는 반도체 집적 회로.
  8. 제 7 항에 있어서,
    상기 전압 제어 발진기는,
    상기 PLL 클럭 및 상기 제어 전압에 응답하여 복수 개의 발진 클럭을 생성하는 발진부; 및
    상기 복수 개의 발진 클럭을 각각 버퍼링하여 상기 다위상의 출력 클럭을 출력하는 버퍼링부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
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