KR101526496B1 - 대칭 구조를 가지는 오실레이터 - Google Patents

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Abstract

본 발명의 제1실시예에 따른 오실레이터는, 입력단과 출력단을 포함하는 제1인버터; 상기 제1인버터의 출력단에 연결되는 입력단과 상기 제1인버터의 입력단에 연결되는 출력단을 포함하는 제2인버터; 상기 제1인버터에 제1전류를 선택적으로 공급하는 제1전류 공급 제어부; 상기 제2인버터에 상기 제1전류와 동일한 전류량을 가지는 제2전류를 선택적으로 공급하는 제2전류 공급 제어부; 상기 제1인버터로부터 제3전류를 선택적으로 유출시키는 제1전류 유출 제어부; 상기 제2인버터로부터 상기 제3전류와 동일한 전류량을 가지는 제4전류를 선택적으로 유출시키는 제2전류 유출 제어부; 상기 제1인버터의 출력을 반전시켜서 제1출력 클럭을 생성하고, 상기 제2전류 공급 제어부 또는 상기 제2전류 유출 제어부를 선택적으로 인에이블 시키는 제1보조 인버터; 및 상기 제2인버터의 출력을 반전시켜서 상기 제1출력 클럭과 반대 논리 상태를 가지는 제2출력 클럭을 생성하고, 상기 제1전류 공급 제어부 또는 상기 제1전류 유출 제어부를 선택적으로 인에이블 시키는 제2보조 인버터를 구비한다.
상기 제1전류 공급 제어부와 상기 제2전류 공급 제어부는 동일한 구조를 가지거나 또는 동일한 전류 구동 능력을 가지고, 상기 제1전류 유출 제어부와 상기 제2전류 유출 제어부는 동일한 구조를 가지거나 또는 동일한 전류 구동 능력을 가지고, 상기 제1인버터와 상기 제2인버터는 동일한 구조를 가지거나 또는 동일한 구동 능력을 가진다.

Description

대칭 구조를 가지는 오실레이터{Oscillator having a symmetric structure}
본 발명의 실시예는 오실레이터에 관한 것으로써, 예를 들어, 대칭 구조를 가지는 오실레이터에 관한 것이다.
위상 고정 루프의 구성 요소의 하나인 전압 제어 발진기는 위상 고정 루프의 성능을 결정짓는 중요한 요소이다. 또한, 전압 제어 발진기는 높은 밴드 폭을 얻기 위해서 다중 위상 클럭을 사용할 수 있다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 대칭 구조를 가지는 오실레이터를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1실시예에 따른 오실레이터는, 입력단과 출력단을 포함하는 제1인버터; 상기 제1인버터의 출력단에 연결되는 입력단과 상기 제1인버터의 입력단에 연결되는 출력단을 포함하는 제2인버터; 상기 제1인버터에 제1전류를 선택적으로 공급하는 제1전류 공급 제어부; 상기 제2인버터에 상기 제1전류와 동일한 전류량을 가지는 제2전류를 선택적으로 공급하는 제2전류 공급 제어부; 상기 제1인버터로부터 제3전류를 선택적으로 유출시키는 제1전류 유출 제어부; 상기 제2인버터로부터 상기 제3전류와 동일한 전류량을 가지는 제4전류를 선택적으로 유출시키는 제2전류 유출 제어부; 상기 제1인버터의 출력을 반전시켜서 제1출력 클럭을 생성하고, 상기 제2전류 공급 제어부 또는 상기 제2전류 유출 제어부를 선택적으로 인에이블 시키는 제1보조 인버터; 및 상기 제2인버터의 출력을 반전시켜서 상기 제1출력 클럭과 반대 논리 상태를 가지는 제2출력 클럭을 생성하고, 상기 제1전류 공급 제어부 또는 상기 제1전류 유출 제어부를 선택적으로 인에이블 시키는 제2보조 인버터를 구비한다.
상기 제1전류 공급 제어부와 상기 제2전류 공급 제어부는 동일한 구조를 가지거나 또는 동일한 전류 구동 능력을 가지고, 상기 제1전류 유출 제어부와 상기 제2전류 유출 제어부는 동일한 구조를 가지거나 또는 동일한 전류 구동 능력을 가지고, 상기 제1인버터와 상기 제2인버터는 동일한 구조를 가지거나 또는 동일한 구동 능력을 가진다.
본 발명의 실시예에 따른 오실레이터는 제1오실레이터 셀과 제2오실레이터 셀을 구비한다. 제1오실레이터 셀과 제2오실레이터 셀은 다이렉트-커플링 방식과 크로스-커플링 방식으로 연결된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1실시예에 따른 오실레이터의 회로도이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 오실레이터(100)는 제1 내지 제8트랜지스터(111~118), 제1보조 인버터(131), 및 제2보조 인버터(132)를 구비한다.
제1트랜지스터(111)와 제2트랜지스터(112)의 드레인 또는 소스는 제1전압(Vctrl)에 연결되어, 제1트랜지스터(111)와 제2트랜지스터(112)는 전류 소스 역할을 한다. 제1트랜지스터(111)는 제3트랜지스터(113)로 전류를 공급하여, 제3트랜 지스터(113)를 통하여 전류가 흐르도록 한다. 제2트랜지스터(112)는 제4트랜지스터(114)로 전류를 공급하여, 제4트랜지스터(114)를 통하여 전류가 흐르도록 한다.
제1트랜지스터(111)와 제2트랜지스터(112)는 선택적으로 전류를 공급한다. 즉, 경우에 따라 전류를 공급할 수도 있고 전류를 공급하지 않을 수도 있다. 예를 들어, 제1트랜지스터(111)의 게이트에 논리 로우 전압을 인가하면 제1트랜지스터(111)는 턴-온 되어 전류를 공급하고, 제1트랜지스터(111)의 게이트에 논리 하이 전압을 인가하면 제1트랜지스터(111)는 턴-오프 되어 전류를 공급하지 않는다. 제2트랜지스터(112)도 마찬가지이다.
제7트랜지스터(117)와 제8트랜지스터(118)의 드레인 또는 소스는 접지에 연결되어, 제7트랜지스터(117)와 제8트랜지스터(118)는 전류 싱크(sink) 역할을 한다. 제7트랜지스터(117)는 제5트랜지스터(115)로부터 전류를 유출시켜서 제5트랜지스터(115)에 전류가 흐르도록 한다. 제8트랜지스터(118)는 제6트랜지스터(116)로부터 전류를 유출시켜서 제6트랜지스터(116)에 전류가 흐르도록 한다.
제7트랜지스터(117)와 제8트랜지스터(118)는 선택적으로 전류를 유출시킨다. 즉, 경우에 따라 전류를 유출시킬 수도 있고 전류를 유출시키지 않을 수도 있다. 예를 들어, 제7트랜지스터(117)의 게이트에 논리 하이 전압을 인가하면 제7트랜지스터(117)는 턴-온 되어 전류를 유출시키고, 제8트랜지스터(118)의 게이트에 논리 로우 전압을 인가하면 제7트랜지스터(117)는 턴-오프 되어 전류를 공급하지 않는다. 제8트랜지스터(118)도 마찬가지이다.
제5트랜지스터(115)에 흐르는 전류량과 제6트랜지스터(116)에 흐르는 전류량의 차이는 증폭되어 제3노드(N3)와 제4노드(N4)를 통하여 출력된다. 예를 들어, 제5트랜지스터(115)에 흐르는 전류량이 제6트랜지스터(116)에 흐르는 전류량보다 크다면, 제1노드(N1)는 풀-다운 되고 제2노드(N2)는 풀-업 된다. 이 경우, 제5트랜지스터(115)와 제4트랜지스터(114)는 더 많이 턴-온 된다. 그에 따라, 제1노드(N1)는 더욱 풀-다운 되고 제2노드(N2)는 더욱 풀-업 된다. 이러한 과정은 반복되어, 제1노드(N1)와 제2노드(N2) 사이의 전위차는 제1전압(Vctrl)이 된다. 이처럼, 제5트랜지스터(115)에 흐르는 전류와 제6트랜지스터(116)에 흐르는 전류량의 차이가 발생하면, 제1노드(N1)와 제2노드(N2) 사이의 전위차는 제1전압(Vctrl)으로 나타난다.
도 2는 도 1에 도시된 오실레이터의 동작을 설명하기 위한 회로도이다.
도 1에 도시된 오실레이터는, 제3노드(N3)를 통하여 반전 출력 신호(OUTB)를 출력하고, 제4노드(N4)를 통하여 출력 신호(OUT)를 출력한다. 출력 신호(OUT)와 반전 출력 신호(OUTB)는 소정의 위상차를 가진다. 이러한 소정의 위상차는 조절될 수 있다. 예를 들어, 출력 신호(OUT)와 반전 출력 신호(OUTB) 사이의 위상차를 180도로 설정할 수 있다.
도 2의 왼쪽 그림을 참조하면, 초기 상태에서 제1노드(N1)가 논리 로우 레벨을 가지고 제2노드(N2)는 논리 하이 레벨을 가진다고 가정하였다. 이 경우, 제1보조 인버터(131)에 의하여 제3노드(N3)의 전압 레벨은 논리 하이 레벨이 되고, 제2보조 인버터(132)에 의하여 제4노드(N4)의 전압 레벨은 논리 로우 레벨이 된다. 그 에 따라, 제1트랜지스터(111)는 턴-온 되고 제2트랜지스터(112)는 턴-오프 된다. 또한, 제7트랜지스터(117)는 턴-오프 되고 제8트랜지스터(118)는 턴-온 된다. 제1트랜지스터(111)가 턴-온 됨에 따라, 제1트랜지스터(111)와 제3트랜지스터(113)을 통하여 제1전압(Vctrl)으로부터 제1노드(N1)까지 전류가 흐른다. 이 경우, 제2노드(N2)가 비록 논리 하이 레벨이더라도 제2노드(N2)의 전압 레벨이 제3트랜지스터(113)를 완전히 턴-오프 시킬 정도로 충분히 높지 않아 제3트랜지스터(113)는 턴-온 상태를 유지하여 전류가 제1노드(N1)까지 흐를 수 있다. 그에 따라, 제1노드(N1)의 전압 레벨은 높아진다. 또한, 제8트랜지스터(118)가 턴-온 됨에 따라, 제6트랜지스터(116)와 제8트랜지스터(118)을 통하여 전류가 흐른다. 이 경우 제1노드(N1)가 비록 논리 로우 레벨이더라도 제1노드(N1)의 전압 레벨이 제6트랜지스터(116)를 완전히 턴-오프 시킬 정도로 충분히 낮지 않아 제6트랜지스터(116)은 턴-온 상태를 유지하여 전류가 제2노드(N2)에서 제8트랜지스터(118)로 흐를 수 있다. 그에 따라, 제2노드(N2)의 전압 레벨은 낮아진다. 이처럼, 제1노드(N1)의 전압 레벨은 논리 로우 레벨에서 논리 하이 레벨로 천이되고, 제2노드(N2)의 전압 레벨은 논리 하이 레벨에서 논리 로우 레벨로 천이된다.
제1노드(N1)의 전압 레벨이 논리 하이 레벨로 천이되고 제2노드(N2)의 전압 레벨이 논리 로우 레벨로 천이되면, 앞서 설명되었던 동작과 반대되는 동작이 일어난다. 그에 따라, 제1노드(N1)의 전압 레벨은 다시 논리 로우 레벨로 천이되고 제2노드(N2)의 전압 레벨은 다시 논리 하이 레벨로 천이된다.
도 2의 오른쪽 그림을 참조하면, 제1노드(N1)의 전압 레벨이 논리 하이 레벨 로 천이되고 제2노드(N2)의 전압 레벨이 논리 로우 레벨로 천이되면, 제3노드(N3)의 전압 레벨은 논리 로우 레벨이 되고 제4노드(N4)의 전압 레벨은 논리 하이 레벨이 된다. 그에 따라, 제1트랜지스터(111)는 턴-오프 되고 제2트랜지스터(112)는 턴-온 된다. 또한, 제7트랜지스터(117)는 턴-온 되고 제8트랜지스터(118)는 턴-오프 된다. 제2트랜지스터(112)가 턴-온 됨에 따라, 제2트랜지스터(112)와 제4트랜지스터(114)을 통하여 제1전압(Vctrl)으로부터 제2노드(N2)까지 전류가 흐른다. 이 경우 제1노드(N1)가 비록 논리 하이 레벨이더라도 제1노드(N1)의 전압 레벨이 제4트랜지스터(114)를 완전히 턴-오프 시킬 정도로 충분히 높지 않아 제4트랜지스터(114)은 턴-온 상태를 유지하여 전류가 제2노드(N2)까지 흐를 수 있다. 그에 따라, 제2노드(N2)의 전압 레벨은 높아진다. 또한, 제7트랜지스터(117)가 턴-온 됨에 따라, 제5트랜지스터(115)와 제7트랜지스터(117)을 통하여 전류가 흐른다. 이 경우 제2노드(N2)가 비록 논리 로우 레벨이더라도 제2노드(N2)의 전압 레벨이 제5트랜지스터(115)를 완전히 턴-오프 시킬 정도로 충분히 낮지 않아 제5트랜지스터(115)은 턴-온 상태를 유지하여 전류가 제1노드(N1)에서 제7트랜지스터(117)로 흐를 수 있다. 그에 따라, 제1노드(N1)의 전압 레벨은 낮아진다. 이처럼, 제2노드(N2)의 전압 레벨은 논리 로우 레벨에서 논리 하이 레벨로 천이되고, 제1노드(N1)의 전압 레벨은 논리 하이 레벨에서 논리 로우 레벨로 천이된다.
이처럼, 제1노드(N1)의 전압 레벨과 제2노드(N2)의 전압 레벨은, 논리 하이 레벨과 논리 로우 레벨 사이에서 서로 완전 차동(fully differential) 신호 레벨을 가지면서 오실레이팅된다. 제3노드(N3)의 전압 레벨(반전 출력 신호(OUTB))과 제4 노드(N4)의 전압 레벨(출력 신호(OUT))도 서로 완전 차동(fully differential) 신호 레벨을 가지면서 오실레이팅 된다.
도 3은 도 1과 도 2에 도시된 오실레이터가 출력하는 클럭들을 나타내는 도면이다.
도 3에는, 제4노드(N4)의 출력 신호(OUT)와 제3노드(N3)의 반전 출력 신호(OUTB)가 서로 반대되는 논리 레벨을 가지면서 오실레이팅 되는 모습이 도시된다.
다시 도 1과 도 2를 참조하면, 제1전압(Vctrl)의 전압 레벨을 조절함으로써 출력 신호(OUT)와 반전 출력 신호(OUTB)의 오실레이팅 주파수를 조절할 수 있다. 좀 더 설명하면, 제1전압(Vctrl)의 전압 레벨을 조절함으로써 제1트랜지스터(111)와 제2트랜지스터(112)에 흐르는 전류량을 조절할 수 있고, 그럼으로써 제1노드(N1)의 전압 레벨과 제2노드(N2)의 전압 레벨이 천이되는 속도를 조절할 수 있다. 그에 따라, 출력 신호(OUT)와 반전 출력 신호(OUTB)의 오실레이팅 주파수를 조절할 수 있다.
제1트랜지스터(111)와 제2트랜지스터(112)는 동일한 사이즈를 가질 수 있다. 마찬가지로, 제3트랜지스터(113), 제5트랜지스터(115), 및 제7트랜지스터(117)는, 제4트랜지스터(114), 제6트랜지스터(116), 및 제8트랜지스터(118)와 각각 동일한 사이즈를 가질 수 있다. 또한, 제1보조 인버터(131)와 제2보조 인버터(132)는 동일한 구동 능력을 가질 수 있다. 그럼으로써, 본 발명의 제1실시예에 따른 오실레이터는 대칭적(symmetric) 구조를 유지하면서도 반대되는 논리 레벨을 가지는 출력 신호들을 생성할 수 있는 장점이 있다.
도 4는 본 발명의 제1실시예에 따른 오실레이터의 블록도이다.
도 1과 도 4를 참조하면, 제3트랜지스터(113)와 제5트랜지스터(115)는 하나의 인버터로 모델링 될 수 있고 제4트랜지스터(114)와 제6트랜지스터(116)는 하나의 인버터로 모델링 될 수 있다. 제3트랜지스터(113)와 제5트랜지스터(115)는 제2노드(N2)의 전압 레벨을 반전시켜서 제3노드(N3)로 출력한다. 또한, 제4트랜지스터(114)와 제6트랜지스터(116)는 제1노드(N1)의 전압 레벨을 반전시켜서 제4노드(N4)로 출력한다.
편의상 제3트랜지스터(113)와 제5트랜지스터(115)를 제1인버터(151)라고 하고, 제4트랜지스터(114)와 제6트랜지스터(116)를 제2인버터(152)라고 한다. 제1인버터(151)의 입력단은 제2인버터(152)의 출력단에 연결되고, 제2인버터(152)의 입력단은 제1인버터(151)의 출력단에 연결된다.
제1보조 인버터(131)는 제1인버터(151)의 출력을 반전시켜서 반전 출력 신호(OUTB)를 생성하고, 제2보조 인버터(132)는 제2인버터(152)의 출력을 반전시켜서 출력 신호(OUT)를 생성한다.
도 5는 본 발명의 제1실시예에 따른 오실레이터의 다른 블록도이다.
도 1과 도 5를 참조하면, 제1트랜지스터(111)와 제2트랜지스터(112)는 전류 소스(source)로 각각 모델링 될 수 있고 제7트랜지스터(117)와 제8트랜지스터(118)는 전류 싱크(sink)로 각각 모델링 될 수 있다. 편의상 제1트랜지스터(111)와 제2 트랜지스터(112)를 제1전류 공급 제어부(161)와 제2전류 공급 제어부(162)라고 하고, 제7트랜지스터(117)와 제8트랜지스터(118)를 제1전류 유출 제어부(167)와 제2전류 유출 제어부(168)라고 한다.
도 5를 참조하면, 제1전류 공급 제어부(161)와 제2전류 공급 제어부(162)는 제1전류(I1)와 제2전류(I2)를 각각 공급하고, 제1전류 유출 제어부(167)와 제2전류 유출 제어부(168)는 제3전류(I3)와 제4전류(I4)를 각각 유출 시킨다.
제1전류 공급 제어부(161)와 제2전류 공급 제어부(162)는 동일한 전류 구동 능력을 가질 수 있다. 마찬가지로, 제1전류 유출 제어부(167)와 제2전류 유출 제어부(168)는 동일한 전류 구동 능력을 가질 수 있다. 그럼으로써, 본 발명의 제1실시예에 따른 오실레이터는 대칭적(symmetric) 구조를 유지할 수 있다.
제1보조 인버터(131)는 제1인버터(151)의 출력을 반전시켜서 반전 출력 신호(OUTB)를 생성하고, 제2전류 공급 제어부(162) 또는 제2전류 유출 제어부(168)를 선택적으로 인에이블 시킨다. 제2보조 인버터(132)는 제2인버터(152)의 출력을 반전시켜서 출력 신호(OUT)를 생성하고, 제1전류 공급 제어부(161) 또는 제1전류 유출 제어부(167)를 선택적으로 인에이블 시킨다.
도 6은 본 발명의 제1실시예에 따른 오실레이터의 또 다른 블록도이다.
도 1과 도 6을 참조하면, 제1, 제3, 제5, 및 제7트랜지스터(111, 113, 115, 117)는 제1커런트 스타브드 인버터(Current starved inverter ; 171)로 모델링 될 수 있고, 제2, 제4, 제6, 및 제8트랜지스터(112, 114, 116, 118)는 제1커런트 스타브드 인버터(172)로 모델링 될 수 있다.
제1커런트 스타브드 인버터(171)를 구성하는 제3, 제5트랜지스터(113, 115)는 제1내측 인버터라고 하며, 제1커런트 스타브드 인버터(171)의 제1, 제7트랜지스터(111, 117)는 제1외측 인버터라고 한다. 또한 제2커런트 스타브드 인버터(172)를 구성하는 제4, 제6트랜지스터(114, 116)은 제2내측 인버터라고 하며, 제2커런트 스타브드 인버터(172)의 제2, 제8트랜지스터(112, 118)는 제2외측 인버터라고 한다.
제1내측 인버터(113, 115)의 입력단은 제2내측 인버터(114, 116)의 출력단으로 연결되며, 제1내측 인버터(113, 115)의 출력단은 제2내측 인버터(114, 116)의 입력단으로 연결된다.
제1내측 인버터(113, 115)의 출력은 제1보조인버터(131)의 입력단에 연결되고, 제1보조인버터(131)의 출력은 제2외측 인버터(112, 118)의 입력단에 연결된다.
제2내측 인버터(114, 116)의 출력은 제2보조인버터(132)의 입력단에 연결되고, 제2보조인버터(132)의 출력은 제1외측 인버터(111, 117)의 입력단에 연결된다.
도 7은 본 발명의 제2실시예에 따른 오실레이터의 회로도이다.
도 1에 도시된 본 발명의 제1실시예에 따른 오실레이터에 비하여, 도 7에 도시된 본 발명의 제2실시예에 따른 오실레이터는, 제3보조 인버터(781)와 제4보조 인버터(782)를 더 구비한다.
제3보조 인버터(781)와 제4보조 인버터(782) 이외의 구성요소들(711~718, 731, 732)은 도 1에 도시된 구성요소들(111~118, 131, 132)에 대응되므로, 그들에 관한 설명은 생략한다.
제3보조 인버터(781)의 입력단은 제1보조 인버터(731)의 출력단에 연결되고, 제3보조 인버터(781)의 출력단은 제2보조 인버터(732)의 입력단에 연결된다. 제4보조 인버터(782)의 입력단은 제2보조 인버터(732)의 출력단에 연결되고, 제4보조 인버터(782)의 출력단은 제1보조 인버터(731)의 입력단에 연결된다.
제3보조 인버터(781)와 제4보조 인버터(782)는, 출력 신호(OUT)와 반전 출력 신호(OUTB)의 오실레이팅 속도를 빠르게 한다. 제1노드(N1)의 전압 레벨이 논리 로우 레벨이고 제2노드(N2)의 전압 레벨이 논리 하이 레벨이라고 가정하면, 도 2를 참조하여 설명된 피드백 과정을 통하여 제1노드(N1)의 전압 레벨은 논리 하이 레벨로 천이되고 제2노드(N2)의 전압 레벨은 논리 로우 레벨로 천이된다. 이 때, 제3보조 인버터(781)는 제2노드(N2)의 전압 레벨을 낮추고 제4보조 인버터(782)는 제1노드(N1)의 전압 레벨을 높임으로써, 제1노드(N1)의 전압 레벨이 논리 하이 레벨로 빠르게 천이될 수 있도록 하고 제2노드(N2)의 전압 레벨이 논리 로우 레벨로 빠르게 천이될 수 있도록 한다.
제3보조 인버터(781)와 제4보조 인버터(782)는 서로 동일한 구동 능력을 가질 수 있다. 그럼으로써, 본 발명의 제1실시예에 따른 오실레이터와 마찬가지로, 본 발명의 제2실시예에 따른 오실레이터는 대칭적(symmetric) 구조를 유지할 수 있다.
제3보조 인버터(781)와 제4보조 인버터(782)는 제1보조 인버터(731)와 제2보조 인버터(732)보다 작은 구동 능력을 가질 수 있다.
도 8은 본 발명의 제3실시예에 따른 오실레이터의 회로도이다.
도 7에 도시된 본 발명의 제2실시예에 따른 오실레이터에 비하여, 도 8에 도시된 본 발명의 제3실시예에 따른 오실레이터는, 전류 조절 트랜지스터(890)를 더 구비한다.
전류 조절 트랜지스터(890) 이외의 구성요소들(811~818, 831, 832, 881, 882)은 도 7에 도시된 구성요소들(711~718, 731, 732, 781, 782)에 대응되므로, 그들에 관한 설명은 생략한다.
전류 조절 트랜지스터(890)는 제7트랜지스터(817)와 제8트랜지스터(818)에 흐르는 전류량을 조절한다. 바이어스 신호(VBIAS)의 레벨을 조절함으로써 전류 조절 트랜지스터(890)의 턴-온 정도를 조절할 수 있고, 그에 따라 제7트랜지스터(817)와 제8트랜지스터(818)에 흐르는 전류량을 조절할 수 있다. 제7트랜지스터(817)와 제8트랜지스터(818)에 흐르는 전류량이 변하면, 출력 신호(OUT)와 반전 출력 신호(OUTB)의 오실레이팅 주파수가 변화한다.
이처럼, 본 발명의 제3실시예에 따른 오실레이터(800)는 전류 조절 트랜지스터(890)를 이용하여 출력 신호(OUT)와 반전 출력 신호(OUTB)의 오실레이팅 주파수를 조절할 수 있다. 한편, 도 1에 도시된 본 발명의 제1실시예에 따른 오실레이터(100)는 제1전압(Vctrl)의 전압 레벨을 조절함으로써 출력 신호(OUT)와 반전 출력 신호(OUTB)의 오실레이팅 주파수를 조절하였다. 그러므로, 본 발명의 제3실시예에 따른 오실레이터(800)에서 제1트랜지스터(811)와 제2트랜지스터(812)의 드레인 또는 소스에는, 가변적인 제1전압(Vctrl) 대신에 고정된 전원 전압(VDD)이 연결될 수 있다.
도 8에는 본 발명의 제3실시예에 따른 오실레이터(800)가 제1 및 제4보조 인버터(881, 882)를 구비하는 것으로 도시되었으나, 제1 및 제4보조 인버터(881, 882)는 구비되지 않을 수도 있다.
도 9는 본 발명의 실시예에 따른 2개의 오실레이터 셀들을 구비하는 차동 신호 출력 오실레이터의 회로도이다.
도 9에 도시된 각각의 오실레이터 셀(CELL1 또는 CELL2)은 도 1에 도시된 오실레이터 일 수 있다.
도 9를 참조하면, 2개의 오실레이터 셀들(CELL1, CELL2)은 다이렉트-커플링 방식과 크로스-커플링 방식으로 연결된다. 좀 더 설명하면, 제1오실레이터 셀(CELL1)의 제1보조 인버터(9131)는 제2오실레이터 셀(CELL2)의 제3노드(N23)에 다이렉트-커플링 방식으로 연결되는 반면에, 제2오실레이터 셀(CELL2)의 제1보조 인버터(9231)는 제1오실레이터 셀(CELL1)의 제4노드(N14)에 크로스-커플링 방식으로 연결된다. 또한, 제1오실레이터 셀(CELL1)의 제2보조 인버터(9132)는 제2오실레이터 셀(CELL2)의 제4노드(N24)에 다이렉트-커플링 방식으로 연결되는 반면에, 제2오실레이터 셀(CELL2)의 제2보조 인버터(9232)는 제1오실레이터 셀(CELL1)의 제3노드(N13)에 크로스-커플링 방식으로 연결된다.
그에 따라, 제1오실레이터 셀(CELL1)은 제2오실레이터 셀(CELL2)에 의하여 제어되고, 제2오실레이터 셀(CELL2)은 제1오실레이터 셀(CELL1)에 의하여 제어된다. 그리고, 제1오실레이터 셀(CELL1)과 제2오실레이터 셀(CELL2)은, 서로 다른 위 상을 가지는 출력 신호들을 생성할 수 있다. 제1오실레이터 셀(CELL1)의 제1제어전압(Vctrl1)과 제2오실레이터 셀(CELL2)의 제2제어전압(Vctrl2)의 크기를 변화시킴으로써, 제1오실레이터 셀(CELL1)의 출력신호와 제2오실레이터 셀(CELL2)의 출력신호의 위상차이를 30도, 45도, 60도, 90도, 120도 등으로 서로 다르게 출력시킬 수 있다. 만약, 제1제어전압(Vctrl1)과 제2제어전압(Vctrl2)의 크기를 동일하게 하면, 제1오실레이터 셀(CELL1)의 출력신호와 제2오실레이터 셀(CELL2)의 출력신호 사이의 위상차가 90도가 되어, 도 9의 차동 신호 출력 오실레이터는 직교 차동 신호 오실레이터(Quadrature differential oscillator)가 될 수 있다.
도 10은 도 9에 도시된 오실레이터가 출력하는 클럭들을 나타내는 도면이다.
도 10에는, 제1오실레이터 셀(CELL1)의 출력 신호들(OUT1, OUTB1)과 제2오실레이터 셀(CELL2)의 출력 신호들(OUT2, OUTB2)이 직각 위상을 가지면서 오실레이팅 되는 모습이 도시된다.
이처럼, 도 9에 도시된 본 발명의 실시예에 따른 오실레이터는 별도의 풀-스윙 컨버터 또는 디바이더 없이도 직각 위상을 가지는 출력 신호들을 생성할 수 있는 장점이 있다. 또한, 대칭 구조를 유지하면서도 직각 위상을 가지는 출력 신호들을 생성할 수 있는 장점이 있다.
도 11은 본 발명의 실시예에 따른 오실레이터를 구비하는 위상 고정 루프의 예를 나타내는 블록도이다.
도 11을 참조하면, 위상 고정 루프(1100)는 위상 주파수 검출기(1110), 로우 패스 필터(1130), 및 전압 제어 발진기(1150)를 구비할 수 있다. 전압 제어 발진 기(1150)는 도 1 내지 도 10을 참조하여 설명된 본 발명의 실시예에 따른 오실레이터를 구비할 수 있다.
도 12는 본 발명의 실시예에 따른 오실레이터를 구비하는 메모리 칩 시스템을 나타내는 도면이다.
도 12를 참조하면, 메모리 칩 시스템(1200)은 메모리 칩(1210), 인터페이스 블록(1230), 및 동작 블록(1250)을 구비할 수 있다. 인터페이스 블록(1230)은 도 11에 도시된 위상 고정 루프(1100)를 구비할 수 있다. 도 11을 참조하여 설명된 것처럼, 위상 고정 루프(1100)는 본 발명의 실시예에 따른 오실레이터를 구비할 수 있다.
도 13은 본 발명의 실시예에 따른 컴퓨터 시스템의 블록도이다.
도 13을 참조하면, 컴퓨터 시스템(1300)은 CPU(1310), 플로피 디스크 드라이브(1320), CD ROM 드라이브(1330), 메모리(1340), 입출력 디바이스들(1350, 1360)을 구비할 수 있다. 상기 구성요소들(1310, 1320, 1330, 1340, 1350, 1360)은 도 1 내지 도 10을 참조하여 설명된 본 발명의 실시예에 따른 오실레이터를 각각 구비할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1실시예에 따른 오실레이터의 회로도이다.
도 2는 도 1에 도시된 오실레이터의 동작을 설명하기 위한 회로도이다.
도 3은 도 1과 도 2에 도시된 오실레이터가 출력하는 클럭들을 나타내는 도면이다.
도 4는 본 발명의 제1실시예에 따른 오실레이터의 블록도이다.
도 5는 본 발명의 제1실시예에 따른 오실레이터의 다른 블록도이다.
도 6은 본 발명의 제1실시예에 따른 오실레이터의 또 다른 블록도이다.
도 7은 본 발명의 제2실시예에 따른 오실레이터의 회로도이다.
도 8은 본 발명의 제3실시예에 따른 오실레이터의 회로도이다.
도 9는 본 발명의 실시예에 따른 2개의 오실레이터 셀들을 구비하는 차동 신호 출력 오실레이터의 회로도이다.
도 10은 도 9에 도시된 오실레이터가 출력하는 클럭들을 나타내는 도면이다.
도 11은 본 발명의 실시예에 따른 오실레이터를 구비하는 위상 고정 루프의 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예에 따른 오실레이터를 구비하는 메모리 칩 시스템을 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 컴퓨터 시스템의 블록도이다.

Claims (20)

  1. 입력단과 출력단을 포함하는 제1인버터;
    상기 제1인버터의 출력단에 연결되는 입력단과 상기 제1인버터의 입력단에 연결되는 출력단을 포함하는 제2인버터;
    상기 제1인버터에 제1전류를 선택적으로 공급하는 제1전류 공급 제어부;
    상기 제2인버터에 제2전류를 선택적으로 공급하는 제2전류 공급 제어부;
    상기 제1인버터로부터 제3전류를 선택적으로 유출시키는 제1전류 유출 제어부;
    상기 제2인버터로부터 제4전류를 선택적으로 유출시키는 제2전류 유출 제어부;
    상기 제1인버터의 출력을 반전시켜서 제1출력 클럭을 생성하고, 상기 제2전류 공급 제어부 또는 상기 제2전류 유출 제어부를 선택적으로 인에이블 시키는 제1보조 인버터; 및
    상기 제2인버터의 출력을 반전시켜서 상기 제1출력 클럭과 반대 논리 상태를 가지는 제2출력 클럭을 생성하고, 상기 제1전류 공급 제어부 또는 상기 제1전류 유출 제어부를 선택적으로 인에이블 시키는 제2보조 인버터를 구비하고,
    상기 제1전류 공급 제어부와 상기 제2전류 공급 제어부는, 동일한 구조를 가지거나 또는 동일한 전류 구동 능력을 가지고,
    상기 제1전류 유출 제어부와 상기 제2전류 유출 제어부는, 동일한 구조를 가지거나 또는 동일한 전류 구동 능력을 가지고,
    상기 제1인버터와 상기 제2인버터는, 동일한 구조를 가지거나 또는 동일한 구동 능력을 가지는 것을 특징으로 하는 오실레이터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1보조 인버터의 출력단에 연결되는 입력단과 상기 제2인버터의 입력단에 연결되는 출력단을 포함하는 제3보조 인버터; 및
    상기 제2보조 인버터의 출력단에 연결되는 입력단과 상기 제1인버터의 입력단에 연결되는 출력단을 포함하는 제4보조 인버터를 더 구비하는 것을 특징으로 하는 오실레이터.
  4. 제3항에 있어서, 상기 제3보조 인버터와 상기 제4보조 인버터는,
    서로 동일한 구동 능력을 가지고,
    상기 제1보조 인버터와 상기 제2보조 인버터보다 작은 구동 능력을 가지는 것을 특징으로 하는 오실레이터.
  5. 제1항에 있어서,
    상기 제1전류 유출 제어부 또는 상기 제2전류 유출 제어부에 흐르는 전류량 을 조절하는 전류 조절부를 더 구비하는 것을 특징으로 하는 오실레이터.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서, 상기 전류 조절부는,
    상기 제1전류 유출 제어부와 접지 사이에 연결되고,
    상기 제2전류 유출 제어부와 접지 사이에 연결되는 것을 특징으로 하는 오실레이터.
  7. 제1항에 있어서, 상기 제1출력 클럭과 상기 제2출력 클럭은,
    동일한 주파수(frequency)를 가지고, 완전 차동 위상을 가지는 것을 특징으로 하는 오실레이터.
  8. 제1항에 있어서, 상기 제1출력 클럭과 상기 제2출력 클럭의 주파수(frequency)는,
    상기 제1 내지 제4전류의 전류량에 기초하여 결정되는 것을 특징으로 하는 오실레이터.
  9. 제1항에 있어서, 상기 제1전류 공급 제어부는,
    상기 제1인버터에 제1전압을 연결 또는 차단함으로써, 상기 제1인버터에 상기 제1전류를 공급 또는 차단하는 제1스위치를 구비하고,
    상기 제2전류 공급 제어부는,
    상기 제2인버터에 상기 제1전압을 연결 또는 차단함으로써, 상기 제2인버터에 상기 제2전류를 공급 또는 차단하는 제2스위치를 구비하고,
    상기 제1전류 유출 제어부는,
    상기 제1인버터에 제2전압을 연결 또는 차단함으로써, 상기 제1인버터로부터 상기 제3전류를 선택적으로 유출시키는 제3스위치를 구비하고,
    상기 제2전류 유출 제어부는,
    상기 제2인버터에 상기 제2전압을 연결 또는 차단함으로써, 상기 제2인버터로부터 상기 제4전류를 선택적으로 유출시키는 제4스위치를 구비하는 것을 특징으로 하는 오실레이터.
  10. 제9항에 있어서, 상기 제1출력 클럭과 상기 제2출력 클럭의 주파수는,
    상기 제1전압과 상기 제2전압의 전압 레벨에 기초하여 결정되는 것을 특징으로 하는 오실레이터.
  11. 제9항에 있어서,
    상기 제2전압은, 접지 전압이고,
    상기 제1전압은, 상기 제2전압보다 높은 전압 레벨을 가지는 것을 특징으로 하는 오실레이터.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2전류 공급 제어부는, 상기 제1전압에 연결되는 제2MOS 트랜지스터를 구비하고,
    상기 제1전류 유출 제어부는, 제2전압에 연결되는 제3MOS 트랜지스터를 구비하고,
    상기 제2전류 유출 제어부는, 상기 제2전압에 연결되는 제4MOS 트랜지스터를 구비하고,
    상기 제1MOS 트랜지스터와 상기 제2MOS 트랜지스터는, 서로 동일한 사이즈를 가지고,
    상기 제3MOS 트랜지스터와 상기 제4MOS 트랜지스터는, 서로 동일한 사이즈를 가지는 것을 특징으로 하는 오실레이터.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1인버터는, 직렬로 연결되는 제5MOS 트랜지스터와 제7MOS 트랜지스터를 구비하고,
    상기 제2인버터는, 직렬로 연결되는 제6MOS 트랜지스터와 제8MOS 트랜지스터를 구비하고,
    상기 제5MOS 트랜지스터와 상기 제6MOS 트랜지스터는 동일한 사이즈를 가지고,
  14. 삭제
  15. 삭제
  16. 제1오실레이터 셀과 제2오실레이터 셀을 구비하고,
    상기 제1 및 제2오실레이터 셀은,
    입력단과 출력단을 포함하는 제1인버터;
    상기 제1인버터의 출력단에 연결되는 입력단과 상기 제1인버터의 입력단에 연결되는 출력단을 포함하는 제2인버터;
    상기 제1인버터에 제1전류를 선택적으로 공급하는 제1전류 공급 제어부;
    상기 제2인버터에 제2전류를 선택적으로 공급하는 제2전류 공급 제어부;
    상기 제1인버터로부터 제3전류를 선택적으로 유출시키는 제1전류 유출 제어부;
    상기 제2인버터로부터 제4전류를 선택적으로 유출시키는 제2전류 유출 제어부;
    상기 제1인버터의 출력을 반전시켜서 제1출력 클럭을 생성하고, 상기 제2전류 공급 제어부 또는 상기 제2전류 유출 제어부를 선택적으로 인에이블 시키는 제1보조 인버터; 및
    상기 제2인버터의 출력을 반전시켜서 상기 제1출력 클럭과 반대 논리 상태를 가지는 제2출력 클럭을 생성하고, 상기 제1전류 공급 제어부 또는 상기 제1전류 유출 제어부를 선택적으로 인에이블 시키는 제2보조 인버터를 구비하고,
    상기 제1오실레이터 셀의 제1보조 인버터와 제2보조 인터버는, 상기 제2오실레이터 셀에 다이렉트-커플링 방식으로 연결되고,
    상기 제2오실레이터 셀의 제1보조 인버터와 제2보조 인터버는, 상기 제1오실레이터 셀에 크로스-커플링 방식으로 연결되고,
    상기 제1전류 공급 제어부와 상기 제2전류 공급 제어부는, 동일한 구조를 가지거나 또는 동일한 전류 구동 능력을 가지고,
    상기 제1전류 유출 제어부와 상기 제2전류 유출 제어부는, 동일한 구조를 가지거나 또는 동일한 전류 구동 능력을 가지고,
    상기 제1인버터와 상기 제2인버터는, 동일한 구조를 가지거나 또는 동일한 구동 능력을 가지는 것을 특징으로 하는 오실레이터.
  17. 삭제
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    위상 주파수 검출기;
    로우 패스 필터; 및
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    메모리 칩;
    제1항의 오실레이터를 포함하는 위상 고정 루프를 구비하는 인터페이스 블록; 및
    동작 블록을 구비하는 것을 특징으로 하는 메모리 칩 시스템.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    중앙 처리 장치(CPU);
    플로피 디스크 드라이브;
    CD-ROM 드라이브;
    메모리; 및
    입출력 디바이스를 구비하고,
    상기 중앙 처리 장치, 상기 플로피 디스크 드라이브, 상기 CD-ROM 드라이브, 상기 메모리, 또는 상기 입출력 디바이스 중에 하나 이상은, 제1항의 오실레이터를 구비하는 것을 특징으로 하는 컴퓨터 시스템.
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