JPH08316833A - Ｐｌｌ回路および半導体集積回路の試験方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＰＬＬ回路を内蔵するＬＳＩでＰＬＬ回路の
入力クロック周波数を極端に変化させる場合において、
変化させる各入力クロック周波数に対応した最適の電圧
制御発振器を最低限の面積で実現する。また，ＰＬＬ回
路の引込み時間及び同期回復時間をともに短縮し、あわ
せてＰＬＬ回路を含む伝送系のジッタ総量を低減する。 【構成】 制御電圧に従ってその周波数が制御される電
圧制御発振器の制御電圧発生部に流れる電流を、ＰＬＬ
回路の本来の動作とは関係なく、外部より供給される信
号で変化させ、選択された入力基本クロックに対応する
最適の制御電圧対発振周波数特性をもたせる回路構成と
することにより、単一の電圧制御発振器で複数の入力基
本クロックに対応できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ回路（フェ−ズ
・ロックド・ル−プ）回路に関するもので、例えば、デ
ィジタル交換装置の加入者回路などにおいて、コ−デッ
ク（ＣＯＤＥＣ：コ−ダ／デコ−ダ）などに含まれるＰ
ＬＬ回路に関するものである。

【０００２】

【従来の技術】ディジタル交換装置の加入者回路などに
おいて、ＰＬＬ回路を内蔵するコ−デックが用いられて
いる。このようなコ−デックに内蔵されるＰＬＬ回路
は、例えば図１に示されるように、外部から供給される
入力基準クロック信号Φ１の位相と分周回路ＣＦＤ１を
介して帰還される基本クロック信号Φ２の位相を比較し
位相差に応じた信号ｕｐ又はｄｏｗｎを形成する位相比
較回路ＰＦＣからの位相差信号ｕｐ及びｄｏｗｎが電圧
制御型発振回路ＶＣＯに供給されるとともに、ル−プフ
ィルタＬＦによって積分され、位相制御電圧Ｖｃが形成
される。電圧制御型発振回路ＶＣＯは、上記位相差信号
ｕｐ及びｄｏｗｎ並びに位相制御電圧Ｖｃに従ってその
発振周波数が制御され、内部基本クロック信号Φ０を形
成する。内部基本クロック信号Φ０の中心周波数は、例
えば入力基準クロック信号Φ１の周波数のＮ倍とされ
る。クロック分周回路ＣＦＤ１は上記基本クロック信号
Φ０を１／Ｎの分周比で分周し、上記基本クロック信号
Φ２を形成する（特願昭６０−２０９９５２号）。

【０００３】

【発明が解決しようとする課題】上記のようなＰＬＬ回
路において、電圧制御型発振回路ＶＣＯの発振周波数ｆ
は、図２に示されるように位相制御電圧Ｖｃに従って変
化され、所定の周波数領域ｆ１〜ｆ２でリニアな特性を
持つ。また、先に説明したように電圧制御型発振回路Ｖ
ＣＯの発振動作は、上記位相差信号ｕｐ及びｄｏｗｎ並
びに位相制御電圧Ｖｃに従う。なお、図２に示されるｕ
ｐ状態、ｈｏｌｄ状態、ｄｏｗｎ状態は、上記位相比較
回路ＰＦＣから位相差信号ｕｐが出力された場合をｕｐ
状態、位相差信号ｄｏｗｎが出力された場合をｄｏｗｎ
状態、どちらの信号も出力されない状態をｈｏｌｄ状態
として表している。

【０００４】電圧制御型発振回路ＶＣＯに上記３状態を
もたせることで、ＰＬＬル−プにおける応答性を高く、
言い換えるならば高周波利得を大きくすることができ
る。上記位相制御電圧Ｖｃに対する電圧制御型発振回路
ＶＣＯの発振周波数特性（以下ＶＣＯ特性とする）及び
自走周波数は電圧制御型発振回路ＶＣＯの回路定数によ
り決定される。このため、電圧制御型発振回路ＶＣＯの
回路定数は、入力基準クロック信号Φ１の周波数のＮ倍
の周波数が上記ＶＣＯ特性の周波数領域内に収まるよう
に設定される。

【０００５】しかし、電圧制御型発振回路ＶＣＯにより
発生される上記基本クロック信号Φ０を内部回路動作信
号とするコ−デックにおいては、その仕様により、例え
ば、入力基準クロック信号Φ１に２ＭＨｚの入力信号が
与えられた場合に内部基本クロック信号Φ０は３２ＭＨ
ｚを出力することが要求される。一方、ＰＬＬ回路を内
蔵したコーデックにおいては初期不良品を除去するた
め、高温下で高電圧を印加して動作させるエージングと
呼ばれる加速試験が行われる。かかるかかる加速試験で
は、同時に多数のＬＳＩを試験するため２ＭＨｚのよう
な高い周波数のクロックを与えることが困難である。

【０００６】そこで、エージング時の入力基準クロック
信号Φ１としては２５６ＫＨｚのような信号を与えて動
作させるようにすることが行われる。この場合、ＰＬＬ
回路は４ＭＨｚのような内部基本クロック信号Φ０を出
力することとなる。上記のような入力基準クロック信号
Φ１を切り替える方式のＰＬＬ回路とした場合、上記電
圧制御型発振回路ＶＣＯは、両方の周波数で正常に動作
しなければならないため、ＶＣＯ特性が図２の周波数領
域ｆ１〜ｆ２内に収まるように回路定数を設計しなけれ
ばならない。従って、エージング等を考慮すると、上記
ＶＣＯ特性の傾きΔｆ／ΔＶｃが急俊になるように電圧
制御型発振回路ＶＣＯの回路定数を設定しなければなら
ない。

【０００７】ところが、ＰＬＬ回路のＰＳＲＲ（電源電
圧変動除去比）特性は、ＰＬＬ回路の電源電圧Ｖｃｃに
所定の雑音を発生させることで誘発されるジッタ量によ
って規定される。ＰＬＬ回路の電源電圧Ｖｃｃに所定の
雑音を発生させた場合、ジッタが発生する主な要因とし
て、上記位相比較回路ＰＦＣの出力信号を積分するル−
プフィルタＬＦに流れる電流の変動、位相制御電圧Ｖｃ
の配線等に雑音がまわり込み発生するＶｃの電圧変動、
及び電圧制御型発振回路ＶＣＯの出力周波数変動があ
る。従って、ＶＣＯ特性の傾きΔｆ／ΔＶｃは、Ｖｃの
電圧変動に直接影響を受け、この傾きΔｆ／ΔＶｃが大
きいほどジッタは増加する。そのため、ＰＬＬ回路のＰ
ＳＲＲ特性を考慮すると、ＶＣＯ特性の傾きΔｆ／ΔＶ
ｃはある程度押さえる必要がある。

【０００８】本発明の目的は、入力基準クロック信号を
切り替える方式のＰＬＬ回路において、周波数領域が広
く且つ、ＰＳＲＲ特性が劣化しないような電圧制御型発
振回路を提供することにある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、本発明は、制御電流に従ってそ
の発振周波数が制御される発振回路と、この発振回路の
発振周波数に基づいて形成される周波数信号と基準周波
数信号との位相差に従ったパルス信号を形成する位相比
較回路と、この位相比較回路の出力信号を受けるル−プ
フィルタと、該ル−プフィルタの出力電圧及び上記位相
比較回路の出力パルス信号に従った電流を形成する第一
の電流源回路と、基準電圧及び上記位相比較回路の出力
パルス信号に従った電流を形成する第二の電流源回路と
を含むＰＬＬ回路において、上記第一及び第二の電流源
回路の合成電流を電流ミラ−回路を介して上記発振回路
の電流を制御し且つ上記電流ミラ−回路に流れる電流値
を可変に構成したものである。

【００１２】また、望ましくは、上記電流制御回路を、
定電流源回路と制御信号に基づいて該定電流回路を上記
第一及び第二の電流源回路の電流合成点に接続あるいは
切断するスイッチとにより構成する。

【００１３】さらに、上記位相比較回路に入力される基
準周波数信号を切り替える入力信号切り替え回路を設け
る。

【００１４】

【作用】上記した回路構成をとることで、基準周波数信
号が複数存在し、基準周波数信号を切り替えまたは変化
させるような動作に対し、その周波数差が極端大きい場
合、その基本周波数の変化に対応した制御信号より上記
電流ミラ−形態に流れる電流値の最適なものを選択する
ことで上述したＶＣＯ特性の最適点で発振回路を動作さ
せることが可能となるため、入力基本クロック信号を切
り替えまたは変化させるような動作に対し、ＰＳＲＲ特
性を劣化させれることがないとともに、ＰＬＬ回路の引
込み時間及び同期回復時間をともに短縮化し、あわせて
ＰＬＬ回路を含む伝送系のジッタ総量を低減させること
ができる。

【００１５】これによって、エージング試験に際して
は、通常動作時よりも低い周波数のクロック信号により
しかもそれに最適のＶＣＯ特性にてＰＬＬ回路を発振動
作させて、ＰＬＬ回路全体のエージング試験を行うこと
ができるようになる。

【００１６】また、上記電流制御回路を、定電流源回路
と制御信号に基づいて該定電流回路を上記第一及び第二
の電流源回路の電流合成点に接続あるいは切断するスイ
ッチとにより構成することにより、極めて簡単な構成か
つ少ない面積で入力信号の周波数に応じてＶＣＯ特性を
シフトさせることができる。

【００１７】さらに、上記位相比較回路に入力される基
準周波数信号を切り替える入力信号切り替え回路を設け
ることにより、周波数の異なる２以上の入力信号に対し
てそれぞれ最適のＶＣＯ特性で発振動作を行うＰＬＬ回
路を提供することができる。

【００１８】

【実施例】次に、本発明の実施例について図面を参照
し、説明する。図３は本発明に係るＰＬＬ回路の一実施
例を示すブロック図である。特に制限されないが、同図
の各ブロックを構成する回路素子は、公知の半導体集積
回路の製造技術によって、単結晶シリコンのような１個
の半導体基板上において形成される。

【００１９】この実施例のＰＬＬ回路は、位相比較回路
ＰＦＣと、ル−プフィルタＬＦと、電圧制御発振回路Ｖ
ＣＯと、分周回路ＣＦＤ１と、入力基本クロック信号切
り替え回路ＣＳＴとから構成されている。入力基本クロ
ック信号切り替え回路ＣＳＴに入力される入力基本クロ
ック信号は、例えば図示されていないディジタル電話交
換システムから供給され、その周波数は例えば２ＭＨｚ
とされる。エージング試験の際には、入力基本クロック
信号の周波数は例えば２５６ＫＨｚとされる。エージン
グ試験のみ考慮する場合には、上記入力基本クロック信
号切り替え回路ＣＳＴは省略することができ、同一の入
力端子より入力してやれば良い。

【００２０】位相比較器ＰＦＣには、外部から供給され
る入力基準クロック信号Φ１と分周回路ＣＦＤ１から供
給される基本クロック信号Φ２が入力され、それらの位
相を比較して位相差に応じた信号ｕｐ又はｄｏｗｎを形
成する。すなわち、入力基本クロック信号Φ１の位相と
基本クロック信号Φ２の位相が一致している場合、位相
差信号ｕｐ及びｄｏｗｎはともにロウレベルとされる。
入力基本クロック信号Φ１に対して基本クロック信号Φ
２の位相が遅れている場合、位相差信号ｕｐがその位相
差に応じた時間だけハイレベルとされ、位相差信号ｄｏ
ｗｎはロウレベルのままとされる。一方、入力基本クロ
ック信号Φ１に対して基本クロック信号Φ２の位相が進
んでいる場合には、位相差信号ｄｏｗｎがその位相差に
応じた時間だけハイレベルとされ、位相差信号ｕｐはロ
ウレベルのままとされる。

【００２１】位相比較回路ＰＦＣによって形成された位
相差信号ｕｐ及びｄｏｗｎは、ル−プフィルタＬＦに供
給されるとともに電圧制御発振器ＶＣＯに直接供給され
る。ル−プフィルタＬＦは、図４に示されるように充電
用電流源ＣＳ１及び放電用電流源ＤＳ１と、位相比較回
路ＰＦＣによって供給される位相差信号ｕｐ及びｄｏｗ
ｎに従って選択的にオン状態とされる充電用スイッチＭ
ＯＳＦＴＱＣ１及び放電用スイッチＭＯＳＦＥＴＱＤ１
と、上記電流源ＣＳ１及びＤＳ１によって選択的に充放
電される付加容量Ｃ１とにより構成される。上記充電用
電流源ＣＳ１及び放電用電流源ＤＳ１は、いずれも同じ
電流値Ｉ１を流すように設計される。ル−プフィルタＬ
Ｆの付加容量Ｃ１は、位相差信号ｕｐがハイレベルとさ
れてＭＯＳＦＥＴＱＣ１がオン状態とされることによっ
て充電され、その電位Ｖｃが上昇する。また、付加容量
Ｃ１は、位相差信号ｄｏｗｎがハイレベルとされてＭＯ
ＳＦＥＴＱＤ１がオン状態とされることによって放電さ
れその電位が低下する。

【００２２】ル−プフィルタＬＦの付加容量Ｃ１の電位
は、制御電圧Ｖｃとして電圧制御発振器ＶＣＯに供給さ
れる。電圧制御発振器ＶＣＯは、この制御電圧Ｖｃに応
じた周波数で発振して内部基本クロック信号Φ０を形成
する。この内部基本クロック信号Φ０の周波数は、ル−
プフィルタＬＦから供給される制御電圧Ｖｃにより制御
されるとともに、位相比較回路ＰＦＣから直接供給され
る位相差信号ｕｐ及びｄｏｗｎによっても制御される。
図６、電圧制御発振器ＶＣＯの具体的な回路例を示す。

【００２３】電圧制御発振器ＶＣＯは、ル−プフィルタ
ＬＦから供給される制御電圧Ｖｃ及び位相比較回路ＰＦ
Ｃから直接供給される位相差信号ｕｐ及びｄｏｗｎによ
り制御される電流ミラ−形態のＮチャネル型ＭＯＳＦＥ
Ｔ Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８と、こ
れらのＭＯＳＦＥＴを流れる各電流の合成電流Ｉｍが流
れる電流ミラ−回路を構成するＰ型ＭＯＳＦＥＴ Ｑ
９、Ｑ１０、Ｎ型ＭＯＳＦＥＴ Ｑ１１と、特に制限さ
れないが、Ｐ型ＭＯＳＦＥＴ Ｑ１２及びＮ型ＭＯＳＦ
ＥＴ Ｑ１３から構成されるインバ−タとＰ型ＭＯＳＦ
ＥＴ Ｑ１４及びＮ型ＭＯＳＦＥＴ Ｑ１６からなるイ
ンバータとＰ型ＭＯＳＦＥＴ Ｑ１６及びＮ型ＭＯＳＦ
ＥＴ Ｑ１７から構成されるインバ−タとがリング状に
接続されてなる発振回路すなわちリングオシレ−タＯＳ
Ｃと、上記各インバ−タ回路の電源電圧Ｖｃｃ側に接続
されてその電流源として動作するＰ型ＭＯＳＦＥＴ Ｑ
１８、Ｑ１９、Ｑ２０と、同じく上記各インバ−タ回路
の接地電位側に設けられ電流源として動作するＮ型ＭＯ
ＳＦＥＴ Ｑ２１、Ｑ２２、Ｑ２３と、上記電流ミラ−
回路に流れる電流値を変化させるためのＰ型ＭＯＳＦＥ
Ｔ Ｑ２４と、特に制限されないが外部から供給される
制御信号ＡＧＥに基づいて上記ＭＯＳＦＥＴＱ２４を選
択的に動作させるためのＣＭＯＳスイッチＳ１と、上記
位相差信号ｕｐを受けて上記ＭＯＳＦＥＴ Ｑ３，Ｑ６
のソース電位を形成するインバ−タＮ１と、上記位相差
信号ｄｏｗｎを受けて上記ＭＯＳＦＥＴ Ｑ４，Ｑ７の
ソース電位を形成する直列接続のインバ−タＮ２，Ｎ３
とで構成されている。

【００２４】上記リングオシレ−タＯＳＣの動作電流を
供給する一方の電流源であるＰ型ＭＯＳＦＥＴ Ｑ１
８，Ｑ１９，Ｑ２０のゲ−トは共通結合され、この共通
ゲートにはカレントミラーＭＯＳＦＥＴ Ｑ９のドレイ
ン電圧がバイアス電圧Ｖｐとして供給されている。一
方、上記各インバ−タ回路の接地電位側に接続されたＮ
型ＭＯＳＦＥＴＱ２１、Ｑ２２、Ｑ２３のゲ−トは共通
結合され、この共通ゲートにはカレントミラーＭＯＳＦ
ＥＴ Ｑ１０と直列に接続されたＭＯＳＦＥＴ Ｑ１１
のドレイン電圧がバイアス電圧Ｖｎとして供給され、リ
ングオシレ−タの動作電流を供給する他方の電流源とし
て機能する。

【００２５】従って、これらの電流源から供給されるリ
ングオシレータの動作電流の値は、上記バイアス電圧Ｖ
ｐ，Ｖｎによって決定される。つまり、リングオシレ−
タから出力される内部基本クロック信号Φ０の周波数
は、上記インバ−タ回路に供給される動作電流、言い換
えるならばバイアス電圧Ｖｐ及びＶｎに従って制御され
る。ここで、上記バイアス電圧Ｖｐ及びＶｎは、上記カ
レントミラー回路（Ｑ９〜Ｑ１１）によって形成され
る。このうちＰ型ＭＯＳＦＥＴ Ｑ９は、そのゲ−ト及
びドレインが共通結合されることによってダイオ−ド形
態とされ、そのドレインに上記Ｎ型ＭＯＳＦＥＴ Ｑ２
〜Ｑ８のドレインが共通結合されている。Ｎ型ＭＯＳＦ
ＥＴ Ｑ５，Ｑ８のソ−スは回路の接地電位に結合さ
れ、Ｎ型ＭＯＳＦＥＴ Ｑ３，Ｑ６ソ−スはインバ−タ
回路Ｎ１の出力端子に結合され、Ｎ型ＭＯＳＦＥＴ Ｑ
４，Ｑ７のソ−スはインバ−タ回路Ｎ３の出力端子に結
合されている。そして、上記ＭＯＳＦＥＴ Ｑ６〜Ｑ８
のゲ−トは共通接続されて上記ループフィルタＬＦから
の制御電圧Ｖｃが供給され、上記ＭＯＳＦＥＴ Ｑ３〜
Ｑ５のゲ−トは共通接続されて自走周波数を決定するバ
イアス電圧Ｖｂが供給される。これによって、ＭＯＳＦ
ＥＴ Ｑ８には上記制御電圧Ｖｃに応じた電流Ｉｃが、
またＭＯＳＦＥＴ Ｑ５には上記バイアス電圧Ｖｂに応
じた電流Ｉｃ’が流される。

【００２６】上記インバ−タ回路Ｎ１の入力端子には位
相比較器ＰＣＦからの位相差信号ｕｐが供給され、位相
差信号ｕｐがロウレベルとされているとき、インバ−タ
回路Ｎ１の出力電圧号はハイレベルとなり、Ｎ型ＭＯＳ
ＦＥＴ Ｑ６はドレイン電流Ｉｕｐを流さない。位相差
信号ｕｐがハイレベルとなるとインバ−タ回路Ｎ１の出
力信号はロウレベルとなり、Ｎ型ＭＯＳＦＥＴ Ｑ６に
は制御電圧Ｖｃに従ったドレイン電流Ｉｕｐが流され
る。同様にＮ型ＭＯＳＦＥＴ Ｑ７のソ−スはインバ−
タ回路Ｎ３の出力端子に結合され、位相差信号ｄｏｗｎ
がハイレベルとなるとインバ−タ回路Ｎ３の出力電圧は
ハイレベルとなり、Ｎ型ＭＯＳＦＥＴ Ｑ７はドレイン
電流Ｉｄｏｗｎを流さない。位相差信号ｄｏｗｎがロウ
レベルとなるとインバ−タ回路Ｎ３の出力電圧はロウレ
ベルとなり、Ｎ型ＭＯＳＦＥＴ Ｑ７には制御電圧Ｖｃ
に従ったドレイン電流Ｉｄｏｗｎが流される。これによ
ってＮ型ＭＯＳＦＥＴＱ６，Ｑ７のドレイン電流Ｉｕ
ｐ、Ｉｄｏｗｎは位相差信号ｕｐ、ｄｏｗｎによって制
御される。

【００２７】一方、位相差信号ｕｐがロウレベルとされ
てインバ−タ回路Ｎ１の出力電圧がハイレベルになって
いるとき、Ｎ型ＭＯＳＦＥＴＱ３はドレイン電流Ｉｕ
ｐ’を流さない。また、位相差信号ｕｐがハイレベルと
なりインバ−タ回路Ｎ１の出力電圧がロウレベルとされ
ると、Ｎ型ＭＯＳＦＥＴ Ｑ３にはバイアス電圧Ｖｂに
従ったドレイン電流Ｉｕｐ’が流される。同様にＮ型Ｍ
ＯＳＦＥＴ Ｑ４は、位相差信号ｄｏｗｎがハイレベル
となりインバ−タ回路Ｎ３の出力電圧がハイレベルとさ
れているときはドレイン電流Ｉｄｏｗｎ’を流さない。
そして、位相差信号ｄｏｗｎがロウレベルとなりインバ
−タ回路Ｎ３の出力電圧がロウレベルとされるとＭＯＳ
ＦＥＴ Ｑ４にはバイアス電圧Ｖｂに従ったドレイン電
流Ｉｄｏｗｎ’が流される。このようにして、Ｎ型ＭＯ
ＳＦＥＴＱ３，Ｑ４のドレイン電流Ｉｕｐ’、Ｉｄｏｗ
ｎ’は、位相比較器ＰＣＦからの位相差信号ｕｐ及びｄ
ｏｗｎによって制御される。

【００２８】Ｐ型ＭＯＳＦＥＴ Ｑ９のドレイン電流Ｉ
ｍの値は、上記Ｎ型ＭＯＳＦＥＴＱ３〜Ｑ８のドレイン
電流Ｉｃ、Ｉｕｐ、Ｉｄｏｗｎ、Ｉｃ’、Ｉｕｐ’、Ｉ
ｄｏｗｎ’の合計値となる。また前述のようにダイオ−
ド形態とされるため、ドレイン電流Ｉｍによってそのド
レイン電圧すなわちバイアス電圧Ｖｐの電圧値が決定さ
れる。Ｐ型ＭＯＳＦＥＴ Ｑ９のドレイン電流Ｉｍは、
電流ミラ−形態とされるＰ型ＭＯＳＦＥＴ Ｑ１０に伝
達され、さらにダイオ−ド形態とされるＮ型ＭＯＳＦＥ
Ｔ Ｑ１１に伝達され、そのドレイン電圧によってバイ
アス電圧Ｖｎの電圧値が決定される。これにより、バイ
アス電圧Ｖｎの回路の接地電圧に対する絶対値は、バイ
アス電圧Ｖｐと同様にＰ型ＭＯＳＦＥＴ Ｑ９のドレイ
ン電流Ｉｍに従って制御されるのもとなる。

【００２９】上記のように、Ｐ型ＭＯＳＦＥＴ Ｑ９の
ドレイン電流Ｉｍは、ル−プフィルタＬＦから供給され
る制御電圧Ｖｃによって連続的に制御されるとともに、
位相差信号ｕｐ及びｄｏｗｎに従って一時的に変化され
る。またバイアス電圧Ｖｂによって決まる所定のバイア
ス成分を含む。すなわちＰＬＬ回路が位相ロック状態に
あると、位相差信号ｕｐ及びｄｏｗｎはいずれもロウレ
ベルとされる。従って、Ｐ型ＭＯＳＦＥＴ Ｑ９のドレ
イン電流Ｉｍは、 Ｉｍ＝Ｉｃ＋Ｉｃ’＋Ｉｄｏｗｎ＋Ｉｄｏｗｎ’ となる。

【００３０】入力基本クロック信号Φ１の位相が基本ク
ロック信号Φ２の位相よりも進んで、位相差信号ｕｐが
一時的にハイレベルとなると、Ｎ型ＭＯＳＦＥＴ Ｑ３
及びＱ６のドレイン電流Ｉｕｐ、Ｉｕｐ’が追加され、
Ｐ型ＭＯＳＦＥＴ Ｑ９のドレイン電流Ｉｍは、 Ｉｍ＝Ｉｃ＋Ｉｃ’＋Ｉｄｏｗｎ＋Ｉｄｏｗｎ’＋Ｉｕ
ｐ＋Ｉｕｐ’ となる。

【００３１】逆に、入力基本クロック信号Φ１の位相が
基本クロック信号Φ２の位相よりも遅れて、位相差信号
ｄｏｗｎが一時的にハイレベルとなると、Ｎ型ＭＯＳＦ
ＥＴＱ４、及びＱ７のドレイン電流Ｉｄｏｗｎ、Ｉｄｏ
ｗｎ’が停止され、Ｐ型ＭＯＳＦＥＴＱ９のドレイン電
流Ｉｍは、 Ｉｍ＝Ｉｃ＋Ｉｃ’ となる。

【００３２】つまり、入力基本クロック信号Φ１と基本
クロック信号Φ２との間に、位相差が生じ位相差信号ｕ
ｐ及びｄｏｗｎが一時的にハイレベルになると、Ｐ型Ｍ
ＯＳＦＥＴ Ｑ９のドレイン電流Ｉｍが、Ｎ型ＭＯＳＦ
ＥＴＱ３及びＱ６のドレイン電流Ｉｕｐ、Ｉｕｐ’分だ
け多くまたはＮ型ＭＯＳＦＥＴＱ４及びＱ７のドレイン
電流Ｉｄｏｗｎ、Ｉｄｏｗｎ’だけ少なくされる。そし
て、Ｐ型ＭＯＳＦＥＴＱ９のドレイン電流Ｉｍが変化さ
れることで、バイアス電圧Ｖｐ及びＶｎの電圧値が変化
される。

【００３３】その結果、電圧制御発振回路ＶＣＯの発振
周波数が一時的に高くまたは低くされ基本クロック信号
Φ２の位相が一時的に制御される。言うまでもなく、上
記のように電圧制御発振回路ＶＣＯの発振周波数が位相
差信号ｕｐ及びｄｏｗｎに従って直接的に制御されるの
と合わせて、ループフィルタＬＦから出力される制御電
圧Ｖｃが位相差信号ｕｐ及びｄｏｗｎのパルス幅に応じ
て高くまたは低くされる。これによりＮ型ＭＯＳＦＥＴ
Ｑ６〜８のドレイン電流Ｉｃ、Ｉｕｐ、Ｉｄｏｗｎが連
続的に制御され、その結果、電圧制御発振回路ＶＣＯの
発振周波数が連続的に制御されるものとなる。

【００３４】ところで、この実施例では、上記電流ミラ
−回路に流れる電流値を可変にするためＰ型ＭＯＳＦＥ
Ｔ Ｑ２４が設けられており、このＭＯＳＦＥＴ Ｑ２
４は、そのゲ−ト及びドレインが共通結合されることに
よってダイオ−ド形態とされ、このＭＯＳＦＥＴ Ｑ２
４を選択動作させるためのＣＭＯＳスイッチＳ１を介し
て上記ＭＯＳＦＥＴ Ｑ３〜Ｑ８の共通ドレインに接続
されている。上記ＣＭＯＳスイッチＳ１は、例えばエー
ジング装置から供給される制御信号ＡＧＥにより前記入
力基準クロック信号切り替え回路ＣＳＴと連動して、オ
ン、オフされる。例えば図示されていないが、ディジタ
ル電話交換システムからクロックが供給される場合その
周波数は例えば通常状態で２ＭＨｚとされ、ＬＳＩ単体
でのエ−ジング試験時は２５６ＫＨｚとされ、ＰＬＬ回
路の出力周波数は２ＭＨｚ入力時に３２ＭＨｚ、２５６
ＫＨｚ入力時に４ＭＨｚとなる。

【００３５】制御信号ＡＧＥがロウレベルにされると、
入力基本クロック信号切り替え回路ＣＳＴは入力基本ク
ロック信号２ＭＨｚを選択し、これと連動してＣＭＯＳ
スイッチＳ１はオフ状態となる。従って、電圧制御発振
回路ＶＣＯの回路定数を適当に設定することで上述した
ＰＬＬ回路の一連の動作を行い、入力基準クロック信号
２ＭＨｚ入力時に対応する電圧制御発振回路ＶＣＯの出
力信号を取り出すことが可能で、しかも最適な制御電圧
Ｖｃに対する電圧制御発振回路ＶＣＯの出力周波数特性
（ＶＣＯ特性）を設定できる。

【００３６】図５に入力信号ＡＧＥがロウレベルにされ
た場合のＶＣＯ特性及び入力信号ＡＧＥにハイレベルが
入力した場合のＶＣＯ特性のグラフの一例を示す。ここ
でｕｐ状態、ｈｏｌｄ状態、ｄｏｗｎ状態は、上述した
位相比較回路から出力される位相差信号ｕｐが常に出力
され続けた状態をｕｐ状態、位相差信号ｄｏｗｎが常に
出力され続けた状態をｄｏｗｎ状態、どちらの信号も出
力されない状態を続けた場合をｈｏｌｄ状態としてい
る。ＰＬＬ回路は上述した動作により、ｕｐ状態、ｈｏ
ｌｄ状態またはｄｏｗｎ状態の出力周波数で出力し、所
定の出力周波数のところでロック状態となる。

【００３７】入力信号ＡＧＥがハイレベルにされると、
入力基準クロック信号切り替え回路ＣＳＴは入力基準ク
ロック信号２５６ＫＨｚを選択し、これと連動してＣＭ
ＯＳスイッチＳ１はオン状態となる。ここで、上述した
ようにダイオ−ド形態を形成するＰ型ＭＯＳＦＥＴ Ｑ
２４は、ＣＭＯＳスイッチＳ１がオン状態となることで
上記Ｐ型ＭＯＳＦＥＴ Ｑ３〜Ｑ８の共通ドレインと接
続される。これによって上記Ｎ型ＭＯＳＦＥＴＱ３〜Ｑ
８のドレイン電流Ｉｃ、Ｉｕｐ、Ｉｄｏｗｎ、Ｉｃ’、
Ｉｕｐ’、Ｉｄｏｗｎ’の合成電流は、Ｐ型ＭＯＳＦＥ
Ｔ Ｑ９とＰ型ＭＯＳＦＥＴ Ｑ２４とから供給される
ようになる。

【００３８】これは見かけ上Ｐ型ＭＯＳＦＥＴＱ９のゲ
−ト幅をＰ型ＭＯＳＦＥＴ Ｑ２４のドレイン電流Ｉ
ｍ’に相当した分だけ増加したのと同じ効果がある。そ
のためＮ型ＭＯＳＦＥＴＱ２〜Ｑ８のドレイン電流Ｉ
ｃ、Ｉｕｐ、Ｉｄｏｗｎ、Ｉｃ’、Ｉｕｐ’、Ｉｄｏｗ
ｎ’の合成電流が制御信号ＡＧＥにロウレベルが入力さ
れた状態と同じであれば、上記見かけ上のＰ型ＭＯＳＦ
ＥＴ Ｑ９のゲ−ト電圧すなわちバイアス電圧Ｖｐの電
圧値はＰ型ＭＯＳＦＥＴ Ｑ２４のドレイン電流Ｉｍ’
に対応した分だけ上昇する。

【００３９】上述したようにＰ型ＭＯＳＦＥＴ Ｑ９の
ドレイン電流Ｉｍは、電流ミラ−形態とされるＰ型ＭＯ
ＳＦＥＴ Ｑ１０に伝達され、さらにダイオ−ド形態と
されるＮ型ＭＯＳＦＥＴ Ｑ１１に伝達されてそのドレ
イン電圧によってバイアス電圧Ｖｎの電圧値が決定され
るため、バイアス電圧Ｖｎの回路の接地電圧に対する絶
対値はバイアス電圧Ｖｐに対応して低下する。上記バイ
アス電圧Ｖｐ及びＶｎによって上記リングオシレ−タの
動作電流が制御さるため、バイアス電圧Ｖｐの上昇及び
Ｖｎの電圧低下は電圧制御発振回路ＶＣＯの出力周波数
を低下させる。従って、図６に示すように入力信号ＡＧ
Ｅにロウレベルが入力時のＶＣＯ特性に対し、低周波側
にシフトしたＶＣＯ特性となる。つまり、この特性を利
用し、Ｐ型ＭＯＳＦＥＴ Ｑ２４のドレイン電流Ｉｍ’
すなわちＰ型ＭＯＳＦＥＴ Ｑ２４のＷ／Ｌを適当に設
定することで、ＶＣＯ特性の傾きΔｆ／ΔＶｃを急峻に
しなくても２５６ＫＨｚのような周波数の入力基準クロ
ック信号に対しても最適なＶＣＯ特性で電圧制御発振回
路ＶＣＯを発振動作させることが可能となる。

【００４０】以上のように、この実施例のＰＬＬ回路
は、その電圧制御発振回路ＶＣＯの制御電流を流す電流
ミラ−回路の電流値を外部からの制御信号により変化さ
せることで単一の電圧制御発振回路で複数のＶＣＯ特性
を持たせることが可能となり、入力基本クロックの周波
数に対応して電流ミラ−回路に流れる電流を変化させる
ことで、常に入力基本クロックに最適なＶＣＯ特性で発
振動作させることができるようになる。

【００４１】また、これによって、エージング試験に際
しては、通常動作時よりも低い周波数のクロック信号に
よりしかもそれに最適のＶＣＯ特性にてＰＬＬ回路を発
振動作させて、ＰＬＬ回路全体のエージング試験を行う
ことができるようになるという効果がある。すなわち、
電流ミラー回路の電流値を切り替えることなく入力基本
クロックの周波数のみ切り替えると、ＶＣＯ特性が周波
数領域から外れ、位相差に従った電流制御用のＭＯＳＦ
ＥＴ Ｑ３〜Ｑ８が本来の動作をしなくなり、これらの
素子のエージング試験が不能になるが、上記実施例にお
いてはＭＯＳＦＥＴ Ｑ３〜Ｑ８を動作させた状態でエ
ージング試験が行えるため回路全体の評価が可能とな
る。

【００４２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、エージングに適するように構成したＰＬ
Ｌ回路の実施例について説明したが、２以上の周波数の
信号が入力されるＰＬＬ回路において、入力信号を切り
換えて動作させる場合にも適用することができる。ま
た、実施例では、定電流用ＭＯＳＦＥＴ Ｑ２４をカレ
ントミラーＭＯＳＦＥＴ Ｑ９と並列に接続している
が、場合によってはＭＯＳＦＥＴ Ｑ２４とそのスイッ
チＳ１をカレントミラーＭＯＳＦＥＴ Ｑ９と直列に接
続するような構成も考えられる。

【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコーデ
ックに内蔵されるＰＬＬ回路に適用したものについて説
明したが、この発明はそれに限定されるものでなく、Ｐ
ＬＬ回路を備えた半導体集積回路一般に利用することが
できる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４５】すなわち本発明は、入力基準クロック信号
の周波数変化に対応してその電圧制御発振回路の制御電
圧対発振周波数特性切り替えることができ、ＰＳＲＲ特
性を劣化させることがなく、入力基準クロック信号の周
波数に対して最適な制御電圧対発振周波数特性で発振動
作することができるとともに、ＰＬＬ回路の引込み時間
及び同期回復時間をともに短縮し、あわせてＰＬＬ回路
を含む伝送系のジッタ総量を低減することができる。

【図面の簡単な説明】

【図１】従来のＰＬＬ回路の一例を示すブロック図であ
る。

【図２】従来のＰＬＬ回路の一例を示す周波数特性図で
ある。

【図３】本発明が適用されたＰＬＬ回路の一例を示すブ
ロック図である。

【図４】本発明が適用されたＰＬＬ回路に含まれるル−
プフィルタの一例を示す回路図である。

【図５】本発明が適用されたＰＬＬ回路のＶＣＯ特性を
示す周波数特性図である。

【図６】本発明が適用されたＰＬＬ回路に含まれる電圧
制御発振器の一例を示す回路図である。

【符号の説明】

ＰＦＣ 位相比較回路、 ＬＦ ル−プフィルタ、 ＶＣＯ 電圧制御発振回路、 ＣＦＤ１ 分周回路、 ＣＴＳ 入力基本クロック信号切り替え回路、 Ｑ１〜Ｑ２４ ＭＯＳＦＥＴ、 Ｎ１〜Ｎ３ インバ−タ回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 制御電流に従ってその発振周波数が制御
   される発振回路と、この発振回路により形成される周波
   数信号と基準周波数信号との位相差に従ったパルス信号
   を形成する位相比較回路と、この位相比較回路の出力パ
   ルス信号を受けるル−プフィルタと、該ル−プフィルタ
   の出力電圧及び上記位相比較回路の出力パルス信号に従
   った電流を形成する第一の電流源回路と、定電圧及び上
   記位相比較回路の出力パルス信号に従った電流を形成す
   る第二の電流源回路とを含み、上記第一及び第二の電流
   源回路の合成電流を電流ミラ−回路に供給して上記発振
   回路の制御電流を制御するように構成されたＰＬＬ回路
   において、上記電流ミラ−回路に流れる電流値を制御信
   号により変更可能な電流制御回路を設け、該電流制御回
   路により制御電流を変えることで上記発振回路の制御電
   圧対発振周波数特性を可変にしたことを特徴とするＰＬ
   Ｌ回路。
2. 【請求項２】 上記電流制御回路は、定電流源回路と、
   上記制御信号に基づいて該定電流回路を上記第一及び第
   二の電流源回路の電流合成点に接続あるいは切断するス
   イッチとにより構成されていることを特徴とする請求項
   １に記載のＰＬＬ回路。
3. 【請求項３】 上記位相比較回路に入力される基準周波
   数信号を切り替える入力信号切り替え回路を備えてなる
   ことを特徴とする請求項１または２に記載のＰＬＬ回
   路。
4. 【請求項４】 制御電流に従ってその発振周波数が制御
   される発振回路と、この発振回路により形成される周波
   数信号と基準周波数信号との位相差に従ったパルス信号
   を形成する位相比較回路と、この位相比較回路の出力パ
   ルス信号を受けるル−プフィルタと、該ル−プフィルタ
   の出力電圧及び上記位相比較回路の出力パルス信号に従
   った電流を形成する第一の電流源回路と、基準電圧及び
   上記位相比較回路の出力パルス信号に従った電流を形成
   する第二の電流源回路とを含み、上記第一及び第二の電
   流源回路の合成電流を電流ミラ−回路に供給して上記発
   振回路の制御電流を制御するようにされたＰＬＬ回路を
   有する半導体集積回路に、上記電流ミラ−回路に流れる
   電流値を制御信号により制御可能な電流制御回路を設
   け、上記位相比較回路には通常動作時よりも低い周波数
   の信号を入力するとともに、上記電流制御回路に外部よ
   り制御信号を供給して上記電流ミラ−回路に流れる電流
   値を変化させ、発振回路の制御電圧対発振周波数特性を
   シフトさせた状態でエージング試験を行うようにしたこ
   とを特徴とする半導体集積回路の試験方法。
5. 【請求項５】 上記電流制御回路を定電流源回路と上記
   制御信号に基づいて該定電流回路を上記第一及び第二の
   電流源回路の電流合成点に接続あるいは切断するスイッ
   チとにより構成し、該スイッチをさせて上記電流ミラー
   回路に流れる電流を減少させた状態でエージング試験を
   行うようにしたことを特徴とする請求項４に記載の半導
   体集積回路の試験方法。