JP4680301B2 - Ｐｌｌバーンイン回路および半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に内蔵され、ループフィルタが外付けされたアナログＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）において、その電圧制御発振器（ＶＣＯ）の簡易なテストを行う際に用いる回路および発振回路を内蔵した半導体集積回路に関するものであり、より詳しくは、その制御入力電圧に関わらず下限電流を流さない、即ち、自走発振しないタイプの電圧制御発振器のバーンインテストを実施する際に使用する回路に関するものである。

図１６に示すように、システムクロックなどを生成するＰＬＬは、位相比較器（ＰＦＤ）８−１、チャージポンプ（ＣＰ）８−２、ループフィルタ（ＦＩＬ）８−３、電圧制御発振器（ＶＣＯ）８−４、フィードバック分周器（ＤＩＶ）８−５などからなり、基準クロック信号とフィードバック分周器の出力信号との位相をそろえることで、所望の周波数を作り出す周波数逓倍器として動作するものである。

このＰＬＬの動作は次のようになる。即ち、外部から入力された基準クロック信号ＲＣＬは、位相比較器８−１によりフィードバック分周器８−５の出力信号との位相比較が行われ、チャージポンプ８−２によりその位相比較結果に応じた信号が出力される。この位相比較結果に応じた信号は、ループフィルタ８−３によりその高域成分がカットされ、電圧制御発振器８−４に制御電圧として出力される。この制御電圧が印加されると電圧制御発振器８−４はその制御電圧の大きさに応じた周波数の信号を発振し、これを逓倍出力信号ＯＵＴとして外部に出力するとともに、フィードバック分周器８−５に出力する。フィードバック分周器８−５は、電圧制御発振器８−４からの逓倍出力信号ＯＵＴを分周し、その出力信号を位相比較器８−１に向けて出力する。

このようなＰＬＬに用いられる電圧制御発振器８−４は、例えば図１７に示すように、ループフィルタ８−３の出力電圧ＶＣを電流に変換する電圧電流変換トランジスタ９−１と、この電圧電流変換トランジスタ９−１により電圧から変換された電流をコピーするカレントミラー回路９−２と、奇数段のインバータがリング状に接続され、カレントミラー回路９−２から出力された電流の値にほぼ比例した周波数で発振するリングオシレータ９−３とからなり、ループフィルタ８−３の出力電圧ＶＣに応じた周波数の信号を出力する。

即ち、電圧電流変換トランジスタ９−１のゲートに印加された制御電圧ＶＣは、電圧電流変換トランジスタ９−１によりその電圧の大きさに応じた電流に変換される。この電流はカレントミラー回路９−２により、このカレントミラー回路９−２を構成する１対のトランジスタ９−２ａ，９−２ｂのサイズの比に応じた値の電流に変換される。即ち、予めトランジスタ９−２ａ，９−２ｂを形成する際に、そのトランジスタのサイズを決定しておくことで、電圧電流変換トランジスタ９−１が吸い込む電流に比例した電流を、リングオシレータ９−３に制御信号として出力する。

この制御信号はリングオシレータ９−３を構成する奇数個、例えばこの図１７では３個、のインバータ９−３ａ，９−３ｂ，９−３ｃに供給され、各インバータはその制御信号として入力される電流の値が大きいほどその動作速度が上昇するため、制御信号の値に応じて発振周波数が変化する。

すなわち、電圧制御発振器の出力信号周波数は、例えば電圧電流変換トランジスタ９−１がＮＭＯＳトランジスタである場合、図１８に示すように、ループフィルタの出力電圧が０Ｖから１０−１で示す電圧の範囲においては０Ｈｚであり、ループフィルタの出力電圧が、１０−１で示すしきい値電圧を超えると、その超えた電圧に応じて周波数が増加する。

従って、ループフィルタ電圧を制御して電圧制御発振器を発振させるためには、必ず図１８のしきい値電圧１０−１より高い電圧を印加して、電圧制御発振器内のリングオシレータに十分な電流を流す必要があるが、大きな電圧をかけすぎるとリングオシレータに電流が流れすぎて、必要以上に発振周波数が高くなる。また電圧電流変換トランジスタは製造ばらつきの影響を受けやすいため、ループフィルタの電位を調整して電圧制御発振器の発振周波数を細かく制御するのは難しい。

電圧制御発振器のなかには、ループフィルタ電位がしきい値電圧１０−１より低い電圧であっても発振できるように、リングオシレータに下限電流を流す構成になっているものもあるが、下限電流を流すと電圧制御発振器の出力信号のジッタ性能を悪化させることがあるため、ジッタ性能が求められるＰＬＬでは下限電流を流さない電圧制御発振器が使用される。

ところで、半導体集積回路は、市場に出荷される前にバーンインテストが行われる場合がある。バーンインテストは、いわゆる初期不良品、即ち、不良品発生率が高くなる使用開始直後の半導体集積回路の不良品、を除く目的で行われ、出荷前にあらかじめ半導体集積回路に負荷をかけておくことで初期不良の個体を選別し取り除くものである。

バーンインテストは、コスト削減のため組み立て前のウエハレベルで実施することが求められるが、ウエハレベルでは半導体集積回路に外付け部品をつけてテストを行うことは出来ない。従ってＰＬＬのループフィルタが外付け部品で構成される場合、ＰＬＬ回路とループフィルタとを接続した状態でのバーンインテストを行うことができない。

そこで、従来は、図１９に示すように、電圧制御発振器８−４の入力端子に例えば抵抗Ｒ１ないしＲ４からなる分圧抵抗３０により作成した分圧電圧をセレクタ４０で選択して印加することで電圧制御発振器８−４を発振させる方法（例えば特許文献１）や、図２０に示すように、ＶＣＯ８−４の内部に２つのスイッチ５０ａ，５０ｂからなるセレクタ５０を設け、このセレクタ５０の制御入力ＳＣＩにより、本来のＶＣＯ８−４の出力信号に代えて外部から入力したパルスＯＰを選択し、これをそのままＶＣＯ８−４出力から出力することで（例えば特許文献２）、ＰＬＬのバーンインテストを行っていた。

特開平９−５３９８号公報（図１） 特開平１０−６５５２５号公報（図２）

ところで、半導体集積回路に内蔵されるものではあるが、ループフィルタが外部部品で構成されるＰＬＬでは、そのバーンインテストを特許文献１に記載の方法で行う場合にはいくつかの問題点がある。

まず、分圧抵抗により生成した分圧電圧を電圧制御発振器に与える場合、その分圧電圧が、抵抗素子のばらつき等により電圧制御発振器が発振しない値の電圧になる場合や、電圧制御発振器の発振周波数が高くなりすぎる値の電圧となる場合が考えられる。また、電圧制御発振器に入力する電圧を作る際に複数の抵抗素子を用いるが、半導体集積回路に抵抗素子を形成すると集積回路内に占める面積が大きくなりコストが増加する。

次に、特許文献２に記載の方法により半導体集積回路外部からパルスを入力する場合、電圧制御発振器より後段のブロックには信号が伝播するのでバーンインテストの効果が望めるが、電圧制御発振器自体は発振しないので、バーンインテストの効果が望めない。

本発明は、上記のような課題を踏まえることでなされたもので、ループフィルタについては外部部品で構成される、半導体集積回路内蔵のＰＬＬに対し、最適な周波数でのバーンインテストを行うことが可能なＰＬＬバーンイン回路および半導体集積回路を提供することを課題とする。

上記課題を解決するために、本発明の請求項１にかかるＰＬＬバーンイン回路は、半導体集積回路に内蔵された位相同期ループ回路（以下、ＰＬＬと称す）を構成する電圧制御発振器における、そのゲート端子に印加された電圧を電流に変換する電圧電流変換トランジスタに、バーンイン用の電圧を印加するＰＬＬバーンイン回路において、一端が第１の電源に接続された電流源と、前記電圧電流変換トランジスタと同じ極性を有するとともに、ドレイン端子が前記電流源の他端に接続されソース端子が第２の電源に接続された第１のトランジスタと、前記電圧制御発振器のゲート端子の電位と、前記第１のトランジスタのゲート端子の電位およびドレイン（あるいはソース）端子の電位とをＰＬＬバーンイン時に等しくし、通常動作時に前記電圧電流変換トランジスタのゲート端子を高インピーダンスにする電位切り替え手段とを備え、バーンインテスト時は、第１のトランジスタをダイオード接続にして電圧電流変換トランジスタのゲート端子と第１のトランジスタのゲート端子とを接続することで、電圧制御発振器内のリングオシレータに流れる電流を、電流源が流す電流及び電圧電流変換トランジスタと第１のトランジスタのサイズ比で決めることができる。

これにより、電圧制御発振器に入力する電圧のばらつきや、電圧制御発振器内の電圧電流変換トランジスタのばらつきの影響をほとんど受けることなく、適切な周波数でバーンインテストを行うことができる。また、通常動作時は前記電圧電流変換トランジスタのゲート端子が高インピーダンス状態になることで、付加したＰＬＬバーンイン回路の影響を受けずに電圧制御発振器を動作させることができる。

また、上記課題を解決するために、本発明の請求項２にかかるＰＬＬバーンイン回路は、請求項１に記載のＰＬＬバーンイン回路において、前記電位切り替え手段は、前記第１のトランジスタのゲート端子とドレイン端子との間を接続するダイオード接続経路と、前記第１のトランジスタのゲート端子と前記電圧電流変換トランジスタのゲート端子との間を高インピーダンス状態と接続状態との間で切り替えるスイッチ素子とを有するようにしたものである。

これにより、通常動作時は電圧電流変換トランジスタのゲート端子と第１のトランジスタのゲート端子間を、スイッチ素子を用いて高インピーダンス状態にすることで制御入力端子を高インピーダンス状態にしてＰＬＬバーンイン回路を電圧制御発振器から切り離し、またバーンインテスト時は、電圧電流変換トランジスタのゲート端子と第１のトランジスタのゲート端子とを接続することで、電圧制御発振器内のリングオシレータに流れる電流を、電流源が流す電流及び電圧電流変換トランジスタと第１のトランジスタのサイズ比で決めることができる。

また、上記課題を解決するために、本発明の請求項３にかかるＰＬＬバーンイン回路は、請求項１に記載のＰＬＬバーンイン回路において、前記電位切り替え手段は、前記第１のトランジスタのゲート端子とドレイン端子との間を、高インピーダンス状態と接続状態との間で切り替えるスイッチ素子とを有するようにしたものである。

これにより、通常動作時は電圧電流変換トランジスタのドレイン端子と第１のトランジスタのゲート端子間を、スイッチ素子を用いて高インピーダンス状態にすることで電圧電流変換トランジスタのゲート端子を高インピーダンス状態にし、ＰＬＬバーンイン回路を電圧制御発振器から切り離すことができ、また、バーンインテスト時は、第１のトランジスタのゲート端子とドレイン端子とを接続することで、電圧制御発振器内のリングオシレータに流れる電流を、電流源が流す電流及び電圧電流変換トランジスタと第１のトランジスタのサイズ比で決めることができる。

また、上記課題を解決するために、本発明の請求項４にかかるＰＬＬバーンイン回路は、請求項１に記載のＰＬＬバーンイン回路において、前記電位切り替え手段は、前記第１のトランジスタのゲート端子とドレイン端子との間を接続するダイオード接続経路と、該第１のトランジスタのソース端子と前記第２の電源との間を高インピーダンス状態と接続状態との間で切り替えるスイッチ素子とよりなるようにしたものである。

これにより、通常動作時は第１のトランジスタのソース端子と第２の電源の間を、スイッチ素子を用いて高インピーダンス状態にすることで制御入力端子を高インピーダンス状態にし、ＰＬＬバーンイン回路を電圧制御発振器から切り離すことができ、またバーンインテスト時は、第１のトランジスタのソース端子と第２の電源を接続することで、電圧制御発振器内のリングオシレータに流れる電流を、電流源が流す電流及び電圧電流変換トランジスタと第１のトランジスタのサイズ比で決めることができる。

また、上記課題を解決するために、本発明の請求項５にかかるＰＬＬバーンイン回路は、請求項２に記載のＰＬＬバーンイン回路において、前記スイッチ素子に代えて、前記電圧電流変換トランジスタのゲート端子と前記第１のトランジスタのゲート端子との間に、抵抗と、前記スイッチ素子とが互いに直列に接続された直列接続体を備えたものである。

これにより、抵抗はＥＳＤに対して保護素子としての役割を果たすため、第１のトランジスタのＥＳＤに対する耐性を向上させる効果がある。

また、上記課題を解決するために、本発明の請求項６にかかるＰＬＬバーンイン回路は、請求項３または４に記載のＰＬＬバーンイン回路において、前記電圧電流変換トランジスタのゲート端子と前記第１のトランジスタのゲート端子との間に抵抗を挿入したものである。

これにより、抵抗はＥＳＤに対して保護素子としての役割を果たすため、第１のトランジスタのＥＳＤに対する耐性を向上させる効果がある。

また、上記課題を解決するために、本発明の請求項７にかかるＰＬＬバーンイン回路は、 請求項１に記載のＰＬＬバーンイン回路において、前記電流源は抵抗からなるものである。

これにより、抵抗は端子間電圧に比例した電流を発生させることができるため、目標値に近い電流を第１のトランジスタに流すことができる。

また、上記課題を解決するために、本発明の請求項８にかかるＰＬＬバーンイン回路は、 請求項１に記載のＰＬＬバーンイン回路において、前記電流源はトランジスタからなるものとしたものである。

これにより、電流源を抵抗で構成した場合より更に高い精度で電流を制御することができ、バーンイン時に回路にかける負荷の精度を上げることができる。

また、上記課題を解決するために、本発明の請求項９にかかるＰＬＬバーンイン回路は、請求項２ないし請求項４のいずれかに記載のＰＬＬバーンイン回路において、前記電流源は、電流量を調整可能な可変電流源であるものとしたものである。

これにより、電流源の電流量を調整することで、よりバーンインを行うのに適した電流を電圧制御発振器内のリングオシレータに流すことができる。

また、上記課題を解決するために、請求項１０にかかるＰＬＬバーンイン回路は、請求項９に記載のＰＬＬバーンイン回路において、前記電圧制御発振器から出力される信号の周波数をモニタし、該モニタ結果に応じて前記可変電流源の電流量を可変するモニタ回路をさらに備えたものである。

これにより、電圧制御発振器の出力信号をモニタした結果を用いて電流源の電流量を調整することで、バーインテスト時の電圧制御発振器発振周波数による電流量の制御を行うことができる。

また、上記課題を解決するために、請求項１１にかかるＰＬＬバーンイン回路は、請求項２ないし請求項４のいずれかに記載のＰＬＬバーンイン回路において、前記第１のトランジスタはそのトランジスタサイズが可変であり、該第１のトランジスタのトランジスタサイズを可変するトランジスタサイズ可変手段をさらに備えたものである。

これにより、トランジスタサイズ可変手段に応じて第１のトランジスタのサイズを可変にすることで、電圧制御発振器内のリングオシレータに流れる電流量を調整することができ、バーンインテストを行うのに適した電流量に調整することができる。

本発明に係るＰＬＬバーンイン回路は、電圧制御発振器の入力トランジスタと同じ極性のトランジスタをダイオード接続してカレントミラー回路を形成することにより、電圧制御発振器に流れる電流を、電流源が流す電流やトランジスタサイズにより制御するようにしたので、電圧制御発振器内の電圧電流変換トランジスタのばらつきの影響をほとんど受けることなく電圧制御発振器内のリングオシレータに流れる電流を制御することができる。
かつ、電圧制御発振器自体に変更を行う必要はなく、従来のように面積の大きい抵抗素子ではなくトランジスタを用いることで小面積化ができ、コスト削減を行うことが出来る。

これにより、従来技術において発生していた、電圧制御発振器に与える電圧が素子ばらつき等の影響を受けることで、電圧制御発振器が発振しないなどの不具合が生じ、適切なバーンインを行うことが出来ない等の問題を解決できる。

また、本発明に係る半導体集積回路は、電流を発生する電流源からの電流をカレントミラーにより所定の電流量の電流に変換し、テスト時に、前記変換された電流を発振回路に入力して、発振回路が該電流の値に応じた周波数で発振するようにしたので、発振回路内の素子のばらつきの影響をほとんど受けることなく、発振回路に流れる電流を制御することができる。

これにより、従来技術において発生していた、発振回路に与える電圧が素子ばらつき等の影響を受けることで、発振回路が発振しないなどの不具合が生じ、適切なバーンインを行うことが出来ない等の問題を解決できる。

図１は、本発明の実施の形態１によるＰＬＬバーンイン回路を示す回路図である。 図２は、本発明の実施の形態２によるＰＬＬバーンイン回路を示す回路図である。 図３は、本発明の実施の形態３によるＰＬＬバーンイン回路を示す回路図である。 図４は、本発明の実施の形態４によるＰＬＬバーンイン回路を示す回路図である。 図５は、本発明の実施の形態４によるＰＬＬバーンイン回路を示す回路図である。 図６は、本発明の実施の形態４によるＰＬＬバーンイン回路を示す回路図である。 図７は、本発明の実施の形態５によるＰＬＬバーンイン回路を示す回路図である。 図８は、本発明の実施の形態５によるＰＬＬバーンイン回路を示す回路図である。 図９は、本発明の実施の形態５によるＰＬＬバーンイン回路を示す回路図である。 図１０は、本発明の実施の形態６によるＰＬＬバーンイン回路を示す回路図である。 図１１は、本発明の実施の形態６によるＰＬＬバーンイン回路を示す回路図である。 図１２は、本発明の実施の形態６によるＰＬＬバーンイン回路を示す回路図である。 図１３は、本発明の実施の形態７によるＰＬＬバーンイン回路を示す回路図である。 図１４は、本発明の実施の形態７によるＰＬＬバーンイン回路を示す回路図である。 図１５は、本発明の実施の形態７によるＰＬＬバーンイン回路を示す回路図である。 図１６は、本発明を用いるＰＬＬの一般的な形態を示す図である。 図１７は、一般的な電圧制御発振器の形態を示す図である。 図１８は、電圧制御発振器におけるループフィルタ電圧・発振周波数の関係を表す図である。 図１９は、ＰＬＬバーンイン回路の従来例を示す回路図である。 図２０は、ＰＬＬバーンイン回路の従来例を示す回路図である。

以下に、本発明を実施するための最良の形態を示す。

（実施の形態１）
図１は、本発明の実施の形態１によるＰＬＬバーンイン回路を示す。図において、半導体集積回路１００内には、ループフィルタ（ＦＩＬ）８−３を除くＰＬＬ回路２００、即ち、位相比較器（ＰＦＤ）８−１，チャージポンプ（ＣＰ）８−２，フィードバック分周器（ＤＩＶ）８−５，電圧制御発振器（ＶＣＯ）１０が内蔵されるとともに、ＰＬＬバーンイン回路２０が内蔵されている。

半導体集積回路１００内において、電圧制御発振器（図８のＶＣＯ ８−４に相当）１０に接続されるＰＬＬバーンイン回路２０は、電圧制御発振器１０内においてその制御電圧を電流に変換するトランジスタ（電圧電流変換トランジスタ）Ｔｒ１ １１と同じ極性を持つトランジスタ（第１のトランジスタ）Ｔｒ２ １３と、トランジスタＴｒ２ １３のドレイン端子とゲート端子とを結ぶダイオード接続経路１３ａと、電流源Ａ１ １４と、スイッチＳＷ１ １２ａとによって構成される。

即ち、電流源Ａ１ １４の一端は電源（第１の電源）Ｖｃｃ電位に、他端はトランジスタＴｒ２ １３のドレイン端子にそれぞれ接続され、トランジスタＴｒ２ １３のゲート端子はダイオード接続経路１３ａを介してそのドレイン端子及びスイッチＳＷ１ １２ａの一端と接続され、スイッチＳＷ１ １２ａの他端は入力端子１０１を介してＶＣＯ１０内のトランジスタＴｒ１ １１のゲート端子に接続され、トランジスタＴｒ２ １３のソース端子は接地（第２の電源）ＧＮＤ電位に接続される構成となっている。

また、ダイオード接続経路１３ａおよびスイッチ１２ａにより制御端子電圧設定手段３００が構成されている。

さらに、ＰＬＬ２００は、そのループフィルタ８−３が半導体集積回路１００に外付けされている以外は、前述のように、その全ての構成要素、即ち、ＶＣＯ１０、位相比較器８−１、チャージポンプ８−２、フィードバック分周器８−５が半導体集積回路１００に内蔵されている。

次に、動作について説明する。通常動作時はスイッチＳＷ１ １２ａを高インピーダンス状態にして、ＰＬＬ２００の電圧制御発振器１０をＰＬＬバーンイン回路２０から切り離す。一方、ＰＬＬバーンイン時はスイッチＳＷ１ １２ａを導通状態にする。スイッチＳＷ１ １２ａが導通状態とされた場合、トランジスタＴｒ１ １１のゲート端子は、ダイオード接続されたトランジスタＴｒ２ １３のゲート端子と同電位になるため、トランジスタＴｒ１ １１には、トランジスタＴｒ１ １１およびＴｒ２ １３のサイズ比に比例した電流が流れる。例えば、電流源Ａ１ １４の電流が１０μＡ、トランジスタＴｒ１ １１およびＴｒ２ １３のサイズ比が５：２の場合、トランジスタＴｒ１ １１に流れる電流は、１０μＡ×５÷２＝２５μＡとなる。

ここで、図１９に示す回路のように、電圧制御発振器８−４の制御電圧入力端子に、互いに直列接続された複数の抵抗素子Ｒ１ないしＲ４からなる分圧抵抗３０等を用いて作った分圧電圧を、セレクタ４０により選択して与えることで、電圧制御発振器８−４を発振させる場合では、抵抗素子Ｒ１ないしＲ４等の個体差によるばらつきにより、電圧制御発振器の入力電圧にばらつきが生じ、また、トランジスタＴｒ１ １１の個体差によるばらつきによってリングオシレータに流れる電流がばらつくため、電圧制御発振器の発振周波数を所望の周波数に近づけるのが難しくなる。

しかしながら、本実施の形態１によるＰＬＬバーンイン回路の構成によれば、トランジスタＴｒ１ １１に流れる電流を、電流源Ａ１ １４が流す電流とトランジスタＴｒ１ １１およびＴｒ２ １３のサイズ比とで的確に決定することができる。

即ち、スイッチＳＷ１ １２ａが導通状態の場合、トランジスタＴｒ１ １１とトランジスタＴｒ２ １３とはカレントミラー回路を構成し、電流源Ａ１ １４がトランジスタＴｒ２ １３に流す電流に比例する電流をトランジスタＴｒ１ １１に流すことができる。

これにより、トランジスタＴｒ１ １１に流れる電流がばらつくことはなく、素子ばらつき等に影響されることなく適切な電流を電圧制御発振器内のリングオシレータに流すことができ、電圧制御発振器１０の発振周波数を安定化でき、簡単な構成により最適な周波数でのバーンインテストを行うことが可能となる。

このように、本実施の形態１によれば、バーンイン時に電圧制御発振器１０の制御電圧をゲートに受けるトランジスタＴｒ１ １１とともにカレントミラー回路を構成するトランジスタＴｒ２ １３を設け、トランジスタＴｒ１ １１およびＴｒ２ １３のゲート間に設けたスイッチＳＷ１ １２ａを閉じた時にこのトランジスタＴｒ２ １３に電流源Ａ１ １４より定電流を流すようにしたので、素子ばらつき等に影響されることなく適切な定電流を電圧制御発振器内のリングオシレータに流すことができ、バーンインテスト用に付加する回路面積を最小限に抑えた上で、最適な周波数でのバーンインテストを行うことが可能となる。

（実施の形態２）
図２は、本発明の実施の形態２によるＰＬＬバーンイン回路を示す。図において、電圧制御発振器１０に接続されるＰＬＬバーンイン回路２１は、電圧制御発振器１０内においてその制御電圧を電流に変換するトランジスタＴｒ１ １１と同じ極性を持つトランジスタＴｒ２ １３と、トランジスタＴｒ２ １３のドレイン端子とゲート端子とを結ぶダイオード接続経路１３ａと、電流源Ａ１ １４と、ダイオード接続経路１３ａ内に設けられたスイッチＳＷ２ １２ｂとによって構成される。

即ち、電流源Ａ１ １４の一端は電源Ｖｃｃ電位に、他端はトランジスタＴｒ２ １３のドレイン端子に接続され、トランジスタＴｒ２ １３のゲート端子は入力端子１０１を介してトランジスタＴｒ１ １１のゲート端子に接続されるとともに、ダイオード接続経路１３ａ内に設けられたスイッチＳＷ２ １２ｂの一端と接続され、スイッチＳＷ２ １２ｂの他端はトランジスタＴｒ２ １３のドレイン端子に接続され、トランジスタＴｒ２ １３のソース端子は接地ＧＮＤ電位に接続される構成となっている。

この構成は、トランジスタＴＲ１ １１およびＴＲ２ １３のゲート間に設けたスイッチ１２ａに代えて、トランジスタＴＲ１３のダイオード接続経路１３ａ内にスイッチ１２ｂを設けている以外は、実施の形態１と同様である。

次に、動作について説明する。通常動作時はスイッチＳＷ２ １２ｂを高インピーダンス状態にする。一方、ＰＬＬバーンイン時はスイッチＳＷ２ １２ｂを導通状態にする。スイッチＳＷ２ １２ｂが導通状態の場合、トランジスタＴｒ１ １１には、トランジスタＴｒ１ １１およびＴｒ２ １３のサイズ比に比例した電流が流れることにより、電圧制御発振器１０の発振周波数を容易に制御することができる。

即ち、スイッチＳＷ２ １２ｂが導通状態の場合、トランジスタＴｒ１ １１およびトランジスタＴｒ２ １３がカレントミラー回路を構成し、電流源Ａ１ １４がトランジスタＴｒ２ １３に流す電流に比例する電流をトランジスタＴｒ１ １１に流すことができる。

これにより、トランジスタＴｒ１ １１に流れる電流がばらつくことはなく、簡単な構成により電圧制御発振器１０の発振周波数を安定化することが可能となる。

このように、本実施の形態２によれば、バーンイン時に電圧制御発振器１０の制御電圧をゲートに受けるトランジスタＴｒ１１とともにカレントミラー回路を構成するトランジスタＴｒ１２を設けるとともに、トランジスタＴｒ１２のゲート・ドレイン間にスイッチＳＷ２ １２ｂを設け、このスイッチＳＷ２ １２ｂを閉じた時に、このトランジスタＴｒ１２に電流源Ａ１より定電流を流すようにしたので、トランジスタＴｒ１ １１に流れる電流がばらつくことはなく、素子ばらつき等に影響されることなく適切な定電流を電圧制御発振器内のリングオシレータに流すことができ、バーンインテスト用に付加する回路面積を最小限に抑えた上で、最適な周波数でのバーンインテストを行うことが可能となる。

（実施の形態３）
図３は、本発明の実施の形態３によるＰＬＬバーンイン回路を示す。図において、電圧制御発振器１０に接続されるＰＬＬバーンイン回路２２は、電圧制御発振器１０内においてその制御電圧を電流に変換するトランジスタＴｒ１ １１と同じ極性を持つトランジスタＴｒ２ １３と、トランジスタＴｒ２ １３のドレイン端子とゲート端子とを結ぶダイオード接続経路１３ａと、電流源Ａ１ １４と、スイッチＳＷ３ １２ｃとによって構成される。

即ち、電流源Ａ１ １４の一端は電源電位Ｖｃｃに、他端はトランジスタＴｒ２ １３のドレイン端子にそれぞれ接続され、トランジスタＴｒ２ １３のゲート端子はダイオード接続経路１３ａを介してそのドレイン端子と接続されるとともに、入力端子１０１を介してトランジスタＴｒ１ １１のゲート端子と接続され、スイッチＳＷ３ １２ｃの一端はトランジスタＴｒ２ １３のソース端子に、他端は接地電位に接続される構成となっている。

次に動作について説明する。通常動作時はスイッチＳＷ３ １２ｃを高インピーダンス状態にして、電圧制御発振器１０をＰＬＬバーンイン回路２０から切り離す。一方、ＰＬＬバーンイン時はスイッチＳＷ３ １２ｃを導通状態にする。スイッチＳＷ３ １２が導通状態の場合、トランジスタＴｒ１ １１には、トランジスタＴｒ１ １１およびＴｒ２ １３のサイズ比に比例した電流が流れることで、電圧制御発振器１０の発振周波数を容易に制御することができる。

即ち、スイッチＳＷ３ １２ｃが導通状態の場合、トランジスタＴｒ１ １１とトランジスタＴｒ２ １３とはカレントミラー回路を構成し、電流源Ａ１ １４がトランジスタＴｒ２ １３に流す電流に比例する電流をトランジスタＴｒ１ １１に流すことができる。

これにより、トランジスタＴｒ１ １１に流れる電流がばらつくことはなく、簡単な構成により電圧制御発振器１０の発振周波数を安定化することが可能となる。

このように、本実施の形態３によれば、バーンイン時に電圧制御発振器１０の制御電圧をゲートに受けるトランジスタＴｒ１ １１とともにカレントミラー回路を構成するトランジスタＴｒ２ １３を設けるとともに、トランジスタＴｒ２ １３のソースと接地電位間にスイッチＳＷ３ １２ｃを設け、このスイッチＳＷ３ １２ｃを閉じることによりトランジスタＴｒ２ １３に電流源Ａ１ １４より定電流を流すようにしたので、素子ばらつき等に影響されることなく適切な定電流を電圧制御発振器内のリングオシレータに流すことができ、バーンインテスト用に付加する回路面積を最小限に抑えた上で、最適な周波数でのバーンインテストを行うことが可能となる。

（実施の形態４）
図４は、本発明の実施の形態４によるＰＬＬバーンイン回路を示す。図において、電圧制御発振器１０に接続されるＰＬＬバーンイン回路２３は、電圧制御発振器１０内においてその制御電圧を電流に変換するトランジスタＴｒ１ １１と同じ極性を持つトランジスタＴｒ２ １３と、トランジスタＴｒ２ １３のドレイン端子とゲート端子とを結ぶダイオード接続経路１３ａと、電流源Ａ１ １４と、スイッチＳＷ１ １２ａと、抵抗１５とによって構成される。

即ち、電流源Ａ１ １４の一端は電源Ｖｃｃ電位に、他端はトランジスタＴｒ２ １３のドレイン端子にそれぞれ接続され、トランジスタＴｒ２ １３のゲート端子はダイオード接続経路１３ａを介してそのドレイン端子に接続されるとともに、スイッチＳＷ１ １２ａの一端と接続され、スイッチＳＷ１ １２ａの他端は抵抗１５および入力端子１０１を介してトランジスタＴｒ１ １１のゲート端子に接続され、トランジスタＴｒ２ １３のソース端子は接地ＧＮＤ電位に接続される構成となっている。

この構成は、スイッチＳＷ１ １２ａとトランジスタＴｒ１ １１のゲート端子との間に、スイッチＳＷ１ １２ａとともに直列接続体２３ａを形成する抵抗１５を設けている以外は実施の形態１と同様である。

次に動作について説明する。通常動作時はスイッチＳＷ１ １２ａを高インピーダンス状態に、ＰＬＬバーンイン時はスイッチＳＷ１ １２ａを導通状態にする。スイッチＳＷ１ １２ａが導通状態の場合、実施の形態１と同様、トランジスタＴｒ１ １１には、トランジスタＴｒ１ １１およびＴｒ２ １３のサイズ比に比例した電流が流れる。また、スイッチＳＷ１ １２ａとトランジスタＴｒ１ １１のゲート端子との間に抵抗１５を設けたことで、半導体集積回路入出力ピンからのＥＳＤ（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ; 静電気放電）の影響を低減することができ、ＥＳＤへの耐性強化、トランジスタＴｒ２の面積削減等の効果を得ることができる。

このように、本実施の形態４によれば、バーンイン時に電圧制御発振器１０の制御電圧をゲートに受けるトランジスタＴｒ１ １１とともにカレントミラー回路を構成するトランジスタＴｒ２ １３を設けるとともに、トランジスタＴｒ１ １１およびＴｒ２ １３のゲート間にスイッチＳＷ１ １２ａを設け、このスイッチＳＷ１ １２ａを閉じることにより、カレントミラー回路を構成するトランジスタＴｒ２ １３に電流源Ａ１ １４より定電流を流すようにしたので、素子ばらつき等に影響されることなく適切な定電流を電圧制御発振器内のリングオシレータに流すことができ、バーンインテスト用に付加する回路面積を最小限に抑えた上で、最適な周波数でのバーンインテストを行うことが可能となる。

また、スイッチ１２ａの他端と電圧制御発振器１０の入力端子との間に抵抗１５を挿入したので、ＶＣＯを搭載する半導体集積回路の入出力ピンからのＥＳＤの影響を軽減することが可能となる。

なお、半導体集積回路における面積増が問題にならない場合は、抵抗を省略するとともに、トランジスタＴｒ１ １１に代えてＥＳＤ対応トランジスタを使用するようにしてもよい。
また、スイッチ１２ａと抵抗１５とは、その接続順序が逆であってもよい。

さらに、図５，図６に示すように、スイッチ１２ｂ，１２ｃを、実施の形態２，３のように、ダイオード接続経路１３ａ中，あるいはトランジスタＴｒ２ １３のソース端子と接地ＧＮＤ電位との間に設けるようにしてもよい。

（実施の形態５）
図７は、本発明の実施の形態５によるＰＬＬバーンイン回路を示す。図において、電圧制御発振器に接続されるＰＬＬバーンイン回路２４は、電圧制御発振器１０内においてその制御電圧を電流に変換するトランジスタＴｒ１ １１と同じ極性を持つトランジスタＴｒ２ １３と、トランジスタＴｒ２ １３のドレイン端子とゲート端子とを結ぶダイオード接続経路１３ａと、抵抗ＲＡ１ １５ａと、スイッチＳＷ１ １２ａと、抵抗Ｒ１ １５とによって構成される。

即ち、抵抗ＲＡ１ １５ａの一端は電源Ｖｃｃ電位に、他端はトランジスタＴｒ２ １３のドレイン端子にそれぞれ接続され、トランジスタＴｒ２ １３のゲート端子はダイオード接続経路１３ａを介してそのドレイン端子に接続されるとともにスイッチＳＷ１ １２ａの一端と接続され、スイッチＳＷ１ １２ａの他端は抵抗Ｒ１ １５および入力端子１０１を介してトランジスタＴｒ１ １０のゲート端子に接続され、トランジスタＴｒ２ １３のソース端子は接地電位に接続される構成となっている。

この構成は、スイッチＳＷ１ １２ａとトランジスタＴｒ１ １１のゲート端子との間に、スイッチＳＷ１ １２ａとともに直列接続体２４ａを形成する抵抗１５を設けるとともに、電流源Ａ １４に代えて抵抗ＲＡ１ １５ａを設けている以外は実施の形態１と同様である。

次に動作について説明する。通常動作時はスイッチＳＷ１ １２ａを高インピーダンス状態に、ＰＬＬバーンイン時はスイッチＳＷ１ １２ａを導通状態にする。

スイッチＳＷ１ １２ａが導通状態の場合、トランジスタＴｒ２ １３には抵抗ＲＡ１ １５ａの抵抗値の大きさと、抵抗ＲＡ１ １５ａの両端にかかる電圧とで決まる電流が流れるため、電圧制御発振器１０内のリングオシレータに流れる電流は、抵抗ＲＡ１ １５ａの大きさとトランジスタＴｒ１ １１およびＴｒ２ １３のサイズ比とで決めることができる。

即ち、スイッチＳＷ１ １２ａが導通状態の場合、トランジスタＴｒ１ １１とトランジスタＴｒ２ １３とはカレントミラー回路を構成し、電流源Ａ１ １４がトランジスタＴｒ２ １３に流す電流に比例する電流をトランジスタＴｒ１ １１に流すことができる。

これにより、トランジスタＴｒ１ １１に流れる電流がばらつくことはなく、簡単な構成により電圧制御発振器１０の発振周波数を安定化することが可能となる。

このように、本実施の形態５によれば、バーンイン時に電圧制御発振器１０の制御電圧をゲートに受けるトランジスタＴｒ１１とともにカレントミラー回路を構成するトランジスタＴｒ１２を設けるとともに、トランジスタＴｒ１ １１およびＴｒ２ １３のゲート間にスイッチＳＷ１ １２ａを設け、このスイッチＳＷ１ １２ａを閉じることにより、トランジスタＴｒ１２に抵抗ＲＡ１ １５ａより定電流を流すようにしたので、トランジスタＴｒ１ １１に流れる電流がばらつくことはなく、素子ばらつき等に影響されることなく適切な電流を電圧制御発振器内のリングオシレータに流すことができ、バーンインテスト用に付加する回路面積を最小限に抑えた上で、最適な周波数でのバーンインテストを行うことが可能となる。

また、スイッチ１２ａの他端とＶＣＯ１０の入力端子との間に抵抗１５を挿入するようにしたので、ＶＣＯを搭載する半導体集積回路の入出力ピンからのＥＳＤの影響を軽減することが可能となる。

なお、抵抗ＲＡ１ １５ａは、トランジスタＴｒ１と異なる極性のトランジスタをダイオード接続することで構成することも可能である。

また、図８，図９に示すように、スイッチ１２ｂ，１２ｃを、実施の形態２，３のように、ダイオード接続経路１３ａ中に、あるいはトランジスタＴｒ２ １３のソース端子と接地ＧＮＤ電位との間に設けるようにしてもよい。

さらに、実施の形態１ないし４においても、電流源１４に代えて抵抗ＲＡ１ １５ａを設けるようにしてもよく、本実施の形態５と同様の効果を奏する。

（実施の形態６）
図１０は、本発明の実施の形態６によるＰＬＬバーンイン回路を示す。図において、電圧制御発振器１０に接続されるＰＬＬバーンイン回路２５は、電圧制御発振器１０内においてその制御電圧を電流に変換するトランジスタＴｒ１ １１と同じ極性を持つトランジスタＴｒ２ １３と、トランジスタＴｒ２ １３のドレイン端子とゲート端子とを結ぶダイオード接続経路１３ａと、可変電流源Ａ２ １４ａと、スイッチＳＷ１ １２ａと、抵抗Ｒ１ １５と、電圧制御発振器１０の出力信号をモニタし、その発振周波数に応じた結果をディジタル信号で出力するモニタ回路１６とによって構成される。

即ち、可変電流源Ａ２ １４ａの一端は電源電位Ｖｃｃに、他端はトランジスタＴｒ２ １３のドレイン端子に接続され、トランジスタＴｒ２ １３のゲート端子はダイオード接続経路１３ａを介してそのドレイン端子に接続されるとともに、スイッチＳＷ１ １２ａの一端と接続され、スイッチＳＷ１ １２ａの他端は抵抗Ｒ１ １５および入力端子１０１を介して電圧制御発振器１０内でその制御電圧を電流に変換するトランジスタＴｒ１ １１のゲート端子に接続され、トランジスタＴｒ２ １３のソース端子は接地電位に接続され、モニタ回路１６は電圧制御発振器１０が発振する出力信号の発振周波数をモニタした結果に応じて可変電流源Ａ２ １４ａが流す電流の大きさを制御する。

次に動作について説明する。通常動作時はスイッチＳＷ１ １２ａを高インピーダンス状態に、ＰＬＬバーンイン時はスイッチＳＷ１ １２ａを導通状態にすることで動作を切り替える。スイッチＳＷ１ １２ａが導通状態の場合、トランジスタＴｒ２ １３には可変電流源Ａ２ １４ａで決まる電流が流れるため、電圧制御発振器１０内のリングオシレータには、可変電流源Ａ２ １４ａが流す電流と、トランジスタＴｒ１ １１およびＴｒ２ １３のサイズ比とで決まる電流が流れる。モニタ回路１６は電圧制御発振器１０の出力信号ＯＵＴの発振周波数をモニタし、モニタした結果に応じて可変電流源Ａ２ １４ａが流す電流を制御することで、バーンインテスト時における電圧制御発振器の出力信号周波数を適切な値に設定することが可能となる。

このように、本実施の形態６によれば、バーンイン時に電圧制御発振器１０の制御電圧をゲートに受けるトランジスタＴｒ１ １１とともにカレントミラー回路を構成するトランジスタＴｒ２ １３を設けるとともに、トランジスタＴｒ１ １１およびＴｒ２ １３の間にスイッチＳＷ１ １２ａを設け、スイッチＳＷ１ １２ａを閉じることでこのトランジスタＴｒ２ １３に可変電流源Ａ２ １４ａより電流値が可変な定電流を流すようにしたので、トランジスタＴｒ１ １１に流れる電流がばらつくことはなく、素子ばらつき等に影響されずに適切な電流を電圧制御発振器内のリングオシレータに流すことができ、バーンインテスト用に付加する回路面積を最小限に抑えた上で、最適な周波数でのバーンインテストを行うことが可能となる。

また、スイッチ１２ａとＶＣＯ１０の入力端子との間に抵抗１５を挿入するようにしたので、ＶＣＯを搭載する半導体集積回路の入出力ピンからのＥＳＤの影響を軽減することが可能となる。

なお、図１１，図１２に示すように、スイッチ１２ｂ，１２ｃを、実施の形態２，３のように、ダイオード接続経路１３ａ中，あるいはトランジスタＴｒ２ １３のソース端子と接地ＧＮＤ電位間に設けるようにしてもよい。

また、実施の形態１ないし４においても電流源１４に代えて可変電流源１４ａおよびモニタ回路１６を設けてもよく、本実施の形態６と同様の効果を奏する。

（実施の形態７）
図１３は、本発明の実施の形態７によるＰＬＬバーンイン回路を示す。図において、電圧制御発振器１０に接続されるＰＬＬバーンイン回路２６は、電圧制御発振器１０の電圧を電流に変換するトランジスタＴｒ１ １１と同じ極性を持ち、制御入力端子からの入力によってトランジスタサイズを変更することができるトランジスタＴｒ２ １３０と、トランジスタＴｒ２ １３０のドレイン端子とゲート端子とを結ぶダイオード接続経路１３０ａと、電流源Ａ１ １４と、スイッチＳＷ１ １２ａと、抵抗Ｒ１ １５と、トランジスタＴｒ２ １３０のサイズを可変する制御を行う制御回路（トランジスタサイズ可変手段）６０とによって構成される。

即ち、電流源Ａ１ １４の一端は電源電位Ｖｃｃに、他端はトランジスタＴｒ２ １３０のドレイン端子に接続され、トランジスタＴｒ２ １３０のゲート端子はダイオード接続経路１３０ａを介してそのドレイン端子に接続されるとともに、抵抗Ｒ１ １５の一端と接続され、抵抗Ｒ１ １５の他端はスイッチＳＷ１ １２ａおよび入力端子１０１を介してトランジスタＴｒ１ １１のゲート端子に接続され、トランジスタＴｒ２ １３のソース端子は接地電位に接続された構成となっている。

また、トランジスタＴｒ２ １３０はこの図１３の例では、３つの直列接続体１３１，１３２，１３３からなり、直列接続体１３１はトランジスタ１８ａおよびスイッチ１９ａからなり、直列接続体１３２はトランジスタ１８ｂおよびスイッチ１９ｂからなり、直列接続体１３３はトランジスタ１８ｃおよびスイッチ１９ｃからなる。トランジスタ１８ａ，１８ｂ，１８ｃのドレイン端子は共通接続されてトランジスタＴｒ２ １３０のドレイン端子となる。また、スイッチ１９ａ，１９ｂ，１９ｃは一端がトランジスタ１８ａ，１８ｂ，１８ｃのソース端子に接続され、他端が共通接続されてトランジスタＴｒ２ １３０のソース端子となる。

次に動作について説明する。通常動作時はスイッチＳＷ１ １２ａを高インピーダンス状態、ＰＬＬバーンイン時はスイッチＳＷ１ １２ａを導通状態にする。スイッチＳＷ１ １２ａが導通状態の場合、電圧制御発振器１０内のリングオシレータにはトランジスタＴｒ１ １１およびトランジスタＴｒ２ １３ａのサイズ比に比例した電流が流れる。ここでトランジスタＴｒ２ １３ａのサイズは、制御回路３０からの入力信号に応じて可変できるため、電流源Ａ１ １４が流す電流量、トランジスタＴｒ２ １３ａのサイズ、の２つのパラメータを調整することで、電圧制御発振器１０内のリングオシレータに流れる電流を必要に応じて調整し、電圧制御発振器の出力信号の発振周波数を適切な値に調整することができる。

このように、本実施の形態７によれば、バーンイン時に電圧制御発振器１０の制御電圧をゲートに受けるトランジスタＴｒ１ １１とともにカレントミラー回路を構成するトランジスタＴｒ２ １３０を設けるとともに、トランジスタＴｒ１ １１およびＴｒ２ １３ａの間にスイッチＳＷ１ １２ａを設け、このスイッチＳＷ１ １２ａを導通することで、このトランジスタＴｒ２ １３０に電流源Ａ１ １４より定電流を流すようにしたので、トランジスタＴｒ１ １１に流れる電流がばらつくことはなく、素子ばらつき等に影響されずに適切な電流を電圧制御発振器内のリングオシレータに流すことができ、バーンインテスト用に付加する回路面積を最小限に抑えた上で、最適な周波数でのバーンインテストを行うことが可能となるとともに、バーンインテスト時における電圧制御発振器の出力信号周波数を適切な値に設定することが可能となる。

また、トランジスタＴｒ２ １３０のサイズが制御回路６０の制御信号に応じて可変できるため、電流源Ａ１ １４の電流値を変更しトランジスタＴｒ２ １３０のサイズを可変することで、電圧制御発振器内のリングオシレータに流れる電流を必要に応じて調整し、電圧制御発振器の出力信号の発振周波数を適切な値に調整することができる。

また、スイッチ１２ａとＶＣＯ１０の入力端子との間に抵抗１５を挿入するようにしたので、ＶＣＯを搭載する半導体集積回路の入出力ピンからのＥＳＤの影響を軽減することが可能となる。

なお、図１４，図１５に示すように、スイッチ１２ｂ，１２ｃを、実施の形態２，３のように、ダイオード接続経路１３０ａ中，あるいはトランジスタＴｒ２ １３０のソース端子と接地ＧＮＤ電位との間に設けるようにしてもよく、本実施の形態７と同様の効果を奏する。

また、実施の形態１ないし４においてもトランジスタ１３に代えてトランジスタ１３０および制御回路６０を設けてもよく、本実施の形態７と同様の効果を奏する。

なお、上記実施の形態２ないし７では、半導体集積回路やＶＣＯ、外付けのループフィルタの説明および図示を省略したが、これら実施の形態２ないし７においても、実施の形態１と同様のものを有することは言うまでもない。

また、上記実施の形態１ないし７では、バーンインの対象がＰＬＬ回路である場合についてのみ説明したが、対象となる回路は、自走発振しないタイプのＶＣＯを有するものであればＰＬＬ以外のものであってもよい。

さらに、上記実施の形態１ないし７におけるＰＬＬバーンイン回路は、トランジスタＴｒ１ １１がＮＭＯＳである場合について示したが、ＰＭＯＳである場合にも適用することができる。この場合、電源電圧と接地電位とを入れ替えることで、ＰＬＬバーンイン回路を構成することができる。

以上のように、本発明を使用したＰＬＬバーンイン回路は、電圧制御発振器内のリングオシレータに流す電流を、素子ばらつきの影響をほとんど受けることなくバーンインテストを行うのに適した電流量に調整することができるので、電圧制御発振器のバーンインテストを最適な条件で行うことができ、テストの信頼性を上げる利点がある。また本発明を適用するのに必要となる面積の増加分は従来の方式と比較して小さく、半導体集積回路の低コスト化につなげることもできる。

１０ 電圧制御発振器
１１ 電圧制御発振器内の電圧電流変換トランジスタＴｒ１
１２ａ，１２ｂ，１２ｃ スイッチ
１３ トランジスタＴｒ１と同じ極性のトランジスタＴｒ２
１３ａ ダイオード接続経路
１４ 電流源
１４ａ 可変電流源
１５，１５ａ 抵抗
１６ モニタ回路
２０，２１，２２，２３，２４，２５，２６ ＰＬＬバーンイン回路
２３ａ，２４ａ，２５ａ，１３１，１３２，１３３ 直列接続体
６０ 制御回路
１００ 半導体集積回路
１０１ 制御入力端子
１３０ サイズを変更できるトランジスタ
２００ ＰＬＬ
３００ 制御端子電圧設定手段

Claims (11)

1. 半導体集積回路に内蔵された位相同期ループ回路（以下、ＰＬＬと称す）を構成する電圧制御発振器における、そのゲート端子に印加された電圧を電流に変換する電圧電流変換トランジスタに、バーンイン用の電圧を印加するＰＬＬバーンイン回路において、
   一端が第１の電源に接続された電流源と、
   前記電圧電流変換トランジスタと同じ極性を有するとともに、ドレイン端子が前記電流源の他端に接続されソース端子が第２の電源に接続された第１のトランジスタと、
   前記電圧制御発振器のゲート端子の電位と、前記第１のトランジスタのゲート端子の電位およびドレイン（あるいはソース）端子の電位とをＰＬＬバーンイン時に等しくし、通常動作時に前記電圧電流変換トランジスタのゲート端子を高インピーダンスにする電位切り替え手段とを備えた、
   ことを特徴とするＰＬＬバーンイン回路。
2. 請求項１に記載のＰＬＬバーンイン回路において、
   前記電位切り替え手段は、
   前記第１のトランジスタのゲート端子とドレイン端子との間を接続するダイオード接続経路と、
   前記電圧電流変換トランジスタのゲート端子と前記第１のトランジスタのゲート端子との間を高インピーダンス状態と接続状態との間で切り替えるスイッチ素子とを有する、
   ことを特徴とするＰＬＬバーンイン回路。
3. 請求項１に記載のＰＬＬバーンイン回路において、
   前記電位切り替え手段は、
   前記第１のトランジスタのゲート端子とドレイン端子との間を、高インピーダンス状態と接続状態との間で切り替えるスイッチ素子とを有する、
   ことを特徴とするＰＬＬバーンイン回路。
4. 請求項１に記載のＰＬＬバーンイン回路において、
   前記電位切り替え手段は、
   前記第１のトランジスタのゲート端子とドレイン端子との間を接続するダイオード接続経路と、
   該第１のトランジスタのソース端子と前記第２の電源との間を高インピーダンス状態と接続状態との間で切り替えるスイッチ素子とよりなる、
   ことを特徴とするＰＬＬバーンイン回路。
5. 請求項２に記載のＰＬＬバーンイン回路において、
   前記スイッチ素子に代えて、
   前記電圧電流変換トランジスタのゲート端子と前記第１のトランジスタのゲート端子との間に、抵抗と、前記スイッチ素子とが互いに直列に接続された直列接続体を備えた、
   ことを特徴とするＰＬＬバーンイン回路
6. 請求項３または４に記載のＰＬＬバーンイン回路において、
   前記電圧電流変換トランジスタのゲート端子と前記第１のトランジスタのゲート端子との間に抵抗を挿入した、
   ことを特徴とするＰＬＬバーンイン回路。
7. 請求項１に記載のＰＬＬバーンイン回路において、
   前記電流源は抵抗からなる、
   ことを特徴とするＰＬＬバーンイン回路。
8. 請求項１に記載のＰＬＬバーンイン回路において、
   前記電流源はトランジスタからなる、
   ことを特徴とするＰＬＬバーンイン回路。
9. 請求項２ないし請求項４のいずれかに記載のＰＬＬバーンイン回路において、
   前記電流源は、電流量を調整可能な可変電流源である、
   ことを特徴とするＰＬＬバーンイン回路。
10. 請求項９に記載のＰＬＬバーンイン回路において、
    前記電圧制御発振器から出力される信号の周波数をモニタし、該モニタ結果に応じて前記可変電流源の電流量を可変するモニタ回路をさらに備えた、
    ことを特徴とするＰＬＬバーンイン回路。
11. 請求項２ないし請求項４のいずれかに記載のＰＬＬバーンイン回路において、
    前記第１のトランジスタはそのトランジスタサイズが可変であり、
    該第１のトランジスタのトランジスタサイズを可変するトランジスタサイズ可変手段をさらに備えた、
    ことを特徴とするＰＬＬバーンイン回路。

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