CN101573870A - Pll老化电路以及半导体集成电路 - Google Patents

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Abstract

本发明提供一种PLL老化电路以及半导体集成电路。在未内置环路滤波器的PLL中，使用较少的电路结构构成用于以适当的振荡频率对压控振荡器进行老化测试的附加电路。经由开关(12a)在压控振荡器(10)内的电压电流变换晶体管(11)的栅极端子上连接与晶体管(11)相同极性的进行了二极管连接的晶体管(13)的栅极，在晶体管(13)的漏极端子上连接电流源(14)，适当地调整电流源(14)供给的电流值、晶体管(11)以及晶体管(13)的尺寸比，从而可以对压控振荡器(10)内的环形振荡器供给用于进行老化测试而所需的电流。

Description

PLL老化电路以及半导体集成电路
技术领域
本发明涉及在内置于半导体集成电路内且外附有环路滤波器的模拟PLL(Phase Locked Loop，锁相环)中的、在进行其压控振荡器(VCO)的简易的测试时使用的电路以及内置有振荡电路的半导体集成电路，更详细而言涉及在实施无论其控制输入电压如何都不会流过下限电流、即不产生自振的类型的压控振荡器的老化测试时使用的电路。
背景技术
如图16所示，生成系统时钟等的PLL包括相位比较器(PFD)8-1、电荷泵(CP)8-2、环路滤波器(FIL)8-3、压控振荡器(VCO)8-4、反馈分频器(DIV)8-5等，通过使基准时钟信号与反馈分频器的输出信号的相位一致，而作为产生期望的频率的倍频器进行工作。
该PLL的动作如下所述。即，从外部输入的基准时钟信号RCL通过相位比较器8-1与反馈分频器8-5的输出信号进行相位比较后，通过电荷泵8-2输出与该相位比较结果对应的信号。与该相位比较结果对应的信号通过环路滤波器8-3而截断其高频分量后，输出给压控振荡器8-4而作为控制电压。在施加了该控制电压时，压控振荡器8-4振荡出与该控制电压的大小对应的频率的信号，并将其作为倍频输出信号OUT而输出给外部，并且输出给反馈分频器8-5。反馈分频器8-5对来自压控振荡器8-4的倍频输出信号OUT进行分频，并将该输出信号朝向相位比较器8-1输出。
这样的PLL中使用的压控振荡器8-4例如如图17所示，包括：将环路滤波器8-3的输出电压VC变换为电流的电压电流变换晶体管9-1；对通过该电压电流变换晶体管9-1从电压变换的电流进行复制的电流镜电路9-2；以及奇数级的倒相器被连接成环状，且以与从电流镜电路9-2输出的电流的值大致成比例的频率振荡的环形振荡器(ring oscillator)9-3，输出与环路滤波器8-3的输出电压VC对应的频率的信号。
即，对电压电流变换晶体管9-1的栅极施加的控制电压VC通过电压电流变换晶体管9-1变换为与该电压的大小对应的电流。该电流通过电流镜电路9-2，变换为与构成该电流镜电路9-2的一对晶体管9-2a、9-2b的尺寸之比对应的值的电流。即，在预先形成晶体管9-2a、9-2b时，通过确定该晶体管的尺寸，将与电压电流变换晶体管9-1吸入的电流成比例的电流作为控制信号输出给环形振荡器9-3。
该控制信号被供给到构成环形振荡器9-3的奇数个(例如在该图17中为三个)倒相器9-3a、9-3b、9-3c，如果作为该控制信号输入的电流的值越大，各倒相器的动作速度越上升，所以振荡频率根据控制信号的值而变化。
即，例如在电压电流变换晶体管9-1为NMOS晶体管的情况下，如图18所示，在环路滤波器的输出电压为0V至用10-1表示的电压的范围内，压控振荡器的输出信号频率是0Hz，在环路滤波器的输出电压超过用10-1表示的阈值电压时，频率与该超过的电压对应地增加。
因此，为了控制环路滤波器电压而使压控振荡器振荡，必须施加比图18的阈值电压10-1高的电压，而使充分的电流流过压控振荡器内的环形振荡器，但在施加过大的电压时，在环形振荡器中流过过大的电流，振荡频率升高到所需以上。另外，电压电流变换晶体管由于易于受到制造偏差的影响，所以难以调整环路滤波器的电位来细致地控制压控振荡器的振荡频率。
在压控振荡器中，构成为在环形振荡器中流过下限电流，以使环路滤波器电位即使是比阈值电压10-1低的电压也能够振荡，但在流过下限电流时，有时使压控振荡器的输出信号的抗抖动性能(jitteringcharacteristics)恶化，所以在要求时钟抖动性能的PLL中，使用不流过下限电流的压控振荡器。
另外，有时在提供给市场之前会对半导体集成电路进行老化测试。老化测试是以除去所谓初期不良品、即不良品发生率高的刚刚开始使用后的半导体集成电路的不良品为目的而进行的，通过在出厂前预先对半导体集成电路施加负载而选出并除去初期不良的个体。
为了削减成本而要求在组装前的晶片级来实施老化测试，但在晶片级下无法对半导体集成电路附加外附部件来进行测试。因此，在PLL的环路滤波器由外附部件构成的情况下，无法进行将PLL电路与环路滤波器连接的状态下的老化测试。
因此，以往，如图19所示，通过使用选择器40选择而对压控振荡器8-4的输入端子施加利用例如由电阻R1至R4构成的分压电阻30形成的分压电压而使压控振荡器8-4振荡的方法(例如专利文献1)，或者如图20所示，在VCO 8-4的内部设置由两个开关50a、50b构成的选择器50，并利用该选择器50的控制输入SCI，代替本来的VCO 8-4的输出信号而选择从外部输入的脉冲OP，并将其原样地从VCO 8-4输出进行输出(例如专利文献2)，从而进行PLL的老化测试。
专利文献1：日本特开平9-5398号公报(图1)
专利文献2：日本特开平10-65525号公报(图2)
另外，内置于半导体集成电路而环路滤波器由外部部件构成的PLL在通过专利文献1记载的方法进行该老化测试时，存在几个问题。
首先，在将利用分压电阻生成的分压电压提供给压控振荡器的情况下，考虑该分压电压由于电阻元件的偏差等而成为不使压控振荡器振荡的值的电压的情况、成为使压控振荡器的振荡频率变得过高的值的电压的情况。另外，在制作对压控振荡器输入的电压时，使用了多个电阻元件，但在半导体集成电路中形成电阻元件时，在集成电路内占据的面积变大而成本增加。
接下来，在通过专利文献2记载的方法从半导体集成电路外部输入脉冲的情况下，由于在压控振荡器的后级的模块中传播信号，所以尽管期望老化测试的效果，但由于压控振荡器自身不振荡，所以无法期望老化测试的效果。
发明内容
本发明是鉴于上述那样的课题而完成的，目的在于提供一种PLL老化电路以及半导体集成电路，该PLL老化电路能够对环路滤波器由外部部件构成的半导体集成电路内置的PLL进行最佳频率下的老化测试。
为了解决上述课题，本发明的第一方面提供一种PLL老化电路，向构成内置于半导体集成电路中的锁相环电路(以下称为PLL)的压控振荡器中的将对其栅极端子施加的电压变换为电流的电压电流变换晶体管，施加老化用的电压，其特征在于，具备：电流源，一端与第一电源连接；第一晶体管，具有与上述电压电流变换晶体管相同极性，并且漏极端子与上述电流源的另一端连接且源极端子与第二电源连接；以及电位切换单元，在PLL老化时使上述压控振荡器的栅极端子的电位与上述第一晶体管的栅极端子的电位以及漏极(或者源极)端子的电位相等，在通常动作时使上述电压电流变换晶体管的栅极端子成为高阻抗，在老化测试时，通过对第一晶体管进行二极管连接而连接电压电流变换晶体管的栅极端子与第一晶体管的栅极端子，能够根据电流源流出的电流以及电压电流变换晶体管与第一晶体管的尺寸比，来确定压控振荡器内的环形振荡器中流过的电流。
由此，几乎不会受到输入压控振荡器的电压的偏差、压控振荡器内的电压电流变换晶体管的偏差的影响，而可以在适当的频率下进行老化测试。另外，在通常动作时，上述电压电流变换晶体管的栅极端子成为高阻抗状态，从而能够使压控振荡器不受所附加的PLL老化电路的影响而进行动作。
另外，为了解决上述课题，本发明的第二方面的PLL老化电路是在第一方面记载的PLL老化电路中，其特征在于，上述电位切换单元具有：二极管连接路径，连接上述第一晶体管的栅极端子与漏极端子之间；以及开关元件，使上述第一晶体管的栅极端子与上述电压电流变换晶体管的栅极端子之间在高阻抗状态与连接状态之间切换。
由此，在通常动作时，通过使用开关元件使电压电流变换晶体管的栅极端子与第一晶体管的栅极端之间成为高阻抗状态，使控制输入端子成为高阻抗状态而将PLL老化电路从压控振荡器分离，并且在老化测试时，通过连接电压电流变换晶体管的栅极端子与第一晶体管的栅极端子，可以根据电流源流出的电流以及电压电流变换晶体管与第一晶体管的尺寸比来确定压控振荡器内的环形振荡器中流过的电流。
另外，为了解决上述课题，本发明的第三方面的PLL老化电路是在第一方面记载的PLL老化电路中，其特征在于，上述电位切换单元具有开关元件，该开关元件使上述第一晶体管的栅极端子与漏极端子之间在高阻抗状态与连接状态之间切换。
由此，在通常动作时，通过使用开关元件使电压电流变换晶体管的漏极端子与第一晶体管的栅极端之间成为高阻抗状态，使控制电压电流变换晶体管的栅极端子成为高阻抗状态，而可以将PLL老化电路从压控振荡器分离，并且在老化测试时，通过连接第一晶体管的栅极端子与漏极端子，可以根据电流源流出的电流以及电压电流变换晶体管与第一晶体管的尺寸比来确定压控振荡器内的环形振荡器中流过的电流。
另外，为了解决上述课题，本发明的第四方面的PLL老化电路是在第一方面记载的PLL老化电路中，其特征在于，上述电位切换单元包括：二极管连接路径，连接上述第一晶体管的栅极端子与漏极端子之间；以及开关元件，使该第一晶体管的源极端子与上述第二电源之间在高阻抗状态与连接状态之间切换。
由此，在通常动作时，通过使用开关元件使第一晶体管的源极端子与第二电源之间成为高阻抗状态，可以使控制输入端子成为高阻抗状态，而将PLL老化电路从压控振荡器分离，并且在老化测试时，通过连接第一晶体管的源极端子与第二电源，可以根据电流源流出的电流以及电压电流变换晶体管与第一晶体管的尺寸比来确定压控振荡器内的环形振荡器中流过的电流。
另外，为了解决上述课题，本发明的第五方面的PLL老化电路是在第二方面记载的PLL老化电路中，其特征在于，代替上述开关元件，而在上述电压电流变换晶体管的栅极端子与上述第一晶体管的栅极端子之间，具备电阻与上述开关元件相互串联连接的串联连接体。
由此，电阻对ESD起到作为保护元件的作用，所以具有提高第一晶体管对ESD的抗性的效果。
另外，为了解决上述课题，本发明的第六方面的PLL老化电路是在第三或第四方面记载的PLL老化电路中，其特征在于，在上述电压电流变换晶体管的栅极端子与上述第一晶体管的栅极端子之间插入了电阻。
由此，电阻对ESD起到作为保护元件的作用，所以具有提高第一晶体管对ESD的抗性的效果。
另外，为了解决上述课题，本发明的第七方面的PLL老化电路是在第一方面记载的PLL老化电路中，其特征在于，上述电流源由电阻构成。
由此，电阻可以发生与端子间电压成比例的电流，所以可以在第一晶体管中流过接近目标值的电流。
另外，为了解决上述课题，本发明的第八方面的PLL老化电路是在第一方面记载的PLL老化电路中，其特征在于，上述电流源由晶体管构成。
由此，与由电阻构成电流源的情况相比，可以以更高的精度控制电流，可以提高在老化时对电路施加的负载的精度。
另外，为了解决上述课题，本发明的第九方面的PLL老化电路是在第二至第四方面中的任意一个中记载的PLL老化电路中，其特征在于，上述电流源是可以调整电流量的可变电流源。
由此，通过调整电流源的电流量，可以在压控振荡器内的环形振荡器中流过更适合于进行老化的电流。
另外，为了解决上述课题，本发明的第十方面的PLL老化电路是在第九方面记载的PLL老化电路中，其特征在于，还具备监视电路，该监视电路对从上述压控振荡器输出的信号的频率进行监视，并根据该监视结果使上述可变电流源的电流量可变。
由此，通过使用对压控振荡器的输出信号进行监视而得到的结果来调整电流源的电流量，可以根据老化测试时的压控振荡器振荡频率对电流量进行控制。
另外，为了解决上述课题，本发明的第十一方面的PLL老化电路是在第二至第四方面中的任意一个中记载的PLL老化电路中，其特征在于，上述第一晶体管的晶体管尺寸是可变的，且还具备使该第一晶体管的晶体管尺寸可变的晶体管尺寸可变单元。
由此，通过与晶体管尺寸可变单元对应地改变第一晶体管的尺寸，可以调整压控振荡器内的环形振荡器中流过的电流量，可以调整为适合于进行老化测试的电流量。
另外，为了解决上述课题，第十二方面的发明提供一种半导体集成电路，其特征在于，具备：发生电流的电流源；变换电路，利用电流镜将来自该电流源的电流变换为规定的电流量的电流；以及振荡电路，在测试时，输入上述变换的电流，以与该电流的值对应的频率振荡。
由此，可以对振荡电路提供稳定的值的电流作为其振荡频率控制用的输入电流。
本发明的PLL老化电路通过对与压控振荡器的输入晶体管相同极性的晶体管进行二极管连接而形成电流镜电路，从而根据电流源流过的电流、晶体管尺寸对压控振荡器中流过的电流进行控制，所以几乎不会受到压控振荡器内的电压电流变换晶体管的偏差的影响而可以对压控振荡器内的环形振荡器中流过的电流进行控制。
并且，无需对压控振荡器自身进行变更，通过使用晶体管而不是如以往那样使用面积大的电阻元件，可以实现小面积化，可以削减成本。
由此，可以解决在以往技术中发生的如下问题：对压控振荡器提供的电压由于受到元件偏差等的影响，而产生压控振荡器不振荡等不良情况，而无法进行适当的老化等。
另外，本发明的半导体集成电路利用电流镜将来自发生电流的电流源的电流变换为规定的电流量的电流，在测试时，将上述变换的电流输入给振荡电路，振荡电路以与该电流的值对应的频率振荡，所以几乎不会受到振荡电路内的元件的偏差的影响，而可以对振荡电路中流过的电流进行控制。
由此，可以解决在以往技术中发生的如下问题：由于对振荡电路提供的电压受到元件偏差等的影响，产生振荡电路不振荡等不良情况，从而无法进行适当的老化等。
附图说明
图1是示出本发明的实施方式1的PLL老化电路的电路图。
图2是示出本发明的实施方式2的PLL老化电路的电路图。
图3是示出本发明的实施方式3的PLL老化电路的电路图。
图4是示出本发明的实施方式4的PLL老化电路的电路图。
图5是示出本发明的实施方式4的PLL老化电路的电路图。
图6是示出本发明的实施方式4的PLL老化电路的电路图。
图7是示出本发明的实施方式5的PLL老化电路的电路图。
图8是示出本发明的实施方式5的PLL老化电路的电路图。
图9是示出本发明的实施方式5的PLL老化电路的电路图。
图10是示出本发明的实施方式6的PLL老化电路的电路图。
图11是示出本发明的实施方式6的PLL老化电路的电路图。
图12是示出本发明的实施方式6的PLL老化电路的电路图。
图13是示出本发明的实施方式7的PLL老化电路的电路图。
图14是示出本发明的实施方式7的PLL老化电路的电路图。
图15是示出本发明的实施方式7的PLL老化电路的电路图。
图16是示出使用本发明的PLL的一般的形态的图。
图17是示出一般的压控振荡器的形态的图。
图18是示出压控振荡器中的环路滤波器电压与振荡频率的关系的图。
图19是示出PLL老化电路的以往例子的电路图。
图20是示出PLL老化电路的以往例子的电路图。
(标号说明)
10压控振荡器
11压控振荡器内的电压电流变换晶体管Tr1
12a、12b、12c开关
13与晶体管Tr1相同极性的晶体管Tr2
13a二极管连接路径
14电流源
14a可变电流源
15、15a电阻
16监视电路
20、21、22、23、24、25、26PLL老化电路
23a、24a、25a、131、132、133串联连接体
60控制电路
100半导体集成电路
101控制输入端子
130可以变更尺寸的晶体管
200PLL
300控制端子电压设定单元
具体实施方式
以下，示出用于实施本发明的最佳实施方式。
(实施方式1)
图1示出本发明的实施方式1的PLL老化电路。在图中，在半导体集成电路100内，内置有去除了环路滤波器(FIL)8-3的PLL电路200，即相位比较器(PFD)8-1、电荷泵(CP)8-2、反馈分频器(DIV)8-5、压控振荡器(VCO)10，并且内置有PLL老化电路20。
在半导体集成电路100内，与压控振荡器(相当于图8的VCO 8-4)10连接的PLL老化电路20包括：具有与在压控振荡器10内将其控制电压变换为电流的晶体管(电压电流变换晶体管)Tr1 11相同极性的晶体管(第一晶体管)Tr2 13；将晶体管Tr2 13的漏极端子与源极端子连接的二极管连接路径13a；电流源A1 14；以及开关SW112a。
即，构成为电流源A1 14的一端与电源(第一电源)Vcc电位连接，另一端与晶体管Tr2 13的漏极端子连接，晶体管Tr2 13的栅极端子经由二极管连接路径13a与其漏极端子以及开关SW1 12a的一端连接，开关SW1 12a的另一端经由输入端子101与VCO 10内的晶体管Tr1 11的栅极端子连接，晶体管Tr2 13的源极端子与接地(第二电源)GND电位连接。
另外，由二极管连接路径13a以及开关12a构成控制端子电压设定电路300。
而且，PLL 200除了对半导体集成电路100外附了其环路滤波器8-3以外，如上所述，其所有结构要素、即VCO 10、相位比较器8-1、电荷泵8-2、反馈分频器8-5内置于半导体集成电路100内。
接下来，说明动作。在通常动作时，使开关SW1 12a成为高阻抗状态，而将PLL 200的压控振荡器10从PLL老化电路20分离。另一方面，在PLL老化时，使开关SW1 12a成为导通状态。在开关SW1 12a成为导通状态的情况下，晶体管Tr1 11的栅极端子成为与被二极管连接的晶体管Tr2 13的栅极端子相同的电位，所以在晶体管Tr1 11中，流过与晶体管Tr1 11以及Tr2 13的尺寸比成比例的电流。例如，在电流源A1 14的电流为10μA、晶体管Tr1 11以及Tr2 13的尺寸比为5∶2的情况下，晶体管Tr1 11中流过的电流成为10μA×5/2＝25μA。
此处，在如图19所示的电路那样，利用选择器40选择并对压控振荡器8-4的控制电压输入端子提供使用由相互串联连接的多个电阻元件R1至R4构成的分压电阻30等制作的分压电压，从而使压控振荡器8-4振荡的情况下，利用基于电阻元件R1至R4等的个体差的偏差，在压控振荡器的输入电压中产生偏差，并且，由于基于晶体管Tr1 11的个体差的偏差，环形振荡器中流过的电流产生偏差，所以难以使压控振荡器的振荡频率接近期望的频率。
但是，根据本实施方式1的PLL老化电路的结构，可以根据电流源A1 14流出的电流以及晶体管Tr1 11与Tr2 13的尺寸比可靠地确定晶体管Tr1 11中流过的电流。
即，在开关SW1 12a为导通状态的情况下，晶体管Tr1 11与晶体管Tr2 13构成电流镜电路，电流源A1 14可以在晶体管Tr1 11中流过与晶体管Tr2 13中流过的电流成比例的电流。
由此，晶体管Tr1 11中流过的电流不会产生偏差，可以不会受到元件偏差等的影响而在压控振荡器内的环形振荡器中流过适当的电流，可以使压控振荡器10的振荡频率稳定化，可以通过简单的结构进行最佳频率下的老化测试。
这样，根据本实施方式1，设置与在老化时将压控振荡器10的控制电压提供给栅极的晶体管Tr1 11一起构成电流镜电路的晶体管Tr2 13，在将设置于晶体管Tr1 11以及Tr2 13的栅极之间的开关SW112a闭合时在该晶体管Tr2 13中从电流源A1 14流过恒定电流，所以可以不会受到元件偏差等的影响而在压控振荡器内的环形振荡器中流过适当的恒定电流，可以使为了老化测试而附加的电路面积抑制为最小限，且在最佳频率下进行老化测试。
(实施方式2)
图2示出本发明的实施方式2的PLL老化电路。在图中，与压控振荡器10连接的PLL老化电路21包括：具有与在压控振荡器10内将其控制电压变换为电流的晶体管Tr1 11相同极性的晶体管Tr213；将晶体管Tr2 13的漏极端子与栅极端子连接的二极管连接路径13a；电流源A1 14；以及设置在二极管连接路径13a内的开关SW212b。
即，构成为电流源A1 14的一端与电源Vcc电位连接，另一端与晶体管Tr2 13的漏极端子连接，晶体管Tr2 13的栅极端子经由输入端子101与晶体管Tr1 11的栅极端子连接，并且与设置在二极管连接路径13a内的开关SW2 12b的一端连接，开关SW2 12b的另一端与晶体管Tr2 13的漏极端子连接，晶体管Tr2 13的源极端子与接地GND电位连接。
在该结构中，代替设置在晶体管TR1 11以及TR2 13的栅极之间的开关12a，而在晶体管TR 13的二极管连接路径13a内设置开关12b，除此以外与实施方式1相同。
接下来，说明动作。在通常动作时，使开关SW2 12b成为高阻抗状态。另一方面，在PLL老化时，使开关SW2 12b成为导通状态。在开关SW2 12b成为导通状态的情况下，在晶体管Tr1 11中，流过与晶体管Tr1 11以及Tr2 13的尺寸比成比例的电流，从而可以容易地控制压控振荡器10的振荡频率。
即，在开关SW2 12b为导通状态的情况下，晶体管Tr1 11以及晶体管Tr2 13构成电流镜电路，电流源A1 14可以使与晶体管Tr2 13中流过的电流成比例的电流流过晶体管Tr1 11。
由此，晶体管Tr1 11中流过的电流不会产生偏差，可以通过简单的结构使压控振荡器10的振荡频率稳定化。
这样，根据本实施方式2，设置与在老化时在栅极接收压控振荡器10的控制电压的晶体管Tr1 11一起构成电流镜电路的晶体管Tr213，并且在晶体管Tr12的栅极/漏极之间设置开关SW2 12b，在将该开关SW2 12b闭合时，从电流源A1向该晶体管Tr12流入恒定电流，所以晶体管Tr1 11中流过的电流不会产生偏差，可以不受元件偏差等的影响而在压控振荡器内的环形振荡器中流过适当的恒定电流，可以使为了老化测试而附加的电路面积抑制为最小限，且在最佳频率下进行老化测试。
(实施方式3)
图3示出本发明的实施方式3的PLL老化电路。在图中，与压控振荡器10连接的PLL老化电路22包括：具有与在压控振荡器10内将其控制电压变换为电流的晶体管Tr1 11相同极性的晶体管Tr213；将晶体管Tr2 13的漏极端子与栅极端子连接的二极管连接路径13a；电流源A1 14；以及开关SW3 12c。
即，构成为电流源A1 14的一端与电源电位Vcc连接，另一端与晶体管Tr2 13的漏极端子连接，晶体管Tr2 13的栅极端子经由二极管连接路径13a与其漏极端子连接，并且经由输入端子101与晶体管Tr1 11的栅极端子连接，开关SW3 12c的一端与晶体管Tr2 13的源极端子连接，另一端与接地电位连接。
接下来，说明动作。在通常动作时，使开关SW3 12c成为高阻抗状态，将压控振荡器10从PLL老化电路20分离。另一方面，在PLL老化时，使开关SW3 12c成为导通状态。在开关SW3 12c成为导通状态的情况下，在晶体管Tr1 11中流过与晶体管Tr1 11以及Tr213的尺寸比成比例的电流，从而可以容易地控制压控振荡器10的振荡频率。
即，在开关SW3 12c为导通状态的情况下，晶体管Tr1 11与晶体管Tr2 13构成电流镜电路，电流源A1 14可以使与晶体管Tr2 13中流过的电流成比例的电流流过晶体管Tr1 11。
由此，晶体管Tr1 11中流过的电流不会产生偏差，可以通过简单的结构使压控振荡器10的振荡频率稳定化。
这样，根据本实施方式3，设置与在老化时在栅极接收压控振荡器10的控制电压的晶体管Tr1 11一起构成电流镜电路的晶体管Tr213，并且在晶体管Tr2 13的源极与接地电位之间设置开关SW3 12c，通过将该开关SW3 12c闭合而从电流源A1 14向晶体管Tr2 13流入恒定电流，所以可以不受元件偏差等的影响而在压控振荡器内的环形振荡器中流过适当的恒定电流，可以使为了老化测试而附加的电路面积抑制为最小限，且在最佳频率下进行老化测试。
(实施方式4)
图4示出本发明的实施方式4的PLL老化电路。在图中，与压控振荡器10连接的PLL老化电路23包括：具有与在压控振荡器10内将其控制电压变换为电流的晶体管Tr1 11相同极性的晶体管Tr213；将晶体管Tr2 13的漏极端子与栅极端子连接的二极管连接路径13a；电流源A1 14；开关SW1 12a；以及电阻15。
即，构成为电流源A1 14的一端与电源Vcc电位连接，另一端与晶体管Tr2 13的漏极端子连接，晶体管Tr2 13的栅极端子经由二极管连接路径13a与其漏极端子连接，并且与开关SW1 12a的一端连接，开关SW1 12a的另一端经由电阻15以及输入端子101与晶体管Tr111的栅极端子连接，晶体管Tr2 13的源极端子与接地GND电位连接。
在该结构中，在开关SW1 12a与晶体管Tr1 11的栅极端子之间，设置有与开关SW1 12a一起形成串联连接体23a的电阻15，除此以外与实施方式1相同。
接下来，说明动作。在通常动作时，使开关SW1 12a成为高阻抗状态，在PLL老化时，使开关SW1 12a成为导通状态。在开关SW112a成为导通状态的情况下，与实施方式1同样地，在晶体管Tr1 11中，流过与晶体管Tr1 11以及Tr2 13的尺寸比成比例的电流。另外，通过在开关SW1 12a与晶体管Tr1 11的栅极端子之间设置电阻15，可以降低来自半导体集成电路输入输出管脚的ESD(electro-staticdischarge：静电放电)的影响，可以得到对ESD的抗性强化、晶体管Tr2的面积削减等效果。
这样，根据本实施方式4，设置与在老化时在栅极接收压控振荡器10的控制电压的晶体管Tr1 11一起构成电流镜电路的晶体管Tr213，并且在晶体管Tr1 11以及Tr2 13的栅极之间设置开关SW1 12a，通过将该开关SW1 12a闭合，而从电流源A1 14向构成电流镜电路的晶体管Tr2 13中流入恒定电流，所以可以不受元件偏差等的影响而在压控振荡器内的环形振荡器中流过适当的恒定电流，可以使为了老化测试而附加的电路面积抑制为最小限，且在最佳频率下进行老化测试。
另外，由于在开关12a的另一端与压控振荡器10的输入端子之间插入了电阻15，所以可以减轻来自搭载VCO的半导体集成电路的输入输出管脚的ESD的影响。
另外，在半导体集成电路中的面积增大不成为问题的情况下，也可以省略电阻，并且代替晶体管Tr1 11而使用ESD对应晶体管。
另外，开关12a与电阻15的连接顺序也可以是相反的。
而且，也可以如图5、图6所示，将开关12b、12c如实施方式2、3那样，设置在二极管连接路径13a中、或者晶体管Tr2 13的源极端子与接地GND电位之间。
(实施方式5)
图7示出本发明的实施方式5的PLL老化电路。在图中，与压控振荡器连接的PLL老化电路24包括：具有与在压控振荡器10内将其控制电压变换为电流的晶体管Tr1 11相同极性的晶体管Tr2 13；将晶体管Tr2 13的漏极端子与栅极端子连接的二极管连接路径13a；电阻RA1 15a；开关SW1 12a；以及电阻R1 15。
即，构成为电阻RA1 15a的一端与电源Vcc电位连接，另一端与晶体管Tr2 13的漏极端子连接，晶体管Tr2 13的栅极端子经由二极管连接路径13a与其漏极端子连接，并且与开关SW1 12a的一端连接，开关SW1 12a的另一端经由电阻R1 15以及输入端子101与晶体管Tr1 10的栅极端子连接，晶体管Tr2 13的源极端子与接地电位连接。
在该结构中，在开关SW1 12a与晶体管Tr1 11的栅极端子之间，设置有与开关SW1 12a一起形成串联连接体24a的电阻15，并且代替电流源A14而设置有电阻RA1 15a，除此以外与实施方式1相同。
接下来，说明动作。在通常动作时，使开关SW1 12a成为高阻抗状态，在PLL老化时，使开关SW1 12a成为导通状态。
在开关SW1 12a成为导通状态的情况下，在晶体管Tr2 13中流过由电阻RA1 15a的电阻值的大小和对电阻RA1 15a的两端施加的电压确定的电流，所以可以根据电阻RA1 15a的大小以及晶体管Tr1 11与Tr2 13的尺寸比来确定压控振荡器10内的环形振荡器中流过的电流。
即，在开关SW1 12a为导通状态的情况下，晶体管Tr1 11与晶体管Tr2 13构成电流镜电路，电流源A1 14可以在晶体管Tr1 11中流过与在晶体管Tr2 13中流过的电流成比例的电流。
由此，晶体管Tr1 11中流过的电流不会产生偏差，可以通过简单的结构使压控振荡器10的振荡频率稳定化。
这样，根据本实施方式5，设置与在老化时在栅极接收压控振荡器10的控制电压的晶体管Tr1 11一起构成电流镜电路的晶体管Tr12，并且在晶体管Tr1 11以及Tr2 13的栅极之间设置开关SW112a，通过将该开关SW1 12a闭合，而从电阻RA1 15a向晶体管Tr12流过恒定电流，所以晶体管Tr1 11中流过的电流不会产生偏差，可以不受元件偏差等的影响而在压控振荡器内的环形振荡器中流过适当的恒定电流，可以使为了老化测试而附加的电路面积抑制为最小限，且在最佳频率下进行老化测试。
另外，由于在开关12a的另一端与VCO 10的输入端子之间插入了电阻15，所以可以减轻来自搭载VCO的半导体集成电路的输入输出管脚的ESD的影响。
另外，电阻RA1 15a还可以通过对与晶体管Tr1不同极性的晶体管进行二极管连接而构成。
另外，也可以如图8、图9所示，将开关12b、12c如实施方式2、3那样，设置在二极管连接路径13a中、或者晶体管Tr2 13的源极端子与接地GND电位之间。
而且，在实施方式1至4中，也可以代替电流源14而设置电阻RA1 15a，起到与本实施方式5同样的效果。
(实施方式6)
图10示出本发明的实施方式6的PLL老化电路。在图中，与压控振荡器10连接的PLL老化电路25包括：具有与在压控振荡器10内将其控制电压变换为电流的晶体管Tr1 11相同极性的晶体管Tr213；将晶体管Tr2 13的漏极端子与栅极端子连接的二极管连接路径13a；可变电流源A2 14a；开关SW1 12a；电阻R1 15；以及对压控振荡器10的输出信号进行监视，并将与其振荡频率对应的结果以数字信号形式输出的监视电路16。
即，构成为可变电流源A2 14a的一端与电源电位Vcc连接，另一端与晶体管Tr2 13的漏极端子连接，晶体管Tr2 13的栅极端子经由二极管连接路径13a与其漏极端子连接，并且与开关SW1 12a的一端连接，开关SW1 12a的另一端经由电阻R1 15以及输入端子101与在压控振荡器10内将其控制电压变换为电流的晶体管Tr1 11的栅极端子连接，晶体管Tr2 13的源极端子与接地电位连接，监视电路16根据对压控振荡器10振荡的输出信号的振荡频率进行监视得到的结果对可变电流源A2 14a流出的电流的大小进行控制。
接下来，说明动作。在通常动作时，使开关SW1 12a成为高阻抗状态，在PLL老化时，使开关SW1 12a成为导通状态，从而切换动作。在开关SW1 12a成为导通状态的情况下，在晶体管Tr2 13中流过由可变电流源A2 14a确定的电流，所以在压控振荡器10内的环路振荡器中，流过根据可变电流源A2 14a流出的电流以及晶体管Tr111与Tr2 13的尺寸比确定的电流。监视电路16对压控振荡器10的输出信号OUT的振荡频率进行监视，并根据监视的结果对可变电流源A2 14a流出的电流进行控制，从而可以将老化时的压控振荡器的输出信号频率设定为适当的值。
这样，根据本实施方式6，设置与在老化时在栅极接收压控振荡器10的控制电压的晶体管Tr1 11一起构成电流镜电路的晶体管Tr213，并且在晶体管Tr1 11以及Tr213之间设置开关SW1 12a，通过将该开关SW1 12a闭合而从可变电流源A2 14a向该晶体管Tr2 13流过电流值可变的恒定电流，所以晶体管Tr1 11中流过的电流不会产生偏差，可以不受元件偏差等的影响而在压控振荡器内的环形振荡器中流过适当的电流，可以使为了老化测试而附加的电路面积抑制为最小限，且在最佳频率下进行老化测试。
另外，由于在开关12a与VCO 10的输入端子之间插入了电阻15，所以可以减轻来自搭载VCO的半导体集成电路的输入输出管脚的ESD的影响。
另外，也可以如图11、图12所示，将开关12b、12c如实施方式2、3那样，设置在二极管连接路径13a中或者晶体管Tr2 13的源极端子与接地GND电位之间。
另外，在实施方式1至4中，也可以代替电流源14而设置可变电流源14a以及监视电路16，而起到与本实施方式6同样的效果。
(实施方式7)
图13示出本发明的实施方式7的PLL老化电路。在图中，与压控振荡器10连接的PLL老化电路26包括：具有与将压控振荡器10的电压变换为电流的晶体管Tr1 11相同极性，且能够通过来自控制输入端子的输入变更晶体管尺寸的晶体管Tr2 130；将晶体管Tr2 130的漏极端子与栅极端子连接的二极管连接路径130a；电流源A1 14；开关SW1 12a；电阻R1 15；以及进行使晶体管Tr2 130的尺寸可变的控制的控制电路(晶体管尺寸可变单元)60。
即，构成为电流源A1 14的一端与电源电位Vcc连接，另一端与晶体管Tr2 130的漏极端子连接，晶体管Tr2 130的栅极端子经由二极管连接路径130a与其漏极端子连接，并且与电阻R1 15的一端连接，电阻R1 15的另一端经由开关SW1 12a以及输入端子101与晶体管Tr1 11的栅极端子连接，晶体管Tr2 13的源极端子与接地电位连接。
另外，晶体管Tr2 130在该图13的例子中，由三个串联连接体131、132、133构成，串联连接体131由晶体管18a以及开关19a构成，串联连接体132由晶体管18b以及开关19b构成，串联连接体133由晶体管18c以及开关19c构成。晶体管18a、18b、18c的漏极端子被共通连接而成为晶体管Tr2 130的漏极端子。另外，开关19a、19b、19c的一端与晶体管18a、18b、18c的源极端子连接，另一端被共通连接而成为晶体管Tr2 130的源极端子。
接下来，说明动作。在通常动作时，使开关SW1 12a成为高阻抗状态，在PLL老化时，使开关SW1 12a成为导通状态。在开关SW112a成为导通状态的情况下，在压控振荡器10内的环形振荡器中，流过与晶体管Tr1 11以及晶体管Tr2 13a的尺寸比成比例的电流。此处，晶体管Tr2 13a的尺寸由于可以根据来自控制电路30的输入信号而可变，所以通过调整电流源A1 14流出的电流量、晶体管Tr2 13a的尺寸这两个参数，可以根据需要调整压控振荡器10内的环形振荡器中流过的电流，而将压控振荡器的输出信号的振荡频率调整为适当的值。
这样，根据本实施方式7，设置与在老化时在栅极接收压控振荡器10的控制电压的晶体管Tr1 11一起构成电流镜电路的晶体管Tr2130，并且在晶体管Tr1 11以及Tr2 13a之间设置开关SW1 12a，通过使该开关SW1 12a导通而从电流源A1 14向该晶体管Tr2 130流入恒定电流，所以晶体管Tr1 11中流过的电流不会产生偏差，可以不受元件偏差等的影响而向压控振荡器内的环形振荡器中流入适当的电流，使为了老化测试而附加的电路面积抑制为最小限，且在最佳频率下进行老化测试，并且可以将老化时的压控振荡器的输出信号频率设定为适当的值。
另外，由于晶体管Tr2 130的尺寸可以根据控制电路60的控制信号而可变，所以通过变更电流源A1 14的电流值而使晶体管Tr2 130的尺寸可变，从而可以根据需要调整压控振荡器内的环形振荡器中流过的电流，而将压控振荡器的输出信号的振荡频率调整为适当的值。
另外，由于在开关12a与VCO 10的输入端子之间插入了电阻15，所以可以减轻来自搭载VCO的半导体集成电路的输入输出管脚的ESD的影响。
另外，也可以如图14、图15所示，将开关12b、12c如实施方式2、3那样，设置在二极管连接路径130a中、或者晶体管Tr2 13的源极端子与接地GND电位之间，起到与本实施方式7同样的效果。
另外，在实施方式1至4中，也可以代替晶体管13而设置晶体管130以及控制电路60，起到与本实施方式7同样的效果。
另外，在上述实施方式2至7中，省略了半导体集成电路、VCO、外附的环路滤波器的说明以及图示，但在这些实施方式2至7中，当然也具有与实施方式1同样的部分。
另外，在上述实施方式1至7中，仅说明了老化的对象为PLL电路的情况，但只要是具有不发生自振的类型的VCO的电路，成为对象的电路也可以是PLL以外的电路。
而且，在上述实施方式1至7中的PLL老化电路中，仅示出了晶体管Tr1 11为NMOS的情况，但还可以适用于PMOS的情况。在该情况下，可以通过切换电源电压与接地电压而构成PLL老化电路。
(产业上的可利用性)
如上所述，使用了本发明的PLL老化电路可以几乎不受到元件偏差的影响，而将压控振荡器内的环形振荡器中流过的电流调整为适合于进行老化测试的电流量，所以可以在最佳的条件下进行压控振荡器的老化测试，具有提高测试的可靠性的优点。另外，为了应用本发明而所需的面积的增加量与以往方式相比小，还可以促进半导体集成电路的低成本化。

Claims (12)

1.一种PLL老化电路，向构成内置于半导体集成电路中的锁相环电路(以下称为PLL)的压控振荡器中的将对其栅极端子施加的电压变换为电流的电压电流变换晶体管，施加老化用的电压，其特征在于，具备：
电流源，一端与第一电源连接；
第一晶体管，具有与上述电压电流变换晶体管相同极性，并且漏极端子与上述电流源的另一端连接且源极端子与第二电源连接；以及
电位切换单元，在PLL老化时，使上述压控振荡器的栅极端子的电位与上述第一晶体管的栅极端子的电位以及漏极(或者源极)端子的电位相等，在通常动作时，使上述电压电流变换晶体管的栅极端子成为高阻抗。
2.根据权利要求1所述的PLL老化电路，其特征在于，上述电位切换单元具有：
二极管连接路径，连接上述第一晶体管的栅极端子与漏极端子之间；以及
开关元件，使上述电压电流变换晶体管的栅极端子与上述第一晶体管的栅极端子之间在高阻抗状态与连接状态之间切换。
3.根据权利要求1所述的PLL老化电路，其特征在于，上述电位切换单元具有开关元件，该开关元件使上述第一晶体管的栅极端子与漏极端子之间在高阻抗状态与连接状态之间切换。
4.根据权利要求1所述的PLL老化电路，其特征在于，上述电位切换单元包括：
二极管连接路径，连接上述第一晶体管的栅极端子与漏极端子之间；以及
开关元件，使该第一晶体管的源极端子与上述第二电源之间在高阻抗状态与连接状态之间切换。
5.根据权利要求2所述的PLL老化电路，其特征在于，代替上述开关元件，而在上述电压电流变换晶体管的栅极端子与上述第一晶体管的栅极端子之间，具备电阻与上述开关元件相互串联连接而成的串联连接体。
6.根据权利要求3或4所述的PLL老化电路，其特征在于，在上述电压电流变换晶体管的栅极端子与上述第一晶体管的栅极端子之间插入了电阻。
7.根据权利要求1所述的PLL老化电路，其特征在于，上述电流源由电阻构成。
8.根据权利要求1所述的PLL老化电路，其特征在于，上述电流源由晶体管构成。
9.根据权利要求2至4中的任意一项所述的PLL老化电路，其特征在于，上述电流源是可以调整电流量的可变电流源。
10.根据权利要求9所述的PLL老化电路，其特征在于，还具备监视电路，该监视电路对从上述压控振荡器输出的信号的频率进行监视，并根据该监视结果使上述可变电流源的电流量可变。
11.根据权利要求2至4中的任意一项所述的PLL老化电路，其特征在于，上述第一晶体管的晶体管尺寸是可变的，且还具备使该第一晶体管的晶体管尺寸可变的晶体管尺寸可变单元。
12.一种半导体集成电路，其特征在于，具备：
发生电流的电流源；
变换电路，利用电流镜将来自该电流源的电流变换为规定的电流量的电流；以及
振荡电路，在测试时，输入上述变换的电流，以与该电流的值对应的频率振荡。
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