KR100626799B1 - 온-칩 ｅｅ－ｐｒｏｍ 프로그래밍 파형 생성 - Google Patents

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KR100626799B1
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인터실 아메리카스 인코포레이티드
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Abstract

제어되는 상승 및 하강 시간 뿐만 아니라 정확한 피크 전압을 갖는 파형을 제공하는 회로, 방법 및 장치이다. 일 실시예는 클럭신호 및 온-칩 커패시턴스 변동을 위해 조정되는 전류를 생성하는 회로를 제공한다. 이 전류는 파형의 상승과 하강 에지를 생성하는데 사용된다. 클럭신호는 파형에서 천이의 시기를 결정하는데 사용된다. 밴드갭 또는 유사 기준전압은 피크 전압을 결정하는데 사용된다. 이러한 파형은 증폭기 회로를 사용하여 얻어지고, 그리고 증폭기 회로의 출력은 EE-PROM의 프로그래밍 전압 파형으로서 사용된다. 일실시예는 전하 펌프를 구동하기 위한 비중첩 클럭을 더 사용한다. 이 펌프는 증폭기 회로에 가용 온-칩 공급전압을 크게 초과하는 공급전압을 생성하곤 한다.
파형, 전압, 스트링, 트랜지스터, 밴드갭, 성형, 전류, 피크, 펌프, 증폭기

Description

온-칩 ＥＥ－ＰＲＯＭ 프로그래밍 파형 생성{ON-CHIP EE-PROM PROGRAMMING WAVEFORM GENERATION}
도 1은 본 발명의 실시예에 의하여 생성될 수 있는 파형도,
도 2는 본 발명의 실시예와 일치하는 파형 생성기의 개략도,
도 3A 내지 3D는 도 1의 파형의 부분들의 생성 동안 도 2의 회로에 대한 단순화된 모델 회로도, 도 3E는 생성된 파형의 각 부분에 대하여 활성화된 단순화된 모델 회로를 표시한 파형도,
도 4는 도 2의 파형 생성기에 의하여 사용될 수 있는, 또는 본 발명의 다른 실시예에 의하여 사용될 수 있는 파 성형 회로로서의 파 선형 회로의 개략도,
도 5는 본 발명의 실시예에 의하여 사용될 수 있는 전류 조절 회로의 단순화된 개략도,
도 6은 도 2의 회로에서의 전하 펌프로, 또는 본 발명의 다른 실시예에서의 전하 펌프로 사용될 수 있는 전하 펌프의 단순화된 개략도,
도 7은 도 2에서의 증폭기로, 또는 본 발명의 다른 실시예에서의 증폭기로 사용될 수 있는 증폭기의 단순화된 개략도,
도 8은 본 발명의 실시예에 따라 파형을 생성하는 방법을 도시하는 흐름도이다.
본 발명은 일반적으로 집적 회로에 파형을 생성하는 것과 관계가 있으며, 더욱 상세하게는 전기적으로-소거 가능한 프로그램어블 판독 전용 메모리 장치(EE-PROM)를 프로그램밍하기 위한 정확한 파형을 생성하는 것과 관계가 있다.
EE-PROM은 시스템 및 집적회로에서 비휘발성 데이터 저장에 매우 유용한 것으로 밝혀졌다. 이것은 특히 축전지 관리 장치, 기준, 및 전위차계 내에서 시스템 데이터의 저장에 유용한 것으로 밝혀졌다.
그러나 EE-PROM은 매우 높은 전압, 예를 들면 평범한 작동 중인 집적회로에 허용 가능한 공급 전압보다 매우 높은 14 볼트를 사용하여 프로그램된다. 또한, EE-PROM을 프로그램밍하기 위해 사용되는 파형은 일정한 특성을 가지는 것이 바람직하다. 예를 들면, 피크 전압은 정확해야 한다: 너무 높은 전압은 개개의 메모리 소자를 파괴하거나 손상시키고, 너무 낮은 전압은 신뢰할 수 없는 프로그램밍을 유발한다.
또한, 오프 상태에서 프로그램밍 전압으로 프로그램밍 전압이 천이하는 속도는 중요하다. 특히, 지나치게 빠른 상승 및 하강 에지 비율은 EE-PROM 상의 산화층을 손상시킬 수 있다. 이 산화 손상을 피하는 제 1 해결책은 단순히 에지 비율을 늦추는 것이다. 불행히도, 이는 과도한 프로그램밍 시간을 유발한다. 예를 들면, 큰 메모리 장치가 2초에 프로그램밍될 수 있다면, 산화 손상을 피하기 위해 에지 비율을 낮추는 것은 5 내지 10초의 프로그램밍 시간을 유발할 수 있다. 프로그램밍이 웨이퍼 분류 또는 최종 시험에서 행해질 때, 과도한 프로그램밍 시간은 시험 시간의 증가 및 시험 처리량의 감소를 유발한다. 프로그램밍이 시스템 수준에서 행해질 때, 이러한 프로그램밍 시간은 시스템 실행에 파괴적일 수 있다.
그러므로, 바람직한 것은, 다른 응용에서와 함께 EE-PROM을 프로그램밍에 사용되는 파형을 생성하기 위한 회로, 방법, 및 장치이며, 이 파형은 원하는 값 근처인 피크 전압과 함께, 반복되는 상승 및 하강 시간을 제어한다.
본 발명의 실시예는, 파형이 정확한 피크 전압 및 스위칭 시간과 함께, 상승 및 하강 시간을 제어하도록 하는 회로, 방법, 및 장치를 제공한다. 본 발명의 실시예는 온-칩 커패시턴스 변동을 위해 조절되는 클럭 신호 및 전류를 생성하는 회로를 제공한다. 이는 또한 저항, 기준 전압, 및 다른 변동을 위해 조절될 수 있다.
전류 및 클럭 신호는 정확하고 잘 제어된 파형을 생성하기 위하여 사용된다. 특히, 전류는 상승 및 하강 비율을 생성하기 위하여 사용된다. 또한, 파형의 피크까지의 상승 및 파형의 피크로부터의 하강 천이의 타이밍은 클럭 신호에 의하여 정확히 결정된다. 밴드갭 또는 유사한 기준 전압은 파형의 피크 전압을 결정하는데 사용된다.
정확하게 생성된 파형은 증폭 회로를 사용하여 얻어진다. 증폭기의 출력은 EE-PROM을 위한 전압 파형 그로그램밍으로서 사용된다. 이 실시예는 또한, 온-칩 공급 전압을 크게 초과하는 증폭 회로의 공급 전압을 생성하기 위하여 사용되는 충전 펌프를 구동하기 위한 비-중첩 클럭을 더 사용한다.
본 발명의 실시예는 특별히 EE-PROM을 프로그램밍하는데 사용되는 파형에 적합하나, 본 발명의 실시예는 다른 응용을 위한 파형을 형성하는데 사용될 수 있다는 것을 알 수 있다. 본 발명의 실시예는 여기서 서술된 하나 이상의 다양한 모습에 의해 구체화할 수 있다.
본 발명의 실시예는 전기적으로 소거 가능 및 프로그램밍 가능 판독 전용 메모리 장치를 프로그램밍하는 방법을 제공한다. 이 방법은, 커패시턴스 값의 프로세스 변동을 보상하기 위한 제 1 전류를 조정하는 것에 의한 제 1 파형 생성 단계, 제 1 전류에 비례하는 제 2 전류 생성 단계, 제 1 전류에 비례하는 제 3 전류 생성 단계, 제 2 전류를 사용하여 제 1 지속기간 동안 제 1 전압으로부터 제 2 전압으로 커패시터를 충전하는 단계, 제 2 지속기간 동안 커패시터를 제 2 전압으로 유지하는 단계, 및 제 3 전류를 사용하여 제 3 지속기간 동안 제 2 전압에서 제 1 전압으로 커패시터를 방전하는 단계를 포함한다.
본 발명의 다른 실시예는 집적회로를 제공한다. 이 집적회로는, 제 1 파형을 제공하기 위하여 형성된 파형 형성기, 제 1 파형을 수신하고 제 2 파형을 생성하기 위해 제공된 증폭기, 및 증폭기를 위하여 전력 공급을 제공하기 위하여 제공된 전하 펌프를 포함한다. 제 1 파형은 상승 에지 비율을 가지는 상승 에지 및 하강 에지 비율을 가지는 하강 에지를 포함하고, 상승 에지 비율 및 하강 에지 비율은 집적회로에서 커패시턴스 변동에 따라 크게 변화하지는 않는다.
본 발명의 또 다른 실시예는 다른 집적회로를 제공한다. 이 집적회로는, 복수의 제어 입력 및 하나의 출력을 가지는 파 성형 회로, 파 성형 회로의 출력과 결합된 증폭 회로, 증폭기와 결합된 전하 펌프, 및 파 성형 회로와 결합된 전류 조절 회로를 포함한다. 전류 조절 회로는 커패시턴스 프로세스 변동을 위해 조정되는 파 성형 회로로의 전류를 제공한다.
본 발명의 본질 및 장점의 보다 나은 이해는 이하의 상세한 설명 및 동반하는 도면을 참조하여 얻어질 것이다.
도 1은 본 발명의 실시예에 의하여 생성될 수 있는 파형을 도시한다. 파형의 진폭은 X-축 상의 시간의 함수로 Y-축에 그려진다. 포함된 다른 도면들처럼, 이 도면은 예시 목적만으로 보여지는 것이고, 본 발명의 가능한 실시예 또는 청구항을 제한하지 않는다.
파형은 선 (110)으로 여기서 표시된 초기값을 가진다. 초기값은 0, 즉 접지 또는 VSS, 또는 다른 적당한 전압일 수 있다. 예를 들면, (110)에서 값은 활성 장치의 유도를 끄는데 필요한 음의 전압과 같은 수 있다. 이러한 특정한 예에서, 파형은 시간 T1(162) 동안 이 초기값을 대략적으로 유지한다.
T1(162) 이후, 파형의 전압은 (120)에 의하여 도시되는 것처럼 증가한다. 이 전압은 시간 T2(164) 동안 (130)으로 표시된 최종 값까지 증가한다. 상승 에지(120)는 잘 제어된다. 즉, 다른 온-칩 캐퍼시턴스의 값을 가지는 다른 웨이퍼에 제조된 다른 장치들은 각각 대략적으로 같은 에지 비율을 가진다. 또한, 이 상승 시간을 제어하는 것은, 특히 파형이 EE-PROM 소자를 프로그래밍하는데 사용되는 경우, 중요하다. 상승 시간이 너무 빠른 경우, 메모리 소자 위의 산화층은 스트레스를 받고 손상될 수 있다. 상승 시간이 너무 느린 경우, 과다한 시간이 전체 메모리를 프로그램밍하는데 필요하다.
예를 들면 온-칩 커패시터 값에서 변동을 보상하기 위하여 조정되는 전류로 커패시터를 충전하는 것에 의하여, 상승 시간은 제어될 수 있다. 이 전류는 또한 온-칩 저항기 값 및 그 온도 계수에서 변동을 보상하기 위하여 조정될 수 있다. 예를 들면 EE-PROM 저항기, 퓨즈, 제너, 안티퓨즈, 또는 다른 적당한 구조를 사용하여, 온-칩 저항은 조정될 수 있다. 또한, 다른 온도 계수를 가지는 다른 형의 저항기는 전체 저항기 온도 계수를 줄이기 위하여 결합될 수 있다. 예를 들면, 양의 온도 계수를 가지는 저항기가 음의 온도 계수를 가지는 것과 결합될 수 있다. 그 밖에 외부 저항기가 사용될 수 있다. 온도 효과를 보상하기 위한 더한 개량은 또한 본 발명의 실시예에 의하여 구체화된다.
시간 T3(165) 동안, 파형은 (130)으로 도시되는 피크 값을 유지한다. 본 발명의 특정한 실시예에서, 이 피크 값은 EE-PROM 메모리 소자를 프로그램밍하는데 필요한 전압이다. 예를 들면, 한 실시예에서, 이 전압은 약 14 볼트이다. 이 전압은 많은 밴드갭 전압을 사용하는데 정확히 맞추어질 수 있다. 다양한 실시예에서, 전압(130)은 커패시터에 전하를 수용하거나, 또는 커패시터에 걸린 전압을 고정된 전위차로 하게 하여 유지될 수 있다.
파형이 (130)으로 표시되는 높은 전압인 시간 T3(165)은 또한 정확히 맞추어질 수 있다. 이 시간이 너무 짧은 경우, 소자는 정확히 프로그램밍되지 않고 오류가 발생할 수 있다. 이 시간이 너무 긴 경우, 전체 메모리에 대한 프로그램밍 시간은 과다하게 된다. 전술한 바와 같이, 이것은 시험 처리량 문제 또는 시스템 오류를 유발할 수 있다. 본 발명의 특정한 실시예에서, 이 지속기간은 클럭 사이클 수를 카운트하여 정확히 맞추어질 수 있다. 이 실시예에서, 클럭 주파수는 온-칩 커패시터 변동을 보상하기 위하여 조정된다. 앞에서처럼, 본 발명의 추가된 실시예는 저항기, 전압, 및 온도 변동을 또한 보상할 수 있다.
특히, 일 실시예에서, 상승 에지(120)가 시작되었을 때, 카운터는 클럭 사이클을 카운트하기 시작한다. 클럭 사이클의 제 1 수가 지난 후, 파형은 (130)으로 표시되는 전압일 것으로 예상된다. 이 때, 파형은 (130)으로 표시되는 전압으로 유지되거나 강제된다. 클럭 사이클의 제 2 수가 지난 후, 하강 에지(140)가 시작된다.
상승 에지(120)에서처럼, 하강 에지(140)는 빠른 메모리 프로그램밍이 가능할 정도로 충분히 빠르면서 산화 응력을 방지할 정도로 충분히 느리게 조정된다. 시간 T4(167)이 지난 후, 파형은 다시 (150)으로 표시된 낮은 값에 도달한다. 그러므로, 클럭 사이클의 제 3 수가 지난 후, 파형은 0 또는 다른 낮은 전압으로 유지되거나 강제된다.
파형이 시간 T3(165) 및 T5(169) 동안 높거나 낮게 되는 경우 파형에서 “계 단” 또는 불연속이 발생한다는 것이 주의되어야 한다. 특히, 파형이 시간 T2(164)의 마지막에 피크 값에 다다르지 않은 경우, 선(120)은 선(130)과의 단절 또는 계단을 가진다. 다시, 이러한 과다한 비율은 메모리 소자를 손상시킬 수 있다. 따라서, 본 발명의 실시예는 시간 T2(164)의 마지막에 피크 전압(130)에 도달할 수 있도록 필요한 것보다 빠르게 상승 시간(120)을 맞춘다. 이러한 방법으로, 가능한 불연속은 제거되거나 감소한다. 유사하게, 본 발명의 실시예는 (140)의 하강 에지 비율을 조정할 수 있다.
도 2는 본 발명의 실시예와 일치하는 파형 성형기의 개략도이다. 파 성형 회로(210), 증폭기(220) 및 관계된 회로, 및 전하 펌프(230)가 포함된다.
파 성형 회로는 아날로그 또는 디지털 신호인 다수의 제어 입력을 수신한다. 본 특정한 실시예에서는, 라인 (212)로 S0, 라인 (214)로 S1, 라인 (216)으로 S2, 및 라인 (218)로 S3로 명명된 4 개의 디지털 입력을 수신한다. 바이어스 전류는 라인 (211)으로 수신된다. 파 성형 회로는 라인 (225)의 파 성형 신호를 증폭기(220)로 제공한다.
본 발명의 특정한 실시예에서, 파 성형 회로(210)으로의 네 개의 디지털 제어 입력 각각은 연속적으로 활성화된다. 특히, 라인 (214)로 S1이 높게 활성화된 후, 라인 (212)로 S0가 한 시간 주기 동안 높게 활성화되고, 이어서 라인 (216)으로 S2가, 차례로 이어서 라인 (218)으로 S3가 활성화된다.
본 실시예에서, 파형 생성은 라인 (212)상의 S0 가 활성화 됨으로써 시작된다. 이것은 라인 (225)상의 파 성형 신호값이 0 또는 상기 언급된 다른 적합한 전압이 되도록 강제한다. 일정한 시간이 경과한 후, 라인 (214)상의 S1 은 활성화되고, 라인 (225)상의 파 성형 신호는 피크값까지 전압이 증가한다.
특정한 지속기간 경과 후에, 예를 들어 다수의 클럭 사이클 경과 후에, 라인 (216)상의 S2가 활성화된다. 이 때, 라인 (225)상의 파 성형 신호는 최대값으로 유지된다. 다시 소정 갯수의 클럭 사이클이 경과하면, 라인 (218)상의 S3 가 활성화된다. 라인 (218)상의 S3가 활성화될 때, 라인 (225)상의 파 성형 신호는 피크 전압에서 0으로 그 값이 감소한다. 다른 소정의 주기, 즉, 소정 갯수의 클럭 사이클이 경과한 후, 라인 (212)상의 S0는 재차 활성화되고, 다른 셀이 프로그램될 때까지 낮은 전압이 유지된다. 각각의 이러한 시간들 동안에, 증폭기 회로는 라인 (275)상의 프로그램 가능한 전압까지 라인 (225)상의 파 성형 신호를 증가시킨다.
증폭기(220)는 파 성형 회로(210)로부터 라인 (225)상의 파 성형 신호를 수신하고, 그것을 라인 (275)상의 EE-PROMs VPROG를 위한 프로그래밍 전압까지 증가시킨다. 특히, 증폭기(220) 및 보상 커패시터 C1(266) 및 저항기 R4(267) 뿐만 아니라, 트랜지스터 M1(240)과 M2(250), 저항기 R0(264), R1(262), 및 R2(260)을 포함하는 관련 회로가, 라인 (225)상에서 수신된 파 성형 신호를 증가시키고 그것을 라인 (275)상의 프로그램 전압 출력(VPROG)으로서 제공한다.
전하 펌프(230)는 미분 비-중첩 클럭들의 라인 (232)상의 VCLK1 및 라인 (234)상의 VCLK2를 수신하고, 이러한 파형 생성 회로를 포함하는 집적회로에 제공되는 공급 전압보다 더 높은 전압을 제공한다.
라인 (285)상의 전하 펌프의 출력은 저항기 R3(280)에 의해 고립되고, 이것은 다시 라인 (275)상의 VPROG에 결합된다.
도 3A 내지 3D는, 도 1의 파형 일부분의 생성 중에 도 2의 회로에 대한 단순화된 회로 모델들을 설명하고 있다. 도 3A에서 S0가 활성화 된다. 이 모드에서 스위치(325)는 커패시터 Cx(312)를 그라운드에 쇼트시키고, 따라서 라인 (315)상의 출력 전압을 0으로 강제한다.
도 3B에서, S1이 활성화된다. 스위치(345)는 개방되고 M1(330)에 의해 제공된 전류가 커패시터 Cx(340)로 흐르며, 따라서 라인 (335)상의 파 성형 전압을 충전한다. 다시, M1(330)에 의해 제공된 전류는 커패시터 Cx(340)의 값에 있어서의 프로세스 변동에 대해 조절된다. 커패시터 Cx(340)는 박막-산화물 커패시터, MOS 커패시터, 폴리 커패시터 또는 다른 집적 회로 커패시터층들에 의해 형성될 수 있다.
도 3C에서, S2가 활성화된다. 여기서, 스위치(365)는 닫히고, 따라서 커패시터 Cx를 쇼트시키며 라인 (355)상의 파 성형 신호를 라인(352)상의 전압으로 강제한다. 본 발명의 특정한 실시예에 있어서, 라인 (352)상의 전압은 밴드갭 기준에 의해 설정된다. 이런 방법으로, 파 성형 회로에 의해 생성된 피크 전압은 장치와 장치 사이에서 일관되며 온도가 보상된다.
도 3D에서, S3가 활성화 되고, 스위치(385)가 개방되어, 트랜지스터 M2(370)가 커패시터 Cx(380)를 방전시키는 것을 허용한다. 이런 방법으로, 라인 (375)상의 파형 전압은 다시 0 볼트로 방전된다.
도 3E는 어떤 단순화된 모델 회로들이 본 발명의 실시예에 따라 생성된 파형의 각 부분에 대해 활성화되는가를 나타낸다. 파형 진폭은 X-축(392)상의 시간의 함수로서 Y-축상에 도시되어 있다. 초기에, 스위치 S0는 활성화되고 파형 출력 라인은 그라운드 또는 다른 전위에 쇼트된다. 그 후에 스위치 S1가 활성화된다. 그 때, 커패시터는 방전되고, 파 성형 전압은 (384)에 의해 나타낸 바와 같이 증가한다. 일정한 시점에서 커패시터는 완전히 충전되며 (386)에 의해 지시된 값에 도달된다. 그 후, 스위치 S2는 활성화되며 파형 출력 라인은 하이로 쇼트된다.
스위치 S2는 커패시터가 완전히 충전될 때까지 활성화되지 않은 채로 남는 것이 바람직하며, 그렇지 않으면 "계단파"가 생성된 파형에 나타날 수 있다. 그 후, 스위치 S3가 활성화되며 커패시터는 방전된다. 방전 후에, 커패시터는 다시 그라운드에 쇼트된다. 또한, 계단파 또는 불연속을 회피하기 위하여 커패시터를 그라운드에 쇼트시키기 전에 커패시터를 방전하는 것이 바람직하다.
또한, 스위치가 활성화되는 각 지속기간들은 클럭 신호의 사이클 갯수를 카운트함으로써 결정될 수 있다. 이전처럼, 클럭 신호를 생성하기 위해 사용되는 클 럭 회로는, 클럭 신호의 주파수가 커패시턴스, 저항, 전압, 및 다른 프로세스 변동들을 감소시키기 위해 보상되도록 바이어스되거나 다른 방법으로 조절될 수 있다. 이것은 상이한 온-칩 커패시터, 저항기들 및 유사한 파형들을 각각 생성하기 위한 기준 전압들을 갖는 다중 장치들에서의 다중 파형 생성기를 가능하게 한다.
도 4는 도 2의 파형 생성기에 의해 사용될 수 있는 파 성형 회로 또는 본 발명의 다른 실시예들에 의해 사용될 수 있는 파 성형 회로의 개략도이다. 본 도면은 인버터(470,475), 전류 미러 장치 M1(410), M2(420), M3(430), M4(440), 및 M5(450), 그리고 스위치(460,462,464)를 포함한다.
바이어스 전류(Ibias)는 라인 (420)상에서 수신된다. 이 전류는 장치들 M1(410) 및 M2(420)에 의해 미러링된다. M2(420)의 드레인에서의 전류는 장치 M3(430)에 의해 미러링된다. M3(430)는 M4(440)의 게이트에 선택적으로 결합될 수 있는 게이트-투-소스 전압을 발생시킨다. 이런 방법으로, M4(440)는 커패시터 C4(480)에 충전전류를 흐르게 하거나 스위치(462)의 제어하에 있는 분리 장치(개방 회로)의 역할을 할 수 있다.
유사하게, 장치 M5(450)는 M2(420)의 전류를 미러링할 수 있으며, 따라서 스위치(464)의 제어하에서 커패시터(480)에게 방전 전류를 공급한다. 스위치(460)는 커패시터 C4(480)가 라인 (432)상에 또는 그라운드에 인가된 밴드갭 전압에 결합된 제 2 단자를 포함하는지 여부를 제어한다.
본 도면 및 다른 도면들에, CMOS 장치들이 도시되어 있다. 본 발명의 다른 실시예에서, 장치들의 다른 형태들이 사용될 수 있다. 예를 들면, 양극 장치들, JFET들, 또는 다른 형태의 장치들이 사용될 수 있다.
도 5는 본 발명의 실시예에 의해 사용될 수 있는 전류 조정 회로의 단순화된 개략도이다. 본 도면은 마스터 바이어스 또는 MBIAS 회로(510), 발진기(520), 및 파 성형 회로(210)를 포함한다. 파 성형 회로(210)는 도 2의 파 성형 회로(210) 또는 다른 적합한 파 성형 회로일 수 있다.
마스터 바이어스 회로(510)는 라인 (522)상의 발진기(520)에 전류를 공급한다. 이 전류는 라인 (525)상의 클럭 신호의 주파수(FOUT)를 부분적으로 결정한다. 마스터 바이어스 회로(510)는 또한 파 성형 회로(210)에게 라인 (211)상의 바이어스 전류(Ibias)를 공급한다. 이 전류들은 라인 (512)상의 B0, 라인 (514)상의 B1, 라인 (510)상의 B2, 및 라인 (518)상의 B3 비트들에 의해 조정된다. 이러한 비트들은 프로그램 가능한 퓨즈들, 프로그램 가능한 메모리 셀들, 또는 다른 적합한 저장 장치들에 의해 조정될 수 있다.
라인 (525)상의 클럭 신호 주파수(FOUT)는 마스터 바이어스 회로 MBIAS(510)에 의해 라인 (522)상에 공급되는 전류의 크기에 의해 부분적으로 결정된다. 특히, 발진기(520)는 수학식;
I = CV / t
로 이용하며, 이것은 다시,
F = Iosc / CV
로 쓸 수 있고, 여기서 F는 진동의 주기이며, C는 커패시터 값이고, V는 밴드갭 기준에 의해 발생된 전압과 같이 통상 온도에 민감하지 않은 전압이며, 그리고 Iosc는 라인 (522)상에 공급되는 전류이다.
전류(Iosc)는 전형적으로 저항에 밴드갭 전압(또는 밴드갭 전압에 비례하는 전압)을 인가하기 위하여 증폭기를 사용함으로써 발생된다. 이 저항은 온-칩 또는 오프-칩 저항기일 수 있다. 오프-칩 저항기를 사용하는 것은 높은 정밀성 및 낮은 온도 드리프트를 갖는 오프-칩 저항기가 사용될 수 있다는 장점을 제공한다. 저항은 대체적으로 온-칩 저항일 수 있다. 온-칩 저항기를 사용하는 것은 외부 구성요소의 필요를 제거하고 장치핀을 절약한다. 온 칩 저항기들은 전형적으로 프로세스 변동값들에 의해 야기된 값에 있어서의 더 큰 변동을 갖는다. 또한, 온-칩 저항기들은 더 큰 온도 계수를 갖는 경향이 있다. 본 발명의 특정한 실시예들은 트리밍에 의해 온-칩 저항값의 변동을 감소시킨다. 이러한 특정한 실시예들의 일부는, 퓨즈들, 제너들, 안티-퓨즈들 또는 다른 구성들이 사용될 수 있음에도 불구하고, EEPROM 저항기들을 사용한다. 또한, 본 발명의 일부 실시예들은 낮은 온도 계수 온-칩 저항들을 형성하기 위해 반대의 온도 계수들을 갖는 상이한 저항기 형태들을 결합함으로써 온-칩 저항기의 온도 계수를 감소시킨다. 온-칩 저항기들은 낮은 온도 계수를 갖는 경향이 있으며, 밴드갭 전압을 위한 온도 계수는 상당히 낮다.
따라서, 오프-칩 저항기가 라인 (522)상에 사용된다면, Iosc 값의 변동들은 제한되며, 반면에 온-칩 저항기가 사용된다면, Iosc 값의 변동들은 온-칩 저항들의 변동들에 의해 현저하게 야기된다.
전류(Iosc)는 발진기(520)에 의해 수용된다. 전형적으로, 발진기(520)는 전압을 통하여 커패시터를 충전 및 방전하기 위해 이러한 전류를 사용함으로써 전압을 발생시키는 회로이다. 전압이 변할 때마다, 클럭 에지가 생성된다. 따라서 발진기의 주파수는, 상기 수학식에 의해 설명된 바와 같이, 전류, 커패시턴스, 및 전압에 의존한다. 커패시터는 전형적으로 온 칩이며, 비록 작은 온도 변동이지만 관련된 프로세스 변동을 갖는다. 이전처럼, 전압은 밴드갭 또는 관련된 전압일 수 있다.
따라서, 오프-칩 저항기가 라인 (522)상의 Iosc를 발생시키기 위해 사용된다면, 발진기 주파수의 변동들은 커패시터 변동들에 현저하게 의존한다. 온-칩 저항기들이 사용된다며, 발진기 주파수의 변동들은 온-칩 커패시터 및 저항의 값에 현저하게 의존한다.
따라서, 라인 (512)상의 전류(Iosc), 및 따라서 라인 (211)상의 전류(Ibias)는 온-칩 커패시턴스, 저항, 및 다른 변동들을 보상하기 위하여 조정될 수 있다. 특히, 라인 (525)상의 발진기(520)에 의해 제공된 신호 주파수가 모니터된다. 라인 (512)상의 B0 에서 라인 (518)상의 B3까지의 비트들은 트리밍되며, 또는 소정의 주파수가 달성될 수 있도록 설정 또는 조정된다. 그 후, 발진기는 생성된 파형의 다양한 부분들의 지속기간들을 결정함에 있어서 클럭으로 사용될 수 있다. 유사하게, 라인 (211)상의 전류(Ibias)는 생성된 파형 에지의 상승 및 하강을 위한 충전 및 방전 전류들을 설정하기 위해 사용될 수 있다.
도 6은, 도 2 회로의 전하 펌프 또는 본 발명의 다른 실시예들의 전하 펌프 로서 사용될 수 있는 전하 펌프의 단순화된 개략도이다. 이러한 전하 펌프는, 다이오드-연결 트랜지스터들 M1(610), M2(620), M3(630), M4(640), M5(650) 및 M6(660) 그리고 커패시터들 C1(615), C2(625), C3(635), C4(645), C5(655) 및 C6(665)에 의해 형성되는 다이오드 스트링을 포함한다.
비-중첩 클럭들은 전하펌프에 의해, 특히 라인 (232)상의 VCLK1 및 라인 (234)상의 VCLK2에 수용된다. 이러한 클럭 라인들은 교호 커패시터들에 결합된다. 특히, 라인 (232)상의 VCLK1은 C2(625), C4(645) 및 C6(665)에 연결되며, 반면에 라인 (234)상의 VCLK2는 C1(615), C3(635), 및 C5(655)에 연결된다. 이러한 커패시터들의 다른 단자들은 다이오드 스트링에 있는 트랜지스터들 사이의 중간 노드들에 연결된다.
이런한 구조들은 본질적으로 커패시터들이 다이오드로 전하를 비워버리는 "버킷 브리지"를 형성하며, 라인 (605)상의 전압 VCC보다 크게 라인 (275)상의 전압 VPROG를 증가시킨다.
도시된 실시예에서, 6개의 다이오드들과 6개의 커패시터들이 사용되었다. 본 발명의 다른 실시예에서, 다른 갯수의 커패시터들 및 다이오드들이 사용될 수 있다. 또한, 다이오드-연결 트랜지스터들은 다이오드 스트링을 위해 사용되는 것으로 도시되고, 다른 형태의 다이오드들이 사용될 수 있으며, 예를 들어, p-n 접합들이 사용될 수 있다.
도 7은 도 2의 증폭기로 또는 본 발명의 다른 실시예에 있어서의 증폭기로 사용될 수 있는 증폭기의 단순화된 개략도이다. 본 도면은 인버터(770), 및 스위치 들(780,785)을 포함하는 인에이블 회로소자들을 구비한 중복-캐스케이드 증폭기를 포함한다.
도 8은 본 발명의 실시예에 따른 파형 생성 방법을 설명하는 흐름도이다. 단계 (800)에서, 클럭 신호의 주파수가 조정된다. 이러한 조정은 온-칩 커패시터 값들의 변동들을 보상할 수 있다. 이러한 조정은 또한 온-칩 저항기, 밴드갭, 및 다른 오차들을 보상할 수 있다. 단계 (810)에서, 제 1 전류가 조정되며, 이러한 조정은 또한 커패시터 및 가능한 저항, 밴드갭, 및 다른 오차들을 보상하기 위한 것이다. 또한, 실제 회로들에서, 전류는 클럭 신호의 주파수가 모니터되는 동안에 조정된다. 바람직한 주파수가 달성될 때, 예를 들면 다수의 퓨즈들을 블로잉하거나 블로잉하지 않음으로써, 그 전류는 고정된다.
단계 (820)에서, 제 1 전류는 제 2 및 제 3 전류를 발생시키기 위해 사용되며, 이것들은 제 1 전류에 비례한다. 예를 들면, 제 2 전류 및 제 3 전류는 제 1 전류의 미러링된 변형들일 수 있다.
단계 (830)에서, 커패시터는 제 2 전류를 사용하여 제 1 전압으로부터 제 2 전압으로 충전된다. 이 때, 복수의 클럭 사이클들이 카운트된다. 제 1 지속기간에 대응하는 제 1 클럭 사이클 갯수가 카운트된 후, 파형이 제 2 전압에 도달된 것으로 추정될 수 있다. 그리고 이 때, 파형이 제 2 전압으로 강제될 수 있다. 이 경우, 불연속을 피하기 위해, 제 2 전류는 제 1 지속기간 내에 제 2 전압에 도달하는 파형에 대해 필요한 전류보다 약간 더 큰 것이 바람직하다.
840 단계에서, 제 2 전압은 제 2 지속기간동안 커패시터상에서 유지되고, 제 2 지속기간은 클럭에 의해 설정된다. 즉, 클럭 사이클의 제 2 숫자는 제 2 지속기간을 결정하기 위하여 카운트된다.
제 2 지속기간후, 제 3 전류를 사용하여 제 3 지속기간동안 커패시터는 제 2 전압으로부터 제 1 전압으로 방전된다. 제 3 지속기간후, 커패시터는 제 1 전압이 된다. 파형의 불연속성을 피하기 위하여 만약 이것이 또 다시 행해진다면, 제 3 전류는 제 3 지속기간동안 제 1 전압에 도달하기 위해 파형에 필요한 전류 보다 조금 더 크게 된다.
앞서 설명한 본 발명의 실시예들은 도시와 설명을 위해 개시된다. 이는 설명되어진 것과 같은 정확한 형태로 본 발명을 제한하거나 그외의 것을 배제하려는 의도가 아니며, 앞서 교시된 관점에 따라 많은 수정과 변형이 가능할 것이다. 실시예들은 본 발명의 요지를 가장 잘 설명하기 위해 선택되어졌으며, 이로 인해 실제의 실시는 본 발명을 가장 잘 활용하고자 하는 당업자에게 있어 심사숙고된 특정 용도에 따라 다양한 변형 실시예들과 다양한 수정들로 적용될 수 있다.

Claims (21)

  1. 커패시턴스 값에서 프로세스 변동에 대한 보상을 하기 위해 제 1 전류를 조정하는 단계;
    상기 제 1 전류에 비례하는 제 2 전류를 생성하는 단계;
    상기 제 1 전류에 비례하는 제 3 전류를 생성하는 단계;
    상기 제 2 전류를 이용하여 제 1 지속기간동안 제 1 전압으로부터 제 2 전압으로 커패시터를 충전하는 단계;
    제 2 지속기간동안 상기 제 2 전압으로 상기 커패시터를 유지하는 단계; 및
    상기 제 3 전류를 이용하여 제 3 지속기간동안 상기 제 2 전압으로부터 상기 제 1 전압으로 상기 커패시터를 방전하는 단계;에 의해 제 1 파형을 생성하는 단계로 구성되는 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  2. 제 1 항에 있어서,
    커패시턴스 값에서 프로세스 변동에 대한 보상을 하기 위해 클럭신호의 주파수를 조정하는 단계;
    상기 제 2 지속기간을 결정하기 위해 상기 클럭신호를 이용하는 단계;를 더 포함하는 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  3. 제 2 항에 있어서,
    적어도 제 4 지속기간동안 상기 커패시터를 상기 제 1 전압으로 유지하는 단계를 더 포함하는 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  4. 제 2 항에 있어서,
    상기 제 2 전류는 상기 제 1 전류를 미러링하여 생성하는 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  5. 제 2 항에 있어서,
    상기 제 1 지속기간은 주요 산화물 응력이 일어나는 지속기간 보다 더 큰 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  6. 제 2 항에 있어서,
    상기 제 1 전압은 0 인 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  7. 제 2 항에 있어서,
    상기 제 1 파형은 전압파형인 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  8. 제 2 항에 있어서,
    상기 제 1 파형은 제 2 파형을 생성하기 위해 증폭되는 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  9. 제 8 항에 있어서,
    상기 제 2 파형은 전기적으로-소거 가능한 프로그램어블 판독전용 메모리내에 저장위치를 프로그램하는데 이용되는 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  10. 제 1 항에 있어서,
    제 1 신호의 제 1 주파수를 측정하는 단계; 및
    상기 제 1 신호의 제 1 주파수를 조정하는 단계;로 구성되는 방법을 이용하여 상기 제 1 전류가 조정되는 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  11. 제 10 항에 있어서,
    상기 제 1 신호의 제 1 주파수는 상기 제 1 전류를 트리밍하여 조정되는 것을 특징으로 하는 전기적으로-소거 가능한 프로그램어블 판독전용 메모리(EEPROM)의 프로그래밍 방법.
  12. 제 1 파형을 제공하도록 구성된 파 성형 회로;
    상기 제 1 파형을 수신하여 제 2 파형을 생성하도록 구성된 증폭기; 및
    상기 증폭기에 전원을 공급하도록 구성된 전하펌프;로 구성되고,
    상기 제 1 파형은 상승 에지 비율을 갖는 상승 에지와 하강 에지 비율을 갖는 하강 에지를 갖고, 상기 상승 에지 비율과 하강 에지 비율은 집적회로상에서 커패시턴스 변동에 대해 크게 변동하지 않는 것을 특징으로 하는 집적회로.
  13. 제 12 항에 있어서,
    상기 제 1 파형은 상승 에지 후 하강 에지 전에 하이 주기를 더 포함하고,
    상기 하이 주기는 지속기간을 가지며, 그리고
    상기 지속기간은 상기 집적회로상에서 커패시턴스 변동에 대해 보상되는 것을 특징으로 하는 집적회로.
  14. 제 12 항에 있어서,
    상기 제 1 파형과 제 2 파형은 전압 파형인 것을 특징으로 하는 집적회로.
  15. 제 14 항에 있어서,
    상기 제 2 파형은 전기적으로-소거 가능한 프로그램어블 판독전용 메모리내에 저장위치를 프로그램하는데 이용되는 것을 특징으로 하는 집적회로.
  16. 제 15 항에 있어서,
    상기 전하 펌프는 복수의 비중첩 클럭신호들과 제 1 공급전압을 수신하도록 구성되고, 그리고 제 2 공급전압을 생성하도록 추가로 구성되며,
    상기 제 2 공급전압은 상기 제 1 공급전압 보다 더 높은 것을 특징으로 하는 집적회로.
  17. 복수의 제어 입력들과 출력들을 갖는 파 성형 회로;
    상기 파 성형 회로의 출력에 연결되는 증폭기 회로;
    상기 증폭기 회로에 연결되는 전하펌프; 및
    상기 파 성형 회로에 연결되는 전류 조정 회로;를 포함하고,
    상기 전류 조정 회로는 커피시턴스 프로세스 변동중 조정되는 상기 파 성형 회로에 전류를 공급하는 것을 특징으로 하는 집적회로.
  18. 제 17 항에 있어서,
    상기 전류 조정 회로는 저항 프로세스 변동중에도 또한 조정되는 상기 파 성 형 회로에 전류를 공급하는 것을 특징으로 하는 집적회로.
  19. 제 17 항에 있어서,
    상기 파 성형 회로의 제어 입력들은 주파수를 갖는 클럭 신호에 의해 클럭되고, 그리고
    상기 클럭신호의 주파수는 상기 커패시턴스 프로세스 변동중 조정되는 것을 특징으로 하는 집적회로.
  20. 제 19 항에 있어서,
    상기 클럭 신호의 주파수도 또한 저항 프로세스 변동중 조정되는 것을 특징으로 하는 집적회로.
  21. 제 19 항에 있어서,
    상기 파 성형 회로는 밴드 갭 기준에 의해 결정된 피크 전압을 제공하는 것을 특징으로 하는 집적회로.
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