KR20080018091A - 반도체 집적 회로 및 그 시험 방법 - Google Patents

반도체 집적 회로 및 그 시험 방법 Download PDF

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슈사쿠 야마구치
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 시험 시간을 단축하고, 신뢰성을 향상시킬 수 있는 반도체 집적 회로를 제공하는 것을 과제로 한다.
레이저 조사에 의해 제1 트리밍 코드를 기억시키기 위한 레이저 퓨즈 회로(125)와, 전압 인가에 의해 제2 트리밍 코드를 기억시키기 위한 전기 퓨즈 회로(126)와, 상기 제1 또는 제2 트리밍 코드에 따라 전위 레벨 또는 타이밍을 조정하는 조정 회로(123)를 포함하는 것을 특징으로 하는 반도체 집적 회로가 제공된다.

Description

반도체 집적 회로 및 그 시험 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND TESTING METHOD THEREOF}
도 1은 반도체 메모리 칩(반도체 집적 회로)의 구성예를 도시한 도면.
도 2는 레이저 퓨즈 절단 공정 전의 시험 공정예를 도시한 도면.
도 3은 반도체 메모리 칩 내의 테스트 모드 신호 발생 회로의 구성예를 도시한 회로도.
도 4는 도 3의 회로의 동작예를 도시한 타이밍 차트.
도 5는 도 3에 접속되는 테스트 모드 신호 발생 회로의 구성예를 도시한 회로도.
도 6은 어드레스 신호 및 트리밍 코드의 종류의 대응을 도시한 도면.
도 7은 도 1의 셀렉터 및 내부 전위 발생 회로의 구성예를 도시한 회로도.
도 8은 도 7의 트리밍 코드 디코더 및 셀렉터의 구성예를 도시한 회로도.
도 9는 도 1의 전기 퓨즈 회로의 구성예를 도시한 도면.
도 10은 전기 퓨즈 회로를 포함하는 반도체 메모리 칩의 전원 기동시의 타이밍 차트.
도 11은 반도체 메모리 칩의 구성예를 도시한 도면.
도 12는 레이저 퓨즈 절단 공정 전의 시험 공정예를 도시한 도면.
도 13은 반도체 웨이퍼의 구성예를 도시한 도면.
도 14는 제1 반도체 메모리 칩∼제16 반도체 메모리 칩 및 이들을 시험하기 위한 테스터를 도시한 도면.
도 15는 반도체 메모리 칩의 시험 공정예를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
121 : 반도체 메모리 칩 122 : 테스트 모드 신호 발생 회로
123 : 내부 전위 발생 회로 124 : 메모리 코어
125 : 레이저 퓨즈 회로 126 : 전기 퓨즈 회로
127 : 셀렉터
본 발명은 반도체 집적 회로 및 그 시험 방법에 관한 것이다.
도 11은 반도체 메모리 칩(121)의 구성예를 도시한 도면이다. 반도체 메모리 칩(121)은 테스트 모드 신호 발생 회로(122), 레이저 퓨즈 회로(125), 내부 전위 발생 회로(123) 및 메모리 코어(메모리 셀 어레이)(124)를 갖는다. 테스트 모드 신호 발생 회로(122)는 휘발성 메모리를 가지며, 휘발성 메모리 내의 테스트 모드 신호로서 트리밍 코드(Trimming Code)(TM)를 출력한다. 트리밍 코드(TM)는 내부 전위의 레벨을 플러스 방향 또는 마이너스 방향으로 조정하기 위한 신호이다. 레이저 퓨즈 회로(125)는 레이저 퓨즈를 갖는 비휘발성 메모리로서, 테스트 모드 신호 발 생 회로(122)와 마찬가지로 트리밍 코드(LF)를 출력한다. 내부 전위 발생 회로(123)는 트리밍 코드(TM) 또는 트리밍 코드(LF)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 메모리 코어(124)는 그 내부 전위를 기초로 동작하며, 복수의 데이터를 기억한다.
반도체 메모리 칩(121)의 시험은 2개이다. 하나는 레이저 퓨즈 회로(125) 내의 레이저 퓨즈 절단 공정 전의 시험이고, 다른 하나는 레이저 퓨즈 회로(125) 내의 레이저 퓨즈 절단 공정 후의 시험이다. 레이저 퓨즈 절단 공정 전의 시험에서는, 내부 전위 발생 회로(123)는 트리밍 코드(TM)를 기초로 내부 전위를 생성한다. 또한, 레이저 퓨즈 절단 공정 후의 시험에서는, 내부 전위 발생 회로(123)는 트리밍 코드(LF)를 기초로 내부 전위를 생성한다.
도 12는 레이저 퓨즈 절단 공정 전의 시험 공정예를 도시한 도면이다. 이하, 반도체 웨이퍼 상의 16개의 제1∼제16 반도체 메모리 칩(121)의 시험을 행하는 경우를 예를 들어 설명한다.
단계 S1201 내지 단계 S1217은 제1 시험 항목을 위한 시험이다. 우선, 단계 S1201에서는, 테스터가 제1 반도체 메모리 칩(121)의 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리에 트리밍 코드(TM)를 설정한다. 다음에, 단계 S1202에서는, 테스터가 제2 반도체 메모리 칩(121)의 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리에 트리밍 코드(TM)를 설정한다. 다음에, 테스터는, 마찬가지로, 제3∼제15 반도체 메모리 칩(121)의 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리에 트리밍 코드(TM)를 설정한다. 마지막으로, 단계 S1216에서는, 테스터가 제16 반도체 메모리 칩(121)의 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리에 트리밍 코드(TM)를 설정한다. 이에 따라, 제1∼제16 반도체 메모리 칩(121)은 각각의 트리밍 코드(TM)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 다음에, 단계 S1217에서는, 테스터는 제1∼제16 반도체 메모리 칩(121)의 제1 시험 항목의 시험을 행한다.
제1 시험 항목의 시험이 종료되면, 모든 반도체 메모리 칩(121)의 전원을 오프로 하여 초기화한다. 그렇게 하면, 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리가 기억하고 있던 트리밍 코드(TM)는 지워진다. 다음에, 제2 시험 항목의 시험을 행하기 위해서, 다시 모든 반도체 메모리 칩(121)의 전원을 온으로 한다.
다음에, 단계 S1221 내지 단계 S1237은 제2 시험 항목을 위한 시험이다. 우선, 단계 S1221에서는, 테스터가 제1 반도체 메모리 칩(121)의 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리에 트리밍 코드(TM)를 설정한다. 다음에, 단계 S1222 내지 단계 S1236에서는, 테스터가 제2∼제16 반도체 메모리 칩(121)의 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리에 트리밍 코드(TM)를 설정한다. 이에 따라, 제1∼제16 반도체 메모리 칩(121)은 각각의 트리밍 코드(TM)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 다음에, 단계 S1237에서는, 테스터는 제1∼제16 반도체 메모리 칩(121)의 제2 시험 항목의 시험을 행한다.
제2 시험 항목의 시험이 종료되면, 모든 반도체 메모리 칩(121)의 전원을 오프로 하여 초기화한다. 그렇게 하면, 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리가 기억하고 있던 트리밍 코드(TM)는 지워진다. 다음에, 제3 시험 항목의 시험을 행하기 위해서, 다시 모든 반도체 메모리 칩(121)의 전원을 온으로 한다.
다음에, 단계 S1241 내지 단계 S1257은 제3 시험 항목을 위한 시험이다. 우선, 단계 S1241 내지 단계 S1256에서는, 테스터가 제1∼제16 반도체 메모리 칩(121)의 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리에 트리밍 코드(TM)를 설정한다. 이에 따라, 제1∼제16 반도체 메모리 칩(121)은 각각의 트리밍 코드(TM)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 다음에, 단계 S1257에서는, 테스터는 제1∼제16 반도체 메모리 칩(121)의 제3 시험 항목의 시험을 행한다.
제3 시험 항목의 시험이 종료되면, 모든 반도체 메모리 칩(121)의 전원을 오프로 하여 초기화한다. 그렇게 하면, 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리가 기억하고 있던 트리밍 코드(TM)는 지워진다. 다음에, 제4 시험 항목의 시험을 행하기 위해서, 다시 모든 반도체 메모리 칩(121)의 전원을 온으로 한다.
다음에, 단계 S1261 내지 단계 S1277은 제4 시험 항목을 위한 시험이다. 우선, 단계 S1261 내지 단계 S1276에서는, 테스터가 제1∼제16 반도체 메모리 칩(121)의 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리에 트리밍 코드(TM)를 설정한다. 이에 따라, 제1∼제16 반도체 메모리 칩(121)은 각각의 트리밍 코드(TM)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 다음에, 단계 S1277에서는, 테스터는 제1∼제16 반도체 메모리 칩(121)의 제4 시험 항목의 시험을 행한다.
제4 시험 항목의 시험이 종료되면, 모든 반도체 메모리 칩(121)의 전원을 오 프로 하여 초기화한다. 그렇게 하면, 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리가 기억하고 있던 트리밍 코드(TM)는 지워진다. 다음에, 제5 시험 항목의 시험을 행하기 위해서, 다시 모든 반도체 메모리 칩(121)의 전원을 온으로 한다.
다음에, 단계 S1281 내지 단계 S1297은 제5 시험 항목을 위한 시험이다. 우선, 단계 S1281 내지 단계 S1296에서는, 테스터가 제1∼제16 반도체 메모리 칩(121)의 테스트 모드 신호 발생 회로(122) 내의 휘발성 메모리에 트리밍 코드(TM)를 설정한다. 이에 따라, 제1∼제16 반도체 메모리 칩(121)은 각각의 트리밍 코드(TM)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 다음에, 단계 S1297에서는, 테스터는 제1∼제16 반도체 메모리 칩(121)의 제5 시험 항목의 시험을 행한다.
이하, 마찬가지로, 시험 항목의 수만큼 동일 처리를 반복한다. 레이저 퓨즈 절단 전의 시험에 있어서, 불량 메모리 셀의 어드레스의 검출을 목적으로 하여 메모리 코어(124)의 기록/판독 시험을 행한다. 그 때, 내부 전위는 트리밍 코드(LF)에 따른 상태로 행하는 것이 바람직하다. 그러나, 레이저 퓨즈 절단 전이기 때문에, 아직 반도체 메모리 칩(121) 내부의 레이저 퓨즈 회로(비휘발성 ROM)(125)에 적절한 트리밍 코드(LF)를 기억시키는 데에는 이르고 있지 않다. 그래서, 미리 내부 전위의 트리밍 코드(TM)를 반도체 메모리 칩(121) 내부의 테스트 모드 신호 발생 회로(122)의 래치(휘발성 기억 소자)에 기억시킨 후에, 상기 기록/판독 시험을 행한다. 또한, 반도체 메모리에서는 미세화에 따라 매우 많은 항목을 시험할 필요가 있다. 각 항목의 시험은 전원의 기동에서부터 행해지고, 마지막으로 전원 차단 으로 종료된다.
또한, 하기의 특허 문헌 1에는 퓨즈부와, 디코더부와, 트랜지스터군을 갖는 트리밍 회로가 기재되어 있다.
또한, 하기의 특허 문헌 2에는 퓨즈 절단 신호에 응답하여 절단되는 선택 퓨즈와, 선택 퓨즈에 의해 제어되어 지연 제어 신호 또는 퓨즈 코드 신호 중 어느 하나를 선택하여 가변 지연 회로에 출력하는 멀티플렉서를 구비하는 지연 시간 조절 회로가 기재되어 있다.
또한, 하기의 특허 문헌 3에는 플라스틱 패키지 장치에 밀봉된 정밀 트리밍 아날로그 집적 회로를 위한 퓨즈를 절단하기 위한 온 칩 회로가 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 평성 제3-283638호 공보
[특허 문헌 2] 일본 특허 공개 제2003-69397호 공보
[특허 문헌 3] 일본 특허 공개 평성 제7-183387호 공보
레이저 퓨즈 절단 전의 시험에 있어서, 반도체 메모리 칩(121) 내부에 기억시켜야 되는 트리밍 코드(TM)는 16개의 반도체 메모리 칩(121)마다 상이하기 때문에, 트리밍 코드(TM)를 칩 내부의 래치에 기억시키는 동작을, 동시에 시험하는 칩수의 횟수 행한 후에 각 항목의 시험을 행하게 된다. 시험 시간을 단축하기 위해서 동시에 시험하는 칩수를 늘리면, 트리밍 코드(TM)를 칩 내부의 래치에 기억시키는 동작에 소비되는 시간이 방대해져서 시험 시간의 단축 효과를 충분히 얻을 수 없다고 하는 과제가 있다.
본 발명의 목적은 시험 시간을 단축하고, 신뢰성을 향상시킬 수 있는 반도체 집적 회로 및 그 시험 방법을 제공하는 것이다.
본 발명의 일 관점에 따르면, 레이저 조사에 의해 제1 트리밍 코드를 기억시키기 위한 레이저 퓨즈 회로와, 전압 인가에 의해 제2 트리밍 코드를 기억시키기 위한 전기 퓨즈 회로와, 상기 제1 또는 제2 트리밍 코드에 따라 전위 레벨 또는 타이밍을 조정하는 조정 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로가 제공된다.
도 13은 본 발명의 실시 형태에 따른 반도체 웨이퍼(1300)의 구성예를 도시한 도면이다. 반도체 웨이퍼(1300) 상에는 예컨대 16개의 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316)이 형성된다.
도 14는 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316) 및 이들을 시험하기 위한 테스터(1401)를 도시한 도면이다. 테스터(1401)는 16개의 반도체 메모리 칩(1301∼1316)에 대하여, 공통의 라이트 인에이블 신호(/WE), 아웃풋 인에이블 신호(/OE) 및 어드레스 신호(A0∼A22)를 출력한다. 또한, 테스터(1401)는 16개의 반도체 메모리 칩(1301∼1316)마다 별도의 칩 인에이블 신호(/CE)를 출력하고, 별도의 데이터(DQ)를 입출력한다. 테스터(1401)는 16개의 반도체 메모리 칩(1301∼1316)을 동시에 시험할 수 있다.
웨이퍼 상태로 복수의 반도체 메모리 칩(1301∼1316)에 대하여 동시에 시험을 행하여 시험 시간을 단축한다. 이 때, 어드레스 신호(A0∼A22)의 단자나 기록/ 판독을 결정하는 제어 단자(/WE, /OE)는 복수의 반도체 칩(1301∼1316)에서 공통으로 테스터(1401)와 접속하여 테스터(1401)와의 접속 신호수를 삭감하고 있다. 데이터(DQ)의 단자는 반도체 메모리 칩(1301∼1316)별로 패스/페일 판정을 행할 필요가 있기 때문에, 반도체 메모리 칩(1301∼1316)별로 테스터(1401)와 접속시켜 둔다. 또한, 칩 선택 제어 단자(/CE)는 반도체 메모리 칩(1301∼1316)별 제어를 가능하게 하기 위해서, 반도체 메모리 칩(1301∼1316)별로 테스터(1401)와 접속시켜 둔다.
도 1은 반도체 메모리 칩(반도체 집적 회로)(121)의 구성예를 도시한 도면이다. 반도체 메모리 칩(121)은 상기 반도체 메모리 칩(1301∼1316)에 대응한다. 도 1은 도 11에 대하여 전기 퓨즈(eFuse) 회로(126) 및 셀렉터(127)를 추가한 것이다.
반도체 메모리 칩(121)은 테스트 모드 신호 발생 회로(122), 레이저 퓨즈 회로(125), 전기 퓨즈 회로(126), 셀렉터(127), 내부 전위 발생 회로(123) 및 메모리 코어(메모리 셀 어레이)(124)를 갖는다. 테스트 모드 신호 발생 회로(122)는 휘발성 메모리를 가지며, 휘발성 메모리 내의 테스트 모드 신호로서 트리밍 코드(Trimming Code)(TM)를 출력한다. 트리밍 코드(TM)는 내부 전위의 레벨을 플러스 방향 또는 마이너스 방향으로 조정하기 위한 신호이다. 레이저 퓨즈 회로(125)는 레이저 퓨즈를 갖는 비휘발성 메모리로서, 테스트 모드 신호 발생 회로(122)와 마찬가지로 트리밍 코드(LF)를 기억 및 출력한다. 전기 퓨즈 회로(126)는 전기 퓨즈를 갖는 비휘발성 메모리로서, 테스트 모드 신호 발생 회로(122)와 마찬가지로 트리밍 코드(EF)를 기억 및 출력한다. 셀렉터(127)는 테스트 모드 신호 발생 회로(122)로부터 제어 신호(CTL)를 입력하고, 제어 신호(CTL)에 따라 트리밍 코 드(TM, LF, EF) 중에서 어느 하나를 선택하여 내부 전위 발생 회로(123)에 출력한다. 내부 전위 발생 회로(123)는 셀렉터(127)가 출력하는 트리밍 코드에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 메모리 코어(124)는 그 내부 전위를 기초로 동작하고, 복수의 데이터를 기억한다.
도 15는 반도체 메모리 칩(121)의 시험 공정예를 도시한 도면이다. 레이저 퓨즈 회로(125) 내의 레이저 퓨즈는 레이저 조사에 의해 절단할 수 있다. 레이저 퓨즈의 절단 상태 또는 접속 상태에 따라 레이저 퓨즈에 데이터(트리밍 코드 LF)를 기억시킬 수 있다.
단계 S1501에서는, 레이저 퓨즈 회로(125) 내의 레이저 퓨즈 절단 공정 전에 반도체 웨이퍼 상태로 반도체 메모리 칩(121)의 시험을 행한다. 이 시험에서는, 다수의 시험 항목의 시험을 행한다. 우선, 전기 퓨즈 회로(126)에 트리밍 코드(EF)를 기억시킨다. 전기 퓨즈 회로(126) 내의 전기 퓨즈는 그 양단에 고전압을 인가함으로써 절단할 수 있다. 전기 퓨즈의 절단 상태 또는 접속 상태에 따라 전기 퓨즈에 트리밍 코드(EF)를 기억시킬 수 있다. 셀렉터(127)는 전기 퓨즈 회로(126)가 출력하는 트리밍 코드(EF)를 선택하여 출력한다. 내부 전위 발생 회로(123)는 트리밍 코드(EF)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 메모리 코어(124)는 그 내부 전위를 기초로 시험을 위한 동작을 한다.
다음에, 단계 S1502에서는, 레이저 퓨즈 절단 공정을 행한다. 구체적으로는, 반도체 웨이퍼(1300) 상의 반도체 메모리 칩(121)에 대하여 레이저(LS)를 조사하고, 반도체 메모리 칩(121) 내의 레이저 퓨즈 회로(125)의 레이저 퓨즈에 트리밍 코드(LF)를 기억시킨다.
다음에, 단계 S1503에서는, 레이저 퓨즈 절단 공정 후에 반도체 웨이퍼 상태로 반도체 메모리 칩(121)의 시험을 행한다. 셀렉터(127)는 레이저 퓨즈 회로(125)가 출력하는 트리밍 코드(LF)를 선택하여 출력한다. 내부 전위 발생 회로(123)는 트리밍 코드(LF)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 메모리 코어(124)는 그 내부 전위를 기초로 시험을 위한 동작을 한다.
또한, 반도체 메모리 칩(121)은 레이저 퓨즈 회로(125)를 사용하여 메모리 코어(124) 내의 불량 메모리 셀을 다른 용장 메모리 셀로 치환할 수 있다. 레이저 퓨즈는 배선층에 레이저를 조사하여 절단함으로써 기록을 행하는 비휘발성 ROM이다. 예컨대, 미절단 상태이면 전기적으로 도통 상태로 0, 절단 상태이면 전기적으로 비도통 상태로 1을 레이저 퓨즈에 기억시킬 수 있다. 이 레이저 퓨즈에 불량 메모리 셀의 어드레스를 기억시킴으로써 상기 치환을 행한다. 또한, 내부 전위 발생 회로(123)는 트랜지스터 특성의 반도체 웨이퍼면 내의 변동의 영향으로 인해 발생 전압값이 기대하고 있던 전압값에서 벗어나 버리기 때문에, 이것도 레이저 퓨즈 회로(125)에 의해 반도체 메모리 칩 내부에 트리밍 코드(LF)를 기억시키고, 반도체 메모리 칩마다 트리밍이 행해진다.
이러한 사정으로부터, 반도체 메모리 칩의 웨이퍼 상태에서의 시험은 2개의 단계 S1501 및 단계 S1503의 시험이 있다. 단계 S1501은 레이저 퓨즈 절단 전의 시험으로서, 불량 메모리 셀의 어드레스의 검출 및 내부 전위의 트리밍값의 검출과, 용장 메모리 셀로의 치환 불능/트리밍 불능인 반도체 메모리 칩의 선별을 행한다. 단계 S1503은 레이저 퓨즈 절단 후의 시험으로서, 불량 메모리 셀이 용장 메모리 셀로 치환되어 정상적인 기록/판독을 할 수 있는 것, 내부 전위가 기대하고 있던 전위로 되어 있는 것 등의 확인을 행한다.
도 2는 단계 S1501의 레이저 퓨즈 절단 공정 전의 시험 공정예를 도시한 도면이다. 우선, 단계 S201에서는, 테스터(1401)는 제1 반도체 메모리 칩(1301) 내의 전기 퓨즈 회로(126)에 트리밍 코드(EF)를 설정한다. 구체적으로는, 전기 퓨즈 회로(126) 내의 플립플롭에 트리밍 코드(EF)를 기억시킨다. 다음에, 단계 S202에서는, 테스터(1401)는 제2 반도체 메모리 칩(1302) 내의 전기 퓨즈 회로(126)에 트리밍 코드(EF)를 설정한다. 다음에, 테스터(1401)는, 마찬가지로, 제3 반도체 메모리 칩(1303) 내지 제15 반도체 메모리 칩(1315) 내의 전기 퓨즈 회로(126)에 트리밍 코드(EF)를 설정한다. 다음에, 단계 S216에서는, 테스터(1401)는 제16 반도체 메모리 칩(1316) 내의 전기 퓨즈 회로(126)에 트리밍 코드(EF)를 설정한다. 트리밍 코드(EF)는 반도체 메모리 칩(1301∼1316)마다 상이하기 때문에 따로따로 설정한다. 다음에, 단계 S217에서는, 테스터(1401)는 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316) 내의 전기 퓨즈 회로(126)의 전기 퓨즈에 상기 트리밍 코드(EF)의 기록을 지시한다. 이에 따라, 반도체 메모리 칩(1301∼1316)은 트리밍 코드(EF)의 기록을 행한다. 전기 퓨즈 회로(126)에는 트리밍 코드(EF)가 기억된다.
상기 전기 퓨즈로의 기록 처리가 종료되면, 모든 반도체 메모리 칩(1301∼1316)의 전원을 오프로 하여 초기화한다. 전기 퓨즈 회로(126) 내의 전기 퓨즈는 비휘발성 메모리이기 때문에, 전원을 오프로 하여도 트리밍 코드(EF)의 기억을 유 지한다. 다음에, 제1 시험 항목의 시험을 행하기 위해서, 다시 모든 반도체 메모리 칩(1301∼1316)의 전원을 온으로 한다.
다음에, 단계 S221에서는, 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316)은 전기 퓨즈 회로(126)가 기억하는 트리밍 코드(EF)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 다음에, 단계 S222에서는, 테스터(1401)는 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316)의 제1 시험 항목의 시험을 행한다.
제1 시험 항목의 시험이 종료되면, 모든 반도체 메모리 칩(1301∼1316)의 전원을 오프로 하여 초기화한다. 전기 퓨즈 회로(126) 내의 전기 퓨즈는 비휘발성 메모리이기 때문에, 전원을 오프시켜도 트리밍 코드(EF)의 기억을 유지한다. 다음에, 제2 시험 항목의 시험을 행하기 위해서, 다시 모든 반도체 메모리 칩(1301∼1316)의 전원을 온으로 한다.
다음에, 단계 S231에서는, 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316)은 전기 퓨즈 회로(126)가 기억하는 트리밍 코드(EF)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 다음에, 단계 S232에서는, 테스터(1401)는 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316)의 제2 시험 항목의 시험을 행한다.
제2 시험 항목의 시험이 종료되면, 모든 반도체 메모리 칩(1301∼1316)의 전원을 오프로 하여 초기화한다. 전기 퓨즈 회로(126) 내의 전기 퓨즈는 비휘발성 메모리이기 때문에, 전원을 오프시켜도 트리밍 코드(EF)의 기억을 유지한다. 다음에, 제3 시험 항목의 시험을 행하기 위해서, 다시 모든 반도체 메모리 칩(1301∼1316)의 전원을 온으로 한다.
다음에, 단계 S241에서는, 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316)은 전기 퓨즈 회로(126)가 기억하는 트리밍 코드(EF)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 다음에, 단계 S242에서는, 테스터(1401)는 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316)의 제3 시험 항목의 시험을 행한다.
제3 시험 항목의 시험이 종료되면, 모든 반도체 메모리 칩(1301∼1316)의 전원을 오프로 하여 초기화한다. 전기 퓨즈 회로(126) 내의 전기 퓨즈는 비휘발성 메모리이기 때문에, 전원을 오프시켜도 트리밍 코드(EF)의 기억을 유지한다. 다음에, 제4 시험 항목의 시험을 행하기 위해서, 다시 모든 반도체 메모리 칩(1301∼1316)의 전원을 온한다.
다음에, 단계 S251에서는, 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316)은 전기 퓨즈 회로(126)가 기억하는 트리밍 코드(EF)에 따라 내부 전위를 생성하여 메모리 코어(124)에 공급한다. 다음에, 단계 S252에서는, 테스터(1401)는 제1 반도체 메모리 칩(1301) 내지 제16 반도체 메모리 칩(1316)의 제4 시험 항목의 시험을 행한다.
이하, 마찬가지로, 시험 항목의 수만큼 동일 처리를 반복한다. 레이저 퓨즈절단 전의 시험에 있어서, 불량 메모리 셀 어드레스의 검출을 목적으로 하여 메모리 코어(124)의 기록/판독 시험을 행한다. 그 때, 내부 전위는 트리밍 코드(LF)에 따른 상태로 행하는 것이 바람직하다. 그러나, 레이저 퓨즈 절단 전이기 때문에, 아직 반도체 메모리 칩(121) 내부의 레이저 퓨즈 회로(비휘발성 ROM)(125)에 적절한 트리밍 코드(LF)를 기억시키는 데에는 이르고 있지 않다. 그래서, 미리 전기 퓨즈 회로(126)에 내부 전위의 트리밍 코드(EF)를 기억시킨 후에, 상기 기록/판독 시험을 행한다.
도 12에서는, 시험 항목마다 16개의 반도체 메모리 칩에 대하여 트리밍 코드(TM)를 설정하고 있었기 때문에, 시험 시간이 길어진다. 본 실시 형태에서는, 비휘발성 메모리인 전기 퓨즈 회로(126)에 트리밍 코드(EF)를 기억시킴으로써, 시험 항목마다 전원을 오프로 하여도 트리밍 코드(EF)의 기억을 유지할 수 있기 때문에, 시험 항목마다 트리밍 코드를 설정할 필요가 없다. 이에 따라, 본 실시 형태는 도 12의 경우에 비하여 시험 시간을 단축시킬 수 있다.
트리밍 코드(EF)를 기억시키는 전기 퓨즈 회로(126)를 반도체 메모리 칩에 탑재하고, 각 항목의 시험을 시작할 때에 트리밍 코드(TM)를 반도체 메모리 칩 내부의 래치에 기억시키는 처리를 생략함으로써 시험 시간을 단축시킬 수 있다. 또한, 전기 퓨즈 회로(126)는 기억시킨 값의 판독 동작에 내부 전위를 사용하기 때문에, 내부 전위의 트리밍 코드의 기억에는 부적합하다. 즉, 내부 전위 발생 후에 트리밍 코드(EF)가 판독되기 때문에, 기동 직후에 내부 전위가 기대하고 있는 전위 이상으로 상승해 버릴 우려가 있어 신뢰성적으로 문제가 있다. 그래서, 레이저 퓨즈 절단 후에는, 셀렉터(127)는 레이저 퓨즈 회로(125)의 트리밍 코드(LF)를 선택하고, 트리밍 코드(LF)에 따라 내부 전위를 생성함으로써 이 문제를 회피할 수 있 다.
전기 퓨즈 회로(126)는 비휘발성 메모리이기 때문에, 트리밍 코드(EF)를 한 번 기억시키면, 그 후에는 전원을 오프로 하여도 트리밍 코드(EF)의 기억을 유지할 수 있다. 그 때문에, 다수의 시험 항목이 필요한 반도체 집적 회로의 시험 시간을 단축시킬 수 있어 신뢰성이 높고, 저렴한 반도체 집적 회로를 제공할 수 있다.
도 3은 반도체 메모리 칩(121) 내의 테스트 모드 신호 발생 회로(122)의 구성예를 도시한 회로도이고, 도 4는 그 동작예를 도시한 타이밍 차트이다. 테스터(1401)는 테스트 모드 신호 발생 회로(122)에 대하여 신호(A5∼A22, /CE, /WE, /OE)를 공급함으로써, 셀렉터(127)의 트리밍 코드 선택을 제어한다. 트리밍 코드 선택을 제어하기 위해서는 어드레스 신호(A5∼A22)를 1(하이 레벨)로 하고, 칩 인에이블 신호(/CE)를 로우 레벨로 하며, 라이트 인에이블 신호(/WE)를 로우 레벨로 하고, 아웃풋 인에이블 신호(/OE)로서 4개의 펄스를 입력한다. 파워 온 리셋 신호(POR)는 전원 투입시에 하이 레벨의 펄스를 갖는 신호이다. 파워 온 리셋 신호(POR)에 의해 리셋 신호(RST)는 4개의 플립플롭(FF)을 리셋한다. 아웃풋 인에이블 신호(/OE)의 4개의 펄스에 의해 최종단의 플립플롭은 신호(TEST-ENTRY)로서 하이 레벨의 펄스를 출력한다.
도 5는 도 3에 접속되는 테스트 모드 신호 발생 회로(122)의 구성예를 도시한 회로도이고, 도 6은 어드레스 신호 및 트리밍 코드의 종류의 대응을 도시한 도면이다.
어드레스 신호(A3, A4)가 0(로우 레벨)일 때, 테스트 모드는 리셋되고, 테스 트 모드 인에이블 신호(TM-EN) 및 전기 퓨즈 인에이블 신호(EF-EN)가 로우 레벨이 되어, 후술하는 바와 같이 셀렉터(127)는 레이저 퓨즈 회로(125)의 트리밍 코드(LF)를 선택한다.
또한, 어드레스 신호(A3)가 1(하이 레벨), 어드레스 신호(A4)가 0(로우 레벨)일 때, 테스트 모드로 엔트리하고, 테스트 모드 인에이블 신호(TM-EN)가 하이 레벨, 전기 퓨즈 인에이블 신호(EF-EN)가 로우 레벨이 되어, 후술하는 바와 같이 셀렉터(127)는 테스트 모드 신호 발생 회로(122)의 트리밍 코드(TM)를 선택한다. 이 트리밍 코드(TM)는 예컨대 3비트의 트리밍 코드(TM0∼TM2)이다. 테스터(1401)가 출력하는 3비트의 어드레스 신호(A0∼A2)가 3비트의 트리밍 코드(TM0∼TM2)로서 출력된다. 스위치(501)는 제어 신호가 하이 레벨이 되면 폐쇄된다.
또한, 어드레스 신호(A3)가 0(로우 레벨), 어드레스 신호(A4)가 1(하이 레벨)일 때, 테스트 모드로 엔트리하고, 테스트 모드 인에이블 신호(TM-EN)가 로우 레벨, 전기 퓨즈 인에이블 신호(EF-EN)가 하이 레벨이 되어, 후술하는 바와 같이 셀렉터(127)는 전기 퓨즈 회로(126)의 트리밍 코드(EF)를 선택한다.
또한, 파워 온 리셋 신호(POR)에 의해 전원 투입시에는 신호(TM0∼TM2, TM-EN, EF-EN)는 로우 레벨로 리셋된다.
도 7은 도 1의 셀렉터(127) 및 내부 전위 발생 회로(123)의 구성예를 도시한 회로도이다. 트리밍 코드 디코더 및 셀렉터(701)는 도 1의 셀렉터(127)에 대응하고, 나머지 회로는 도 1의 내부 전위 발생 회로(123)에 대응한다.
트리밍 코드 디코더 및 셀렉터(701)는 도 5의 신호(TM-EN, EF-EN)가 로우 레 벨일 때에는 트리밍 코드(LF)를 선택 및 디코드하여 출력하고, 신호(TM-EN)가 하이 레벨일 때에는 트리밍 코드(TM)를 선택 및 디코드하여 출력하며, 신호(EF-EN)가 하이 레벨일 때에는 트리밍 코드(EF)를 선택 및 디코드하여 출력한다. 이 때, 트리밍 코드 디코더 및 셀렉터(701)는 트리밍 코드를 디코드하고, －2, －1, 0, ＋1, ＋2를 나타내는 어느 하나의 신호를 하이 레벨로 하여 스위치(705)에 출력한다. 트리밍 코드 디코더 및 셀렉터(701)의 상세한 내용은 나중에 도 8을 참조하면서 설명한다.
스위치(705)는 트리밍 코드 디코더 및 셀렉터(701)로부터 하이 레벨의 신호를 입력하면 폐쇄되고, 로우 레벨의 신호를 입력하면 개방된다. 「－2」의 신호는 내부 전위를 2레벨 낮게 하는 것을 의미하고, 「－1」의 신호는 내부 전위를 1레벨 낮게 하는 것을 의미하며, 「0」의 신호는 내부 전위의 레벨 조정이 ±0인 것을 의미하고, 「＋1」의 신호는 내부 전위를 1레벨 높게 하는 것을 의미하며, 「＋2」의 신호는 내부 전위를 2레벨 높게 하는 것을 의미한다.
기준 전위 발생 회로(702)는 전원 전압(VDD)의 공급을 받아 기준 전위(VREF0)를 생성한다. 비교기(703)는 ＋입력 단자에 기준 전위(VREF0)를 입력하고, －입력 단자에 스위치(705)로부터의 전위(VREF2)를 입력하며, 기준 전위(VREF1)를 출력한다. 이 때, 비교기(703)는 입력 전위(VREF0, VREF2)가 같아지도록 기준 전위(VREF1)를 출력한다.
예컨대, 트리밍 코드 디코더 및 셀렉터(701)가 「0」인 출력 신호를 하이 레벨로 한 경우, 저항 분할에 의해 전위(VREF2)는 기준 전위(VREF1)의 1/2의 전위가 된다. 예컨대, 기준 전위(VREF0)가 0.5 V인 경우, 비교기(703)는 전위(VREF2)가 전위(VREF0)와 동일한 0.5 V가 되도록 기준 전위(VREF1)를 출력한다. 그 결과, 기준 전위(VREF1)는 1 V가 된다. 또한, 테스터(1401)는 패드(704)를 통해 기준 전위(VREF1)를 입력하거나 기준 전위(VREF1)를 검출할 수 있다.
비교기(706)는 기준 전위(VREF1) 및 펌프 회로(707)의 출력 전압을 저항 분할한 전위를 입력하고, 전위(VPP-EN)를 출력한다. 펌프 회로(707)는 전위(VPP-EN)에 따라 승압하고, 내부 전위(VPP)를 출력한다. 내부 전위(VPP)는 전원 전압(VDD)보다 높은 전위로 할 수 있다. 예컨대, 기준 전위(VREF1)가 1 V인 경우, 저항 분할의 저항비를 2:1로 하면, 내부 전위(VPP)를 3 V로 할 수 있다.
또한, 비교기(708)는 기준 전위(VREF1) 및 출력 전위(VG)를 저항 분할한 전위를 입력하고, 전위(VG)를 출력한다. n채널 전계 효과 트랜지스터(709)는 게이트에 전위(VG)의 선이 접속되고, 드레인에 전원 전위(VDD)의 단자가 접속되며, 소스에 내부 전위(VII)의 단자가 접속된다. 트랜지스터(709)는 전원 전압(VDD)보다 낮은 전위(VII)를 생성할 수 있다.
이상과 같이, 트리밍 코드에 따라 전원 전압(VDD)을 기초로 내부 전위(VPP) 및 내부 전위(VII)를 생성할 수 있다. 예컨대, 전원 전압(VDD)은 1.8 V, 내부 전위(VPP)는 3 V, 내부 전위(VII)는 1.6 V이다.
도 8은 도 7의 트리밍 코드 디코더 및 셀렉터(701)의 구성예를 도시한 회로도이다. 3비트의 트리밍 코드(TM0∼TM2)는 도 7의 트리밍 코드(TM), 3비트의 트리밍 코드(EF0∼EF2)는 도 7의 트리밍 코드(EF), 3비트의 트리밍 코드(LF0∼LF2)는 도 7의 트리밍 코드(LF)에 대응한다.
셀렉터(800a)는 인에이블 신호(EF-EN)가 1일 때에는 트리밍 코드(EF0)를 선택 및 출력하고, 인에이블 신호(EF-EN)가 0일 때에는 트리밍 코드(LF0)를 선택 및 출력한다.
셀렉터(800b)는 인에이블 신호(TM-EN)가 1일 때에는 트리밍 코드(TM0)를 선택 및 출력하고, 인에이블 신호(TM-EN)가 0일 때에는 셀렉터(800a)가 출력하는 트리밍 코드(EF0) 또는 트리밍 코드(LF0)를 선택 및 출력한다.
셀렉터(801a)는 인에이블 신호(EF-EN)가 1일 때에는 트리밍 코드(EF1)를 선택 및 출력하고, 인에이블 신호(EF-EN)가 0일 때에는 트리밍 코드(LF1)를 선택 및 출력한다.
셀렉터(801b)는 인에이블 신호(TM-EN)가 1일 때에는 트리밍 코드(TM1)를 선택 및 출력하고, 인에이블 신호(TM-EN)가 0일 때에는 셀렉터(801a)가 출력하는 트리밍 코드(EF1) 또는 트리밍 코드(LF1)를 선택 및 출력한다.
셀렉터(802a)는 인에이블 신호(EF-EN)가 1일 때에는 트리밍 코드(EF2)를 선택 및 출력하고, 인에이블 신호(EF-EN)가 0일 때에는 트리밍 코드(LF2)를 선택 및 출력한다.
셀렉터(802b)는 인에이블 신호(TM-EN)가 1일 때에는 트리밍 코드(TM2)를 선택 및 출력하고, 인에이블 신호(TM-EN)가 0일 때에는 셀렉터(802a)가 출력하는 트리밍 코드(EF2) 또는 트리밍 코드(LF2)를 선택 및 출력한다.
부정(NOT) 회로(811)는 「＋2」를 나타내는 신호, NOT 회로(812)는 「＋1」 을 나타내는 신호, NOT 회로(813)는 「0」을 나타내는 신호, NOT 회로(814)는 「－1」을 나타내는 신호, NOT 회로(815)는 「－2」를 나타내는 신호를 출력한다.
도 9는 도 1의 전기 퓨즈 회로(126)의 구성예를 도시한 도면이다. 전기 퓨즈 회로(126)는 3개의 전기 퓨즈 회로를 가지며, 3개의 전기 퓨즈 회로는 3비트의 트리밍 코드(EF0∼EF2)를 기억 및 출력한다. 전압 제어 회로(901)는 전압(VRR)을 생성하여 3개의 전기 퓨즈 회로에 공급한다. 이하, 각 전기 퓨즈 회로의 구성예를 나타낸다.
이하, 전계 효과 트랜지스터를 단순히 트랜지스터라고 한다. 전기 퓨즈 커패시터(101)는 전압(VRR) 및 노드(n3) 사이에 접속된다. n채널 트랜지스터(102)는 보호 트랜지스터로서, 게이트가 전압(내부 전위)(VPP)에 접속되고, 드레인이 노드(n3)에 접속되며, 소스가 노드(n2)에 접속된다. 전압(VPP)은 예컨대 3 V이다. n채널 트랜지스터(103)는 기록 회로로서, 게이트가 기록 신호(WRT)에 접속되고, 드레인이 노드(n2)에 접속되며, 소스가 그라운드에 접속된다.
다음에, 판독 회로(110)의 구성을 설명한다. n채널 트랜지스터(111)는 게이트가 판독 신호(RD)에 접속되고, 드레인이 노드(n2)에 접속되며, 소스가 노드(n4)에 접속된다. n채널 트랜지스터(113)는 게이트가 노드(n5)에 접속되고, 드레인이 노드(n4)에 접속되며, 소스가 저항(114)을 통해 그라운드에 접속된다. p채널 트랜지스터(112)는 게이트가 노드(n5)에 접속되고, 소스가 전압(내부 전위)(VII)에 접속되며, 드레인이 노드(n4)에 접속된다. 전압(VII)은 예컨대 1.6 V이다. 부정 논리곱(NAND) 회로(115)는 전원 전압(VII)에 접속되고, 입력 단자가 노드(n4) 및 신 호(RSTb)의 선에 접속되며, 출력 단자가 노드(n5)에 접속된다. 부정(NOT) 회로(116)는 입력 단자가 노드(n5)에 접속되고, 출력 단자가 신호(EF0, EF1) 또는 신호(EF2)의 선에 접속된다. 이하, 신호(EF0)의 경우를 예를 들어 설명한다.
기록 신호(WRT)가 하이 레벨이 되면, 트랜지스터(103)가 온된다. 커패시터(101)에는 고전압(VRR)(예컨대 8 V)이 인가된다. 전기 퓨즈는 커패시터(101)로 구성되며, 아무것도 하지 않은 상태에서는 전기적으로 비도통 상태이다. 이 커패시터(101)의 양 단자 사이에 고전압(예컨대 8 V)을 인가하면, 커패시터(101)의 절연막이 파괴되어 전기적으로 도통 상태가 된다. 이 2개의 상태를 데이터 0 및 1에 할당한다. 예컨대, 커패시터(101)의 절연막이 파괴되지 않은 상태에서 전기적으로 비도통이면 0, 절연막이 파괴된 상태에서 전기적으로 도통이면 1로 할당한다. 이 커패시터(101)는 비휘발성 ROM으로서 사용할 수 있다.
커패시터(전기 퓨즈)(101)로의 기록 동작에 대해서 설명한다. 우선, 전압 제어 회로(901)는 커패시터(101)의 전압(VRR)을 고전압(예컨대 8 V)으로 승압한다. 이 때, 커패시터(101)의 다른 한쪽의 단자 노드(n3)는 플로팅 상태이기 때문에, 노드(n3)의 전위도 상승한다. 이 상태에서는 아직 커패시터(101)의 양 단자간의 전위차는 작다. 그 후, 기록 신호(WRT)를 하이 레벨로 하고, 기록 트랜지스터(103)를 온시키며, 노드(n3)를 그라운드로 하여 커패시터(101)의 양 단자 사이에 고전압을 인가하여 커패시터(101)의 절연막을 파괴한다. 이것에 대하여, 기록 신호(WRT)가 로우 레벨일 때, 노드(n3)는 플로팅 상태인 채로서, 커패시터(101)의 양 단자 사이에 고전압이 인가되지 않고, 커패시터(101)는 비도통 상태를 유지한다.
도 10은 전기 퓨즈 회로(126)를 포함하는 반도체 메모리 칩(121)의 전원 기동시의 타이밍 차트이다. 전원 전압(VDD)은 반도체 메모리 칩의 전원 전압으로서, 예컨대 1.8 V이다. 전원 기동에 의해 전압(VDD, VRR, RD)이 서서히 상승한다. 이윽고, 전압(VRR)은 약 1.6 V를 유지한다. 신호(RSTb)는 로우 레벨을 유지한다. 도 9에 있어서, 신호(RSTb)가 로우 레벨일 때, 노드(n5)는 하이 레벨이 된다. 그렇게 하면, 트랜지스터(112)가 오프되고, 트랜지스터(113)가 온된다. 그 결과, 노드(n4)는 플로팅 상태로부터 로우 레벨이 된다. 그 후, 신호(RSTb)가 로우 레벨에서 하이 레벨이 된다. 커패시터(101)가 도통 상태일 때에는 노드(n4)가 하이 레벨이 되고, 출력 신호(EF0)는 하이 레벨이 된다. 이것에 대하여, 커패시터(101)가 비도통 상태일 때에는 노드(n4)가 로우 레벨이 되고, 출력 신호(EF0)는 로우 레벨이 된다. 그 후, 전압(VRR) 및 판독 신호(RD)가 그라운드가 되어 트랜지스터(111)가 오프되고, 출력 신호(EF0)는 유지된다. 판독 회로(110)는 상기 동작에 의해 커패시터(101)의 상태를 신호(EF0)로서 출력한다.
또한, 내부 전위 발생 회로(조정 회로)(123)는 트리밍 코드에 따라 내부 전위 레벨을 조정하는 경우를 예를 들어 설명하였지만, 조정 회로(123)는 트리밍 코드에 따라 메모리 코어(124)의 신호 타이밍을 조정하도록 하여도 좋다.
상기 실시 형태는 모두 본 발명을 실시하는 데 있어서의 구체화의 예를 나타낸 것에 불과하며, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징에서 벗어나지 않고 여러 가지 형태로 실시할 수 있다.
전기 퓨즈 회로는 비휘발성 메모리이기 때문에, 제1 트리밍 코드를 한 번 기억시키면, 그 후에는 전원을 오프로 하여도 제1 트리밍 코드의 기억을 유지할 수 있다. 그 때문에, 다수의 시험 항목이 필요한 반도체 집적 회로의 시험 시간을 단축할 수 있어 신뢰성이 높고, 저렴한 반도체 집적 회로를 제공할 수 있다.

Claims (10)

  1. 레이저 조사에 의해 제1 트리밍 코드를 기억시키기 위한 레이저 퓨즈 회로와,
    전압 인가에 의해 제2 트리밍 코드를 기억시키기 위한 전기 퓨즈 회로와,
    상기 제1 또는 제2 트리밍 코드에 따라 전위 레벨 또는 타이밍을 조정하는 조정 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 레이저 퓨즈 회로가 기억하는 제1 트리밍 코드 또는 상기 전기 퓨즈 회로가 기억하는 제2 트리밍 코드를 선택하는 셀렉터를 더 포함하고,
    상기 조정 회로는 상기 셀렉터에 의해 선택된 제1 또는 제2 트리밍 코드에 따라 전위 레벨 또는 타이밍을 조정하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 셀렉터는 레이저 조사에 의해 상기 레이저 퓨즈 회로에 상기 제1 트리밍 코드를 기억시키기 전에는 상기 제2 트리밍 코드를 선택하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서, 상기 셀렉터는 레이저 조사에 의해 상기 레이저 퓨즈 회로 에 상기 제1 트리밍 코드를 기억시킨 후에는 상기 제1 트리밍 코드를 선택하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 셀렉터는 상기 제1 트리밍 코드, 상기 제2 트리밍 코드 및 외부로부터 입력되는 제3 트리밍 코드 중 어느 하나를 선택하고,
    상기 조정 회로는 상기 셀렉터에 의해 선택된 제1, 제2 또는 제3 트리밍 코드에 따라 전위 레벨 또는 타이밍을 조정하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항에 있어서, 상기 조정 회로는 상기 제1 또는 제2 트리밍 코드에 따라 전위 레벨을 조정하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 조정 회로에 의해 조정된 전위를 이용하여 복수의 데이터를 기억하는 메모리 셀 어레이를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항에 기재한 반도체 집적 회로의 시험 방법으로서,
    전압 인가에 의해 상기 전기 퓨즈 회로에 상기 제2 트리밍 코드를 기억시키는 전압 인가 단계와,
    상기 전압 인가 단계 후, 상기 제2 트리밍 코드에 따라 전위 레벨 또는 타이 밍을 조정하여 제1 시험을 행하는 제1 시험 단계와,
    상기 제1 시험 단계 후, 레이저 조사에 의해 상기 레이저 퓨즈 회로에 상기 제1 트리밍 코드를 기억시키는 레이저 조사 단계와,
    상기 레이저 조사 단계 후, 상기 제1 트리밍 코드에 따라 전위 레벨 또는 타이밍을 조정하여 제2 시험을 행하는 제2 시험 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 시험 방법.
  9. 제8항에 있어서, 상기 전압 인가 단계는 반도체 웨이퍼 상의 복수의 반도체 집적 회로에 각각의 제2 트리밍 코드를 기억시킬 수 있는 것을 특징으로 하는 반도체 집적 회로의 시험 방법.
  10. 제8항에 있어서, 상기 제1 시험 단계는 복수의 시험 항목의 시험을 행할 때에, 각 시험 항목의 시험이 종료될 때마다 반도체 집적 회로의 전원을 오프로 하는 것을 특징으로 하는 반도체 집적 회로의 시험 방법.
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