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Die
Erfindung betrifft ein Verfahren zum Adressieren eines Speicherbereiches
in einer Speicherschaltung. Die Erfindung betrifft weiterhin eine Adressdecodierschaltung
zum Decodieren einer Adresse zum von der Adresse abhängigen Ansprechen
eines regulären
Speicherbereiches oder eines redundanten Speicherbereiches. Die
Erfindung betrifft weiterhin eine integrierte Schaltung mit einer
solchen Adressdecodierschaltung.
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Integrierte
Speicherschaltungen weisen in der Regel neben regulären Speicherschaltungen auch
redundante Speicherbereiche auf, die nach der vollständigen Prozessierung
des Wafers durch das Durchtrennen bzw. Nicht-Durchtrennen von Fuses eingeschaltet
werden können.
Jedem redundanten Speicherbereich ist eine Fuse-Speichereinheit
mit einer Anzahl von Fuses zugeordnet, in denen die Adresse des
zu ersetzenden regulären
Speicherbereichs codiert werden kann.
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Wird
bei einem Datenzugriff eine Adresse angelegt, die in der Fuse-Speichereinheit
für einen redundanten
Speicherbereich codiert ist, so werden aus dem Vergleich von Adressen
und der in der Fuse-Speichereinheit eingestellten Adressinformation zwei
Signale erzeugt. Zum einen wird für den aktuellen Datenzugriff
der der entsprechenden Fuse-Speichereinheit zugeordnete redundante
Speicherbereich gemäß einem
Redundanz-Aktivierungssignal aktiviert
und zum anderen wird die Aktivierung des zu ersetzenden regulären Speicherbereichs
verhindert. Dies erfolgt üblicherweise
mithilfe eines Deaktivierungssignals, das z.B. über einen Schalter das Ansteuern
(z.B. das Aktivieren der entsprechenden Wortleitung) des regulären Speicherbereichs
verhindert.
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Das Überprüfen, ob
die anliegende Adresse der in der Fuse-Speichereinheit gespeicherten Adresse
entspricht, benötigt
eine längere
Zeitdauer als die Verarbeitung der Adresssignale zur Adressierung
der regulären
Speicherbereiche. Die Auswertung der Redundanzinformation stellt
also einen kritischen Pfad dar, d.h. der Signalweg durch den mithilfe des
Fuse-Speicherelements
gebildeten Redundanzadressdecoder dauert im Vergleich zum Signalweg durch
den regulären
Adressdecoder länger.
Daher muss ein Verzögerungselement
so vorgesehen werden, dass das Aktivieren einer zugeordneten Treiberschaltung
zum Adressieren der durch die Adresse adressierten regulären bzw.
redundanten Speicherbereiche um eine bestimmte Zeitdauer nach dem Deaktivierungssignal
erfolgt. Zeigt das Deaktivierungssignal erst nach dem Aktivieren
des verzögerten
Zugriffssignals an, dass nicht der reguläre Speicherbereich aktiviert
werden soll, so wird für
eine kurze Zeit der fehlerhafte reguläre Speicherbereich aktiviert,
was zu einem erhöhten
Stromverbrauch und/oder zu einem Fehlverhalten der Speicherschaltung
führt.
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Bisher
wurde die Verzögerung
des kritischen Pfades soweit möglich
minimiert. Dabei muss jedoch sowohl die steigende als auch die fallende
Flanke des Deaktivierungssignals bestmöglich eingestellt werden. Dies
stellt jedoch immer einen Kompromiss dar, da eine getrennte Optimierung
für die
steigende Flanke und die fallende Flanke zu besseren Lösungen führen würde.
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Es
ist Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung
zur Verfügung
zu stellen, durch die das Adressieren eines Speicherbereichs in
einer Speicherschaltung mit regulären und redundanten Speicherbereichen
beschleunigt werden kann.
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Diese
Aufgabe wird durch das Verfahren nach Anspruch 1, die Adressdecodierschaltung
nach Anspruch 8 sowie durch die integrierte Schaltung nach Anspruch
9 gelöst.
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Weitere
vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung ist ein Verfahren zum Adressieren
von Speicherbereichen in einer Speicherschaltung mit aufeinanderfolgenden
Adressen vorgesehen. Abhängig
von der angelegten Adresse wird ein regulärer Speicherbereich oder ein
redundanter Speicherbereich adressiert. Beim Adressieren des regulären Speicherbereichs
wird ein inaktiver Zustand eines generierten Deaktivierungssignals
eingestellt, der das Adressieren des regulären Speicherbereichs freigibt.
Beim Adressieren des redundanten Speicherbereichs wird das Adressieren
des regulären
Speicherbereichs gemäß einem
aktiven Zustand des Deaktivierungssignals blockiert. Von dem aktiven Zustand
des Deaktivierungssignals zum inaktiven Zustand des Deaktivierungssignals
wird vor dem Anlegen der nächsten
Adresse zum Adressieren eines der Speicherbereiche gewechselt.
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Das
erfindungsgemäße Verfahren
hat den Vorteil, dass die Zeitdauer zwischen dem Anlegen einer Adresse
eines zu adressierenden Speicherbereich und dem Bereitstellen des
entsprechenden Speichersteuersignals für einen redundanten Speicherbereich
oder einen regulären
Speicherbereich verkürzt
werden kann. Erfindungsgemäß ist dazu
zunächst
vorgesehen, dass der Signalpfad zum Generieren des Deaktivierungssignals
nur bezüglich einer
ersten Flanke vom inaktiven Zustand auf den aktiven Zustand optimiert
wird, während
beim Optimieren eine zweite Flanke von dem aktiven Zustand zu dem
inaktiven Zustand unberücksichtigt
bleibt. Dies hat zunächst
zur Folge, dass die Flanke von dem aktiven zu dem inaktiven Zustand
eine erheblich größere Signalverzögerung bezüglich des
Anlegens der entsprechenden Adresse erfährt als die Flanke zwischen
dem inaktiven und dem aktiven Zustand.
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Da
das Aktivieren des jeweiligen Speicherbereichssteuersignals gemäß einem
Zugriffssignal erfolgt, müsste
nach dem Verfahren gemäß dem Stand
der Technik das Zugriffssignal um eine Zeitdauer verzögert werden,
bis der der jeweiligen Adresse zugeordnete Zustand des Deaktivierungssignals generiert
worden ist. Erfindungsgemäß ist deshalb vorgesehen,
dass vor dem Anlegen der nächsten Adresse
ein eventuell bestehender aktiver Zustand des Deaktivierungssignals
auf den inaktiven Zustand zurückgeführt wird,
so dass das Zugriffssignal nur noch entsprechend der Signallaufzeit
der ersten Flanke des Deaktivierungssignals optimiert werden muss.
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Es
kann vorgesehen sein, dass das Adressieren des regulären oder
redundanten Speicherbereichs gemäß eines
getriebenen Speicherbereichs-Steuersignals durchgeführt wird.
Das getriebene Speicherbereichs-Steuersignal wird abhängig von
einem Zugriffssignal, der anliegenden Adresse und/oder dem Deaktivierungssignal
generiert.
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Das
Wechseln von dem aktiven Zustand des Deaktivierungssignals zum inaktiven
Zustand des Deaktivierungssignals gemäß der zweiten Flanke kann etwa
in der Mitte der Zeitperiode zwischen dem Anlegen der aufeinanderfolgenden
Adressen durchgeführt
werden. Auf diese Weise erfolgt dieses „Rücksetzen" des Deaktivierungssignals etwa nach der
halben Zeitdauer zwischen dem Adressieren mit einer zweiten Adresse
und dem Adressieren der nächsten
Adresse. Auf diese Weise liegt sicher der inaktive Zustand des Deaktivierungssignals
bei dem Anlegen der nächsten
Adresse an, so dass durch das Zugriffssignal der Zugriff auf einen
regulären Speicherbereich
nicht blockiert werden kann.
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Vorzugsweise
wird das Wechseln von dem aktiven Zustand des Deaktivierungssignals
zum inaktiven Zustand des Deaktivie rungssignals aufgrund eines bereitgestellten
Steuersignals durchgeführt.
Das Steuersignal kann so angelegt werden, dass durch eine Signalflanke
der Zeitpunkt vor dem Anlegen der nächsten Adresse angezeigt wird.
Insbesondere kann vorgesehen sein, dass der adressierte Speicherbereich
mit jeder zweiten steigenden oder jeder zweiten fallenden Taktflanke
adressiert wird, während
abhängig
von der jeweils dazwischen liegenden Taktflanke kein Speicherbereich
adressiert wird und das Steuersignal generiert wird. Dieses Verfahren
eignet sich z.B. zum Adressieren von Speicherbereichen in einer
Double-Data-Rate-II-Speicherschaltung,
bei der nicht mit jeder Taktflanke ein Speicherbereich, sondern
nur mit jeder zweiten oder nach mehreren Taktflanken adressierbar
ist. Das Steuersignal zum „Rücksetzen" des Deaktivierungssignals
wird abhängig
von der bzw. einer der dazwischen liegenden Taktflanken generiert. Damit
kann sichergestellt werden, dass das Deaktivierungssignal zurückgesetzt
ist, bevor die nächste Adresse
anliegt.
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Alternativ
kann vorgesehen sein, dass von dem aktiven Zustand des Deaktivierungssignals
zum inaktiven Zustand des Deaktivierungssignals gewechselt wird,
wenn als Adresse ein codierter Adresswert bereitgestellt wird, der
als nicht fehlerbehafteter Speicherbereich bekannt ist. Durch einen Vergleich
des codierten Adresswertes mit einer in dem Redundanz-Adressdecoder festgelegten
Adresse wird das Steuersignal generiert, um das Deaktivierungssignal
zurückzusetzen.
Auf diese Weise ist keine weitere Adressleitung notwendig, um das
Steuersignal zu generieren.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist eine Adressdecodierschaltung zum
Decodieren einer Adresse und zum von der Adresse abhängigen Ansprechen
eines regulären Speicherbereichs
oder eines redundanten Speicherbereichs vorgesehen. Die Adressdecodierschaltung weist
einen Adressdateneingang auf, um eine anliegende Adresse zu empfangen.
Sie weist weiterhin einen Adressspeicher zum Speichern einer fehlerhaften
Adresse auf. Es sind Speicherbereichs- Aktivierungsleitungen vorgesehen, um
bei Anliegen einer mit einer in dem Adressspeicher gespeicherten
fehlerhaften Adresse identischen Adresse einen entsprechenden redundanten
Speicherbereich zu adressieren. Ein Deaktivierungssignalausgang
zum Ausgeben eines Deaktivierungssignals ist vorgesehen, um in einem
inaktiven Zustand eine Adressierung des regulären Speicherbereichs zu ermöglichen und
in einem aktiven Zustand eine Adressierung des regulären Speicherbereichs
zu blockieren. Die Adressdecodierschaltung weist einen Steueranschluss
auf, um abhängig
von einem angelegten Steuersignal das Deaktivierungssignal von einem
aktiven Zustand in einen inaktiven Zustand zu bringen.
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Die
Adressdecodierschaltung gemäß der vorliegenden
Erfindung hat den Vorteil, dass mithilfe des Steueranschlusses und
gemäß einem
Steuersignal das Deaktivierungssignal auf den inaktiven Zustand
zurückgesetzt
werden kann, so dass ein Deaktivieren der Speicherbereichs-Aktivierungsleitungen zur
Adressierung des jeweiligen Speicherbereiches nicht abhängig von
der Flanke vom aktiven auf den inaktiven Zustand des Deaktivierungssignals
verzögert
sein muss. Die Verzögerung
des Deaktivierungssignals ist somit lediglich die Verzögerung zwischen Anliegen
der Adresse und Bereitstellen der Flanke zwischen dem inaktiven
und dem aktiven Zustand des Deaktivierungssignals für den Fall,
dass ein redundanter Speicherbereich adressiert werden soll.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist eine integrierte
Schaltung mit einer solchen Adressdecodierschaltung vorgesehen. Die
Adressdecodierschaltung weist Logikschaltungen auf, um Funktionen
zu realisieren, so dass gemäß der anliegenden
Adresse ein entsprechender Speicherbereich angesprochen wird und
dass ein Deaktivierungssignal generiert wird. Die Logikschaltungen
sind jeweils so gewählt,
dass die Signaldurchlaufzeit durch die Adressdecodierschaltung bezüglich der
fallenden Flanke minimiert ist, wenn der inaktive Zustand des Deaktivierungssignals
ein High-Zustand ist und der aktive Zustand des Deaktivierungssignals
ein Low-Zustand
ist, oder bezüglich
der steigenden Flanke minimiert ist, wenn der inaktive Zustand des
Deaktivierungssignals ein Low-Zustand und der aktive Zustand des
Deaktivierungssignals ein High-Zustand ist.
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Es
kann vorgesehen sein, dass in der integrierten Schaltung eine zusätzliche
Adressleitung mit dem Steueranschluss der Adressdecodierschaltung verbunden
ist, um das Steuersignal als ein Signal auf der zusätzlichen
Adressleitung zur Verfügung
zu stellen. Auf diese Weise kann das Zurücksetzen des Deaktivierungssignals
durch Bereitstellen des entsprechenden Steuersignals auf der zusätzlichen Adressleitung
zur Verfügung
gestellt werden.
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Es
kann ein Zwischenspeicher vorgesehen sein, an dem die Adresse anlegbar
ist, wobei der Zwischenspeicher gemäß einem ersten Zugriffssignals die
an dem Zwischenspeicher anliegende Adresse übernimmt und an die Adressdecodierschaltung
anlegt. Der Zwischenspeicher kann weiterhin gestaltet sein, um ein
vorgegebenes codiertes Adressdatum gemäß einem zweiten bereitgestellten
Zugriffssignal einzulesen und an die Adressdecodierschaltung anzulegen.
Die Adressdecodierschaltung wechselt das Deaktivierungssignal vom
aktiven in den inaktiven Zustand bei Anlegen des vorgegebenen codierten Adressdatums,
das so ausgewählt
ist, dass kein redundanter Speicherbereich adressiert wird. Das
Deaktivierungssignal wird zurückgesetzt,
da mit dem codierten Adressdatum der inaktive Zustand des Deaktivierungssignals
eingenommen wird. Die betreffende Adresse wird als codiertes Adressdatum
in den Zwischenspeicher mithilfe des zweiten Zugriffssignals eingelesen
und dadurch an die Adressdecodierschaltung angelegt.
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Es
kann eine Zugriffssteuereinheit vorgesehen sein, um das erste und
das zweite Zugriffssignal für
den Zwischenspeicher gemäß einem
Taktsignal zu generieren. Die Zugriffssteuereinheit generiert die Flanke
des ersten und des zweiten Zugriffssignals, bei der der Zwischenspeicher
die jeweilige Adresse übernimmt,
zueinander versetzt und jeweils im Abstand von zwei Taktperioden.
Auf diese Weise kann bei einem DDR-Speicherbaustein, bei dem aufeinanderfolgende
Adressen im Abstand von mindestens zwei Taktzyklen angelegt werden,
die jeweils zwischen zwei Taktperioden auftretende Taktperiode dazu
benutzt werden, das Steuersignal zu generieren.
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Bevorzugte
Ausführungsformen
der Erfindung werden im folgenden anhand der beigefügten Zeichnungen
näher erläutert. Es
zeigen:
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1 eine integrierte Speicherschaltung
mit einer Adressdecodierschaltung nach dem Stand der Technik;
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2 ein Signalzeitdiagramm
für die
integrierte Speicherschaltung nach 1;
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3 ein Diagramm der Signallaufzeit
einer fallenden Flanke und einer steigenden Flanke durch eine Logikschaltung,
aufgetragen über
der Weite des in den Logikgattern verwendeten n-FETs;
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4 ein Blockschaltbild eines
Ausschnitts einer integrierten Speicherschaltung nach einer ersten
Ausführungsform
der Erfindung;
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5 ein Signalzeitdiagramm
zur Veranschaulichung der Signalverläufe in der integrierten Speicherschaltung
nach 4;
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6 ein Blockschaltbild eines
Ausschnitts einer integrierten Speicherschaltung gemäß einer zweiten
Ausführungsform
der Erfindung, und
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7 ein Signalzeitdiagramm
der Signalverläufe
in der integrierten Speicherschaltung nach 6.
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In 1 ist ein Blockschaltbild
eines Ausschnitts aus einer integrierten Speicherschaltung gemäß dem Stand
der Technik dargestellt. Der Ausschnitt zeigt eine Adressdecodierschaltung,
mit der sowohl reguläre
Speicherbereiche 20 als auch redundante Speicherbereiche 21 eines
Speicherzellenfeldes (nicht gezeigt) adressiert werden können.
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Die
Adresse A wird über
einen Zwischenspeicher 4 auf den Adressbus 2 angelegt,
wobei ein Zugriffssignal ZS bereitgestellt wird, um eine an dem Zwischenspeicher 4 anliegende
Adresse auf den Adressbus 2 zu übernehmen. Die Anzahl von Adresseingangsleitungen
an dem Zwischenspeicher 4 entspricht der Anzahl n der Adressleitungen
des Adressbusses 2.
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Es
ist eine erste Decodierschaltung 1 vorgesehen, die mit
Adressleitungen eines Adressbusses 2 verbunden ist. Der
Adressbus weist eine Anzahl n Adressleitungen auf, um die zu decodierende
Adresse A parallel an die erste Decodierschaltung anzulegen. Die
erste Decodierschaltung 1 weist an entsprechenden Ausgängen eine
zweite Anzahl von Speicherbereichs-Steuerleitungen zum Übertragen von Speicherbereichs-Steuersignalen SPS
auf, die jeweils über
eine erste, vorzugsweise als ein Latch ausgebildete Treiberschaltung 3 zu
dem jeweiligen Speicherbereich als Regulär-Speicherbereichssignal REGSPS
getrieben werden, um den dem jeweiligen Ausgang der ersten Decodierschaltung 1 zugeordneten
Speicherbereich zu adressieren. Die zweite Anzahl m der Speicherbereichs-Steuerleitungen entspricht
der Anzahl von regulären
Speicherbereichen 20, die mithilfe der ersten Decodierschaltung 1 über die
Adresse A adressiert werden können.
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An
den Adressbus 2 ist eine zweite Decodierschaltung 5 angeschlossen.
Mit der zweiten Decodierschaltung 5 ist ein Fuse-Speicher 6 verbunden, der
der zweiten Decodierschaltung 5 eine codierte Adresse zur
Verfügung
stellt. Die decodierte Adresse wird in dem Fuse-Speicher 6 durch
einen Einschreibprozess gespeichert. Weist der Fuse-Speicher 6 Laser-Fuses
auf, so werden diese mithilfe eines Laser-Trimming-Prozesses in
ihrem Zustand verändert oder
nicht, so dass eine codierte Adresse A eingeschrieben werden kann.
Auch andere Speicherelemente anstelle der Laser-Fuses können dafür vorgesehen
wer den, beispielsweise sogenannte E-Fuses, die mithilfe eines elektrischen
Stroms von einem nicht-leitenden in einen leitenden Zustand gebracht werden
können.
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Die
zweite Decodierschaltung 5 vergleicht die auf dem Adressbus 2 anliegende
Adresse A mit der in dem Fuse-Speicher 6 codierten Adresse
und legt auf einer Redundanz-Steuerleitung 7 ein entsprechendes
einen der zweiten Decodierschaltung 5 zugeordneten redundanten
Speicherbereich 21 aktivierendes Speicherbereichs-Steuersignal
SPS an, wenn der der zweiten Decodierschaltung 5 zugeordnete
redundante Speicherbereich 21 adressiert werden soll. Das
entsprechende Speicherbereichs-Steuersignal
ist an eine zweite Treiberschaltung 8 angelegt, die ein
Redundant-Speicherbereichssignal REDSPS erzeugt. Mithilfe der ersten
und zweiten Treiberschaltung 3, 8 werden die jeweiligen
Signale auf den Speicherbereichs-Steuerleitungen und der Redundanzsteuerleitung 7 zu
den entsprechenden Speicherbereichen 20, 21 getrieben.
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Die
erste und zweite Treiberschaltung 3, 8 haben des
weiteren die Funktion, die Speicherbereichs-Steuersignale SPS von
der ersten und zweiten Decodierschaltung 1, 5 zu
einem vorbestimmten Zeitpunkt als die Signale REGSPS bzw. REDSPS
an die betreffenden Speicherbereiche 20, 21 anzulegen. Dazu
sind die erste und zweite Treiberschaltung 3, 8 mithilfe
eines Aktivierungssignals AS so gesteuert, dass das anliegende Speicherbereichs-Steuersignal SPS
nur dann an den jeweiligen Speicherbereich 20, 21 weitergeleitet
wird, wenn das Aktivierungssignal AS dies angibt.
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Das
Aktivierungssignal AS wird mithilfe einer Verzögerungseinheit 9 aus
dem Zugriffssignal ZS generiert. Die Verzögerungseinheit 9 bewirkt,
dass das Aktivierungssignal AS erst dann an der ersten bzw. an der
zweiten Treiberschaltung 3, 8 anliegt, wenn das
jeweilige Speicherbereichs-Steuersignal sicher an dem jeweiligen
Eingang der ersten bzw. zweiten Treiberschaltung 3, 8 anliegt.
Da die erste und zweite Decodier schaltung 1, 5 jeweils
eine Signalverzögerung
aufweisen, die sich aus der Signallaufzeit der an den jeweiligen
Eingängen
der ersten und zweiten Decodierschaltungen 1, 5 ergibt,
muss das Zugriffssignal um mindestens die Zeit verzögert werden,
die notwendig ist, bis das jeweilige Speicherbereichs-Steuersignal SPS
an dem Eingang der ersten oder zweiten Treiberschaltung 3, 8 anliegt.
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Wenn
an dem Adressbus 2 ein Adresse A anliegt, die als codierte
Adresse in dem Fuse-Speicher 6 programmiert ist, so muss
ausgeschlossen werden, dass neben dem durch die zweite Decodierschaltung 5 adressierten
redundanten Speicherbereich 21 auch der betreffende reguläre Speicherbereich 20 durch
die erste Decodierschaltung 1 adressiert wird. Dies wird
erreicht, indem ein Deaktivierungssignal DS auf einer Deaktivierungsleitung 10 der
ersten Treiberschaltung 3 von der zweiten Decodierschaltung 5 zur
Verfügung
gestellt wird, das anzeigt, ob das an dem Eingang der entsprechenden ersten
Treiberschaltung 3 anliegende Speicherbereichs-Steuersignal
für den
adressierten regulären Speicherbereich 20 an
den Speicherbereich 20 weitergeleitet oder blockiert werden
soll. Entspricht die auf dem Adressbus 2 anliegende Adresse
der codierten Adresse, so wird ein Adressieren des dieser Adresse
zugeordneten regulären
Speicherbereichs durch das Deaktivierungssignal DS blockiert.
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Im
Allgemeinen stellt das Generieren des Deaktivierungssignals DS einen
kritischen Pfad bezüglich
der Signallaufzeit dar, d.h. das Generieren des Deaktivierungssignals
DS benötigt
eine deutlich längere
Zeitdauer als das Bereitstellen der Speicherbereichs-Steuersignale
SPS für
die Treiberschaltungen 3, 8. Das Verzögerungselement 9 muss
daher so eingestellt sein, dass das Aktivierungssignal AS für die Treiberschaltungen 3, 8 nach
dem Bereitstellen des entsprechenden Deaktivierungssignals DS an die
Treiberschaltungen 3, 8 angelegt wird.
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In 2 ist ein Signalzeitdiagramm
zur Verdeutlichung der Signallaufzeiten in der Adressdecodierschaltung
nach 1 dargestellt.
Man erkennt, dass nach Übernehmen
der anliegenden Adresse A in den Zwischenspeicher 4 gemäß dem Zugriffssignal das
Deaktivierungssignal DS mit einer bestimmten laufzeitbedingten Verzögerung generiert
wird. Der High-Pegel des Deaktivierungssignals DS zeigt an, dass
die anliegende Adresse einen redundanten Speicherbereich adressieren
soll. Dies gilt selbstverständlich
nur dann, wenn die auf dem Adressbus 2 anliegende Adresse
A durch die codierte Adresse in dem Fuse-Speicher 6 ausgewählt ist,
so dass mit der Adresse A ein redundanter Speicherbereich adressiert
werden soll. Das Speicherbereichs-Steuersignal SPS auf der Redundanzsteuerleitung 7,
das im Wesentlichen zeitgleich mit dem Deaktivierungssignal DS generiert
wird, liegt dann am Eingang der zweiten Treiberschaltung 8 an.
Erst wenn die betreffenden Signale an den Eingängen der ersten und zweiten
Treiberschaltung 3, 8 anliegen, ist es zulässig, das
Aktivierungssignal AS zum Durchschalten der betreffenden Treiberschaltung 3, 8 zur
Verfügung
zu stellen. Dieses Signal muss um eine Verzögerungszeit ΔT gegenüber dem
Deaktivierungssignal verzögert
sein, um die jeweilige Setup-Zeit der Treiberschaltungen 3, 8 einzuhalten.
Somit ergibt sich eine Verzögerungszeit,
die in dem Verzögerungselement 9 eingestellt sein
muss, aus der Signallaufzeit der Adresse A durch die zweite Decodierschaltung 5 bis
zu der ersten Treiberschaltung 3, sowie durch die Setup-Zeit der Treiberschaltungen 3, 8.
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Entsprechend
dem Aktivierungssignal AS wird dann das betreffende Redundanz-Speicherbereichssignal
REDSPS bzw. das Regulär-Speicherbereichssignal
REGSPS aktiviert, um den jeweils adressierten Speicherbereich 20, 21,
regulär
oder redundant, zu adressieren. Die in dem Verzögerungselement 9 eingestellte
Verzögerungszeit
richtet sich also im Wesentlichen nach der Signallaufzeit durch die
zweite Decodierschaltung 5.
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Da
die Signallaufzeiten sowohl bei einer steigenden als auch bei einer
fallenden Flanke für
das Bereitstellen des Deaktivierungssignals DS kritisch sind, müssen die
Signallaufzeiten in der zweiten Decodierschaltung 5 sowohl
bezüglich
der steigenden als auch der fallenden Flanke optimiert werden. Da die
zweite Decodierschaltung 5 im Wesentlichen aus Logikgattern
aufgebaut ist, lässt
sich die Signallaufzeit durch Verändern des Fan-In bzw. des Fan-Out, d.h.
der jeweiligen Eingangslasten bzw. Treiberstärken der verwendeten Transistoren,
einstellen.
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In 3 ist dargestellt, wie sich
die Signallaufzeit einer steigenden und einer fallenden Flanke durch
eine Anzahl von Logikgattern ändert,
wenn man die Weite des Kanals der n-Fets in den Logikgattern verändert. Der
gestrichelte Graph stellt die Veränderung der Signallaufzeit
bei einer steigenden Flanke dar, d.h. eine steigende Flanke am Eingang der
Logikschaltung wird um die entsprechende, auf der y-Achse aufgetragene
Verzögerung
verzögert, während eine
fallende Flanke, dargestellt durch den durchgezogenen Graphen, ebenfalls
anhand der an der y-Achse angegebenen Verzögerung verzögert wird. Auf der x-Achse
ist die Kanalweite in μm
angegeben. Man erkennt, dass bei einer zunehmenden Kanalweite der
n-Fet die Signallaufzeit der fallenden Flanke stark abnimmt, während die
Signallaufzeit für die
steigende Flanke sich nicht stark verändert.
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Man
erkennt des weiteren, dass es möglich ist,
eine Logikschaltung bezüglich
der Parameter der verwendeten Logikgatter so zu optimieren, dass
die Signallaufzeit entweder bezüglich
einer steigenden oder einer fallenden Flanke optimiert ist. Wird
beispielsweise angenommen, dass ein Low-Pegel des Deaktivierungssignals
DS die Adressierung des entsprechenden regulären Speicherbereichs 20 nicht blockiert
und ein High-Pegel
des Deaktivierungssignals DS den regulären Speicherbereich 20 blockiert, dann
wird eine steigende Flanke generiert, wenn eine Adresse, mit der
ein redundanter Speicherbe reich adressiert wird, angelegt ist. Wird
dann beispielsweise die zweite Decodierschaltung 5 nur
bezüglich
der steigenden Flanke optimiert und das Aktivierungssignal AS entsprechend
angepasst, so kann es vorkommen, dass die fallende Flanke des Deaktivierungssignals
aufgrund der längeren
Signallaufzeit später
an der ersten Treiberschaltung 3 anliegt als das Aktivierungssignal
von dem Verzögerungselement 9.
Dies hätte
zur Folge, dass das Adressieren des adressierten regulären Speicherbereichs 20 im
darauffolgenden Adresszugriff verhindert wird, obwohl dieser nicht
durch einen redundanten Speicherbereich 21 ersetzt werden
soll.
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Erfindungsgemäß ist nun
vorgesehen, dass gemäß diesem
Beispiel die fallende Flanke des Deaktivierungssignals DS vorgezogen
wird, so dass bei dem Einstellen der Verzögerungszeit in dem Verzögerungselement 9 nur
noch die Signallaufzeit bezüglich
der steigenden Flanke in der zweiten Decodierschaltung 5 berücksichtigt
werden muss. Dazu wird vorgeschlagen, gemäß einem Steuersignal dafür zu sorgen,
dass das Deaktivierungssignal DS zurückgesetzt wird, im Wesentlichen
bevor die nächste Adresse
an dem Adressbus 2, auf jeden Fall jedoch, bevor das jeweilige
Speicherbereichs-Steuersignal SPS an den entsprechenden Eingang
der ersten Treiberschaltung 3 anliegt. Gleichzeitig wird
die zweite Decodierschaltung 5 so gestaltet, dass die darin verwendeten
Logikgatter bezüglich
ihrer Signallaufzeit einer steigenden Flanke des Deaktivierungssignals
optimiert sind. Bei dieser Optimierung bleibt die fallende Flanke
des Deaktivierungssignals unberücksichtigt.
Außerdem
wird das Verzögerungselement 9 so
eingestellt, dass das verzögerte
Zugriffssignal ZS als Aktivierungssignal AS den Treiberschaltungen 3, 8 früher als
nach dem Stand der Technik möglich
zur Verfügung
gestellt wird. Auch hier entspricht die Verzögerungszeit der Signallaufzeit
der steigenden Flanke des Deaktivierungssignals DS durch die zweite
Decodierschaltung 5 zuzüglich
der Setup-Zeit der ersten Treiberschaltung 3.
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Um
das Deaktivierungssignal DS früher
zurückzusetzen,
d.h. auf den Low-Zustand zurückzuführen, als
es durch die entsprechende Auswertung der auf dem Adressbus 2 anliegenden
Adresse A erfolgen würde,
ist ein Steuersignal an die Decodierschaltung angelegt. Dies kann
beispielsweise über eine
weitere Adressleitung 11, wie in 4 dargestellt, erfolgen. Elemente mit
gleichen Bezugszeichen haben im Wesentlichen die gleiche Funktion wie
bereits in Verbindung mit 1 dargestellt.
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Das
Steuersignal wird von einer entsprechenden Steuerschaltung 12 über die
Adressleitung 11 der zweiten Decodierschaltung 5 zur
Verfügung gestellt.
Die Steuerschaltung 12 generiert darüber hinaus das Zugriffssignal
ZS, so dass eine zeitliche Abstimmung zwischen dem Zugriffssignal
ZS und dem Steuersignal S auf der Adressleitung 11 erfolgen kann.
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Insbesondere
bei einem DDR-II-Speicherbaustein erfolgt die Adressierung von zwei
aufeinanderfolgenden Adressen nicht mit einem Abstand von einer
Taktperiode, sondern im Abstand von mindestens zwei Taktperioden.
Während
mit einer entsprechenden Flanke jeder zweiten Taktperiode beispielsweise
die Adresse A an den Adressbus 2 angelegt wird, ist es
dann möglich,
mit den entsprechenden Flanken der dazwischenliegenden Taktperioden
ein Steuersignal zu generieren, die ein eventuell aktiviertes Deaktivierungssignal
DS, d.h. z.B. bei einem High-Zustand des Deaktivierungssignals DS,
dieses zurückzusetzen,
bevor die nächste
Adresse A an den Adressbus 2 angelegt wird. Somit erfolgt
das Rücksetzen
des Deaktivierungssignals DS immer rechtzeitig vor dem Anlegen eines
nächsten
Speicherbereichs-Steuersignals SPS an eine der Treiberschaltungen 3, 8.
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Das
Steuersignal S kann in der Steuerschaltung 12 auch auf
sonstige Weise bereitgestellt werden. Wesentlich ist lediglich,
dass das Steuersignal dazu führt,
dass das Deaktivierungssignal DS so rechtzeitig zurückgesetzt
wird, dass kein versehentliches Blockieren (oder versehentliches
Nicht-Blockieren)
der Adressierung eines regulären
Speicherbereichs 20 durch die erste Treiberschaltung 3 erfolgen kann.
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In 5 ist ein entsprechendes
Signalzeitdiagramm dargestellt. Man erkennt, dass das Steuersignal
S mit der steigenden Flanke (dargestellt durch einen Pfeil) bewirkt,
dass das Deaktivierungssignal DS zurückgesetzt, d.h. auf den Low-Zustand gesetzt wird.
Mit dem Anlegen der nächsten
Adresse A auf den Datenbus 2 ist Deaktivierungssignal DS
somit wieder auf dem Low-Zustand, so dass erneut durch die zweite
Decodierschaltung 5 ermittelt wird, ob das Deaktivierungssignal
DS auf einen High-Zustand gesetzt werden soll, wenn ein redundanter
Speicherbereich 21 angesprochen werden soll.
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Im
dargestellten Signalzeitdiagramm liegt die steigende Flanke des
Steuersignals S, das ein Rücksetzen
des Deaktivierungssignals DS bewirkt, etwa in der Mitte zwischen
den steigenden Flanken des Zugriffssignals ZS. Dies ist jedoch nicht
notwendig. Es ist ausreichend, wenn die steigende, d.h. die aktive,
Flanke des Steuersignals S in einem Zeitraum angelegt wird, der
durch das erfolgte Treiben des Speicherbereichs-Steuersignals SPS auf die jeweilige
Speicherbereichs-Steuerleitung
entsprechend der zuletzt angelegten Adresse und durch die Zeitdauer, nach
der das erfindungsgemäß optimierte
Aktivierungssignal AS die entsprechende Treiberschaltung zum Treiben
des jeweiligen Speicherbereichs-Steuersignals SPS der nachfolgenden
Adresse aktiviert, bestimmt ist.
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In 6 ist eine weitere Ausführungsform der
vorliegenden Erfindung dargestellt. Im Unterschied zur Ausgestaltung
nach dem zuvor beschriebenen Stand der Technik ist der Zwischenspeicher 4 so
ausgestaltet, dass gemäß dem Zugriffsignal
ZS eine anliegende Adresse A auf den Datenbus 2 angelegt
wird. Gemäß einem
weiteren Zugriffssignal ZS2, das ebenfalls an den Zwischenspeicher 4 anlegbar ist,
wird ein in einem weiteren Fuse-Speicher 15 codierter Adresswert
in den Zwischenspeicher 4 eingelesen und an den Datenbus 2 angelegt.
Der weitere codierte Adresswert ist so gewählt, dass er nicht eine Adresse
A, mit der ein redundanter Speicherbereich 21 adressiert
werden soll, anspricht. Sobald die zweite Decodierschaltung 5 den
auf dem Datenbus 2 codierten Adresswert der in dem weiteren
Fuse-Speicher 15 eingespeichert ist, erkennt, wird das
Deaktivierungssignal DS entsprechend zurückgesetzt. Um ein Rücksetzen
vor Anliegen der nächsten
Adresse zu erreichen, wird das weitere Zugriffssignal ZS2 so rechtzeitig
zur Verfügung
gestellt, dass es eine aktive Flanke zwischen dem Anlegen der beiden
aufeinanderfolgenden Adressen an den Zwischenspeicher 4 anlegt.
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Damit
wird erreicht, dass man eine Steuerleitung zur Bereitstellung des
Steuersignals für
die vorhandenen zweiten Decodierschaltungen der Speicherschaltung
einsparen kann. Es wird der bereits verfügbare Adressbus 2 verwendet,
um einen codierten Adresswert anzulegen, der in keiner der zugeordneten
Fuse-Speicher 6 der jeweiligen zweiten Decodierschaltungen 5 als
eine Adresse zur Adressierung eines redundanten Speicherbereichs
codiert ist. Das Generieren des weiteren Zugriffssignals ZS2 erfolgt z.B.
wie beim vorhergehenden Ausführungsbeispiel so,
dass das Deaktivierungssignal DS im Wesentlichen vor Anliegen der
nächsten
Adresse, auf jeden Fall vor dem Anliegen des Aktivierungssignals
AS, an den Treiberschaltungen 3, 8 anliegt.
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Das
Ausführungsbeispiel
nach 6 erfordert, dass
ein weiterer Fuse-Speicher 15 vorgesehen ist, der nach
dem Herstellungsprozess der integrierten Speicherschaltung programmiert
werden muss. Der Fuse-Speicher 15 wird so programmiert,
dass er eine Adresse enthält,
die in keinem der Fuse-Speicher 6 für die zweite Decodierschaltung 5 codiert
ist. Damit wird auf den Adressbus 2 mit dem weiteren Zugriffssignal
ZS 2 ein Adresswert angelegt, der das Deaktivierungssignal DS auf
einen Zustand setzt, bei dem die Adressierung der regulären Speicherbereiche 20 nicht
blockiert wird.
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In 7 sind die Signalverläufe der
Speicherschaltung mit der Adressdecodierschaltung nach 6 dargestellt. Man erkennt,
dass aufgrund des weiteren Zugriffssignals ZS2 und des dadurch auf dem
Adressbus angelegten codierten Adresswerts das Deaktivierungssignal
DS zurückgesetzt
wird. Vorzugsweise wird auch hier das weitere Zugriffssignal ZS2
bei einer DDR-Speicherschaltung
aus dem Taktsignal generiert, da nur höchstens in jeder zweiten Taktperiode
eine neue Adresse A an den Adressbus angelegt werden darf.
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Die
vorangeführten
Ausführungsbeispiele geben
an, dass ein High-Zustand des Deaktivierungssignals DS das Adressieren
des regulären Speicherbereichs
blockiert, während
ein Low-Zustand des Deaktivierungssignals die Adressierung des regulären Speicherbereichs 20 ermöglicht.
Das Deaktivierungssignal DS kann auch als Low-aktives Signal bereitgestellt
werden, so dass die Signalpegel vertauscht sind.
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- 1
- erste
Decodierschaltung
- 2
- Adressbus
- 3
- erste
Treiberschaltung
- 4
- Zwischenspeicher
- 5
- zweite
Decodierschaltung
- 6
- Fuse-Speicher
- 7
- Speicherbereichs-Steuerleitung
- 8
- zweite
Treiberschaltung
- 9
- Verzögerungselement
- 10
- Deaktivierungsleitung
- 11
- Steuerleitung
- 12
- Steuerschaltung
- 15
- weiterer
Fuse-Speicher
- ZS
- Zugriffssignal
- ZS2
- weiteres
Zugriffssignal
- A
- Adresse
- S
- Steuersignal
- DS
- Deaktivierungssignal
- AS
- Aktivierungssignal
- REDSPS
- Redundanzspeicherbereichssignal
- REGSPS
- Regulärspeicherbereichssignal