DE102004054968B4

DE102004054968B4 - Verfahren zum Reparieren und zum Betreiben eines Speicherbauelements

Info

Publication number: DE102004054968B4
Application number: DE102004054968A
Authority: DE
Inventors: Peter Dr.-Ing. Pöchmüller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-11-13
Filing date: 2004-11-13
Publication date: 2006-11-02
Anticipated expiration: 2024-11-14
Also published as: DE102004054968A1; CN1801395A; US20060126407A1; US7372749B2

Abstract

Verfahren zum Reparieren eines Speicherbauelements, mit folgenden Schritten:
Bestimmen (82) von Datenhaltezeiten von Speicherzellen (10);
Bestimmen (84) einer schwachen Speicherzelle (10), die eine Datenhaltezeit aufweist, die kürzer als ein vorbestimmter Grenzwert ist; und
Programmieren (88) einer Einrichtung (34; 46) derart, dass ein Schreib- oder Lese-Zugriff auf die schwache Speicherzelle (10) gleichzeitig auch auf eine weitere Speicherzelle (12) erfolgt, um ein gemeinsames Auslesen oder Beschreiben der schwachen Speicherzelle (10) und der weiteren Speicherzelle (12) zu bewirken.

Description

Die vorliegende Erfindung bezieht sich auf Verfahren zum Reparieren und Betreiben eines Speicherbauelements und auf ein Speicherbauelement, die eine Verlängerung von Auffrischzeiten ermöglichen.

Die Reduzierung der linearen Abmessungen von Speicherbauelementen, insbesondere DRAM-Elementen (DRAM = Dynamic Random Access Memory = Dynamischer Speicher mit wahlfreiem Zugriff) erreicht physikalische und wirtschaftliche Grenzen. Die immer weiter gehende Reduktion der Abmessungen der Speicherzellen und ihrer Merkmale erfordert einen sehr hohen technischen Aufwand, der weiter steigt. Ein Beispiel ist die Einführung von Dielektrika mit sehr hoher Dielektrizitätskonstante als Dielektrikum des Speicherkondensators.

Der extreme technologische Aufwand kompensiert bereits einen erheblichen Anteil des Kostenvorteils, der aus einer Reduzierung der linearen Abmessungen (Shrink) resultiert. Es ist üblich, dass die Einführung eines DRAM-Shrinks mit einer Erhöhung der Technologiekosten um 10 % bis 15 % einhergeht, während der mit dem Shrink einhergehende Kostenvorteil typischerweise in der Gegend von 20 % bis 30 % liegt.

Bis jetzt wird die Kapazität des Kondensators an einer DRAM-Zelle von einer Generation zur nächsten im Wesentlichen konstant gehalten, wobei nicht mehr als ca. 50 bis 100 einzelne Speicherzellen auf einem einzigen DRAM-Element repariert werden müssen. Diese Reparatur erfolgt, indem die defekten regulären Speicherzellen durch redundante Speicherzellen ersetzt werden. Es wird jedoch zunehmend schwieriger, kostengünstige DRAM-Technologien zu entwickeln, die eine Reparatur von le diglich 50 bis 100 zufällig verteilten Speicherzellen pro Chip erfordern.

Ersetzt werden dabei in erster Linie defekte Speicherzellen. Defekt sind Speicherzellen, die einen Kurzschluss aufweisen, oder deren Datenhaltezeit einen ersten vorbestimmten Grenzwert unterschreitet und damit inakzeptabel kurz ist.

Speicherzellen, die nicht defekt sind, deren Datenhaltezeit aber unter einem zweiten vorbestimmten Grenzwert liegt, werden in Folgenden als schwache Zellen bezeichnet. Die Anzahl der schwachen Zellen ist dabei von den Anforderungen an die Speicherzellen bzw. von dem vorbestimmten Grenzwert ebenso abhängig wie von der Technologie. Wie oben beschrieben erhöht jeder Shrink die Anzahl der schwachen Zellen.

Je höher der Anteil der schwachen Zellen an der Gesamtzahl der Speicherzellen eines DRAM-Elements oder auch eines einzelnen Speicherblocks auf einem DRAM-Element ist, desto aufwendiger wird die Reparatur. Insbesondere steigt auch die Anzahl der schwachen Zellen an redundanten Wortleitungen. Folglich steigt das Risiko bzw. die Wahrscheinlichkeit, dass bei der Reparatur bzw. dem Ersetzen einer defekten oder schwachen Speicherzelle an einer regulären Wortleitung gleichzeitig gute Speicherzellen an der zu ersetzenden regulären Wortleitung durch schwache Speicherzellen an der redundanten Wortleitung ersetzt werden. Die Folge ist, dass die Anzahl der erforderlichen redundanten Wortleitungen und damit die erforderliche Chipfläche und die Herstellungskosten überproportional ansteigen.

Die US 6,272,054 B1 beschreibt eine Speicherarchitektur mit einem Array aus Zwillings-Speicherzellen, wobei jeweils zwei Speicherzellen gleichzeitig über je eine Bitleitung mit einem Leseverstärker verbunden werden.

Die US 6,714,476 B2 beschreibt ein DRAM-Array, das in einem Einzelzellen-Betriebsmodus als Array aus Einzelzellen und in einem Zwillingszellen-Betriebsmodus als Array aus Zwillingszellen betrieben werden kann. Im Einzelzellen-Betriebsmodus liegt zwar eine hohe Speicherkapazität vor, es weist jedoch die oben beschriebenen Nachteile auf. Im Zwillingszellen-Betriebsmodus werden diese Nachteile zwar verringert, zur Erzielung der gleichen Speicherkapazität ist jedoch eine Verdoppelung der Chipfläche erforderlich.

Aus EP 0 335 149 A2 ist ein Halbleiterspeicher mit redundanten Speicherzellen bekannt. Der Halbleiterspeicher weist redundante Wortleitungen auf, ohne dass die Zugriffszeit beeinflusst wird. Ein redundanter Schaltungsdecoder generiert ein Unterdrückungssignal, das die Erzeugung eines normalen Wortleitungstreibersignals verhindert. Zudem wird durch das Unterdrückungssignal verhindert, dass eine Referenzzelle ausgewählt wird. Weiterhin sind Mittel vorgesehen, mit denen anstelle der Referenzzelle eine redundante Speicherzelle angesteuert wird.

Die Aufgabe der vorliegenden Erfindung besteht darin, Verfahren zum Reparieren und zum Betreiben eines Speicherbauelements sowie ein Speicherbauelement zu schaffen, die bei einem geringen Chipflächenbedarf eine lange Auffrischzeit ermöglichen.

Diese Aufgabe wird durch Verfahren gemäß Anspruch 1 und 3 sowie durch ein Speicherbauelement gemäß Anspruch 8 gelöst.

Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen definiert.

Die vorliegende Erfindung beruht auf der Idee, ein Speicherbauelement soweit wie möglich im Einzelzellen-Betriebsmodus und nur in einem Umfang in einem Zwillingszellen-Betriebsmodus zu betreiben, der erforderlich ist, damit schwache Speicherzellen, deren Datenhaltezeit kürzer als ein vorbestimmter Grenzwert ist, gemeinsam mit einer weiteren Speicherzelle ausgelesen und beschrieben werden. Dazu wird gemäß der vorliegenden Erfindung ein Speicherbauelement repariert, indem zunächst die Datenhaltezeit jeder Speicherzelle bestimmt wird. Dabei wird im einfachsten Fall nur bestimmt, ob die Datenhaltezeit einen vorbestimmten Grenzwert erreicht oder überschreitet. Anschließend wird eine Einrichtung derart programmiert, dass ein Schreib- oder Lese-Zugriff auf eine als schwach erkannte Speicherzelle gleichzeitig auch auf eine weitere Speicherzelle erfolgt, um ein gemeinsames Auslesen oder Beschreiben der schwachen Speicherzelle und der weiteren Speicherzelle zu bewirken. Das Programmieren der Einrichtung erfolgt vorzugsweise dadurch, dass Information über die Identität der schwachen Speicherzellen, insbesondere die Adressen der schwachen Speicherzellen, in einem Speicher bzw. Adressspeicher abgelegt werden. Vorzugsweise ist die weitere Speicherzelle eine redundante Speicherzelle.

Die vorliegende Erfindung ist ohne weiteres und vorteilhaft mit einer Reparatur kombinierbar, bei der defekte Speicherzellen durch redundante Speicherzellen ersetzt werden, indem Schreib- und Lese-Zugriffe auf defekte Speicherzellen auf redundante Speicherzellen umgeleitet werden, um anstelle der defekten Speicherzelle die redundante Speicherzelle auszulesen und zu beschreiben.

Für die Reparatur defekter Speicherzellen durch Ersetzen und die erfindungsgemäße Reparatur schwacher Speicherzellen durch gleichzeitigen Zugriff auf eine weitere Speicherzelle können zwei verschiedene Gruppen von redundanten Speicherzellen oder aber auch eine einzige Gruppe von redundanten Speicherzellen vorgesehen sein. Der zweite Fall ermöglicht eine besondere Flexibilität, da eine Optimierung der Auswahl jener Speicherzellen, die für die herkömmliche Reparatur durch Ersetzen und jener Speicherzellen, die für die erfindungsgemäße Reparatur durch gleichzeitigen Zugriff auf eine weitere Speicherzelle vorgesehen sind, möglich ist. Die programmierbare Einrichtung umfasst in diesem Fall vorzugsweise einen Speicher- bzw. Adressspeicher, in dem für jede Speicherzelle gespeichert ist, welcher anderen Speicherzelle sie zugeordnet ist, und ob sie diese gemäß der herkömmlichen Reparatur ersetzen oder gemäß der vorliegenden Erfindung gleichzeitig mit dieser ausgelesen werden soll. Alternativ sind die Identitäten oder Adressen der zum Ersetzen vorgesehenen Speicherzellen in einem Teil des Speichers und die Identitäten oder Adressen jener Speicherzellen, die zum gemeinsamen Auslesen vorgesehen sind, in einem anderen Teil des Speichers abgelegt.

Beim Betrieb eines Speicherbauelements wird gemäß der vorliegenden Erfindung bei einem Schreib- oder Lesezugriff auf eine Speicherzelle zunächst bestimmt, ob diese eine schwache Speicherzelle ist, und diese dann gegebenenfalls gemeinsam mit einer zugeordneten Speicherzelle ausgelesen oder beschrieben. Ob eine Speicherzelle eine schwache Speicherzelle ist, wird vorzugsweise bestimmt, indem ein Speicher oder Adressspeicher ausgelesen wird, der bei dem oben beschriebenen Reparaturverfahren oder einer Variante desselben beschrieben wurde.

Zum Speichern der Identitäten oder Adressen der schwachen Speicherzellen ist eine Chipfläche erforderlich, beispielsweise für Fuses. Bei der erfindungsgemäßen Reparatur werden vorzugsweise mehr schwache Speicherzellen repariert als bei einer herkömmlichen Reparatur ersetzt werden. Der herkömmliche Speicherort bei den Adressdecodern der Wortleitungen kann deshalb aus Platzgründen ungeeignet sein. In diesem Fall werden vorzugsweise die Adressen der zu reparierenden Speicherzellen an einem anderen Ort gespeichert und die Adressen der redundanten Speicherzellen über einen zusätzlichen Adressbus zu einem Adressdecoder übertragen, welcher nur den redundanten Speicherzellen zugeordnet ist. Da die Anzahl der redundanten Speicherzellen vorzugsweise wesentlich kleiner als die Anzahl der regulären Speicherzellen ist, können für die Adressierung der redundanten Speicherzellen eine kürzere Adresse, für die Übertragung der Adresse ein schmalerer Adressbus und für die Dekodierung der Adresse ein kleiner Decoder verwendet werden, dessen Anordnung unmittelbar bei den redundanten Speicherzellen ohne weiteres möglich ist.

Vorzugsweise weist das Speicherbauelement eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen, welche die Wortleitungen kreuzen, auf. Jede Speicherzelle ist an einer Kreuzung einer Wortleitung und einer Bitleitung angeordnet und kann durch Aktivieren der Wortleitung über die Bitleitung ausgelesen oder beschrieben werden. Am Ende einer Bitleitung oder eines Paares von Bitleitungen ist jeweils eine Schreib- und Leseeinrichtung bzw. ein Lese-Verstärker (Sense-Amplifyer) angeordnet. Ein gleichzeitiger Schreib- oder Lese-Zugriff auf zwei Speicherzellen erfolgt in diesem Fall vorzugsweise durch Aktivieren von zwei Wortleitungen, wobei die beiden Speicherzellen mit der gleichen Bitleitung oder mit Bitleitungen, die mit der gleichen Schreib- und Lese-Einrichtung verbunden sind, verbunden werden.

Bei der beschriebenen Architektur wird durch Aktivieren einer Wortleitung eine Mehrzahl von Speicherzellen über je eine Bitleitung mit je einer Schreib- und Lese-Einrichtung verbunden. Die Adresse einer Speicherzelle ist in diesem Fall die Adresse der zugeordneten Wortleitung, und eine Speicherzelle wird dann gemeinsam mit einer weiteren (redundanten) Speicherzelle ausgelesen oder beschrieben, wenn der Wortleitung mindestens eine schwache Speicherzelle zugeordnet ist. Eine reguläre Speicherzelle wird nur dann alleine mit der zugeordneten Schreib- und Lese-Einrichtung verbunden und alleine ausgelesen oder beschrieben, wenn ihrer Adresse keine schwache Speicherzelle zugeordnet ist.

Ein Vorteil der vorliegenden Erfindung besteht darin, dass sie einen beliebigen und an die jeweilige Anwendung und deren Erfordernisse frei anpassbaren Kompromiss zwischen einer Maximierung der Auffrischzeit des Speicherbauelements und der erforderlichen Chipfläche ermöglicht. Je mehr redundante Speicherzellen vorgesehen werden, desto besser ist eine Reparatur möglich, bzw. desto mehr schwache Speicherzellen können durch Zwillingsbildung gestärkt werden, bzw. desto höher kann der vorbestimmte Grenzwert der Datenhaltezeit gesetzt werden, unterhalb dessen eine Speicherzelle als schwach gilt.

Ein besonderer Vorteil der vorliegenden Erfindung besteht dabei darin, dass durch jede Reparatur einer Wortleitung die Datenhaltezeiten aller Speicherzellen, die der Adresse dieser Wortleitung zugeordnet sind, effektiv nur verlängert werden kann. Beim herkömmlichen Reparieren durch Ersetzen passiert es, dass durch das gleichzeitige Ersetzen aller Speicherzellen an einer Wortleitung eine gute Speicherzelle durch eine schwache Speicherzelle ersetzt wird. Je höher die Anzahl der schwachen Speicherzellen ist oder je höher der genannte vorbestimmte Grenzwert gesetzt wird, desto schwerer wird es, dieses Ereignis zu vermeiden.

Gemäß der vorliegenden Erfindung wird im ungünstigsten Fall eine gute Speicherzelle gemeinsam mit einer schwachen Speicherzelle ausgewählt und beschrieben oder ausgelesen. Dadurch wird die effektive Datenhaltezeit zwar nicht verlängert, jedoch auch nicht verkürzt.

In diesem Fall ist es ferner möglich, zwischen defekten Speicherzellen, die beispielsweise in Folge eines Kurzschlusses die Datenhaltezeit 0 aufweisen, und schwachen Speicherzellen, welche eine endliche, aber zu kurze Datenhaltezeit aufweisen, nicht mehr zu unterscheiden. Es findet dann keine herkömmliche Ersetzung defekter Speicherzellen mehr statt, sondern alle Speicherzellen, die defekt oder schwach sind, werden durch Zwillingsbildung verstärkt.

In jedem Fall findet vorzugsweise eine Optimierung der Zuordnung von redundanten und regulären Wortleitungen statt, um eine maximale Mindest-Datenhaltezeit innerhalb des Speicherbauelements zu erzielen, welche dann die Auffrischzeit desselben darstellt.

Am einfachsten ist die vorliegende Erfindung in Zusammenhang mit der üblichen Unterscheidung zwischen regulären Speicherzellen bzw. Wortleitungen und redundanten Speicherzellen bzw. Wortleitungen realisierbar. Um den Preis einer höheren Komplexität der Ansteuerung der Wortleitungen ist jedoch auch eine freie Paarbildung innerhalb eines Arrays möglich, bei dem durch die Architektur nicht zwischen einem regulären und einem redundanten Bereich unterschieden wird.

Als Zahlenbeispiel sei hier eine Blockgröße von 512 regulären Wortleitungen, 8 bis 10 redundanten Wortleitungen für eine herkömmliche Reparatur und 40 bis 50 Wortleitungen für eine Reparatur gemäß der vorliegenden Erfindung genannt. Es ist klar, dass bei einer Reparatur durch Bildung von ca. 50 bis 60 Paaren beliebiger Wortleitungen eine weit bessere Optimierung hinsichtlich der Mindest-Datenhaltezeit möglich ist, als wenn jeweils ein Partner jedes möglichen Wortleitungspaares bereits feststeht.

Die vorliegende Erfindung ist nicht nur auf DRAM-Elemente, sondern auf beliebige Speicherelemente anwendbar. Bei flüchtigen Speicherbauelementen sind insbesondere die Datenhaltezeit und die Auffrischperiode optimierbar.

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung anhand der beiliegenden Figuren näher erläutert. Es zeigen:
1 eine schematische Darstellung eines Speicherbauelements gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
2 eine schematische Darstellung eines Speicherbauelements gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
3 eine schematische Darstellung eines Beispiels einer Auswahleinrichtung, wie sie im zweiten Ausführungsbeispiel verwendet wird;
4 eine schematische Darstellung eines Beispiels einer Wortleitungsansteuerung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
5 ein schematisches Flussdiagramm eines Verfahrens gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung; und
6 ein schematisches, Flussdiagramm eines Verfahrens gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
1 ist eine schematische Darstellung eines Speicherbauelements gemäß der vorliegenden Erfindung. Das Speicherbauelement weist eine Mehrzahl von Speicherzellen 10, 12 auf, die in einem Array 14 angeordnet sind. Im Sinne einer übersichtlichen Darstellung sind nur zwei Speicherzellen 10, 12 dargestellt, obwohl das Array 14 insgesamt eine nahezu beliebig hohe Anzahl an Speicherzellen umfassen kann. Das Array 14 ist in mehrere Blöcke 16 unterteilt. Jeder Block 16 umfasst eine Mehrzahl von Wortleitungen 22, 24, die vorzugsweise im wesentlichen parallel oder mit wenigen Kreuzungen untereinander angeordnet sind. Im Sinne der Übersichtlichkeit sind wiederum nur 2 von insgesamt beispielsweise einigen 100 Wortleitungen im ersten Block 16 dargestellt.
Eine Mehrzahl von Bitleitungen 28 schneidet die Wortleitungen 22, 24, wobei wiederum nur eine Bitleitung 28 dargestellt ist. Jede Speicherzelle 10, 12 ist an der Kreuzung einer Wortleitung 22, 24 mit einer Bitleitung 28 angeordnet. Durch Aktivieren einer Wortleitung 22, 24 bzw. durch Anlegen eines entsprechenden Potentials an dieselbe, wird jede Speicherzelle 10, 12 an der Wortleitung 22, 24 mit der zugeordneten Bitleitung 28 und über diese mit einer Schreib- und Lese-Einrichtung 30 verbunden. Jede Schreib- und Lese-Einrichtung 30 ist mit einer oder mehreren Bitleitungen 28 verbunden. In diesem Zusammenhang ist es unerheblich, ob die in 1 dargestellt Bitleitung 28 eine einadrige Bitleitung oder tatsächlich ein Paar von Bitleitungen darstellt, deren eine mit der ersten Speicherzelle 10 an der ersten Wortleitung 22 und deren andere mit der zweiten Speicherzelle 12 an der zweiten Wortleitung 24 verbunden ist.
Dem Block 16 sind ein erster Wortleitungs-Adressdecoder 32 und ein zweiter Wortleitungs-Adressdecoder 34 zugeordnet. Der erste Wortleitungs-Adressdecoder 32 ist mit regulären Wortleitungen 22 verbunden, der zweite Wortleitungs-Adressdecoder 34 ist mit redundanten Wortleitungen 24 verbunden. Beide Wortleitungs-Adressdecoder 32, 34 empfangen über einen Adressbus 36 Wortleitungs-Adressen. Jeder regulären Wortleitung 22 ist eindeutig eine Wortleitungs-Adresse zugeordnet. Der Adressbus 36 ist vorzugsweise ein paralleler Adressbus, der beispielsweise im Fall von 512 regulären Wortleitungen 22 im Block 16 aus neuen parallelen Einzelleitungen besteht. Über eine Deaktivierungsleitung 38 kann der zweite Wortleitungs-Adressdecoder 34 den ersten Wortleitungs-Adressdecoder deaktivieren.
Um auf Information, die in Speicherzellen 10, 12 im Block 16 gespeichert ist, zuzugreifen bzw. diese Information auszulesen, oder um Information in Speicherzellen 10, 12 im Block 16 zu schreiben, wird auf dem Adressbus 36 eine Adresse angelegt, aufgrund derer die Wortleitungs-Adressdecoder 32, 34 eine oder mehrere Wortleitungen 22, 24 aktivieren. Dadurch werden alle Speicherzellen 10, 12, welche mit der oder den aktivierten Wortleitungen 22, 24 verbunden sind, über die zugeordneten Bitleitungen 28 mit den Schreib- und Leseeinrichtungen 30 verbunden. Jede Schreib- und Leseeinrichtung 30 empfängt dann über die mit ihr verbundene Bitleitung oder Bitleitungen 28 die Information, welche in den mit der Bitleitung oder den Bitleitungen verbundenen Speicherzellen 10, 12 gespeichert ist. Anschließend oder gleichzeitig kann die Schreib- und Leseeinrichtung 30 neue Information in die mit der oder den Bitleitungen 28 verbunden Speicherzellen 10, 12 schreiben.
Die an dem Adressbus 36 bereitgestellte Adresse identifiziert in der Regel die reguläre Wortleitung 22, an der die Speicherzellen 10 angeordnet sind, die ausgelesen oder beschrieben werden sollen. Der erste Wortleitungs-Adressdecoder 32 decodiert die über den Adressbus 36 empfangene Adresse und aktiviert die entsprechende Wortleitung 22. Der zweite Wortleitungs-Adressdecoder 34 empfängt ebenfalls über den Adressbus 36 die Adresse. Der zweite Wortleitungs-Adressdecoder 34 enthält einen Adressspeicher, in dem die Adressen defekter regulärer Wortleitungen 22 gespeichert sind. Eine Wortleitung 22 gilt als defekt, wenn eine der mit der Wortleitung 22 verbundenen Speicherzellen 10 defekt ist.
Wenn der zweite Wortleitungs-Adressdecoder 34 über den Adressbus 36 eine Adresse einer defekten Wortleitung 22 empfängt, deaktiviert er über die Deaktivierungsleitung 38 den ersten Wortleitungs-Adressdecoder 32, so dass dieser seinerseits die defekte, reguläre Wortleitung 22 nicht aktiviert. Gleichzeitig aktiviert der zweite Wortleitungs-Adressdecoder 34 eine der Adresse der defekten regulären Wortleitung 22 zugeordnete redundante Wortleitung 24. Dadurch werden anstelle der Speicherzellen an der defekten, regulären Wortleitung 22 die Speicherzellen 12 an der zugeordneten redundanten Wortleitung 24 über die Bitleitungen 28 mit der Schreib- und Leseeinrichtung 30 verbunden.
Gemäß der vorliegenden Erfindung enthält der zweite Wortleitungs-Adressdecoder 34 ferner Information darüber, welcher regulären Wortleitung 22 schwache Speicherzellen 10 zugeordnet sind. Die Information über die Adressen der regulären Wortleitungen 22 mit schwachen Speicherzellen kann in den zweiten Wortleitungs-Adressdecoder 34 derart abgelegt sein, dass in einem separaten Adressspeicher die Adressen der regulären Wortleitungen 22 mit schwachen Speicherzellen abgelegt sind. Alternativ sind die Adressen von defekten regulären Wortleitungen 22 und von regulären Wortleitungen 22 mit schwachen Speicherzellen im selben Adressspeicher abgelegt, wobei zu jeder Adresse ferner gespeichert ist, zu welcher der beiden Kategorien die Adresse zählt.
Wenn der zweite Wortleitungs-Adressdecoder 34 über den Adressbus 36 eine Adresse einer regulären Wortleitung 22 empfängt, der zwar keine defekte aber eine oder mehrere schwache Speicherzellen zugeordnet sind, aktiviert der zweite Wortleitungs-Adressdecoder 34 eine der Adresse zugeordnete redundante Wortleitung 24. Im Unterschied zu dem oben geschilderten Vorgehen bei einer Adresse einer defekten regulären Wortleitung 22 deaktiviert der zweite Wortleitungs-Adressdecoder 34 den ersten Wortleitungs-Adressdecoder 32 in diesem Fall aber nicht. Somit werden mit jeder Schreib- und Leseeinrichtung 30 über eine Bitleitung 28 oder ein Bitleitungspaar 28 gleichzeitig eine reguläre Speicherzelle 10 an der aktivierten regulären Wortleitung 22 und eine redundante Speicherzelle 12 an der aktivierten redundanten Wortleitung 24 verbunden. Jede Schreib- und Leseeinrichtung 30 schreibt deshalb gleichzeitig in zwei Speicherzellen 10, 12 so dass beide die gleiche Information enthalten, oder liest aus den zwei Speicherzellen 10, 12 gleichzeitig.
Wenn die Speicherzellen 10, 12 über ein und dieselbe einadrige Bitleitung 28 mit der Schreib- und Leseeinrichtung 30 verbunden sind, gleichen sich im Moment des Lesen die in den Speicherzellen 10, 12 enthaltenen Ladungen aus. Wenn beispielsweise die schwache Speicherzelle 10 zum Zeitpunkt des Lesens (fast) keine Ladung mehr enthält, während die redundante Speicherzelle 12 im Wesentlichen noch ihre volle, ursprüngliche Ladung enthält, verteilt sich diese Ladung auf beide Speicherzellen 10, 12 und die Bitleitung 28. Da die Kapazität der Bitleitung 28 wesentlich größer ist als die Kapazität der Speicherzellen, empfängt die Schreib- und Leseeinrichtung 30 dann ein Signal über die Bitleitung 28, das näherungsweise einer voll geladenen Speicherzelle entspricht. Im Vergleich zu dem Signal, das beim Auslesen der schwachen regulären Speicherzelle 10 alleine entstanden wäre, ist das beim gemeinsamen Auslesen der schwachen, regulären Speicherzelle 10 und der redundanten Speicherzelle 12 entstehende Signal wesentlich größer und insbesondere leicht detektierbar.
Wenn die reguläre Speicherzelle 10 und die redundante Speicherzelle 12 über zwei separate Bitleitungen 28 mit der gleichen Schreib- und Leseeinrichtung 30 verbunden sind, werden sie beim Speichern von Informationen komplementär beschrieben, und beim Auslesen bildet die Schreib- und Leseeinrichtung die Differenzen der durch die reguläre Speicherzelle 10 und die redundante Speicherzelle 12 erzeugten Signale. Auch in diesem Fall weist das durch beide Speicherzellen 10, 12 erzeugte Signal bzw. das Differenzsignal der Einzelsignale in jedem Fall einen größeren Betrag auf als das durch die schwache reguläre Speicherzelle 10 alleine erzeugte Signal.
Gemäß einer weiteren Variante ist das Speicherbauelement so aufgebaut, dass anstelle einer regulären Wortleitung zwei redundante Wortleitungen gleichzeitig aktiviert werden können. Dies ist durch einen entsprechenden Aufbau des zweiten Wortleitungs-Adressdecoders 34 ohne weiteres realisierbar. Eine maximale Flexibilität hinsichtlich der Kombination verschiedener Wortleitungen und damit ein Optimum hinsichtlich der erzielbaren Mindest-Datenhaltezeiten ist erreichbar, wenn die Unterscheidung zwischen regulären und redundanten Wortleitungen aufgegeben wird und beliebige Paare von Wortleitungen gleichzeitig aktivierbar sind.
2 ist eine schematische Darstellung eines Speicherbauelements gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel unterscheidet sich von dem oben anhand der 1 dargestellten Ausführungsbeispiel dadurch, dass nur der erste Wortleitungs-Adressdecoder 32 mit dem ersten Adressbus 36 verbunden ist, über den er Adressen regulärer Wortleitungen 22 erhält. Der zweite Wortleitungs-Adressdecoder 34 ist mit einem zweiten Adressbus 44 verbunden. Eine Steuereinrichtung 46 ist mit dem ersten Adressbus 36, dem zweiten Adressbus 44 und einem dritten Adressbus verbunden.
In diesem zweiten Ausführungsbeispiel ist der zweite Wortleitungs-Adressdecoder 34 ähnlich wie der erste Wortleitungs-Adressdecoder 32 und ähnlich wie der erste Wortleitungs-Adressdecoder 32 aus dem in 1 dargestellten ersten Ausführungsbeispiel ein einfacher Decoder, weitgehend ohne Steuerungsfunktionen. Während der erste Wortleitungs-Adressdecoder 32 Adressen von regulären Wortleitungen 22 empfängt und die jeweils entsprechende, reguläre Wortleitung 22 aktiviert, empfängt der zweite Wortleitungs-Adressdecoder 34 über den zweiten Adressbus 44 Adressen von redundanten Wortleitungen 24 und aktiviert jeweils abhängig von der über den zweiten Adressbus 44 empfangenen Adresse die entsprechende redundante Wortleitung 24.
Die Steuereinrichtung 46 enthält einen Adressspeicher, in dem die Adressen aller regulären Wortleitungen 22 gespeichert sind, denen defekte und/oder schwache Speicherzellen 10 zugeordnet sind. Ferner kann die Steuereinrichtung 46 ähnlich wie in dem oben anhand der 1 dargestellten ersten Ausführungsbeispiel der zweite Wortleitungs-Adressdecoder 34 Information enthalten, um reguläre Wortleitungen 22, denen lediglich schwache, aber keine defekte Speicherzellen 10 zugeordnet sind, von solchen zu unterscheiden, denen defekte Speicherzellen 10 zugeordnet sind. Diese Information ist wie im ersten Ausführungsbeispiel beispielsweise im Speicherort der Adresse (einer von zwei Teil-Adressspeichern) codiert oder in einem zusätzlichen Register bei der jeweiligen Adresse abgelegt.
Wenn die Steuereinrichtung 46 über den dritten Adressbus 48 eine Adresse einer regulären Wortleitung 22 empfängt, der keine defekte oder schwache Speicherzellen 10 zugeordnet sind, leitet sie diese Adresse über den ersten Adressbus 36 an den ersten Wortleitungs-Adressdecoder 32 weiter, damit dieser die Wortleitung 22 aktiviert. An den zweiten Wortleitungs-Adressdecoder 34 gibt die Steuereinrichtung 46 in diesem Fall keine Adresse aus. Somit wird lediglich die der Adresse entsprechende reguläre Wortleitung 22 aktiviert.
Wenn die Steuereinrichtung 46 über den dritten Adressbus 48 eine Adresse einer regulären Wortleitung 22 empfängt, der mindestens eine defekte Speicherzelle 10 zugeordnet ist, gibt sie eine dieser regulären Wortleitung durch den Adressspeicher zugeordnete Adresse einer redundanten Wortleitung 24 über den zweiten Adressbus 44 an den zweiten Wortleitungs-Adressdecoder 34. Über die erste Adressleitung 36 gibt die Steuereinrichtung 46 in diesem Fall keine Adresse aus. Somit wird lediglich die der regulären Wortleitung mit der defekten Speicherzelle 10 zugeordnete redundante Wortleitung 24 durch den zweiten Wortleitungs-Adressdecoder 34 aktiviert.
Wenn die Steuereinrichtung 46 über den dritten Adressbus 48 die Adresse einer regulären Wortleitung 22 empfängt, der mindestens eine schwache, jedoch keine defekte Speicherzelle 10 zugeordnet ist, gibt die Steuereinrichtung diese Adresse über den ersten Adressbus 36 an den ersten Wortleitungs-Adressdecoder 32 und eine dieser Adresse zugeordnete Adresse einer redundanten Wortleitung 24 über den zweiten Adressbus 44 an den zweiten Wortleitungs-Adressdecoder 34. Somit werden gleichzeitig die reguläre Wortleitung 22, der eine schwache Speicherzelle 10 zugeordnet ist, und die dieser regulären Wortleitung zugeordnete redundante Wortleitung 24 aktiviert.
Wenn wie in der oben beschriebenen Variante des ersten Ausführungsbeispiels zwischen defekten und schwachen Speicherzellen nicht unterschieden wird, gibt die Steuereinrichtung 46 die über den dritten Adressbus 48 empfangene Adresse immer direkt über den ersten Adressbus 36 an den ersten Wortleitungs-Adressdecoder 32 weiter. Anders ausgedrückt ist in diesem Fall der dritte Adressbus 48 direkt zum ersten Adressbus 36 durchgeschleift. Ferner muss in diesem Fall der Adressspeicher in der Steuereinrichtung 46 keine Information über die Unterscheidung zwischen regulären Wortleitungen 22, denen eine defekte Speicherzelle 10 zugeordnet ist, und solchen, denen eine schwache, aber keine defekte Speicherzelle 10 zugeordnet ist, enthalten.
Anhand eines Zahlenbeispiels sind die Vorteile des zweiten gegenüber dem ersten Ausführungsbeispiel erkennbar. Wenn ein Block 16 512 reguläre Wortleitungen 22 umfasst, sind typischerweise 8 bis 10 redundante Wortleitungen 24 in dem Block 16 vorgesehen, um reguläre Wortleitungen 22 zu ersetzen. Dazu weist ein zweiter Wortleitungs-Adressdecoder 34 einen Adressspeicher auf, der eine entsprechende Anzahl (8 bis 10) an Adressen regulärer Wortleitungen 22 speichern kann. Gemäß der vorliegenden Erfindung sind vorzugsweise zusätzlich 40 bis 50 redundante Wortleitungen vorgesehen, um gemeinsam mit regulären Wortleitungen 22 aktiviert zu werden, die schwache Speicherzellen 10 aufweisen. Der Adressspeicher in dem zweiten Wortleitungs-Adressdecoder muss dann eine Gesamtkapazität von ca. 50 bis 60 Adressen aufweisen.
Dieser Adressspeicher benötigt Chipfläche, zumal er typischerweise aus Fuses aufgebaut ist, die nicht beliebig miniaturisierbar sind. Diese Chipfläche steht am Ort des zweiten Wortleitungs-Adressdecoders 34 nicht oder nicht ohne weiteres zur Verfügung. Bei dem oben anhand der 2 dargestellten zweiten Ausführungsbeispiel kann die Steuereinrichtung 46 mit dem Adressspeicher an einem nahezu beliebigen Ort auf dem Chip angeordnet werden. Dadurch wird eine Optimierung des Layouts, insbesondere hinsichtlich der Chipfläche, wesentlich vereinfacht.
3 ist eine schematische Darstellung eines Beispiels für den Aufbau der Steuereinrichtung 46 des in 2 dargestellten zweiten Ausführungsbeispiels. Die Adressbusse 36, 44 und 48 sind hier im Unterschied zu 2 jeweils als Mehr zahl von parallelen Leitungen dargestellt. Es ist erkennbar, dass der erste und der dritte Adressbus 36, 48 die gleiche Anzahl und der zweite Adressbus 44 eine geringere Anzahl von parallelen Leitungen aufweisen. Bei dem obigen Zahlenbeispiel weisen der erste und der dritte Adressbus 36, 48 jeweils eine Breite von 9 Bit bzw. Leitungen auf, während der zweite Adressbus 44 eine Breite von 5 Bit aufweist (2⁹ = 512, 2⁵ = 64). Im Sinne einer einfachen und übersichtlichen Darstellungen sind die Adressbusse in 3 jeweils nur mit 4 bzw. 3 parallelen Leitungen dargestellt.
Das in 3 dargestellte Beispiel bezieht auf die oben beschriebene Variante, bei der eine Wortleitung mit einer defekten Speicherzelle nicht wie herkömmlich ersetzt, sondern gleichzeitig mit einer redundanten Wortleitung aktiviert wird. Zwischen dem dritten Adressbus 48 und dem ersten Adressbus 36 sind deshalb keine Schalter sondern lediglich Verstärker aus jeweils zwei hintereinander geschalteten Invertern 52 vorgesehen. Die Steuereinrichtung 46 gibt deshalb jede über den dritten Adressbus 48 empfangene Adresse über den ersten Adressbus 36 aus.
Die Steuereinrichtung 46 enthält ferner eine Mehrzahl von NAND-Gattern 54, von denen nur eines dargestellt ist. Jede Einzelleitung des dritten Adressbusses 48 ist über eine Fuse 56 mit einem zugeordneten Eingang jedes NAND-Gatter 54 verbunden. Die Anzahl der NAND-Gatter 54 entspricht der Gesamtzahl der redundanten Wortleitungen in dem Block 16. Durch die Fuses 56 können beliebige Adressen regulärer Wortleitungen programmiert werden. Alle Fuses 56 zusammen bilden den oben erwähnten Adressspeicher.
Der Ausgang des NAND-Gatters 54 steuert Feldeffekt-Transistoren oder andere Schalter 58. Durch die Schalter 58 werden durch weitere Fuses 60 programmierbare Adressen redundanter Wortleitungen auf den zweiten Adressbus 44 gelegt. Die dargestellte Schaltung aus dem NAND-Gatter 54, den Fuses 56, den Schaltern 58 und den Fuses 60 ist in der Anzahl der redundanten Wortleitungen 24 mehrfach vorhanden. Abweichend von 3 können die Adressen der redundanten Wortleitungen 24 auch durch eine feste Verschaltung statt durch die Fuses 60 eingestellt sein.
4 ist eine schematische Darstellung des einer einzigen redundanten Wortleitung 24 zugeordneten Teils des zweiten Wortleitungs-Adressdecoders gemäß einer Variante des anhand der 2 dargestellten zweiten Ausführungsbeispiels. Die dargestellte Teilschaltung 62 ist gemäß dieser Variante sowohl mit dem ersten Adressbus 36 als auch mit dem zweiten Adressbus 44 verbunden. Die Einzelleitungen der Adressbusse 36, 44 sind mit Steuereingängen von Feldeffekt-Transistoren oder anderen Schaltern 64 verbunden, die jeweils in Serie zwischen Masse und einen Ausgangsverstärker 66, welcher eine der redundanten Wortleitungen 24 steuert, geschaltet sind. Der Eingang des Ausgangsverstärkers 66 ist ferner über einen weiteren, durch einen Precharge-Eingang 68 gesteuerten Schalter 70 mit einem Bezugspotential verbunden.
Gemäß dieser Variante wird die redundante Wortleitung 24 sowohl durch eine über den ersten Adressbus 36 empfangene Adresse als auch durch eine über den zweiten Adressbus 44 empfangene Adresse aktiviert. Fuses oder andere Arten von Adressspeichern zur Programmierung der Adressen, die eine Aktivierung auslösen, sind hier nicht dargestellt.
Die 4 stellt ein Beispiel dar, wie redundante Wortleitungen 24 wahlweise programmierbar entweder anstelle einer regulären Wortleitung mit einer defekten Speicherzelle oder gemeinsam und gleichzeitig mit einer regulären Wortleitung mit einer schwachen aber ohne eine defekte Speicherzelle aktiviert werden kann.
5 ist ein schematisches Flussdiagramm, das ein Verfahren zum Reparieren eines Speicherbauelements gemäß der vor liegenden Erfindung darstellt. In einem ersten Schritt 82 werden die Datenhaltezeiten aller regulären und vorzugsweise auch aller redundanten Speicherzellen des Speicherbauelements oder eines Blocks 16 innerhalb des Speicherbauelements bestimmt. Aufgrund der Datenhaltezeiten werden in einem zweiten Schritt 84 und in einem dritten Schritt 86 schwache und defekte reguläre Speicherzellen bestimmt bzw. identifiziert. In einem vierten Schritt 88 wird dann eine Einrichtung derart programmiert, dass ein Schreib- oder Lese-Zugriff auf eine schwache reguläre Speicherzelle gleichzeitig auch auf eine redundante Speicherzelle erfolgt, um ein gemeinsames Auslesen oder Beschreiben der schwachen regulären Speicherzelle und der redundanten Speicherzelle zu bewirken. Ferner wird die Einrichtung derart programmiert, dass ein Schreib- oder Lese-Zugriff auf eine defekte reguläre Speicherzelle auf eine redundante Speicherzelle umgeleitet wird, um anstelle der defekten Speicherzelle die redundante Speicherzelle auszulesen oder zu beschreiben.
6 ist ein schematisches Flussdiagramm eines Verfahrens zum Betreiben eines Speicherbauelements gemäß der vorliegenden Erfindung. In einem ersten Schritt 92 wird ein Adressspeicher ausgelesen, in dem Adressen schwacher Speicherzellen und/oder Adressen defekter Speicherzellen gespeichert sind. Dadurch werden schwache und/oder defekte Speicherzellen identifiziert bzw. bestimmt. In einem zweiten Schritt 94 wird eine Adresse einer redundanten Speicherzelle, die der schwachen bzw. defekten Speicherzelle zugeordnet ist, über einen Adressbus übertragen und in einem dritten Schritt 96 decodiert. In einem vierten Schritt 98 wird die redundante Speicherzelle abhängig davon, ob eine defekte oder eine schwache Speicherzelle repariert wird, anstelle dieser oder gleichzeitig mit dieser ausgelesen oder beschrieben.

10: Speicherzelle
12: Speicherzelle
14: Array von Speicherzellen
16: Block
22: Wortleitung
24: Wortleitung
28: Bitleitung
30: Schreib- und Leseeinrichtung
32: erster Wortleitungs-Adressdecoder
34: zweiter Wortleitungs-Adressdecoder
36: Adressbus
38: Deaktivierungsleitung
44: zweiter Adressbus
46: Steuereinrichtung
48: dritter Adressbus
52: Inverter
54: NAND-Gatter
56: Fuse
58: Schalter
60: Fuse
62: Teilschaltung eines Wortleitungs-Adressdecoders
64: Schalter
66: Ausgangsverstärker
68: Precharge-Eingang
70: Schalter
82: erster Schritt
84: zweiter Schritt
86: dritter Schritt
88: vierter Schritt
92: erster Schritt
94: zweiter Schritt
96: dritter Schritt
98: vierter Schritt

Claims

Verfahren zum Reparieren eines Speicherbauelements, mit folgenden Schritten: Bestimmen (82) von Datenhaltezeiten von Speicherzellen (10); Bestimmen (84) einer schwachen Speicherzelle (10), die eine Datenhaltezeit aufweist, die kürzer als ein vorbestimmter Grenzwert ist; und Programmieren (88) einer Einrichtung (34; 46) derart, dass ein Schreib- oder Lese-Zugriff auf die schwache Speicherzelle (10) gleichzeitig auch auf eine weitere Speicherzelle (12) erfolgt, um ein gemeinsames Auslesen oder Beschreiben der schwachen Speicherzelle (10) und der weiteren Speicherzelle (12) zu bewirken.
Verfahren nach Anspruch 1, ferner mit folgenden Schritten: Bestimmen (86) einer defekten Speicherzelle; und Programmieren (88) der Einrichtung (34, 46) des Speicherbauelements derart, dass ein Schreib- oder Lese-Zugriff auf die defekte Speicherzelle (10) auf eine weitere Speicherzelle (12) umgeleitet wird, um anstelle der defekten Speicherzelle (10) die weitere Speicherzelle (12) auszulesen oder zu beschreiben.
Verfahren nach Anspruch 3, ferner mit folgenden Schritten: bei einem Schreib- oder Lese-Zugriff auf eine Speicherzelle (10), Auslesen eines Adressspeichers, in dem Adressen defekter Speicherzellen angelegt sind; und Auslesen oder Beschreiben (98) einer zugeordneten weiteren Speicherzelle (12) anstelle der Speicherzelle (10), wenn die Speicherzelle (10) eine defekte Speicherzelle ist.
Verfahren nach einem der Ansprüche 3 oder 4, bei denen das Auslesen oder Beschreiben der weiteren Speicherzelle folgende Schritte umfasst: Übertragen (94) einer Adresse der weiteren Speicherzelle (12) über einen Adressbus; und Decodieren (96) der Adresse der weiteren Speicherzelle (12), wobei die Adresse der weiteren Speicherzelle (12) kürzer ist als die Adressen der Speicherzellen (10).
Verfahren nach einem der Ansprüche 1 bis 5, bei dem jede Speicherzelle (10, 12) einer Wortleitung (22, 24) und einer Bitleitung (28) zugeordnet ist, wobei die Speicherzelle (10) und die weitere Speicherzelle (12) der gleichen Bitleitung (28) zugeordnet sind, und wobei jede Speicherzelle (10, 12) durch Aktivieren der zugeordneten Wortleitung (22, 24) über die zugeordnete Bitleitung (28) ausgelesen oder beschrieben wird. Neuer Anspruch 3
Verfahren zum Betreiben eines Speicherbauelements, mit folgenden Schritten: bei einem Schreib- oder Lese-Zugriff auf eine Speicherzelle (10) wird überprüft, ob die Adresse in einem Adressspeicher abgelegt ist, in dem Adressen schwacher Speicherzellen abgelegt sind, wobei eine Speicherzelle (10) eine schwache Speicherzelle ist, wenn sie eine Datenhaltezeit aufweist, die kürzer als ein vorbestimmter Grenzwert ist; gemeinsames Auslesen oder Beschreiben (98) der Speicherzelle (10) mit einer zugeordneten weiteren Speicherzelle (12), wenn die Adresse der Speicherzelle (10) im Adressspeicher abgelegt ist.
Verfahren nach Anspruch 3, ferner mit folgenden Schritten: bei einem Schreib- oder Lese-Zugriff auf eine Speicherzelle (10), Auslesen eines Adressspeichers, in dem Adressen defekter Speicherzellen angelegt sind; und Auslesen oder Beschreiben (98) einer zugeordneten weiteren Speicherzelle (12) anstelle der Speicherzelle (10), wenn die Speicherzelle (10) eine defekte Speicherzelle ist.
Verfahren nach einem der Ansprüche 3 oder 4, bei denen das Auslesen oder Beschreiben der weiteren Speicherzelle folgende Schritte umfasst: Übertragen (94) einer Adresse der weiteren Speicherzelle (12) über einen Adressbus; und Decodieren (96) der Adresse der weiteren Speicherzelle (12), wobei die Adresse der weiteren Speicherzelle (12) kürzer ist als die Adressen der Speicherzellen (10).
Verfahren nach einem der Ansprüche 1 bis 5, bei dem jede Speicherzelle (10, 12) einer Wortleitung (22, 24) und einer Bitleitung (28) zugeordnet ist, wobei die Speicherzelle (10) und die weitere Speicherzelle (12) der gleichen Bitleitung (28) zugeordnet sind, und wobei jede Speicherzelle (10, 12) durch Aktivieren der zugeordneten Wortleitung (22, 24) über die zugeordnete Bitleitung (28) ausgelesen oder beschrieben wird.
Verfahren nach einem der Ansprüche 1 bis 6, bei dem die Speicherzelle eine reguläre Speicherzelle ist und die weitere Speicherzelle eine redundante Speicherzelle ist.
Speicherbauelement mit: ersten Speicherzellen (10); zweiten Speicherzellen (12); einer Schreib- und Leseeinrichtung (30) zum Schreiben von Daten in eine oder zwei Speicherzellen (10, 12) und zum Lesen von Daten aus einer oder zwei Speicherzellen (10, 12); einer Auswahleinrichtung (32, 34, 36, 44, 46) zum Auswählen und Verbinden einer oder zweier Speicherzellen (10, 12) mit der Schreib- und Leseeinrichtung (30); dadurch gekennzeichnet, dass ein Adressspeicher (56) für schwache Speicherzellen vorgesehen ist, wobei eine schwache Speicherzelle eine Datenhaltezeit aufweist, die kürzer als ein vorbestimmter Grenzwert ist, wobei eine Steuereinheit (46) vorgesehen ist, die bei einem Schreib- oder Lese-Zugriff auf eine erste Speicherzelle (10), die eine schwache Speicherzelle ist und deren Adresse im Adressspeicher für schwache Speicherzellen abgelegt ist, die erste Speicherzelle (10) gemeinsam mit einer der zweiten Speicherzellen (12) mit der Schreib- und Leseeinrichtung (30) verbindet.
Speicherbauelement nach Anspruch 8, bei dem ein Adressspeicher (56) für defekte Speicherzellen vorgesehen ist, wobei die Steuereinheit (46) bei einem Schreib- oder Lese-Zugriff auf eine erste Speicherzelle (10), die eine defekte Speicherzelle darstellt und deren Adresse im Arbeitsspeicher für defekte Speicherzellen abgelegt ist, anstelle der ersten Speicherzelle (10) eine der zweiten Speicherzellen (12) mit der Schreib- und Leseeinrichtung (30) verbindet.
Speicherbauelement nach Anspruch 9, bei dem die Steuereinheit (46) ausgebildet ist, um nur die erste Speicherzelle (10) mit der Schreib- und Leseeinrichtung (30) zu verbinden, wenn einer Adresse der ersten Speicherzelle (10) weder eine schwache noch eine defekte Speicherzelle zugeordnet ist.
Speicherbauelement nach einem der Ansprüche 8 bis 10, bei dem die ersten Speicherzellen reguläre Speicherzellen und die zweiten Speicherzellen redundante Speicherzellen sind; und bei dem die ersten Speicherzellen (10) und die zweiten Speicherzellen (12) in einem Array angeordnet sind, wobei jeweils mehrere erste Speicherzellen (10) einer regulären Wortleitung (22) und jeweils mehrere zweite Speicherzellen (12) einer redundanten Wortleitung (24) zugeordnet sind und die Adresse einer Speicherzelle (10, 12) die Adresse der zugeordneten Wortleitung (22, 24) ist, und wobei die Schreib- und Leseeinrichtung (30) ein Lese-Verstärker ist, mit dem eine Speicherzelle (10, 12) durch Aktivieren der zugeordneten Wortleitung (22, 24) verbindbar ist.
Speicherbauelement nach einem der Ansprüche 8 bis 11, ferner mit: einem Adressdecoder (34) zum Decodieren von Adressen von zweiten Speicherzellen (12); und einem Adressbus (44) zum Übertragen von Adressen von zweiten Speicherzellen (12) von der Auswahleinrichtung (46) zu dem Adressdecoder (34), wobei die von dem Adressbus (44) übertragenen und von dem Adressdecoder (34) decodierten Adressen der zweiten Speicherzellen (12) kürzer sind als die Adressen der ersten Speicherzellen (10).