CN1801395A - 修复和运行存储器件的方法 - Google Patents

Abstract

在用于修复存储器件的方法中，确定常规存储单元(10)的数据保存时间。确定具有低于预定极限值的数据保存时间的弱的常规存储单元(10)。如此地编程装置(34)，使得对所述弱的常规存储单元(10)的写或读访问同时也施行于冗余存储单元(12)，以便共同地读出或写入所述的弱的常规存储单元(10)和所述的冗余存储单元(12)。

Description

修复和运行存储器件的方法

技术领域

本发明涉及修复和运行存储器件的方法，还涉及能延长修复时间的存储器件。

背景技术

存储器件、尤其是DRAM器件(DRAM＝动态随机存取存储器＝自由选择存取的动态存储器)的线性尺寸的减小达到了物理和经济上的极限。继续减小存储单元尺寸及其特征需要进一步提高的极高技术费用。一个例子是引入具有比存储电容器的电介质要高很多的介电常数的电介质。

极大的技术费用已经抵消了由减小线性尺寸(缩小)所带来的成本优点的一大部分。通常，引入DRAM缩小将会带来技术费用提高10％至15％，而缩小所带来的费用优点典型地为20％-30％的范围。

迄今为止，从一代代的DRAM单元上的电容器的电容基本保持不变，其中在单个DRAM器件上必须修复不多于约50至100个单独存储单元。这种修复以如下方式进行，即通过冗余存储单元代替故障的常规存储单元。但必须研制也来越难的、成本低廉的DRAM技术，它需要每个芯片修复仅50-100个随机分配的存储单元。

在此首先替代掉故障的存储单元。故障是指以下的存储单元：其存在短路，或者其数据保存时间低于第一预定极限值并从而短得让人不能接受。

没有故障但数据保存时间低于第二预定极限值的存储单元在下文被称作弱单元。在此，弱单元的数量取决于对存储单元的要求或所述的预定极限值，同样还取决于技术。如上所述，每次缩小都增加了弱单元的数量。

对于一个DRAM器件，或对于一个DRAM器件上的单个存储块，其存储单元总数中的弱单元占的份额越多，修复的费用就越高。尤其是，在冗余字线上的弱单元数量也增加。因此提高了以下危险性或概率：在修复或替代常规字线上的故障或弱存储单元时，同时用冗余字线上的弱存储单元替代了需要替代的常规字线上的好存储单元。结果是，所需要的冗余字线数量和由此需要的芯片面积以及制造费用会过度地上升。

US6,272,054B1讲述过一种具有由双存储单元组成的阵列的存储器结构，其中两个存储单元总是同时通过各一个位线与读放大器相连接。

US6,714,476B2讲述过一种DRAM阵列，该阵列可以在单单元工作模式下工作为由单单元组成的阵列，在双单元工作模式下工作为由双单元组成的阵列。虽然在单单元工作模式下存在高的存储器容量，但具有上述的缺点。在双单元工作模式下，该缺点虽然被减小，但为达到同样的存储器容量需要双倍的芯片面积。

发明内容

本发明的任务在于创造一种修复和运行存储器件的方法以及一种存储器件，其在需要低芯片面积的情况下实现了长修复时间。

该任务通过权利要求1和3所述的方法以及权利要求8所述的存储器件来解决。

优选改进方案由从属权利要求定义。

本发明基于以下思想，尽可能在单单元工作模式下和只在双单元工作模式中的所需要的一个范围运行存储器件，由此具有低于预定极限值的数据保存时间的弱存储单元和其它存储单元一起读出和写入。对此，根据本发明通过以下方式来修复存储器件，即：首先确定每个存储单元的数据保存时间。在最简单的情形下只确定数据保存时间是否达到或超过预定极限值。接下来编程装置，使得对所述被识别为弱的存储单元的写或读访问同时也施行于其它存储单元，以便共同地读出或写入弱存储单元和其它存储单元。优选地通过以下方式来编程装置：关于弱存储单元身份的信息、尤其是该弱存储单元的地址被存放在存储器或地址存储器中。优选地，所述的其它存储单元是冗余存储单元。

本发明可以毫无问题地和优选地与通过冗余存储单元替代故障存储单元的修复进行结合，其中对故障存储单元的写和读访问转换为对冗余存储单元的访问，以便读出或写入所述的冗余存储单元而不是所述的故障存储单元。

为了通过替代来修复故障存储单元和按照本发明通过同时访问其它存储单元来修复弱存储单元，可以设立两个不同的冗余存储单元组，或也可以设立单个的冗余存储单元组。第二种情况实现了特殊的灵活性，因为可以优化选择那些为通过替代实现的传统修复而设的存储单元和那些为通过同时访问其它存储单元实现的本发明修复而设的存储单元。在该情形下，可编程装置优选地包括一存储器或地址存储器，其中为每个存储单元存储了以下信息：该存储单元被分配给了哪些其它存储单元，以及该存储单元是否应该根据传统修复而被该其它存储单元替代，或者根据本发明同时与该其它存储单元一起被读出。作为替代方案，为替代而设的存储单元的身份或地址被存放在存储器的一部分中，而为共同读出而设的那些存储单元的身份或地址被存放在该存储器的另一部分中。

在运行存储器件时，根据本发明，在对存储单元进行写或读访问时，首先确定所述的存储单元是否为弱存储单元，然后在需要时与所分配的存储单元一起读出或写入该弱存储单元。通过以下方式来确定存储单元是否为弱存储单元，即：读出在上述修复方法或该修复方法的变型方案中已被写过的存储器或地址存储器。

为了存储弱存储单元的身份或地址，需要例如用于熔丝的芯片面积。在本发明的修复中，优选地替代掉比传统修复要更多的被修复弱存储单元。因此，出于位置原因，在字线地址解码器中的传统存储器位置可能不适合。在该情形下，优选地在其它位置存储需要被修复的存储单元的地址，冗余存储单元的地址通过另外的地址总线被传输给一个只被分配给冗余存储单元的地址解码器。由于冗余存储单元的数量优选地远远小于常规存储单元的数量，所以，为寻址冗余存储单元可以使用更短的地址，为传输地址可以使用更窄的地址总线，以及为解码地址可以使用更小的解码器，该解码器可以毫无问题地直接布置于冗余存储单元处。

优选地，存储器件具有多数字线和与该字线交叉的多数位线。每个存储单元被布置在字线和位线的交叉处，并且可以通过激活字线经位线被读出或写入。在位线或每个位线对的末端分别布置一个写/读装置或读放大器(传感放大器)。在该情形下，优选地通过激活两根字线来同时地对两个存储单元进行写或读访问，其中两个存储单元与相同的一根或多根位线相连接，而该位线又被连接到相同的写/读装置上。

在所述的结构中，通过激活字线把多数存储单元经各一个位线与各一个写/读装置相连。在该情形下，存储单元的地址是所分配的字线的地址，然后，如果字线被分配了至少一个弱存储单元，则存储单元共同地与其它(冗余)存储单元一起被读出或写入。只有当常规存储单元的地址没有被分配弱存储单元时，该常规存储单元才单独地与所分配的写/读装置相连和单独地被读出或写入。

本发明的一个优点在于，可以在存储器件修复时问的最大化和所需要的芯片面积之间实现随意的、与相应的应用及其要求自由匹配的折衷。设立的冗余存储单元越多，修复就可能越好，或越多的弱存储单元可以通过双倍构成而被增强，或数据保存时间的预定极限值可以被设置得更高，其中存储单元在该预定极限值下被视为弱的。

在此，本发明的一个特别优点在于，通过字线的每次修复，分配给该字线地址的所有存储单元的数据保存时间可以被有效地延长。在通过替代进行的传统修复中发生以下情况：通过同时替代所有的位于字线上的存储单元，用弱存储单元替代了良好的存储单元。弱存储单元的数量越高，或所述的预定极限值被设得越高，则越难避免该事件。

根据本发明，在最不利的情况下，良好的存储单元与弱存储单元一起被选出和写入或读出。由此虽然没有延长有效数据保存时间，但也没有缩短该时间。

在该情形下，另外还可能再也不能在例如因为短路而具有数据保存时间0的故障存储单元和具有有限但太短数据保存时间的弱存储单元之间进行区分。于是，不再进行故障存储单元的传统替换，而是通过双倍构成来增强故障或弱的所有存储单元。

在每种情况下，优选地优化冗余字线和常规字线的分配关系，以便在存储器件内实现最大的最小数据保存时间，该时间又表示了该存储器件的修复时间。

最简单的是，可以通过结合常规存储单元或字线和冗余存储单元或字线之间的常规区分来实现本发明。但以字线控制的更高复杂性为代价，也可以在一个阵列内自由地成对地构成，其中通过该结构不在常规和冗余区域之间进行区分。

作为数字举例，这里讲到了块大小是具有512根常规字线、8-10根用于传统修复的冗余字线、和40-50根用于根据本发明修复的字线。清楚的是，在通过构造约50-60对任意字线进行修复时，比已经分别确定每个可能字线对中的一方能远远更好地优化最小数据保存时间。

本发明不仅可应用于DRAM器件，而且可以应用于任意的存储器件。在易失的存储器件的情况下，尤其可以优化数据保存时间和修复周期。

附图说明

下面借助于附图来详细讲述本发明的优选实施例。

图1示出了根据本发明第一实施例的存储器件的简图；

图2示出了根据本发明第二实施例的存储器件的简图；

图3示出了例如在第二实施例中被使用的选择装置的实施例简图；

图4示出了根据本发明第三实施例的字线控制器的实施例简图；

图5示出了根据本发明另一实施例的方法简要流程图；以及

图6示出了根据本发明又一实施例的方法简要流程图。

具体实施方式

图1是根据本发明的存储器件的简图。存储器件具有按照阵列14排列的多个存储单元10、12。为明了起见，尽管阵列14一共可以包含几乎任意多数量的存储单元，但只示出了两个存储单元10、12。阵列14被划分为多个块16。每个块16包括多个字线22、24，这些字线优选地基本平行或稍有交叉地相互布置。为明了起见，在第一块16中又只示出了例如总共几百根字线中的2根。

多个位线28与字线22、24相切，其中又只示出了一根位线28。每个存储单元10、12被布置在字线22、24与位线28的交叉处。通过激活字线22、24或通过给这些字线施加相应的电位，字线22、24上的每个存储单元10、12被连接到所分配的位线28上，并通过该位线28与写/读装置30相连接。每个写/读装置30与一根或多根位线28相连接。在此，图1所示的位线28是单芯位线，还是实际为一对位线-其中一根与第一字线22上的第一存储单元10相连接而另一根与第二字线24上的第二存储单元12相连接-，这并不重要。

给决16分配一第一字线地址解码器32和一第二字线地址解码器34。第一字线地址解码器32与常规字线22相连，第二字线地址解码器34与冗余字线24相连。两个字线地址解码器32、34通过地址总线36接收字线地址。每根常规字线22被唯一地分配一个字线地址。地址总线36优选地是并行地址总线，其例如在块16中有512根常规字线22的情况下，由9根并行的单线组成。通过去活线38，第二字线地址解码器34可以去活第一字线地址解码器。

为了访问存储在块16的存储单元10、12中的信息或者读出这种信息，或者为了把信息写入块16的存储单元10、12中，在地址总线36上施加一个地址，字线地址解码器32、34根据该地址激活一根或多根字线22、24。由此，与被激活的字线22、24相连接的所有存储单元10、12通过所分配的位线28与写/读装置30相连。于是，每个写/读装置30通过与其相连的一根或多根位线28接收信息，该信息被存储在与所述一根或多根位线相连接的存储单元10、12中。接下来或者同时，写/读装置30把新信息写入与所述一根或多根位线28相连接的存储单元10、12中。

在地址总线36上提供的地址通常识别所述的常规字线22，在该字线上布置了应该被读出或写入的存储单元10。第一字线地址解码器32解码通过地址总线36接收的地址，并激活相应的字线22。第二字线地址解码器34同样通过地址总线36接收地址。第二字线地址解码器34包括一个地址存储器，其中存储有故障的常规字线22的地址。当与字线22相连的存储单元10故障时，字线22被认为是故障的。

当第二字线地址解码器34通过地址总线36接收到故障字线22的地址时，它便通过去活线38去活第一字线地址解码器32，使得后者不再激活故障的常规字线22。同时，第二字线地址解码器34激活给该故障的常规字线22的地址所分配的冗余字线24。由此，替代故障的常规字线22上的存储单元，把所分配的冗余字线24上的存储单元12通过位线28与写/读装置30相连接。

根据本发明，第二字线地址解码器34还含有以下信息：哪个常规字线22被分配了弱存储单元10。该关于具有弱存储单元的常规字线22的地址的信息可以被存放在第二字线地址解码器34中，使得在单独的地址存储器内存放该具有弱存储单元的常规字线22的地址。作为替代方案，故障的常规字线22的地址和具有弱存储单元的常规字线22的地址被存放在同一地址存储器中，其中针对每个地址还存储了该地址是属于两个类型中的哪一类的信息。

当第二字线地址解码器34通过地址总线36接收到常规字线22的地址时，该常规字线22虽然不是故障字线但被分配了一个或多个弱存储单元，第二字线地址解码器34也激活该地址被分配的冗余字线24。但与上述在故障的常规字线22的地址情况下的方案不同，第二字线地址解码器34在这里并不去活第一字线地址解码器32。因此，在每个写/读装置30上，通过一根位线28或一个位线对28同时连接被激活的常规字线22上的常规存储单元10和被激活的冗余字线24上的冗余存储单元12。因此每个写/读装置30同时写入两个存储单元10、12，使得该两个存储单元包含有同样的信息，或者从该两个存储单元10、12同时读出。

当存储单元10、12通过同一单芯位线28与写/读装置30相连时，包含在存储单元10、12中的电荷在读取时刻保持平衡。当例如弱存储单元10在读取时刻(几乎)不再包含电荷时，而冗余存储单元12基本上还包含有完全的原有电荷，则该电荷分布到两个存储单元10、12和位线28上。由于位线28的容量远远大于存储单元的容量，所以写/读装置30通过位线28接收一个近似地对应于一个全充电存储单元的信号。与在单独读出弱的常规存储单元10所产生的信号相比，在共同读取弱的常规存储单元10和冗余存储单元12时所产生的信号要大得多，并且能非常容易被检测。

当常规存储单元10和冗余存储单元12通过两根单独的位线28与相同的写/读装置30连接时，它们在存储信息时是并协地被写的，而且写/读装置在读取时形成由常规存储单元10和冗余存储单元12产生的信号之差。在该情形下，由两个存储单元10、12产生的信号或各种情况中的单个信号的差信号，具有比通过弱的常规存储单元10单独产生的信号要更大的幅值。

根据另一种变型方案，存储器件被如此构造，使得能同时激活两根冗余字线，而不是一根常规字线。这可以通过第二字线地址解码器34的相应结构毫无问题地实现。如果常规字线和冗余字线之间的差别被给出，而且任意的字线对能被同时激活，则可以实现不同字线的组合的最大灵活性，并由此实现可达到的最小数据保存时间的最佳值。

图2是根据本发明第二实施例的存储器件的简图。该实施例与上面借助于图1所讲述的实施例的区别在于，只有第一字线地址解码器32与第一地址总线36相连，它通过该总线获得常规字线22的地址。第二字线地址解码器34与第二地址总线44相连。一个控制装置46与第一地址总线36、第二地址总线44和第三地址总线相连接。

在该第二实施例中，第二字线地址解码器34类似于第一字线地址解码器32，并且类似于图1所示的第一实施例中的第一字线地址解码器32，是个简单的解码器，在很大程度上不具有控制功能。在第一字线地址解码器32接收常规字线22的地址和激活各个相应的常规字线22时，第二字线地址解码器34通过第二地址总线44接收冗余字线24的地址，并分别根据经第二地址总线44接收的地址来激活相应的冗余字线24。

控制装置46包含有地址存储器，其中存储了被分配有故障和/或弱存储单元10的所有常规字线22的地址。另外，控制装置46可以类似于上面借助于图1所述的第一实施例的第二字线地址解码器34而包含有信息，以便把只被分配了弱存储单元但未被分配故障存储单元10的常规字线22与被分配了故障存储单元10的那些常规字线区分开来。该信息象在第一实施例中那样例如在地址存储器位置中(两个子地址存储器中的一个)被编码，或者相应地址处的附加寄存器中被存放。

当控制装置46通过第三地址总线48接收到未被分配故障或弱存储单元10的常规字线22的地址时，它便通过第一地址总线36将该地址传送给第一字线地址解码器32，由此让该解码器32激活字线22。在该情形下，控制装置46不向第二字线地址解码器34输出地址。因此只有与该地址相对应的常规字线22被激活。

当控制装置46通过第三地址总线48接收到被分配了至少一个故障存储单元10的常规字线22的地址时，它便通过第二地址总线44向第二字线地址解码器34传送一个冗余字线24的、通过地址存储器给该常规字线分配的地址。通过第一地址总线36，控制装置46在该情形下不输出地址。因此只有具有故障存储单元10的常规字线被分配的冗余字线24通过第二字线地址解码器34被激活。

当控制装置46通过第三地址总线48接收到被分配了至少一个弱存储单元但未被分配故障存储单元10的常规字线22的地址时，该控制装置便通过第一地址总线36向第一字线地址解码器32传送该地址，并通过第二地址总线44向第二字线地址解码器34传送冗余字线24的被分配给该地址的地址。因此，被分配了弱存储单元10的常规字线22和该常规字线被分配的冗余字线24同时被激活。

如果象上述第一实施例的变型方案中那样在故障和弱存储单元之间没有区分，那么控制装置46总是直接地通过第一地址总线36把通过第三地址总线48接收到的地址传送给第一字线地址解码器32。换句话说，在该情形下，第三地址总线48直接被接通到第一地址总线36的回路中。另外在该情形下，控制装置46中的地址存储器不必包含关于被分配了故障存储单元10的常规字线22和被分配了弱存储单元但未被分配故障存储单元10的那些常规字线22之间的差别的信息。

借助于数字举例可以看出第二实施例相对于第一实施例的优点。当决16包括512个常规字线22时，在块16中典型地设立8-10根冗余字线24，以便替代常规字线22。为此，第二字线地址解码器34具有一个地址存储器，其可以存储相应数量(8-10)的常规字线22的地址。根据本发明，优选地附加设立了40-50根冗余字线，以便与具有弱存储单元10的常规字线22一起被激活。于是，第二字线地址解码器中的地址存储器必须具有约50-60个地址的总容量。

该地址存储器需要有芯片面积，尤其是它典型地由不能任意小型化的熔丝构成。该芯片面积不能或不能毫无问题地被提供在第二字线地址解码器34的位置处。在上面借助于图2所示的第二实施例中，控制装置46与地址存储器可以被安排在芯片上的几乎任意位置。因此大大简化了布局的、尤其是芯片面积的优化。

图3是图2所示的第二实施例的控制装置46的结构实施例的简图。地址总线36、44和48在这里与图2不同，它们被分别表示为多数的并行导线。可以看出，第一和第三地址总线36、48具有相同的数量，第二地址总线44具有更少数量的并行导线。在上述的数字举例中，第一和第三地址总线36、38分别具有9比特或9根导线的宽度，而第二地址总线44具有5比特的宽度(2⁹＝512，2⁵＝64)。为简单和明了起见，地址总线在图3中分别只用4或3根并行导线表示。

图3所示的实施例涉及上述的变型方案，其中具有故障存储单元的字线不象常规那样被替代，而是同时与冗余字线被激活。因此在第三地址总线48和第一地址总线36之间没有设立开关，而是只有一个分别由两个前后连接的倒相器52组成的放大器。因此控制装置46通过第一地址总线36输出经第三地址总线48接收的每一个地址。

控制装置46另外还包括多数的NAND门54，只示出了其中一个。第三地址总线48的每根单线通过熔丝56与每个NAND门54的所属输入端相连。NAND门54的数量对应于块16中冗余字线的总数。通过熔丝56能够编程常规字线的任意地址。所有熔丝56一同构成上述的地址存储器。

NAND门54的输出控制着场效应晶体管或其它的开关58。通过开关58，冗余字线的可通过其它熔丝60编程的地址被施加到第二地址总线44上。所示的由NAND门54、熔丝56、开关58和熔丝60组成的电路多倍地存在于所述数量的冗余字线24中。与图3不同的是，冗余字线24的地址也可以通过固定的错接而不是熔丝60被设置。

图4是根据图2所示第二实施例的一种变型方案的、第二字线地址解码器的被分配给单个冗余字线24的部分的简图。根据该变型方案，所述的子电路62既与第一地址总线36相连，也与第二地址总线44相连。地址总线36、44的单线与场效应晶体管或其它开关64的控制输入端相连，这些开关64分别被串联在地与输出放大器66之间，该输出放大器控制冗余字线24中的一根。输出放大器66的输入端另外还通过由预充电输入端68控制的开关70与参考电位相连接。

根据该变型方案，冗余字线24既通过经第一地址总线36接收的地址，也通过经第二地址总线44接收的地址被激活。在这里没有示出用于编程触发激活的地址的熔丝或其它类型的地址存储器。

图4示出了一个实施例：如何能选择性地和可编程地激活冗余字线24而不是具有故障存储单元的常规字线，或者与具有弱存储单元但没有故障存储单元的常规字线一起地和同时地激活冗余字线24。

图5示出了一个简要流程图，其描述了本发明的用于修复存储器件的方法。在第一步骤82中，确定存储器件的、或存储器件内的块16的所有常规存储单元以及优选地还有所有冗余存储单元的数据保存时间。根据该数据保存时间，在第二步骤84中以及在第三步骤86中确定和识别弱的和故障的常规存储单元。然后在第四步骤88中如此地对装置进行编程，使得对弱的常规存储单元的写或读访问同时也施行于冗余存储单元，以便对弱的常规存储单元和冗余存储单元同时实行读出和写入。另外对该装置如此地编程，使得对故障的常规存储单元的写或读访问被转变为对冗余存储单元的访问，使得读出或写入冗余存储单元而不是故障的存储单元。

图6示出了根据本发明的用于运行存储器件的方法简要流程图。在第一步骤92中读出地址存储器，在该地址存储器中存储有弱存储单元的地址和/或故障存储单元的地址。由此识别或确定弱的和/或故障的存储单元。在第二步骤94中通过地址总线传输给所述弱的和/或故障的存储单元分配的冗余存储单元的地址，并在第三步骤96中对其进行解码。在第四步骤98中，根据是否修复故障的或弱的存储单元来读出或写入冗余存储单元而不是该故障的或弱的存储单元，或者同时与该故障的或弱的存储单元一起进行读出或写入。

附图标记清单

10  存储单元

12  存储单元

14  存储单元阵列

16  块

22  字线

24  字线

28  位线

30  写/读装置

32  第一字线地址解码器

34  第二字线地址解码器

36  地址总线

38  去活线

44  第二地址总线

46  控制装置

48  第三地址总线

52  反相器

54  NAND门

56  熔丝

58  开关

60  熔丝

62  字线地址解码器的子电路

64  开关

66  输出放大器

68  预充电输入端

70  开关

82  第一步骤

84  第二步骤

86  第三步骤

88  第四步骤

92  第一步骤

94  第二步骤

96  第三步骤

98  第四步骤

Claims (14)

1.用于修复存储器件的方法，具有以下步骤：

确定存储单元(10)的数据保存时间(82)；

确定具有低于预定极限值的数据保存时间的弱存储单元(10)(84)；以及

编程装置(34；46)(88)，使得对所述弱存储单元(10)的写或读访问同时也施行于其它存储单元(12)，以便共同地读出或写入所述的弱存储单元(10)和所述的其它存储单元(12)。

2.如权利要求1所述的方法，另外还具有以下步骤：

确定弱存储单元(86)；以及

编程所述存储器件的装置(34；46)(88)，使得对故障存储单元(10)的写或读访问转换为对其它存储单元(12)的访问，以便读出或写入所述的其它存储单元(12)而不是所述的故障存储单元(10)。

3.用于运行存储器件的方法，具有以下步骤：

在对存储单元(10)进行写或读访问时，确定所述的存储单元(10)是否为具有低于预定极限值的数据保存时间的弱存储单元(92)；

若所述的存储单元(10)是弱存储单元，则共同地读出或写入所述的存储单元(10)和所分配的其它存储单元(12)(98)。

4.如权利要求3所述的方法，还具有以下步骤：

在对存储单元(10)进行写或读访问时，确定所述的存储单元(10)是否为故障存储单元(92)；以及

若所述的存储单元(10)是故障存储单元，则读出或写入所分配的其它存储单元(12)而不是所述的存储单元(10)(98)。

5.如权利要求3或4所述的方法，其中每个确定步骤包括一个读出地址存储器(56)的步骤(92)，该地址存储器中存储了弱存储单元(10)的地址和/或故障存储单元(10)的地址。

6.如权利要求3-5之一所述的方法，其中读出或写入所述的其它存储单元包括以下步骤：

通过地址总线传输所述其它存储单元(12)的地址(94)；以及

解码所述其它存储单元(12)的地址(96)，其中所述其它存储单元(12)的地址短于所述存储单元(10)的地址。

7.如权利要求1-6之一所述的方法，其中每个存储单元(10，12)被分配给一根字线(22，24)和一根位线(28)，其中所述的存储单元(10)和所述的其它存储单元(12)被分配给相同的位线(28)，而且每个存储单元(10，12)通过激活所分配的字线(22，24)而经所分配的位线(28)被读出或写入。

8.如权利要求1-7之一所述的方法，其中所述的存储单元是常规存储单元，所述的其它存储单元是冗余存储单元。

9.存储器件，具有：

第一存储单元(10)；

第二存储单元(12)；

写/读装置(30)，用于将数据写入一或两个存储单元(10，12)和用于从1或2个存储单元(10，12)读取数据；

选择装置(32，34，36，44，46)，用于选择和连接一或两个存储单元(10，12)到所述的写/读装置(30)上；

其特征在于：

所述的选择装置具有一确定装置，用于在对所述第一存储单元(10)中的一个进行写或读访问时确定该第一存储单元(10)是否为具有低于预定极限值的数据保存时间的弱存储单元；以及用于在所述第一存储单元(10)是弱存储单元时把所述的第一存储单元(10)与一第二存储单元(12)一起连接到所述的写/读装置(30)上。

10.如权利要求9所述的存储器件，其中所述的选择装置包括一地址存储器(56)，其中存储弱存储单元的地址。

11.如权利要求9或10所述的存储器件，其中所述的选择装置另外还包括一确定装置，用于在对所述第一存储单元(10)进行写或读访问时确定该第一存储单元(10)是否为故障存储单元；以及在所述第一存储单元(10)是故障存储单元时把所述的第二存储单元(12)中的一个而不是第一存储单元(10)连接到所述的写/读装置(30)上。

12.如权利要求11所述的存储器件，其中所述的选择装置被构造使得在所述第一存储单元(10)的地址既未被分配弱存储单元也未被分配故障存储单元时仅仅把所述的第一存储单元(10)连接到所述的写/读装置(30)上。

13.如权利要求9-12之一所述的存储器件，其中

所述的第一存储单元是常规存储单元，第二存储单元是冗余存储单元；以及

所述的第一存储单元(10)和所述的第二存储单元(12)以阵列方式被排列，其中分别有多个第一存储单元(10)被分配给一根常规字线(22)，分别有多个第二存储单元(12)被分配给一根冗余字线(24)，存储单元(10，12)的地址是所分配的字线(22，24)的地址，以及所述的写/读装置(30)是读放大器，通过激活所分配的字线(22，24)在该读放大器上可以连接一个存储单元(10，12)。

14.如权利要求9-13之一所述的存储器件，还具有：

地址解码器(34)，用于解码第二存储单元(12)的地址；以及

地址总线(44)，用于把第二存储单元(12)的地址从所述的选择装置(46)传输给所述的地址解码器(34)，

其中由所述地址总线(44)传输并由所述地址解码器(34)解码的第二存储单元(12)的地址短于所述第一存储单元(10)的地址。

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