CN1183547C - 具有冗余存储电路的半导体存储器件 - Google Patents

Abstract

半导体存储器件包括：存储单元阵列201，储存从非易失性存储器200写入的标记(TAG)信息，并以位为单位提供替换故障位单元的多个存储单元；地址转换器203，给索引部分和标记部分分配外部地址；译码器202，译码索引部分并输出字线信号到存储单元阵列201；比较器204，比较标记部分和存储单元阵列201内部标记信息；选择器205，根据比较器204输出的命中标志，选择基本存储器110、110b和存储单元阵列201中的存储单元并连接到外部。

Description

具有冗余存储电路的半导体存储器件

本发明涉及半导体存储器件，特别涉及具有冗余存储电路的半导体存储器件。本发明还涉及销售这种半导体存储器件的方法。

迄今为止，已经出现了用于补救具有少量故障位单元的存储芯片的技术，这种技术通过用备用存储单元代替这些故障位单元的。在这种技术中，例如，如图23所示，为了替换存储器主体或基本存储器500中由“x”表示的故障单元501，用冗余字线503代替含有故障单元的整个字线502。但是，在这种技术中有这样的问题，由于存储芯片中整个一行被替代，在故障单元501和504分散存在的情况下，如图23中所示的例子，不可能有效地利用备用存储单元。

与上述技术相反，通过利用相联存储器形成半导体存储器件，以便避免备用存储单元的浪费(见图24)。当使用相联存储器505时，故障地址和它的数据被储存在相联存储器505中，并且在地址部分的内容的基础上选择数据部分。图25是表示使用如图24所示相联存储器的常规半导体存储器件的一般结构的例子的方框图。在外部地址总线的内容基础上根据参考相联存储器505的地址部分的结果，示于图25中的半导体存储器件506使用选择器507，并在外部数据总线和存储器组508中的存储器主体500或冗余组509之间有选择地连接数据。通过转换该选择器507，可以替换故障单元。例如在日本专利特许公开公报No.62-250599“半导体存储器件”、日本专利特许公开公报No.4-263199“半导体集成存储器”等中公开了使用这种相联存储器的常规半导体存储器件。

图26是表示用于参照示于图25中的相联存储器505的部分的结构例子的方框图。在图26的结构中，将要被替换的单元地址位被储存于相联存储器(相应于图24的地址部分)的存储单元A0(600)，A1(601)，...A29(629)中。在多个EOR门(异OR门)520，520...中判断相联存储器的内容与从外部输入的地址位A0_ext，A1_ext，...A17ext是否一致。另外，所有位的一致或不一致是通过用NOR门521接收那些门的输出来判断的，并输出一致检测信号(字线)。如果都一致，则选择存储单元A18(618)，...，A29(629)、对应于图19的数据部分的存储单元数据630和用于储存表示存储单元数据630的使用状态(相关入口是否有效)的标志数据的存储单元标志631，并将每个存储单元的数据输出到位线。这样，通过参考这些字线和位线的数据进行选择器的转换。

如上所述，在常规半导体器件中，已经通过使用相联存储器来进行位缺陷的替换。但是，由于相联存储器由逻辑门部分和存储单元部分组合而成，所以企图增加可替换的位单元的数量会使电路结构更复杂且规模更大。因此，特别是在要扩大备用存储单元组的容量时，在使用相关存储器的措施中会产生问题。

另一方面，一般情况下，除了如上所述根据存储单元的故障操作来判断故障外，还可根据半导体存储器件由于不符合所要求的规格来判断其有故障，这种不符合所要求规格的情况是因为工作特性下降引起的，而操作中并无故障。例如，DRAM等存储器中的保持特性(与保持电流的幅度有关的特性)下降。由于保持特性的下降是由于产生在位中具有大漏电流的单元引起的，因此可以通过用备用存储单元替换保持特性有缺陷的位单元而对在规格上有缺陷的半导体存储器件进行补救。另一方面，在现有技术中，例如，在要通过替换保持特性有缺陷的每个位单元而获得具有良好保持特性的DRAM(最后具有小的数据保持电流的DRAM)情况下，为了使用备用存储单元而不浪费，只有使用如图24所示的相关存储器的一种方法。

由于使用相联存储器的常规技术主要是补救硬件故障，因此制备具有小容量的相联存储器就足够了。但是，为了提高数据保持特性，有时需要用备用存储单元替换基本存储器的大约0％到1％的存储单元，而且，很难为提高保持特性而通过使用象相联存储器这样各自具有大面积的存储单元来替换大量存储单元(大约0％到1％)。

如上所述，为提高保持特性，需要替换存在于DRAM等存储器中的大量位单元。但是迄今为止，对于替换大量位单元，由于存在相联存储器的安装面积的问题，并且在补救具有大量故障位单元的芯片的情况下通常有质量问题，因此并没有进行这种没有意义的补救。换言之，原因是可想象的，即由于这种芯片本来质量就不好，即使替换了由于故障操作而引起的实际有缺陷的位单元，但是在就在实际使用该芯片之后，在除了已被替换部分之外的部分中很容易再出现故障。

另一方面，在移动电话等中使用时有延长数据保持时间的要求。为延长数据保持时间，需要替换大量位单元。而且，由于这种替换不是替换实际有缺陷的位单元而是替换保持时间短的位单元(具有短的数据保持时间)，因此也意味着替换大量的有缺陷的单元。就是说，为替代数据保持时间短的位单元，替换大量位单元也是有效的。

因此，本发明的目的是克服常规半导体存储器件和使用这种半导体存储器件的存储系统的缺陷。

本发明的另一目的是提供半导体存储器件和使用这种半导体存储器件的存储系统，其中可有效地用备用存储单元替换大量存储单元。

本发明又一目的是提供半导体存储器件和使用这种半导体存储器件的存储系统，其中可有效地用备用存储单元替换大量存储单元而不使用复杂的电路结构。

本发明再一目的是提供半导体存储器件和使用这种半导体存储器件的存储系统，其中可有效地用备用存储单元替换大量存储单元而不使用大规模的电路结构。

本发明再一目的是提供半导体存储器件和使用这种半导体存储器件的存储系统，其中可以容易并有效地提高数据保持特性。

根据本发明的一个方案，提供的半导体存储器件包括：用于补救的存储单元阵列，储存用于识别要被替换的位单元的多条信息，并根据所述的多条信息提供存储单元，以位为单位替换存在于基本存储器中的任意存储单元，所述的多条信息包括要被替换的所述位单元的标记地址；地址转换器，用于进行地址转换以及把所述的地址信号分配给索引部分和标记部分，其中，所述的地址转换包括：将要输送给所述基本存储器的地址信号进行重新排列；译码器，用于将分配给索引部分的地址进行译码；比较器，用于对分配给标记部分的第一标记地址与第二标记地址进行比较，并且根据比较结果输出一致检测信号，所述第二标记地址是基于译码器的输出从储存在用于补救的存储单元阵列中的所述标记地址中选择的；选择器，其根据一致检测信号，选择基本存储器中的存储单元和用于补救的存储单元阵列中的存储单元，并连接到外部。

在这种情况下，可以在设置用于补救的存储单元阵列的相同芯片上设置基本存储器。

最好是，在接通半导体存储器件的电源时，将识别要被替换的位单元的信息从非易失性存储器写入用于补救的存储单元阵列中。

另外，优选将基本存储器和非易失性存储器设置在设置用于补救的存储单元阵列的同一芯片上。

最好是，地址转换器根据储存在非易失性存储器中的信息进行地址转换。

最好还有，用于重新排列地址信号的信息是根据基本存储器的操作测试结果储存在非易失性存储器中的信息。

更为优选的是，储存用于重新排列地址信号的信息的非易失性存储器和储存用于识别要被替换的位单元的信息的非易失性存储器被设置在相同芯片上。

最好是，用于补救的存储单元阵列除了储存用于识别要被替换的位单元的多条信息外，还储存用于表示识别要被替换的位单元的多条信息的每条信息是否有效的标志信息。

同样优选的是，标记信息与识别要被替换的位单元的信息进行组合。

进一步优选的是，基本存储器和用于补救的存储单元阵列由要求用于保持存储器的更新操作的存储器形成，并且对于用于补救的存储单元阵列要比基本存储器更多次地进行更新操作。

同样也优选的是，储存在非易失性存储器中的用于识别要被替换的位单元的信息是对应于由DRAM构成的基本存储器中具有不良保持特性的位单元的数据。

较好的方式是，基本存储器和非易失性存储器的至少一个设置在半导体存储器件的芯片外部。

同样较好的方式是，进行地址转换以便避免使用用于补救的存储单元阵列的有故障部分。

更好的方式是，用于补救的存储单元阵列包括这样一些存储单元阵列，它们包含各有SRAM单元和铁电电容器元件组合的存储单元。

根据本发明的另一方案，提供的半导体存储系统包括：基本存储器部分；用于补救的存储单元阵列，其中储存了用于识别要被替换的位单元的多条信息，并根据所述的多条信息提供存储单元，用于以位替换存在于基本存储器中的任意存储单元，所述的多条信息包括要被替换的所述位单元的标记地址；地址转换器，用于进行地址转换以及把所述的地址信号分配给索引部分和标记部分，其中，所述的地址转换包括：将要输送给所述基本存储器的地址信号进行重新排列；非易失性存储器，把识别要被替换的位单元的信息输送给用于补救的存储单元阵列；译码器，用于将分配给索引部分的地址进行译码；比较器，用于对分配给标记部分的第一标记地址与第二标记地址进行比较，并且根据比较结果输出一致检测信号，所述第二标记地址是基于译码器的输出从储存在用于补救的存储单元阵列中的所述标记地址中选择的；选择器，根据一致检测信号，选择基本存储器部分中的存储单元和用于补救的存储单元阵列中的存储单元和连接到外部。

在这种情况下，最好基本存储器部分和非易失性存储器中至少一个设置在半导体存储系统的其它部分的芯片的外部。

优选的是基本存储器部分包括多个存储芯片。

进一步地，根据本发明的再一方案，提供的半导体存储系统包括：基本存储器部分；包含多个存储单元的存储单元阵列，用来作为用于补救的存储单元阵列以及非易失性存储器，所述的多个存储单元各自具有SRAM单元和铁电电容器元件的组合，当所述的包含多个存储单元的存储单元阵列用来作为用于补救的存储单元阵列时，则储存用于识别要被替换的位单元的多条信息，并根据所述的多条信息提供存储单元，以位为单位替换存在于基本存储器中的任意存储单元，所述的多条信息包括要被替换的所述位单元的标记地址，当所述的包含多个存储单元的存储单元阵列用来作为非易失性存储器时，则将识别要被替换的位单元的所述信息提供给所述用于补救的存储单元阵列；地址转换器，用于进行地址转换以及把所述的地址信号分配给索引部分和标记部分，其中，所述的地址转换包括：将要输送给所述基本存储器的地址信号进行重新排列；译码器，用于将分配给索引部分的地址进行译码；比较器，用于对分配给标记部分的第一标记地址与第二标记地址进行比较，并且根据比较结果输出一致检测信号，所述第二标记地址是基于译码器的输出从储存在用于补救的存储单元阵列中的所述标记地址中选择的；和选择器，根据一致检测信号，选择基本存储器部分中的存储单元和用于补救的存储单元阵列中的存储单元中之一并连接到外部。

根据本发明的又一方案，提供销售半导体存储器件的方法，包括：对半导体存储器件附以序列号信息；销售带有序列号信息的半导体存储器件；并相对于序列号信息提供存储器件的特性信息。

在这种情况下，最好在Internet上相对于序列号信息提供存储器件的性能信息。

通过下面参照附图的详细描述使本发明的这些和其它特点和优点更易被理解，附图中相同的参考标记表示相同或相应的部件，其中：

图1是表示根据本发明的半导体存储器件系统的实施例的方框图；

图2是表示在根据本发明的半导体存储器件系统中用于实现成组相联方法(set-associative method)的电路结构的方框图；

图3A是表示根据本发明用于补救的存储单元阵列的存储单元的数据分配和组成例子的示意图；

图3B是表示根据常规例子用于补救的存储单元阵列的存储单元的数据分配和组成例子的示意图；

图4是解释根据本发明的地址转换方法的基本原理的示意图；

图5是解释根据本发明的地址转换方法的基本原理的示意图；

图6是表示图1中所示的地址转换器203的具体电路结构例子的电路图；

图7是表示根据本发明的半导体存储器件的另一实施例的方框图；

图8是表示根据本发明的半导体存储器件系统的又一实施例的方框图；

图9是表示在本发明的半导体存储器件系统构成为模块时的结构例子的平面图；

图10是表示本发明的半导体存储器件系统的又一实施例的方框图；

图11是表示在本发明的半导体存储器件中实现用于补救的多路(multi-way)存储单元阵列的电路结构的方框图；

图12是表示图11电路结构中的数据的传输时序的时序图；

图13是表示在本发明应用于多值存储器情况下用于补救的存储单元阵列的存储单元的数据分配和组成例子示意图；

图14是解释由DRAM组成的非易失性存储器的电路示意图；

图15是解释根据本发明在用于补救的存储单元阵列中包含故障单元时的地址转换方法的基本原理示意图；

图16是解释根据本发明在用于补救的存储单元阵列中包含故障单元时的地址转换方法的基本原理示意图；

图17是表示包含输入/输出信息和使用标记组合的数据结构的另一例子的示意图；

图18是表示其中非易失性电容元件结合有SRAM单元的存储单元结构的例子的电路图；

图19A和19B是表示销售存储器件和提供存储器性能信息的方法的示意图；

图20是表示根据本发明提高数据保持时间的效果的模拟结果示意图；

图21是表示根据本发明减小数据保持电流的效果的模拟结果示意图；

图22是表示根据本发明通过地址转换提高非故障比率的效果的模拟结果示意图；

图23是解释根据现有技术的存储单元补救方法的示意图；

图24是解释根据现有技术的使用相联存储器的存储单元补救方法的示意图；

图25是表示在采用根据现有技术的使用相联存储器的存储单元补救方法情况下半导体存储器件的结构的方框图；

图26是表示在根据现有技术使用相联存储器的情况下用于补救的单元阵列的电路结构的方框图。

下面参照附图详细介绍本发明的实施例。图1是表示使用根据本发明的半导体存储器件的半导体存储器件系统的结构例子的方框图。图1的系统是由半导体存储器件100和非易失性存储器200构成，其中半导体存储器件100由一个芯片构成，非易失性存储器200设置在半导体存储器件100的外面并通过多个信号线连接到半导体存储器件100。半导体存储器件100由存储器件的基本组成部分和给基本存储器110提供备用存储单元的冗余组成部分构成，所述基本组成部分是由DRAM形成的存储器主体或基本存储器110、设置在外部地址总线和基本存储器110之间的地址缓冲器111和设置在外部数据总线和基本存储器110之间的I/O缓冲器112构成。

冗余组成部分由如下部分组成：用于补救的存储单元阵列201，它由与基本存储器110相同的DRAM构成并提供有多组备用存储单元阵列(以下多组被称为n路(n是自然数))；译码器202，它将从地址转换器203输出的索引地址作为输入并输出字线信号到存储单元阵列201；地址转换器203，根据从非易失性存储器200输送的地址转换信息将从地址缓冲器111输送的地址数据分配和转换到索引地址和标记地址；多个比较器204，用于对存储单元阵列201内部的TAG信息和从地址转换器203输出的标记地址进行比较；选择器205，设置在基本存储器110的数据总线和在I/O缓冲器112内侧的输入/输出总线之间，并输入从比较器204输出的命中标记、存储单元阵列201中的I/O信息和存储单元阵列201的数据部分中的冗余数据，并且有选择地将基本存储器110中的数据和存储单元阵列201的数据部分中的冗余数据连接到I/O缓冲器112内侧的输入/输出总线的各位线上；和写缓冲器206，它是用于将数据从非易失性存储器写入存储单元阵列201中的缓冲器。

在上述结构中，在接通电源时，具有不良保持特性的位单元的地址信息通过写缓冲器206从外部非易失性存储器200写入存储单元阵列201中。当基本存储器110被外界存取时，用成组相联方法将存储单元阵列201内部的数据和通过地址缓冲器111从外部地址总线输入的输入地址互相比较，并在它们互相对应的情况下，设置来自比较器203的命中(hit)标记，用选择器205进行使用存储单元阵列201内部的相应冗余数据的位替换。同时，地址转换器203在地址转换器信息的基础上给索引侧或TAG侧分配地址。

当从外部观看时，在使用半导体存储器件100的情况下，从外界输入地址给基本存储器110。外部地址被输出到基本存储器一侧和存储单元阵列一侧，并且从基本存储器110输出的数据和从存储单元阵列201输出的用于补救的数据被选择器205选择并输出，但是由于存在冗余组成部分而使半导体存储器件100的存取不变。

可以通过非易失性存储器200内部的地址转换信息设置使用地址转换器203的转换方法，并可对每个器件改变。而且，最好是，通过比基本存储器110更频繁地更新存储单元阵列201，可以固定存储单元阵列201的保持时间，以便不短于规定值。另外，在上述结构中，存储单元阵列201配有独立于基本存储器110的输入/输出总线，并提供位单元补救数据。这种存储单元阵列201可以设置在配置基本存储器110的相同芯片上，如图1所示，即可以提供在芯片上(on-chip)，但也可以提供在半导体存储器件100外的芯片外(off-chip)。

这里将详细介绍根据本发明的成组相联方法的上述地址比较。在图21中所示的常规例子提供使用相联存储器的替换装置以便以位-位替换故障位单元时，本发明借助于成组相联方法提供替换存储器和地址比较装置。其示意图示于图2中。图2表示存储单元阵列201的一个路(way)部分和一个索引部分的电路。在图2的电路中，地址被分成索引侧(A0_ext，A1_ext...，A12_ext和A13_ext)和标记侧(A14_ext，...，A17_ext)，外部地址的索引侧地址输入到位于译码器202内部的简单译码器(AND门)301。于是，信号A0_ext，A1_ext，...，A17_ext分别对应最高位、最高位后第二位、...最高位后第16位。而且，在这个例子中，作为整个译码器201，有2¹⁴个译码器结合用于选择不同于AND门的索引地址的多个反相器，其中AND门与译码器301相同。

在从译码器301输出字线信号时，读出储存在通过该输出选择的存储单元314-317中的标记侧的地址，并由四个EOR门302、302、...和NOR门303判断地址的位是否与外部地址的标记部分的位一致。如果从NOR门303输出一致检测信号，用如图21中使用相联存储器一样的方法，根据储存在存储单元318(存储单元A18)、...329(存储单元A29)、330(存储单元数据)和331(存储单元标记)中的数据进行由相应存储单元(存储单元数据)的位替换。

在这种方法中，根据使用本发明的成组相联方法的结构，可以得到的优点是，补救存储器(存储单元阵列201)的单元阵列结构非常简单，译码器结构也可以做得很简单，用于检测一致性的EOR门的数量比现有技术的少，等等。因此，用于实现与图21中所示相联存储器相同的功能只需要很小的面积。然而，虽然与图21所示的使用相联存储器的方法相比数据替换速度慢了一些，但是由于可以很容易地获得大容量的备用存储器，因此本发明的方法最好用于进行如DRAM等不要求与SRAM等存储器一样快的半导体存储器件中的大量位替换。

图3A和3B是比较图2中所示的根据本发明的成组相联方法(图3A)和如图26所示使用相联存储器的常规方法(图3B)的示意图。图3A和3B表示在下列条件的地址转换中的地址分配、即用于补救的存储单元阵列的构成和比较器的构成的例子。即，基本存储器110的容量为1Gbit(外部地址具有30位，一个扇区具有512字节(其中扇区地址具有18位和扇区内地址具有12位))，配置用于补救的存储单元阵列，其具有对应1千兆位存储器的约0.06百分比(＝约600千位)的用于补救的数据容量。

图3A表示索引地址(单元阵列地址)为14位、用于1Gbit的基本存储器的18位扇区地址以外的标记地址为4位，其中存储单元阵列201构成为64-路结构。在这种情况下，用于补救的存储单元阵列(对应图1的存储单元阵列201)的容量为18Mbits，其中在行方向的位数量是16kbits(＝2¹⁴位(对应于索引地址(14位)))，在列方向的位数量是1152位(18位(存储单元)×64路)。而且，用于从18位扇区地址选择任意一个扇区地址的比较装置是由用于译码14位的索引地址的16k译码电路(对应于图1的译码器202)与4位(对应标记地址)的64个(对应于64路)比较器(对应于图1的比较器204)组合而成。

如上所述，在索引地址为14位的情况下，在用于补救的存储单元阵列中可读和可写的存储单元对于用于补救的一位数据(冗余数据)是18位。在这种情况下，18位存储单元包含4位的标记信息、12位的扇区地址信息、1位的数据和1位的使用标记。这里，4位的标记信息对应于图1的存储单元阵列201内部的标(TAG)信息，1位的使用标志对应于I/O信息，而1位的数据对应于数据(冗余数据)。而且，对于每一个数据位来说，18位存储单元以外的4位标记信息、12位扇区内(in-sector)地址信息和1位I/O信息被储存在图1的非易失性存储器200中。

此外，如图3A所示，在64路、14位索引地址、4位标记地址的成组相联方法中，为了替换1Gbit存储器中的约0.06％，可以说配置具有18Mbits容量的替换存储阵列已经足够了，但是制造没有缺陷的1Gbit存储器件和制造没有缺陷的18Mbits存储器件在难度上是有很大区别的。然而，由于需要配置各有对于用于补救的18Mbits的具有长保持时间的位单元，例如，可以如上所述只频繁地更新这些位单元，或者冗余地构成这些位单元。例如，在多次进行更新操作情况下，由于对于更新来说18Mbits的小面积不会消耗太多的电流，因此电流损耗特性总的来说不会变差太多。

另一方面，图3B中所示的现有技术需要约620000个18位的比较器和19.6Mbits的存储器(32位的存储单元)。本发明的结构和现有技术的结构彼此最明显的区别在于比较器的数量。在具有大容量的存储器件的情况下，类似于本发明的成组相联方法是非常有利的。与本发明的成组相联方法相反，使用根据图3B所示的现有技术的相联存储器的存储器参考方法是一种称为全相联方法的技术。

下面介绍图1中所示的地址转换器203的操作，同时解释根据本发明的成组相联方法中的地址转换的基本概念。由于本发明的成组相联方法只借助于译码器202的译码来识别索引地址部分和存储单元阵列201的字线的一致性，因此所要求的前提条件是储存的故障位单元(以下，具有短保持时间的位单元也称为故障位单元)的地址应该均匀分布。例如，在使用图3(B)中所示的相联存储器的方法时，可替换的位单元的数量只受用于补救的存储单元阵列容量的限制，而在图3A的结构中，受到的限制是，在相同扇区中每路只有一个故障位单元可以被替换。因此，当要替换的位单元部分地分布时，替换的效率降低。因而，本发明通过提供用于对外部地址进行地址转换的地址转换器203使存储单元阵列201具有多路并试图获得其中故障位单元尽可能均匀地分布的地址的组合。

下面参照图4和5介绍本发明的地址转换方法的基本概念。这里，作为本发明的地址转换方法的例子介绍索引侧和标记侧的相互替换地址的情况。下面介绍1路(称为直接映射法)的情况。成组相联方法所需的先决条件是在如图5所示分割阵列时，故障位单元一个一个独立地存在于各部分中。这里所示的成组相联方法使用给予每个区域的地址作为索引，每个区域内部的地址作为标记，同时储存图5中的“X”地址(故障位单元，数据保持时间短的存储单元)。

例如，“0033”地址值表示“33”(标记)作为存储单元阵列(见图1)内部的“00”(索引)地址中的数据而存在。因此，当作为外部地址输入“0033”时，“00”被提取作为索引，并且外部地址的标记部分和从补救单元阵列输出的标记与“33”比较，如果它们一致，则储存在用于补救的存储单元阵列的“数据”存储单元中的数据被用作冗余数据。另一方面，如果从补救单元阵列读出的标记信息例如为“22”，由于它们不一致，因此不使用替换单元阵列一侧的“数据”。

在上述结构中，在1路的情况下，如果在一个区域中有两个或更多的故障位单元，则不能补救故障位单元。相反，本例通过借助地址转换器203改变地址提高了消除故障的可能性，以便使多个“X”一个一个尽可能均匀地放在各部分中。

例如，当作为一个整体有4个故障位单元时，由于图4中的索引“00”部分有两个故障单元，因此成组相联方法是没有用的。此时，假设两个故障单元地址分别为例如“0010”和“0011”。在这种情况下，如果索引侧和标记侧的地址互相替换，则各地址变为“1000”和“1100”，并且这种情况下的故障单元是分散的，例如，如图5所示，因而可以补救存储单元。通过这种方法，本例试图找到这样的地址转换方法(规则)，即根据对每个芯片进行故障检测的结果对每个芯片进行从图4到图5的地址转换，并将找到的转换方法作为地址转换信息写入非易失性存储器203中。因此，在本例中，由地址转换信息确定的转换是借助地址转换器203进行的。

作为地址转换方法，如果能够均匀分布故障就已经足够了，如果故障已经均匀分布，则不需要对故障进行地址转换(地址转换器203本身可以省略)。就重新排列地址本身而言是很重要的，将索引和标记部分互相替换只是一个具体例子而已。

利用64路的成组相联方法，可接受一个区域中的最多有64个故障单元。就是说，在采用n路成组相联方法情况下，可以补救一个区域(例如512字节)中的最大n个故障位单元。而且，为了替换例如作为标记的0.06％的故障单元，希望配置不是基本存储器的0.06％而是大于0.06％例如为基本存储器的1％(大约两倍)的补救单元阵列。即使使用这种结构，由于译码器的数量少，所以本发明比现有技术更有利。这是因为，相联存储器可能完全用尽，而在成组相联方法中，补救单元阵列不会完全用尽。

图6表示地址转换器203的具体电路结构例子。在图6中，信号A0_EXT、信号A1_EXT、信号A2_EXT和信号A3_EXT是给图1的地址转换器203的输入信号，并对应外部地址的高4位。另外，信号A0INT、信号A1_INT、信号A2_INT和信号A3_INT是图1的地址转换器203的输出信号，并对应于索引地址的高4位。此外，信号A0_REG0、信号A0_REG_1、信号A1_REG_0、信号A1_REG_1、信号A2_REG_0、信号A2_REG_1、信号A3_REG_0和信号A3_REG_1是对应从图1的非易失性存储器200输出的地址转换信息的信号。而且，参考符号351代表用信号DEVICE_ACTIVE锁住输入数据的寄存器，参考符号352代表非门，参考符号353代表NAND门，参考符号354代表传输门或转换门(ON/OFF开关)。

图6中所示的地址转换器根据信号A0_REG_0、...、信号A3_REG_1用任意连接方法改变用于输入地址的各位的输入线和地址转换器的输出线之间的连接。配置多个寄存器351以便确定每个开关354是如何开关的，在接通电源时，转换之后的地址从其中已经预先写入转换方法数据的非易失性存储器200装载给存储单元阵列201，并且地址转换方法的信息被装载在地址转换器203中，并确定要被替换的位单元的地址和转换方法。这样，该系统进入可以替换故障单元的状态。

地址转换器203的设置可以改变，这取决于芯片。这是因为，需要根据故障单元出现的位置进行地址转换。而且，在从外部使用基本存储器110时进行地址转换。虽然根据基本存储器110的故障位单元检测试验结果确定地址转换方法，但是需要预先检查故障单元替换存储器本身是没有故障的(它具有令人满意的数据保持时间)。

上面已经介绍了最好比基本存储器更多次地更新用于补救的存储单元阵列。这是因为，本例旨在替换具有不良数据保持特性的位单元，并且这是本发明的特点之一。另外，特别是在本发明应用于DRAM器件情况下，需要替换大容量的故障位单元，以便替换有不良数据保持特性的位单元。现有技术方法有增加芯片面积等问题，并且难以采用，但是本发明很容易适用于DRAM器件，因为在本发明中采用成组相联方法对故障位单元进行存储器替换。

如上所述，根据本发明的半导体存储器件和使用这种半导体存储器件的系统，例如，即使旨在提高DRAM器件的数据保持特性，由于替换的数据可以保持在DRAM单元中，因此用于补救数据的存储单元可以很容易地制成在芯片上。此外，通过采用成组相联方法，可以减少用于补救所需的芯片面积。另外，通过地址转换可以提高替换的效率。由于这些特点，通过最终替换大量具有不良数据保持特性的单元可以减少每单位时间的更新操作数量，并可以减少数据保持电流。

下面介绍本发明的另一实施例。图7中所示实施例的结构如下：非易失性存储器200a一起设置在半导体存储器件100a中，即在同一芯片上，并且省略了图1中所示的写缓冲器206。每个部件的功能与图1中所示实施例的相同。图7中所示的非易失性存储器200a可与基本存储器110设置在一起的情况包括：使用一起制造构成基本存储器110的DRAM并使用闪烁存储器的工艺的情况、半导体存储器件完全由包含基本存储器110的闪烁存储器本身形成的情况、使用抗熔丝系统等使非易失性存储器200a由与基本存储器(DRAM等)相同的存储器形成的情况。

图8是表示本发明又一实施例的示意图。本图中所示的半导体存储器件系统是由半导体存储器件100b和多个存储器件110b构成，其中从图1的结构中省略了基本存储器110，而每个存储器件110b独立于半导体存储器件100b而设置。存储器件110b、...的结构与图1的基本存储器110的结构基本相同，但存储器件110b的每个都设置为构成用于补救存储器部分的半导体存储器件100b的分离体。

图9是以模块形式(存储模块360)表示形成图8中所示系统的结构例子的平面图。图8的结构具有安装在同一衬底上的半导体存储器件100b、非易失性存储器200和多个存储器件110b。多个存储器件110b例如可以由DRAMs构成，用于储存故障单元地址的非易失性存储器200可以由闪烁存储器构成，但是，非易失性存储器200不限于闪烁存储器，也可以是任何存储器，只要是非易失性存储器即可。而且，代替使用半导体存储器件100b内部的存储单元阵列201，直接从闪烁存储器读出替换的地址的方法也是可行的。在这种情况下，半导体存储器件100b的面积可以做得很小。但是，由于闪烁存储器的工作速度一般很慢，所以从工作速度的观点看，最好是由SRAM等中形成存储单元阵列201，并将替换的地址装载到这种存储单元阵列201中。

图10是表示本发明又一实施例的示意图。该图中所示的半导体存储器件系统的结构与图8的相同，但非易失性存储器200c一起设置在半导体存储器件100c中。

下面参照图11介绍图1的比较器204和选择器205的内部结构的例子。例如，在形成存储单元阵列201使其具有象图1中所示实施例那样的多路，在所有I/O信息和冗余数据连接于选择器205时由于数据线的数量增多，所以认为芯片内部布线变得很复杂。作为避免这种缺陷的措施，例如，可用这样的构形，其中预先为每路选择I/O信息和冗余数据，并且它们为要连接到选择器205的每路以或门连接方式布线(wired-ORed)。图11表示在使用这种结构时比较器204和选择器205的内部结构例子。

DQ缓冲器375是对应图1的I/O缓冲器112的部件，并与将要连接到外部数据总线上的64个外部管脚连接。末级DQ选择器376连同多个路内(in-way)DQ选择器374形成对应于图1选择器205的部件，其中为每路提供每个路内DQ选择器374，末级DQ选择器376的功能是将从DQ缓冲器375输送的64条数据线选择地连接到与基本存储器110连接的原始数据线(64条线)和通过路内DQ选择器374与存储单元阵列201连接的冗余数据线(64条线)。与末级DQ选择器376连接的冗余激活标志线(64条线)含有图1的命中标记信息和I/O信息，并且末级DQ选择器376根据从这些64条冗余激活标志线输送的数据来选择数据线。

外部管脚的数量是64，并假设通过这些管脚输入和输出的数据是DQ0-DQ63，各个数据以猝发(burst)方式连续地输入和输出，如图12所示。在图11中，冗余数据线(64条线)在各路中以或门(-OR)接线方式与路内DQ选择器374连接。图11的控制电路377重复地输出6位猝发顺序信号，用于确定猝发信号的传输顺序。在为各路提供的每个控制器370、370、...中，提供TAG比较器371和猝发顺序比较器372。TAG比较器371作为输入接收存储单元阵列201(见图3A)中的TAG信息(4位)和使用标记(1位)，并比较TAG信息和从地址转换器203输出的地址数据中的标记部分，如果它们互相一致，则输出TAG一致信号。猝发顺序比较器372将猝发顺序信号和用于确定各信号以什么猝发顺序传输的猝发地址(6位)相互比较，并在它们彼此一致的情况下输出猝发顺序一致信号。

DQ编号译码器373接收从这些比较器输出的TAG一致信号、猝发顺序一致信号以及6位DQ地址(用于确定输入/输出数据与64个外部管脚中的什么管脚对应)作为输入，并在对应的猝发定时输出1位冗余激活标志到64个冗余激活标志线的任一对应信号线。路内DQ选择器374根据DQ编号译码器373的输出选择一路内的数据位并在对应猝发定时将其连接到64个冗余数据线的一个对应数据线上。

图13是表示在地址分配的构成例子和图3A中所示的存储单元阵列的构成例子应用于多值存储器的示意图。在多值存储器中，当例如为4值存储器时，由于2位信息包含于一个存储单元中，其数据为2位并且扇区内地址的位数从12位(在2值存储器的情况)减少到11位(在4值存储器的情况)。增加2位数据和减少1位地址对于原始状态来说在位数量上是等价的。这种技术常用在通用译码器等当中。

图14表示在非易失性存储器被一起集成在DRAM器件上时的存储单元结构的例子，并表示使用抗熔丝系统的例子。抗熔丝是变为与通常熔丝相反的状态即短路状态的元件。当写数据时，控制施加于字线WL、位线BL和单元板的电压，使设置为“LOW”的DRAM器件的存储单元S1被击穿，并且有意地泄漏电流，由此使存储单元的值设置在“LOW”。通过这样做，DRAM器件可用做非易失性存储器。具体地说，在写操作时，字线WL设置在5V，单元板设置在10V。而且，当要写入“LOW”时，位线BL设置在0V，而在要设置为“HIGH”时(非写)，位线BL设置在3.3V。在要读出数据时，每次要用3.3V向对应单元写一次。在单元板设置在0V状态情况下，设置在“LOW”的单元被认为是“LOW”，这是因为其电压由于漏电流而为0V，另一方面，设置在“HIGH”的单元被认为是“HIGH”，因为它有小的漏电流。

如上所述，本发明的半导体存储器件和使用这种半导体存储器件的系统最好用在基本存储器是由例如DRAM、闪烁存储器件等器件形成的情况，这些器件对于替换电路的操作相对地提供了速度裕度。特别是，在保持特性的下降是由简单漏电现象引起的情况下，如在DRAM中所见到的，认为存储器的替换几乎不会带来不利。这是因为，这种漏电现象发生在原子能级，为了改进整个器件不好的质量而不进行补救。就是说，不是因为器件或电路的形成状态有物理缺陷而缩短保持时间，而是在不论一个原子是否被放入扩散层中的能级下保持时间都被简单地缩短。因此，这充分地意味着通过位-位替换故障位单元彻底替换了大量单元。而且，在闪烁存储器中，有时在相同电平会发生漏电现象。在这种情况下，当在闪烁存储器中进行存储器替换时，可以想到图7中所示的结构是优选的。

另外，作为涉及本发明的技术有超高速缓冲存储器存取技术。超高速缓冲存储器为动态，而本发明为静态。在本发明中，通过检测有故障的芯片获得故障的映射并将该映射写入非易失性存储器中。就是说，本发明的基础是只要芯片在使用，其故障映射的内容就不改变。另一方面，超高速缓冲存储器是从接近微处理器的整个存储空间中设置要使用的存储空间的技术，并且映射的内容有时会改变。在超高速缓冲存储器储存重要(非故障)的单元信息时，本发明的存储系统储存不需要的(有故障)单元信息，这意味着这两者是本质上不同的技术。

下面概括一下本发明，本发明的半导体存储器件和使用这种半导体存储器件的系统通过以位替换它们可以很容易地替换DRAM器件中例如有不良保持特性的位单元。在本发明中，除了基本存储器外，还提供用于芯片上或芯片外的位补救数据的存储单元阵列。而且，当接通电源时，本发明将数据从芯片上或芯片外(on-chip or off-chip)非易失性存储器写到存储单元阵列中。借助成组相联方法将这些数据和输入地址相互比较，如果它们互相对应，则进行位替换。这里，通过根据器件改变地址转换器的设置，在索引侧或TAG侧放入单独的地址被改变。最好是比正常阵列更频繁地更新替换阵列。此外，通过将附加的I/O信息储存在替换数据阵列中来提高效率。而且，根据本发明的系统的最佳实施例的例子是制造用于补救数据的闪烁存储器和作为基本存储器的DRAM，作为MCP(多芯片封装)。希望通过将阵列分为多个部分制成用于补救的高速单元阵列。

在上面的描述中，假设通过用用于补救的存储单元阵列的存储单元替换而对基本存储器110的故障存储单元进行补救。但是，用于补救的存储单元阵列本身也可能包括故障存储单元。如上所述，预先测试用于补救的存储单元阵列即故障单元补救存储器，看它是否是没有故障的。因此，通过提供用于补救的存储单元阵列的冗余电路，可以制成用于补救的没有故障的存储单元。但是，如上所述，在根据本发明的使用成组相联方法的存储系统中，不是用于补救的存储单元阵列的所有存储单元被用尽的情况。因此，如果存储单元阵列的故障部分可以分配给不用的部分，可以避免使用用于补救的存储单元阵列的冗余电路，并节省存储芯片的面积。

例如，在从图4的条件到图5的条件进行地址转换的情况相同的条件下，在用于补救的存储单元阵列的索引地址“11”中，有用符号“▲”表示的故障单元，在索引地址部分中替换地址位。因此，分配的条件变为从图15所示的条件到图16所示的条件。即，地址“11”被转换到地址“13”。当确定地址转换方法(规则)时，如果知道用于补救的存储单元阵列中的故障部分，则可以避免使用用于补救的存储单元阵列中的这些故障部分。

在本发明中，在用于补救的存储单元阵列中没有使用的数据区域用使用标记表示，例如其中一个使用标记示于图3A中。此外，输入/输出部分的构形即数量输出管脚当中的位数量作为如图1所示的I/O信息被储存，或者作为图3A中所示的一部分扇区地址储存。存储单元的猝发顺序或地址通常是2的倍数。但是，一个或多个奇偶检验位加到其上，所以输入/输出部分的配置数量是9的倍数，即9、18、36、...。在这种情况下，代替使用独立的一个位作为使用标志，可以指明作为组合信息的使用标志和输入/输出部分的配置数量的位，如图17所示，由此可以节省用于补救的存储单元阵列的容量。

另外，近来，作为非易失性存储器件，铁电存储器引起人们注意。铁电存储器件的一种类型是具有图18所示的存储单元的铁电RAM(FeRAM)器件，该存储单元是铁电电容器和SRAM单元的组合。这种FeRAM可以用在本发明中，代替非易失性存储器如闪烁存储器和SRAM的组合，或代替SRAM。FeRAM器件的存储单元的面积变得比SRAM器件的存储单元的大。但是，在SRAM器件的几乎所有数据都从非易失性存储器装载的本发明实施例的情况下，有可能具有各由铁电电容器和SRAM单元组合而成的存储单元的存储阵列的面积比闪烁存储器的面积和SRAM的面积总和小。为达到这种有利效果，最好使用International Electron Device Meeting(IEDM)Technical Digest，(国际电子器件会议(IEDM)技术文摘)Amanuma等人，1998，.363-366页的图1中所示的存储单元。这种存储单元是通过在晶体管层上堆叠铁电电容器制造的。在这种存储单元中，在LOAD信号(图18)是高的时间周期期间，数据在铁电电容器和SRAM单元之间传递。

在根据本发明的半导体存储器系统中，一个或多个基本存储器和如补救存储器、补救检测电路和非易失性存储器的其它电路构成为分离的芯片，有可能基本存储器芯片和包括其它电路的芯片由不同的制造商制造。在这种情况下，需要准确地告知存储系统制造者基本存储器芯片的特性信息。基本存储器芯片的特性信息例如是基本存储器芯片中具有不良保持特性的存储单元的地址。

在这种情况下，最好向存储系统制造者公开包括表示保持时间的短或不足程度的信息的每个基本存储器的性能信息。这是因为，存在其中可以使用具有不良保持特性的存储系统的设备或电路。

这些性能信息可能涉及加到每个基本存储器上的序列号。可以在基本存储器的器件的封装上印刷序列号，或者在基本存储器中储存序列号，并在特殊操作模式中从中读取。

另外，最好是，为了避免这些性能信息的损失，可以通过Internet从基本存储器的制造者数据库获得这些性能信息。如图19A所示，当基本存储器件的制造者401向存储系统制造者403销售基本存储器件时，基本存储器件的制造者401也告诉存储系统制造者403基本存储器件的存储序列号。在得到基本存储器件之后，存储系统制造者403从存储系统制造者的终端407访问基本存储器件的制造者的服务器405。存储系统制造者403从存储系统制造者的终端407向基本存储器件的制造者服务器405提供基本存储器件的序列号，并从终端407接收存储器性能信息。

(模拟结果)

关于图1中所示的本发明实施例的有益效果，下面解释通过借助模拟比较本发明与现有技术获得的结果。图20表示DRAM存储单元(64Mbits)的每个位单元的保持时间。纵坐标轴以对数刻度表示存储单元的数量，横坐标轴以对数刻度表示时间。该图表示64百万个单元的各保持时间的分布，并表示与没有进行补救的情况相比，通过在整个存储器中补救0.06百分比(％)的存储单元可得到约长10倍的数据保持时间。该图表示常规例子和本发明中的保持时间的实际规格(规格的下限)的位置。就是说，在现有技术和本发明中数据保持时间被标记在具有相同边界的位置。0.06百分比的例子只是个例子而已，而这个值可以根据芯片而变化。

图21是表示在根据图1所示实施例补救具有不良保持特性的存储单元的情况和常规例子(没有进行补救的情况)的情况下，比较数据保持电流幅度和更新间隔。通过本发明的实施例获得的数据保持时间比常规例子的长约10倍。数据保持时间长就意味着更新操作之间的间隔也长。由于DRAM的更新操作消耗相对大的电流，因此更新的长间隔可以减小电流，并且数据保持电流也大大减小，如图21所示。在这种情况下，由于更新电流以外的电流也流过，因此即使保持时间长十倍，但总电流不会为1/10。然而，由于总电流可以为1/6到1/7，因此应该明白本例优选适用于例如便携式设备。

图22是表示在借助图1所示的地址转换器203等进行地址转换的情况和不进行地址转换的情况之间用于检查可替换的大量故障位单元是否有某些区别的模拟结果的示意图。纵坐标轴表示被位替换的替换之后的非故障单元的比率(％)，横坐标轴表示基本存储器的位故障的比率(％)。通过将100个非故障比率平均获得模拟结果，其中每个非故障比率是如此得到的：假设基本存储器是1Gbit的DRAM，一个扇区为512个字节，索引地址为14位，替换阵列为64路，借助随机号对随机产生的故障单元进行位替换。进行地址转换的情况和不进行地址转换的情况之间的差别示于图22中。从图22就可以确定了效果，当产生0.06％的故障单元时，15％的非故障比率(在不进行地址转换的情况下)被提高到100％的非故障比率(进行地址转换的情况下)。

根据本发明的半导体存储器件可以借助成组相联方法以位为单位替换存储单元，其中该半导体存储器件包括：用于补救的存储单元阵列，储存用于识别要被替换的位单元的多条信息，并根据这些条信息提供用于以位为单位替换存在于基本存储器中的任意存储单元的存储单元；地址转换器，用于把要输送给基本存储器的地址信号分配给索引部分和标记部分；译码器，用于对由地址转换器分配的索引部分译码；比较器，用于对由地址转换器分配的标记部分和由译码器从用于识别要被替换的位单元的信息中的输出所确定的信息进行比较，用于识别要被替换的位单元的所述信息储存在用于补救的存储单元阵列中；选择器，根据比较器的输出，选择基本存储器中的存储单元和存储单元阵列中的存储单元并连接到外部。因此，与现有技术相比，该半导体存储器件可以提供能够以位替换大量存储单元的备用存储器，并可以很容易地提高DRAM器件等的数据保持特性。

在前面的说明中，已经参照具体实施例介绍了本发明。但是，任一个本领域普通技术人员都明白在不脱离由所附权利要求书限定的本发明范围的情况下可以做出各种修改和改进。因而，说明书和附图只是说明性的而不是限制性的，并且所有的这种修改都应该被包括在本发明的范围内。因此，本发明应包括落入所附权利要求书范围内的所有修改和改进。

Claims (18)

1.一种半导体存储器件，包括：

用于补救的存储单元阵列，储存用于识别要被替换的位单元的多条信息，并根据所述的多条信息提供存储单元，以位为单位替换存在于基本存储器中的任意存储单元，所述的多条信息包括要被替换的所述位单元的标记地址；

地址转换器，用于进行地址转换以及把所述的地址信号分配给索引部分和标记部分，其中，所述的地址转换包括：将要输送给所述基本存储器的地址信号进行重新排列；

译码器，用于将分配给索引部分的地址进行译码；

比较器，用于将分配给标记部分的第一标记地址与第二标记地址进行比较，并且根据比较结果输出一致检测信号，所述第二标记地址是基于译码器的输出从储存在用于补救的存储单元阵列中的所述标记地址中选择的；和

选择器，根据一致检测信号，选择基本存储器中的存储单元和用于补救的存储单元阵列中的存储单元中之一并连接到外部。

2.根据权利要求1的半导体存储器件，其特征在于，所述基本存储器设置在设置所述用于补救的存储单元阵列的相同芯片上。

3.根据权利要求1的半导体存储器件，其特征在于，在接通所述半导体存储器件的电源时，用于识别所述要被替换的位单元的信息从非易失性存储器写入用于补救的所述存储单元阵列中。

4.根据权利要求3的半导体存储器件，其特征在于，所述基本存储器和所述非易失性存储器设置在所述用于补救的存储单元阵列所在的相同芯片上。

5.根据权利要求1的半导体存储器件，其特征在于，所述地址转换器根据储存在非易失性存储器中的信息进行地址转换。

6.根据权利要求5的半导体存储器件，其特征在于，用于重新排列地址信号的所述信息是根据基本存储器的操作测试结果储存在所述非易失性存储器中的信息。

7.根据权利要求5的半导体存储器件，其特征在于，储存用于重新排列地址信号的信息的所述非易失性存储器和储存用于识别所述要被替换的位单元的信息的非易失性存储器设置在相同芯片上。

8.根据权利要求1的半导体存储器件，其特征在于，除了储存用于识别要被替换的位单元的所述多条信息外，用于补救的所述存储单元阵列还储存标记信息，该标记信息用于表示识别要被替换的位单元的所述多条信息的每条是否有效。

9.根据权利要求8的半导体存储器件，其特征在于，所述标记信息与用于识别要被替换的位单元的所述信息组合。

10.根据权利要求1的半导体存储器件，其特征在于，所述基本存储器和用于补救的所述存储单元阵列是由需要用于保持存储器更新操作的存储器形成的，并且对用于补救的所述存储单元阵列进行的更新操作比对所述基本存储器的更新操作更频繁。

11.根据权利要求3的半导体存储器件，其特征在于，储存在所述非易失性存储器中的用于识别要被替换的所述位单元的信息是对应于由DRAM构成的基本存储器中有不良数据保持特性的位单元的数据。

12.根据权利要求3的半导体存储器件，其特征在于，所述基本存储器和所述非易失性存储器中的至少一个设置在所述半导体存储器件的芯片外部。

13.根据权利要求5的半导体存储器件，其特征在于，进行所述地址转换，以便避免使用在用于补救的所述存储单元阵列中的故障部分。

14.根据权利要求1的半导体存储器件，其特征在于，用于补救的所述存储单元阵列包括包含存储单元的存储单元阵列，所述存储单元各有SRAM单元和铁电电容器元件的组合。

15.一种半导体存储系统，包括：

基本存储器部分；

用于补救的存储单元阵列，储存用于识别要被替换的位单元的多条信息，并根据所述的多条信息提供存储单元，以位为单位替换存在于基本存储器中的任意存储单元，所述的多条信息包括要被替换的所述位单元的标记地址；

地址转换器，用于进行地址转换以及把所述的地址信号分配给索引部分和标记部分，其中，所述的地址转换包括：将要输送给所述基本存储器的地址信号进行重新排列；

非易失性存储器，用于将识别要被替换的位单元的所述信息提供给所述用于补救的存储单元阵列；

译码器，用于将分配给索引部分的地址进行译码；

比较器，用于对分配给标记部分的第一标记地址与第二标记地址进行比较，并且根据比较结果输出一致检测信号，所述第二标记地址是基于译码器的输出从储存在用于补救的存储单元阵列中的所述标记地址中选择的；和

选择器，根据一致检测信号，选择基本存储器部分中的存储单元和用于补救的存储单元阵列中的存储单元中之一并连接到外部。

16.根据权利要求15的半导体存储系统，其特征在于，所述基本存储器部分和所述非易失性存储器中的至少一个设置在所述半导体存储系统的其它部分的芯片的外部。

17.根据权利要求15的半导体存储系统，其特征在于，所述基本存储器部分包括多个存储芯片。

18.一种半导体存储系统，包括：

基本存储器部分；

包含多个存储单元的存储单元阵列，用来作为用于补救的存储单元阵列以及非易失性存储器，所述的多个存储单元各自具有SRAM单元和铁电电容器元件的组合，当所述的包含多个存储单元的存储单元阵列用来作为用于补救的存储单元阵列时，则储存用于识别要被替换的位单元的多条信息，并根据所述的多条信息提供存储单元，以位为单位替换存在于基本存储器中的任意存储单元，所述的多条信息包括要被替换的所述位单元的标记地址，当所述的包含多个存储单元的存储单元阵列用来作为非易失性存储器时，则将识别要被替换的位单元的所述信息提供给所述用于补救的存储单元阵列；

地址转换器，用于进行地址转换以及把所述的地址信号分配给索引部分和标记部分，其中，所述的地址转换包括：将要输送给所述基本存储器的地址信号进行重新排列；

译码器，用于将分配给索引部分的地址进行译码；

比较器，用于对分配给标记部分的第一标记地址与第二标记地址进行比较，并且根据比较结果输出一致检测信号，所述第二标记地址是基于译码器的输出从储存在用于补救的存储单元阵列中的所述标记地址中选择的；和

选择器，根据一致检测信号，选择基本存储器部分中的存储单元和用于补救的存储单元阵列中的存储单元中之一并连接到外部。

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