CN1124876A - 一种半导体存贮器系统 - Google Patents

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Abstract

一安装于存储器模块上的故障校正LSI，包括：用于捕获地址和控制信号的输入接口部分；一相应于存储器设备数据总线的输入/输出接口部分；一个存储器电路；一个冗余校正RAM部分；相应于一故障芯片地址把冗余校正RAM部分的数据输入/输出总线连接到一输入/输出电路的选择部分；相应于发现有故障的动态RAM选择性激活一将要连接到数据总线的输入/输出电路的数据输入/输出部分；以及一个屏蔽部分。

Description

一个半导体存贮器系统
本发明涉及一故障校正LSI(大规模集成)芯片及存贮器模块，尤其涉及基于动态RAM芯片的一RAM(随机存取存贮器)模块的故障校正技术。
在熟知的故障校正技术中，对半导体芯片提供冗余电路，用冗余电路的字线或位线代替故障字线或位线，在熟知的另外技术中，故障存贮器或存贮器矩阵通过外部使地址改变而置于不使用状态，以结合合格部分提供给半导体存储器。
在上述传统技术中，没有考虑校正封装的动态RAM芯片。因此，如果在封装好的动态RAM上检测出故障，含有故障动态RAM的整个存储模块成为不合格。为了解决此问题，构成这样一种存储模块，这种模块在单个封装块内具有很多动态RAM，以致于可以校正封装后检测出的故障，以增加存贮模块的可靠性。
因此，本发明的一个目的是提供故障校正LSI，以对封装好的动态RAM检测出的故障进行校正。
本发明的另一目的是提供一种存储模块，以对组以后动态RAM上检测出的故障进行校正。
本发明的上述目的及其它目的，特点和优点在附图中显得更明白，在这几个图中对相同的或类似的部件用相同标记号来标识。
在本发明的实现中根据其中一个方面，那里提供了具有故障校正大规模集成电路的半导体存贮系统。这大规模集成电路包括：为了获取地址和控制信号的输入接口部分，该输入接口部分是同动态RAM的输入接口部分相同的；一个输入/输出接口部分，它对应于包括大量动态随机存取存储器存储设备的数据总线；一存储器电路，芯片地址和大量随机存取存储器的任意X故障地址被电写入到此存储电路中，该存储器电路实质上是不挥发的；一个冗余校正RAM部分，它由静态RAM组成，其中字线通过存储电路的X地址信号和故障地址之间的比较匹配信号选择，X地址信号和故障地址由输入接口部分获取，其中列通过输入接口部分获取的Y地址信号选择；一个选择部分，它根据故障芯片地址，把冗余故障校正RAM部分的数据输入/输出总线连到输入输出电路；一个输入/输出部分，它用来选择有效的输入/输出电路，以连到对应于找到故障的动态RAM的数据总线上；一个屏蔽部分，为输出一控制信号以在读操作中使故障RAM的一输出引脚处于塞阻状态。
根据这个新颖的方案，在存储模块中安装上面提到的故障校正LSI芯片，通过对应于故障校正LSI内部的冗余RAM的字线，代替故障字线，使得可以校正存储器模块的动态RAM中字线引起的故障。
图1的方框图描述了作为本发明的一个优先实施例而实施的故障校正LSI；
图2的方框图描述了装有图1的故障校正LSI的存储器模块，该存储器模块作为本发明的一个优先实施例而被实施；
图3的方框图描述了构成图1的故障校正LSI的比较部分的存储电路，该存储电路作为本发明的一个优先实施例而被实施；
图4的方框图描述了图1的故障校正LSI的冗余校正RAM部分，该冗余校正RAM部分作为本发明的一个优先实施例而被实施；
图5的方框图描述了图1的故障校正LSI的屏蔽部分，该屏蔽部分作为本发明的一个优先实施例而被实施；
图6的方框图描述了图1的故障校正LSI的选择部分，该选择部分作为本发明的一个优先实施例而被实施；
图7的方框图描述了图1的故障校正LSI的输入/输出部分，该输入/输出部分作为本发明的一个优先实施例而被实施。
参照附图的例子，将进一步对本发明作详细说明。
现在参考图1，显示了作为本发明的一个优先实施例被实施的故障校正LSI芯片。图1的每个电路块都形成在单个半导体衬底上，例如，用已知半导体集成电路制造技术制成的单晶硅。
X地址缓冲器X—add1和Y地址缓冲器Y—add2同动态RAM芯片的X地址缓冲器和Y地址缓冲器有相同的结构，此动态RAM芯片同故障校正芯片一起构成存贮器模块，例如，故障校正LSI芯片同一个或多个动态RAMS被安装在同一存储模块中。亦就是，X地址缓冲器1与行地址选通信号/RAS同步地获取X地址信号，行地址选通信号/RAS通常用于动态RAM中。Y地址缓冲器2与列地址选通信号/CAS同步地获取Y地址信号，列地址选通信号/CAS通常也用于动态RAM中。应该注意，在上述信号符号前的/符表示在低电平起作用，并且在图中，在相应信号上面用一横线来表示。这适用于在上述用和其它图中的其它信号。
X地址(Xadd)比较部分3具有一个存储故障地址的存储器电路和一个把输入的X地址信号同存贮的故障地址相比较的比较电路，但并不局限于这种安排。为了用简单的结构实现存储和比较能力，且同时能在存储器模块衬底上(一封装块)简单的写故障地址，在此衬底上实现封装。比较部分3由非挥发存储器件组成的存储电路形成。亦就是，组成比较部分3的存储器电路，通过存储在具有控制栅的不挥发存储器件的浮栅上的大量电子来存储信息，且这些不挥发存储器件如同EPROM(可擦写和可编程只读存储器)或快擦写EPROM器件具有控制栅和浮栅。
在第一种故障地址写方法中，大量动态RAM芯片和故障校正LSI芯片被装到存储器模块的衬底上(或存储器系统)，然后检查存储器模块。如果大量动态RAM芯片的任何一个存储单元中检测出故障，检测出故障的存储单元的地址被写到故障校正LSI芯片的存储电路，这些芯片被装到存储模块上。除了第一种方法外，可以用第2种方法，在第2种方法中仅仅大量动态RAM芯片安装到存储模块的衬底上，然后检验存储器模块；如果大量动态RAM芯片中的任意一个存储单元检测出故障，检测出故障的存储单元的地址被写到故障校正LSI芯片的存储电路，此时这芯片不在存储块上，这芯片是后来装在存储器模块衬底上的。根据第2种方法，如果在动态RAM中没有发现故障，就不需要在存储器模块衬底上安装故障校正LSI，结果降低了存储器模块的成本。此外，如果存储器电路是基于例如EPROM，写操作需要例如约12V的相对高的电压Vpp，上述的第一种方法需要为存储模块提供一高电压写入，另一方面，很显然，第2种方法因为写操作在存储器模块之外实现的，如不需要这种写入。结果，提高了存储器模块的封装效率。此外，可有第三种方法，在第3种方法中，通过通常存储器测试失效来找出存储器故障地址，从而故障地址被检测和存储，故障地址数据作为存储器特有数据被控制，故障存储器被组合且在存储器模块上装配校正LSI，这是一个根据故障存储器的故障地址被写入的LSI。
组成上述比较部分3(地址转换器)的存储器电路MC由冗余数据写入的X地址信号“X—add sig”存取。这些冗余数据包括一个3位的第一故障芯片地址C—add1，一个3位的第2故障芯片地址C—add2，一个1位校正标记和为了用来更换故障字线的一个冗余校正RAM部分4的X地址X—add sig”。而后，对应于由存储器存取操作输入的X地址(信号)“X—add sig”的上述故障数据被读出，如果上述故障数据中校正标记被发现有效，为冗余校正RAM部分4用的读X地址(信号)“X—add sig”被提供给冗余校正RAM部分4的X地址选择器X—dec。冗余校正RAM部分4由一些静态RAM组成，在这些静态RAM中，字线通过X地址信号，从比较部分3输出的冗余校正RAM部分“X—add sig”来选择，而Y地址选择操作由Y选择器Y—dec实现，选择是基于在Y地址缓冲器2中获取的Y地址信号“Y—add sig”。/RAS信号提供给比较部分3，当然该信号并不限于此。当/RAS信号是有效时，确定读操作也有效，基于此比较部分实现的操作同动态RAM操作同步。
冗余校正RAM部分4中，8位的冗余校正数据依靠X地址选择器X—dec和Y地址选择器Y—dec而读出。X地址选择器用来接收冗余校正RAM部分的X地址信号“X—add sig”，Y地址选择器用来接收Y地址信号“Y—add sig”。冗余校正数据由4位第一冗余校正数据“red data1”和第二冗余校正数据“red data2”组成。包括在冗余校正RAM部分4中冗余存储器单元的容量为(2n×2m×8)位。注意，这里的n表示冗余校正RAM部分的X地址信号“X—addsig”的位数(地址信号)，而m表示Y地址信号“Y—add sig”的位数。此外，2n也可以认为是通过冗余校正RAM部分能校正的动态RAM芯片的总字线数。说得更明确些，如给定n＝7，m＝11时，那么存储单元的容量为27×211×8＝2兆位，因此，同例如16兆位容量动态RAM相比较，用很小存储容量构成冗余RAM部分。
上述4位第一冗余校正数据“red data1”被输出到4位第一输入/输出数据总线MO1而4位第2冗余数据“red data2”被输出到4位第二输入/输出数据总线MO2。
如果写使能信号/WE为低电平，读写转换部分5确定为写操作；如果写使能信号/WE为高电平，读/写转换部分5确定为读操作，因此，控制选择部分6和输入/输出部分7的信号传输方向。
选择部分6经第一输入/输出数据总线MO1和第2输入/输出数据总线MO2耦合到冗余校正RAM部分4。选择部分6经由第一部分内部数据总线I—I/O 0—3到第8部分内部数据总线I—I/O28—31共32位的数据总线亦耦合到输入/输出部分7。
输入/输出部分7被耦合到存储器模块上的第一部分数据总线I/O 0—3直到第8部分数据总线I/O 28—31的总共32位上。输入/输出部分7和选择部分6接收来自比较部分3的第一故障芯片地址C—add1和第2故障芯片地址C—add2。
根据第一故障芯片地址C—add1，选择部分6连结第一部分内部数据总线I—I/O 0—3直到第8部分内部数据总线I—I/O 28—31的预定内部总线I—I/O 4i～4i＋3(i＝0，…，7)到第一输入/输出数据总线MO1。根据第二故障芯片地址C—add2，选择部分6连结第一部分内部数据总线I—I/O 0—3直到第8部分内部数据总线I—I/O 28—31的预定内部总线I—I/O 4j～4j＋3(j＝0，…，7)到第二输入/输出数据总线MO2。
输入/输出部分7具有连结能力，它根据第一故障芯片地址C—add1，把第一部分内部数据总线I—I/O 0—3直到第8部分内部数据总线I—I/O 28—31的预定内部数据总线I—I/O 4i～4i＋3(i＝0，…，7)连到存储器模块的第一部分数据总线I/O 0—3直到第8部分数据总线I/O 28—31的相应预定数据总线I/O 4i～4i＋3(i＝0，…，7)。还有，输入/输出部分7具有连结能力，它根据第2故障芯片地址C—add2，把第一部分内部数据总线I—I/O 0—3直到第8部分内部数据总线I—I/O 28—31的预定内部数据总线I—I/O 4j～4j＋3(j＝0，…，7)连到存储器模块的第一部分数据总线I/O 0—3直到第8部分数据总线I/O 28—31的相应预定内部数据总线I/O 4j～4j＋3(j＝0，…，7)。
输入/输出部分7具有(K—1)个单位输入/输出电路Dout/DinK—1(K＝1，…，8)，它连结在第K个内部总线I—I/O 4K～4K－3(K＝1，…，8)和第K个数据总线I/O 4K～4K—3(K＝1，…，8)之间。另外，输入/输出部分7有输入/输出译码器“I/O dec”，这译码器接收第一故障芯片地址C—add1和第2故障芯片地址C—add2以控制第0个单元输入/输出电路“Dout/Din0”直到第7个单元输入/输出电路“Dout/Din7”的传导状态。
屏蔽部分8形成输出使能信号/OE0—7。它根据来自比较部分3的第一故障芯片地址C—add1和第2故障芯片地址C—add2置动态RAM的一输出电路高阻状态。如果动态RAM没有输出使能引腿/OE，动态RAM可以用/RAS信号。亦就是，通过置故障动态RAM的/RAS在高电平状态及置动态RAM在不选择状态形成高阻抗状态。为了实现这一步，/RAS信号通过本发明有关的故障校正LSI而提供给存储器模块上的每个动态RAM。
现在，参考图2，图中显示了存储器模块的方框图，亦就是作为本发明的优先实施例实施的SIMM(存储条Single mline Memorymodule)存储模块实现图1的故障校正LSI。图2的实施例是一个72针SIMM(存贮条)。也就是16兆字节(约128兆位)SIMM由8个动态RAM组成，每个存储容量约为4兆字×4位(约16兆位)。
8个动态RAM D0到D7每个以4位为基础存取，总的提供存贮16兆位。因此，在2K刷新产品中，地址信号由A0到A10共11位组成。也就是，每个动态RAM接收11位的X地址信号和11位的Y地址信号。在4K的刷新产品中，每个动态RAM接收12位的X地址信号和10位的Y地址信号，此外，有其它可能的X地址和Y地址信号的位数组合。SIMM的数据总线是32位I/O 0—31。8个动态RAM芯片的每个被耦合到不同4位数据总线。总的形成基于32位的存储器存取。
动态RAM D0到D7共同且并行地提供有进入SIMM中的控制信号/RAS，/CAS和/WE。动态RAM也共同的接到电源Vcc和地Vss。当8个动态RAM并行访问时，在传统存储器模块上不被使用的输出使能信号/DE0到/DE7，被用来屏蔽出自将要说明的具有故障的动态RAM的读出信号。
为了实现在存储模块中任意动态RAM在字线上(刷新地址)的故障校正。例如在上述SIMM中那样，故障校正LSI(S1)如图1所示被安装在存储器模块中。应该注意，在上述第2种故障地址写方法的情况下，若无安装的动态RAM被发现故障，故障校正LSI(S1)不安装到存储模块上。如同上述SIMM，故障校正LSI具有用动态RAM相同的输入接口，而数据输入/输出接口对应SIMM的数据总线。在屏蔽部分8中形成的提供给故障校正LSI(S1)的输出使能信号/OE0到/OE7提供给动态RAMD0到D7的输出使能脚(端)/OE0到/OE7。
一个72脚的连结器(未显示)，用于将SIMM插入存储板槽(未显示)。存储器板装有很多槽，以接纳需要的很多SIMM。基于安装的SIMM的数量，计算机系统之类的存储设备的信息存储容量被确定。
参考图3，那里显示了上述故障校正LSI的比较部分3组成的存储器电路的方框图，存储器电路作为本发明的优先实施例而被实施。在本实施例中，存储器电路由一个EPROM(可擦写和可编程只读存储器)阵列组成。而因为不需要像普通EPROM那样用紫外线擦写数据，不需要擦写窗口提供给故障校正LSI。亦就是说，在这里EPROM阵列表示使用了如同EPROM一样的存储器阵列。在这里，不同于一般EPROM，这里不能擦除，因此只允许写一次。在本实施例中，不提供擦除窗口，因为故障校正LSI存储的数据，如故障地址，从保证数据保存的观点看是不允许擦除的。
EPROM阵列有2048个字线，它们对应于动态RAM的刷新地址，但并不局限于这些。根据传统的结构有14根数据线。
正如将要说明的那样，为了实现每个动态RAM2048的根字线的128根字线的冗余校正，对冗余校正RAM部分需要7位X地址信号“X—add sig”。为了同时指定上述8个动态RAM的2个故障动态RAMS，需要一个3位的第一故障芯片地址C—add1和一个3位的第二故障芯片地址C—add2。此外，对确定是否读数据有故障地址的校正标记需要多1位。因此，为了在同样对应于2个动态RAMS的地址上，同时校正2个故障字线，需要故障数据14位(＝7＋3＋3＋1)，因此，比较部分3的作用亦像地址转换(或数据转换)电路，接收11位的X地址信号“X—add sig”以输出同“X—add sig”对应的14位的校正数据。在这种情况下，存储器电路的容量是211×14＝28千位。为了实现动态RAMS的总数为2048字线的64个字线的冗余校正，对冗余校正RAM部分仅6位的X地址信号X—addsig”是需要的。因此，减少故障数据位的数成13位。在这些情况下，存储器电路的容量为211×13＝26千位。
比较部分3有一个比较部分译码器C—dec，由它获取X地址信号“X—add sig”以选择2048个字线中的一个。在本实施例中，提供的写电路没有显示，换句话说，在上述第一个故障地址写方法中，为了把14位冗余数据写到存储器电路MC，14位写数据通过图1的输入/输出部分7经图1的14位写信号线“W data”提供给E-PROM阵列的内部数据线。14位写信号线“W data”被电耦合到第一到第8输入/输出总线I/O线0—31的预定14根总线。在不挥发存储设备中，大约12V的高电压被提供给写线而大约10V的高电压被提供给数据线，在数据线上数据被写入，因此，在器件的漏极附近注入的热电子进入到浮栅。
参考图4，图中显示了上述故障校正LSI中冗余校正RAM部分4的方框图，冗余校正RAM部分4作为本发明的一个优先实施例而被实施。在本实施例中，提供一个静态RAM(SRAM)阵列。若如上所述，有2个区域要被校正，则提供2个相同的SRAM芯片。
在图4的实施例中，SRAM阵列具有最多128条字线。SRAM的128个字线中的每个被连到16K(211×8)存储单元。因此，SRAM阵列的存储单元的存储容量为2兆位。实际上，更长的字线导致更长存储器存取时间，字线可以被分割，以适当减少连到一根物理字线上的存储单元数。
为了缩短字线，在上述情况中，存储阵列可以由4个存储簇构成。其中存储器的存取以8位来实现。因此，每根字线连到4K存储单元。还有，字线选择器可以安置在上述4个存储簇的中心，以分割字线。从而，字线的每对连结2K存储单元。换言之，字线可以分成主字线和局部字线。局部字线提供给字线驱动器，为实现高速存储器访问。
在上述冗余校正RAM部分4中，用7位X地址信号“X—addsig”和11位Y地址信号“Y—add sig”来选择8个冗余存储单元，以输出4位第一冗余校正数据“red data1”和四位第二冗余校正数据“red data2”。第一冗余校正数据被输出到主放大器MA0到MA3，而第2冗余校正数据被输出到主放大器MA4到MA7。当冗余校正RAM部分4在读状态时，主放大器MA0到MA7被使能。当冗余校正RAM部分4在写状态时，在第一输入/输出数据总线MO1和第2输入/输出数据总线MO2上的数据被传到冗余校正RAM部分4的公共数据线上，这部分未显示在图中，以被写入到冗余存储单元。
参考图5，图中显示在上述故障校正LSI中描述的屏蔽部分8的方框图，屏蔽部分作为本发明的优先实施例被实施。在屏蔽部分8中，从比较部分3读出的3位第一芯片地址C—add1及3位第2芯片地址C—add2通过屏蔽部分8的译码器M—dec译码成高电平状态的输出使能信号/OEi(i＝0—7)，这些使能信号对应于根据写使能信号/WE由时序发生器Tgen形成的对输出使能信号/OE进行屏蔽而校正的动态RAM芯片。动态RAM Di在获取上述高电平输出使能信号/OEi后，它的相应数据总线处于高阻抗状态，也就是说，此动态RAM Di并不驱动数据总线。
根据第一芯片地址C—add1，屏蔽部分的译码器M—dec可以置一个在高电平的预定输出使能信号/OEj(j＝0，…，7)，同时，根据第2芯片地址C—add2置另一高电平的预定输出使能信号/OEk(k＝0，…，7)。
在图5中，上述控制作用(或称屏蔽功能)通过缓冲器电路来实现，亦就是，图5的输出缓冲器buf0到buf7提供控制栅功能和功率放大功能，以快速驱动构成存储模块时，在安装衬底上形成的印刷线路等寄生电容等组成的负大电容。
时序发生器Tgen获取写使能信号/WE，当/WE为高时(读操作接通)形成低输出使能信号/OE，当/WE为低时(写操作接通)，时序发生器Tgen保持输出使能信号/OE为高电平，因而，上述屏蔽功能实质上停止。换言之，在写操作中，在冗余校正RAM部分实现写，同时，在具有故障字线的动态RAM上实现写。虽然在上述有故障字线上实现写并无意义，此写入在读操作时是被忽略的，在实质上并不引起问题。这些新颖的结构消除了在写操作时，为停止对具有故障字线的动态RAM访问而需要的特殊控制器等，因此简化了电路。
参考图6，图示的方框图说明上述故障校正LSI的选择部分6，选择部分6实际上作为本发明的优先实施例。选择部分6使第一和第二输入/输出数据总线MO1和MO2和图1的输入/输出部分7之间连结起来。
选择部分6包括为了接收第一故障芯片地址C—add1的第一选择器译码器S—dec1，为了接收第二故障芯片地址C—add2的第2选择器译码器S—dec2，第一选择电路(第一个单元选择电路)SELO和第2到第8选择电路SEL1—SEL7，SEL0把第一输入/输出数据总线MO1同第2输入/输出数据总线MO2和第一内部数据总线I—I/O 0—3耦合。第2到第8选择电路SEL1—SEL7中每个把第一和第二输入/输出数据总线MO1和MO2同相应的第二内部数据总线I—I/O4—7到第8内部数据总线I—I/O28—31之间相耦合。在电路结构中，第一选择电路同第8选择电路是相同的。
第一选择电路SEL0包括具有耦合到第一输入/输出数据总线MO1的一输入引脚的输出缓冲器buf4，一输出引脚耦合到第一内部数据总线I—I/O0—3，而一控制引脚耦合到第一选择器译码器S—dec1，输出缓冲器buf5具有耦合到第2输入/输出数据总线MO2的一输入引脚，一输出引脚耦合到第2内部数据总线I—I/O0—3而一控制引脚耦合到第二选择器译码器S—dec2。尽管未显示出，第2到第8选择电路中每个亦有像第一选择电路SEL1那样的2个输出缓冲器。第一选择器译码器S—dec1控制选择电路SEL0到SEL7中的每一个，对预定的第一到第8内部数据总线之一，在第一输入/输出数据总线MO1上提供数据。第二选择器译码器S—dec2控制选择电路SEL0到SEL7中的每一个，对预定第一到第8内部数据总线之一，在第2输入/输出数据总线MO2上提供数据。因此，这种设置允许第一输入/输出数据总线MO1和第二输入/输出数据总线MO2同时耦合到二个不同的内部数据总线。而且，数据在第一和第二输入/输出数据总线MO1和MO2中只有一个上内部数据总线。且同时在MO1和MO2上的数据可以提供到可能不提供到任何内部数据总线。
每个选择电路的输出缓冲器均由具有3态输出能力的如受时钟驱动的反相器等形成。在图6中，输出信号传输路径如图描述，本实施例亦提供了为写操作反向实现信号传送的电路。应该注意，如果使用CMOS(互补金属氧化物半导体)转换控制栅电路，一个选择电路可双向传输信号。
参考图7，图中显示了上述故障校正LSI输入输出部分7的方框图。输入输出部分7实际上作为本发明的一个实施例。输入输出部分7由8个输入/输出电路Dout/Din 0—7组成对应于上述动态RAM D0到D7，以4位为基础实现每个输入输出操作，若有一个故障字线，具有故障字线的动态RAM的输入/输出引脚连到相应数据总线的输入/输出电路被联到相应的内部数据总线。如果在2个动态RAM中，对相同的X地址有2个故障字线，用此二个动态RAM的输入/输出引脚连到相应数据总线的2个输入/输出电路分别被连到相应的内部数据总线。
因为来自构成比较部分3存储器电路MC的故障芯片地址提供给输入/输出部分7的译码器I/O—dec，相应的输入/输出电路在激活冗余校正RAM芯片而不是具有故障字线的动态RAM芯片，以实现存储器存取。译码器I/O dec有2个译码电路对应2个校正区并输出一个OR信号。因此，如果有2个区域要被校正，具有故障字线的对应的2个动态RAM的2个输入/输出电路Dout/Din(i)同时地被激活。
当对组成比较部分3的存储器电路MC写数据时，8个输入/输出电路Dout/Din的4个被同时激活，因为数据以14位为单位被写入译码器I/O—dec在写方式中亦同时提供激活上述4个输入/输出电路Dout/din的能力。
利用了这一点：动态RAM存储器的存取是通过X地址(信号)和Y地址(信号)的分时完成，图1的故障校正LSI仅在X地址上校正故障字线。亦就是一个故障字线的校正决定是通过输入X地址开始，随后通过一延时输入Y地址，用这种时序，为此决定所需的时间被调整，这种设置允许校正在存储器模块上检测出的故障字线而实质上并不牺牲存储器周期。
冗余校正RAM部分4是如用允许高速读出的静态RAM而实施的。因此，对校正字线不需刷新操作，这使得不需考虑刷新，显著地提高了故障校正LSI的易用性，而且，冗余校正RAM部分4亦可以由其它不挥发存储器中任何一种构成，包括EPROM，EEP-ROM，快擦写存储器和FRAM。更进一步，一个动态RAM亦是可用的。
在故障校正LSI中，故障字线的校正通过对不挥发存储器电路写入适当数据实现的。当存储器模块是8位或16位类型时，给出了故障校正LSI的通用情况，也就是说，通过结合X地址位数和Y地址位数建立冗余校正RAM部分4和以匹配此动态RAM的输入/输出位数的类型准备输入/输出部分7，可以使故障校正LSI应用于由相应动态RAM建立的各种存贮器模块中。
如上所述，图1的故障校正LSI芯片可以校正例如128(27)个不同故障地址信号，同时对每个故障地址信号校正两个动态RAM4芯片。然而，校正也并非局限于此，例如对于每个故障地址信号，只有一个动态RAM芯片可以被校正。在这种情况下，如果冗余校正RAM部分的SRAM阵列的存贮容量是27×211×8＝2兆位(冗余校正RAM部分的X地址7位，Y地址11位，冗余校正数据8位)，如同图1中实施例，冗余校正RAM部分的X地址信号“X—add sig”的位数可被设定为8。也就是说，SRAM阵列被建立为28×211×4＝2兆位(冗余校正RAM部分的X地址8位，Y地址11位，冗余校正数据4位)。相应地，不再需要第二输入/输出数据总线MO2，反过来选择部分6中也不再需要第二选择解码器S—dec2。进一步，可对256(28)个不同故障地址信号进行校正，并对每个故障地址信号校正一个动态RAM芯片。如果故障出现在两个动态RAM的同一X地址的可能性低，SRAM数组的输出数据(冗余故障数据)可如上所说被设定为4位(每位相应于一个动态RAM)，以把将被校正的故障地址信号数增加4，如果SRAM的容量与图1的SRAM数组相同的话。当为每个故障地址信号校正一动态RAM时，存贮器电路MC的容量是211×(8＋3＋1)＝211×12＝24千位，因为冗余校正RAM部分的X地址为8位宽，而第二芯片地址C—add2不再需要。
图1的故障校正LSI被描述，同时假设动态RAM是一所谓的2K刷新产品，动态R4M不被局限于此。例如，故障校正LSI也可在一被称为4K刷新产品的上面校正一个故障。在这种情况下，由于X地址为12位宽而Y地址为10位宽，存贮器电路MC和SRAM阵列的容量与图1中的那些有所不同。也就是说，存贮器电路MC的容量是212×14＝56千位，而SRAM阵列的容量是27×210×8＝1兆位。
进一步，故障校正LSI可同时为一故障地址校正2个动态RAM而为另一故障地址校正一个动态RAM。为了确切，当故障校正LSI校正一个未示出的16M(×4)2K刷新动态RAM时，SRAM阵列被分为一第一分割阵列和第二分割阵列，如果冗余校正RAM部分的X地址是6位宽，Y地址是11位宽，而冗余校正数据为4位宽，每个分割阵列就具有26×211(2048)×4＝512千位的容量。如果X地址是11位，第一分割阵列的X地址是6位，第二分割阵列的X地址是6位，用于指示是否存取第一分割阵列的第一冗余标记为1位，用于指示是否存取第二分割阵列的第二冗余标记为1位。第一故障芯片地址是3位，第二故障芯片地址是3位宽，那么存贮器电路MC具有211(2048)×(6＋6＋1＋1＋3＋3)＝40千位的容量。第一分割阵列由第一分割阵列的6位X地址和11位Y地址存取，以输出4位的第一冗余故障数据。第二分割阵列由第二分割阵列的6位X地址和11位Y地址存取，以输出4位的第二冗余故障数据。当同时校正两个动态RAM时，第一和第二分割阵列接收第一和第二分割阵列的相同或不同的X地址，以分别输出各占4位的第一和第二冗余校正数据。当校正一动态RAM时，只有第一和第二分割阵列中一个的X地址被从存贮器电路MC输出(或只有第一和第二分割阵列中的一个是合法的)，以仅从第一和第二分割阵列中的一个输出4位的冗余校正数据。如上建立故障校正LSI可以比图1中故障校正LSI中更小的存贮容量有效地校正更多故障地址。
参照图1和3，存贮器电路MC输出1位的校正标记。存贮器电路MC还可相应于第一故障芯片地址C—add1输出一位的第一校正标记，相应于第二故障芯片地址C—add2输出一位的第二校正标记。在这种情况下，存贮器电路MC的存贮容量为211×(15)＝30千位。当存贮器电路MC被如上建立以便输出第一和第二校正标记时，冗余校正RAM部分4、选择部分6、屏蔽部分8和输入/输出部分7中任一不需被运行的部分可被控制处于停止或类似操作，从而减少故障校正LSI的能源消耗。
从上述的本发明优选实施例可以获得下列优势：
(1)一种具有一故障校正大规模集成电路的半导体存贮器系统，大规模集成电路包括：一个用于捕获地址和控制信号的输入接口部分，输入接口部分与动态RAM的相同；一个输入/输出接口部分，它相应于一包括多个动态随机存取存贮器的存贮器设备的数据总线；一存贮器电路，多个随机存取存贮器中任何一个的芯片地址和X故障地址被电写入该电路，存贮器电路实际上为非挥发的；一包括静态RAM的冗余校正RAM部分，其中一字线由存贮器电路的X地址信号和故障地址之间的比较匹配信号选择，X地址信号和故障地址通过输入接口部分捕获，且列由通过输入接口部分捕获的Y地址信号选择；用于相应于故障芯片地址将冗余校正RAM部分的数据输入/输出总线连接于一输入/输出电路的选择部分；一数据输入/输出部分，用于相应于一有故障的动态RAM有选择地激活一将被连接于一数据总线的输入/输出电路；以及一屏蔽部分，用于输出一控制信号，以在读操作中将故障RAM的输出引脚置于一高阻抗状态。相应于这种新颖设置，在存贮器模块上安装上述故障校正LSI芯片可以校正在存贮器模块的动态RAM内的字线基础上引起的故障，这是通过以故障校正LSI芯片中冗余RAM内的相应字线代替故障字线进行的。
(2)上述故障校正LSI可校正产生于例如老化试验的可靠性试验的故障，同时不引起性能下降，从而获得相当高的生产率。
(3)一半导体存贮器系统，其中存贮器电路由一由X地址存取的非挥发性存贮器电路构成，该非挥发性存贮电路中写有具有故障的一芯片的地址、一校正标记和冗余校正RAM部分的X地址，校正标记位的有效和无效分别指示与故障地址匹配和不匹配。作为结果，冗余集的数量可以用一简单结构而提高。
(4)一半导体存贮器系统，其中屏蔽部分形成一来自故障动态RAM的芯片地址的输出使能信号，以使故障动态RAM置于一输出高阻抗状态。这种简单构成可以隔离出故障动态RAM。
(5)多个故障区域被以相同的X地址设置到存贮器电路，从而在有效利用输入/输出电路的同时增强了校正率。
(6)在存贮器模块上装配上面提到的故障校正LSI可以校正由诸如老化试验的可靠性实验引起的故障，同时不会引起存贮器模块性能降低，增加了实际生产率，同时校正了在存贮器模块上装配之后产生的故障，增强了存贮器模块的实际可靠性。
仅管本发明的优选实施例已使用特殊术语被加以说明，这些描述仅为了说明用，且应当理解，可以在不偏离附加的权利要求的领域或精神的前提下做出变化或修改。例如，上述比较部分可以基于熔丝之类被提供一非挥发存贮器电路以存贮一故障地址，以及多个由逻辑电路组成的数字比较器，用于将存贮于非挥发性存贮器电路中存贮的信息与一进入的X地址相比较，从而在冗余校正RAM部分中选择一字线。换句话说，当冗余集的数量被设置得相对较小时，实质电路的简化是与基于EPROM之类的存贮器模块相比较而得到的。除了像EPROM中使用热电子外，可以使用在一薄隧道绝缘膜中的隧道电流来写一非挥发性存贮器设备，上述薄隧道绝缘膜提供于浮栅和一诸如漏的扩散层之间。
当一将被校正的规模相对较小或者在进入一X地址信号后从一EPROM中读出冗余数据需要花费时间时，来自诸如EPROM的一非挥发性存贮器电路可在存贮器模块被通电后被全部传送到诸如一静态RAM或一寄存器的高速存贮器。然后，在存取存贮器模块时，静态RAM被如上读出，或寄存器保持的冗余数据(故障X地址)可被比较器与进入的X地址相比较，以决定是否存在一需要被校正的故障。
做为比较部分的存贮器电路可以是使用静态RAM而非如上所述的EPROM。在这种情况下，存贮器模块可以通过在存贮器模块上安装一支持电池而成为非挥发性；做为选择，一插入的检测电路可以在加电或命令进入时执行一自检，或者从主机系统进行一存贮器检测，以自校正一故障芯片或一故障X地址。这样，存贮器模块作为一存贮器系统实质上就不会出错，从而实现了超高可靠性。
动态RAM可以是一同步型的。在这种情况下，故障校正LSI的输入接口就被相应于同步动态RAM而建立。
本发明可广泛应用于LSI芯片以校正动态RAM上检测出的故障或应用于使用故障校正LSI芯片的存贮器模块。

Claims (8)

1.一种具有一故障校正大规模集成电路的半导体存贮器系统，所述大规模集成电路包括：
用于捕获地址和控制信号的输入接口部分，所述输入接口部分与动态随机存取存贮器的相同；
相应于存贮器设备数据总线的输入/输出接口部分，包括大量动态随机存取存贮器；
存贮器电路，其上被写入多个随机存取存贮器中任一个的一芯片地址和X故障地址，所述存贮器电路本质为非挥发性的；
包括一静态随机存取存贮器的冗余校正随机存取存贮器部分，其中在X地址信号和所述存贮器电路的故障地址之间的一比较匹配信号选择一字线，X地址信号和故障地址通过所述输入接口部分捕获，且一列被一通过所述输入接口部分捕获的Y地址信号选择；
选择部分，用于将所述冗余校正随机存取存贮器部分的一数据输入/输出总线连接到一相应于故障芯片地址的输入/输出电路上；
数据输入/输出部分，用于相应于一发现有故障的动态随机存取存贮器选择性激活一将被连结到一数据总线的输入/输出电路；以及
屏蔽部分，用于输出一控制信号，该控制信号在读操作中把故障随机存取存贮器的输出引脚置于高阻抗状态。
2.根据权利要求1的半导体存贮器系统，其中，所述存贮器电路由一通过X地址存取的非挥发性存贮器电路构成，所述非挥发性存贮器电路被写入一具有一故障的一芯片地址、一故障标记位和一所述冗余校正随机存取存贮器部分的X地址，所述校正标记位的有效和无效分别指示与故障地址匹配或不匹配。
3.根据权利要求2的半导体存贮器系统，其中，所述屏蔽部分从故障动态随机存取存贮器的芯片地址形成一输出使能信号，以使所述故障动态随机存取存贮器处于一输出高阻抗状态。
4.根据权利要求3的半导体存贮器系统，其中多个校正区域被以相同的X地址设置到所述存贮器电路。
5.一种包括一故障校正大规模集成电路的半导体存贮器系统，所述半导体存贮器系统由大量安装于安装衬底上的动态随机存取存贮器的模块形成，包括：
用于捕获地址和控制信号的输入接口部分，所述输入接口部分与动态随机存取存贮器的相同；
相应于一数据总线的输入/输出接口部分，该数据总线通过连接所述多个动态随机存取存贮器的输入/输出引脚而形成；
存贮器电路，其上电写有多个随机存取存贮器的任何一个的芯片地址和一X故障地址，所述存贮器电路本质上为非挥发性的；
由一静态随机存取存贮器构成的冗余校正随机存取存贮器部分，其中，位于所述存贮器电路的X地址信号和故障地址之间的比较匹配信号选择一字线，X地址信号和故障地址通过所述输入接口部分被捕获，且一列被通过所述输入接口部分捕获的Y地址信号选择；
选择部分，用于将所述冗余校正随机存取存贮器部分的数据输入/输出总线相应于一故障芯片地址连接到一输入/输出电路上去；
数据输入/输出部分，用于相应于一发现有故障的动态随机存取存贮器选择性地激活一将要被连结到一数据总线上的输入/输出电路；以及
屏蔽部分，用于输出一控制信号，该控制信号在读操作中把故障随机存取存贮器的输出引脚置于高阻抗状态。
6.一种半导体存贮器系统，包括：
包括多个第一数据线的第一数据总线；
包括多个第二数据线的第二数据总线；
多个用于传送多个地址信号的地址线；
第一控制线；
第二控制线；
第一存贮器芯片，包括：
多个第一数据输入/输出端子，这些端子与包括于所述第一数据总线中的所述多个第一数据线中的每一条相耦合，
多个第一地址输入端子，端子与所述多个地址线中的每一条相耦合，以及
与所述第一控制线相耦合的第一控制端子；
第二存贮器芯片，包括：
多个第二数据输入/输出端子，这些端子与包括于所述第二数据总线中的所述多个第二数据线中的每一条相耦合，
多个第二地址输入端子，端子与所述多个地址线中的每一条相耦合，以及
与所述第二控制线相耦合的第二控制端子；以及
冗余存贮器芯片，包括：
多个第一冗余数据输入/输出端子，这些端子与包括于所述第一数据总线中的所述多个第一数据线中的每一条相耦合，
多个第二冗余数据输入/输出端子，端子与包括于所述第二数据总线的多个第二数据线的每一条相耦合，
多个冗余地址输入端子，端子与所述多个地址线中的每一条相耦合，
与所述第一控制线相耦合的第一冗余控制端子，以及
与所述的第二控制线相耦合的第二冗余控制端子，
其中，所述冗余存贮器芯片按照所述多个地址信号把将要由所述第一存贮器芯片输出的第一数据输出到所述第一数据总线，并在所述第一存贮器芯片被校正的情况下将第一控制信号输出到所述第一控制线，
其中，所述冗余存贮器芯片按照所述多个地址信号把将要由所述第二存贮器芯片输出的第二数据输出到所述第二数据总线，并在所述第二存贮器芯片被校正的情况下将第二控制信号输出到所述第二控制线，
其中，在所述第一存贮器芯片接收所述第一控制信号时，所述第一存贮器芯片不相应于所述多个地址信号将所述第一数据输出到第一数据总线去，且
其中在所述第二存贮器芯片接收到所述第二控制信号时，所述第二存贮器芯片不相应于所述多个地址信号将所述第二数据输出到第二数据总线去。
7.根据权利要求6的半导体存贮器系统，其中所述第一存贮器芯片和所述第二存贮器芯片为一动态随机存取存贮器。
8.根据权利要求6的半导体存贮器系统，其中，当所述第一存贮器芯片接收到所述第一控制信号时，所述第一存贮器芯片将所述第一数据输入/输出端子设置为高阻抗状态，且当所述第二存贮器芯片接收到所述第二控制信号时，所述第二存贮器芯片将所述第二数据输入/输出端子设置为高阻抗状态。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111833932A (zh) * 2020-05-21 2020-10-27 无锡拍字节科技有限公司 铁电随机存取存储器只读存储器字线架构及上电复位方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946245A (en) * 1996-11-27 1999-08-31 Texas Instruments Incorporated Memory array test circuit and method
JP2956634B2 (ja) * 1997-01-27 1999-10-04 日本電気株式会社 半導体記憶装置の冗長アドレス選択方式および半導体記憶装置
US6032264A (en) 1997-04-22 2000-02-29 Micron Technology, Inc. Apparatus and method implementing repairs on a memory device
US5953216A (en) * 1997-08-20 1999-09-14 Micron Technology Method and apparatus for replacing a defective integrated circuit device
US6181614B1 (en) 1999-11-12 2001-01-30 International Business Machines Corporation Dynamic repair of redundant memory array
KR100576471B1 (ko) * 1999-11-22 2006-05-08 주식회사 하이닉스반도체 데이타 출력버퍼
JP4136657B2 (ja) 2000-11-29 2008-08-20 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びアドレス変換回路
KR100362702B1 (ko) * 2001-01-15 2002-11-29 삼성전자 주식회사 리던던트 디코더 회로
JP2003152583A (ja) * 2001-11-14 2003-05-23 Toshiba Corp 情報機器及び情報配信システム、並びにこれらに適用される通信モード切換方法、情報記憶方法、及び情報配信方法
US7025986B2 (en) * 2002-02-11 2006-04-11 International Tape Partners Llc Micromesh interproximal devices
US20060177384A1 (en) * 2001-12-04 2006-08-10 Brown Dale G Sialagogue coatings for interproximal devices
US20060243297A1 (en) * 2005-04-29 2006-11-02 Brown Dale G Coated monofilament oriented HDPE dental tapes
JP3866588B2 (ja) * 2002-03-01 2007-01-10 エルピーダメモリ株式会社 半導体集積回路装置
JP2003303498A (ja) * 2002-04-08 2003-10-24 Mitsubishi Electric Corp 半導体記憶装置
US7346823B1 (en) * 2004-06-24 2008-03-18 Cypress Semiconductor Corporation Automatic built-in self-test of logic with seeding from on-chip memory
DE102005001520A1 (de) * 2005-01-13 2006-07-27 Infineon Technologies Ag Integrierte Speicherschaltung und Verfahren zum Reparieren eines Einzel-Bit-Fehlers
JP4846383B2 (ja) 2006-02-10 2011-12-28 株式会社日立製作所 情報処理装置
US7844888B2 (en) 2006-09-29 2010-11-30 Qimonda Ag Electronic device, method for operating an electronic device, memory circuit and method of operating a memory circuit
KR20120122549A (ko) * 2011-04-29 2012-11-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 리페어 방법
US9715424B1 (en) 2013-08-23 2017-07-25 Rambus Inc. Memory device and repair method with column-based error code tracking
US9564243B2 (en) * 2014-04-23 2017-02-07 Globalfoundries Singapore Pte. Ltd. Equivalent fuse circuit for a one-time programmable read-only memory array

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0125633B1 (en) * 1983-05-11 1990-08-08 Hitachi, Ltd. Testing apparatus for redundant memory
JPS6063800A (ja) * 1983-09-17 1985-04-12 Toshiba Corp 半導体メモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111833932A (zh) * 2020-05-21 2020-10-27 无锡拍字节科技有限公司 铁电随机存取存储器只读存储器字线架构及上电复位方法
CN111833932B (zh) * 2020-05-21 2022-06-28 无锡拍字节科技有限公司 铁电随机存取存储器只读存储器字线架构及上电复位方法

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Publication number Publication date
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TW280910B (zh) 1996-07-11

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